JP2000068480A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2000068480A JP2000068480A JP11189007A JP18900799A JP2000068480A JP 2000068480 A JP2000068480 A JP 2000068480A JP 11189007 A JP11189007 A JP 11189007A JP 18900799 A JP18900799 A JP 18900799A JP 2000068480 A JP2000068480 A JP 2000068480A
- Authority
- JP
- Japan
- Prior art keywords
- etching
- insulating film
- film
- forming
- conductive film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D1/00—Resistors, capacitors or inductors
- H10D1/60—Capacitors
- H10D1/68—Capacitors having no potential barriers
- H10D1/692—Electrodes
-
- H10D64/011—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
-
- H10P50/268—
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Landscapes
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 ストレージノードの形成のための導電膜下部
に形成される絶縁膜を従来の膜と異なるもので形成する
ことにより、絶縁膜がエッチングされるときに生じるエ
ッチング副産物によってストレージコンタクトプラグの
上部領域及びストレージノードがオーバーエッチングさ
れることを防止するエッチング防止膜を形成し、安定な
キャパシタを形成することができる半導体装置の製造方
法を提供する。 【解決手段】 窒素成分を含む多層絶縁膜１０８の最上
部層上の第２導電膜１１０をオーバーエッチングしてス
トレージノード１１６を形成する。第２導電膜の両側壁
にエッチング防止膜１１８が形成されるので、ストレー
ジノード１１６の形成のためのオーバーエッチングでコ
ンタクトホール内のストレージコンタクトプラグ１１４
及びストレージノード１１６がエッチングされ発生する
抵抗の増加及びストレージノード１１６の倒れを防止す
ることができる。
に形成される絶縁膜を従来の膜と異なるもので形成する
ことにより、絶縁膜がエッチングされるときに生じるエ
ッチング副産物によってストレージコンタクトプラグの
上部領域及びストレージノードがオーバーエッチングさ
れることを防止するエッチング防止膜を形成し、安定な
キャパシタを形成することができる半導体装置の製造方
法を提供する。 【解決手段】 窒素成分を含む多層絶縁膜１０８の最上
部層上の第２導電膜１１０をオーバーエッチングしてス
トレージノード１１６を形成する。第２導電膜の両側壁
にエッチング防止膜１１８が形成されるので、ストレー
ジノード１１６の形成のためのオーバーエッチングでコ
ンタクトホール内のストレージコンタクトプラグ１１４
及びストレージノード１１６がエッチングされ発生する
抵抗の増加及びストレージノード１１６の倒れを防止す
ることができる。
Description
【０００１】
【発明の属する分野】本発明は、半導体装置の製造方法
に関するものであり、より詳しくはＤＲＡＭ装置の製造
方法に関するものである。
に関するものであり、より詳しくはＤＲＡＭ装置の製造
方法に関するものである。
【０００２】
【従来の技術】ＤＲＡＭ装置の集積度が増加するととも
に、ＤＲＡＭ装置内のセルトランジスタの大きさのみな
らず、セルトランジスタが占める面積も減少する。しか
し、セルトランジスタの大きさを小さくすることは可能
でも、セルキャパシタのキャパシタンスを減少させるこ
とはできないため、セルキャパシタのキャパシタンスを
確保するために多様なＤＲＡＭセルキャパシタの製造方
法が提案されている。その中の一つがストレージノード
の表面積Ｘ方向及びＹ軸方向に減少した分だけＺ軸方向
にストレージノードの高さを高め、減少した表面積を補
うことによって、セルキャパシタのキャパシタンスを確
保する方法である。
に、ＤＲＡＭ装置内のセルトランジスタの大きさのみな
らず、セルトランジスタが占める面積も減少する。しか
し、セルトランジスタの大きさを小さくすることは可能
でも、セルキャパシタのキャパシタンスを減少させるこ
とはできないため、セルキャパシタのキャパシタンスを
確保するために多様なＤＲＡＭセルキャパシタの製造方
法が提案されている。その中の一つがストレージノード
の表面積Ｘ方向及びＹ軸方向に減少した分だけＺ軸方向
にストレージノードの高さを高め、減少した表面積を補
うことによって、セルキャパシタのキャパシタンスを確
保する方法である。
【０００３】デザインルール（design rule）を０．１
以下にするとともに、ストレージノードの高さを約１０
０００Åとし、縦横比は約５程度とする。ストレージコ
ンタクトプラグの上部直径のクリティカルディメンショ
ン（critical dimension）が約２００ｎｍ程度になり、
ストレージノード断面の形状はほぼ垂直形状に近くな
る。既存のストレージノードの形成のため、乾式エッチ
ング設備としてＡＭＴ社のＭｘＰチャンバを利用するＤ
ＲＡＭセルキャパシタの製造では、埋込コンタクト（bu
ried contact）すなわちストレージコンタクトプラグの
上部領域でポリシリコンがオーバーエッチングされるこ
とにより生じるアンダカット（undercut）すなわち側壁
ノッチング（side wall etching）でストレージノード
が折れたり、落ちたりするという問題がある。これはス
トレージノードの形成のためのポリエッチング工程で隣
接したストレージノード間の電気的ブリッジを防止する
ため、ストレージノードの下部領域で相当なオーバーエ
ッチング工程が行われるためである。
以下にするとともに、ストレージノードの高さを約１０
０００Åとし、縦横比は約５程度とする。ストレージコ
ンタクトプラグの上部直径のクリティカルディメンショ
ン（critical dimension）が約２００ｎｍ程度になり、
ストレージノード断面の形状はほぼ垂直形状に近くな
る。既存のストレージノードの形成のため、乾式エッチ
ング設備としてＡＭＴ社のＭｘＰチャンバを利用するＤ
ＲＡＭセルキャパシタの製造では、埋込コンタクト（bu
ried contact）すなわちストレージコンタクトプラグの
上部領域でポリシリコンがオーバーエッチングされるこ
とにより生じるアンダカット（undercut）すなわち側壁
ノッチング（side wall etching）でストレージノード
が折れたり、落ちたりするという問題がある。これはス
トレージノードの形成のためのポリエッチング工程で隣
接したストレージノード間の電気的ブリッジを防止する
ため、ストレージノードの下部領域で相当なオーバーエ
ッチング工程が行われるためである。
【０００４】これを改善するため、最近にはＴＣＰ（Tr
ansform Coupled Plasma）設備が用いられる。しかし、
これもある程度の改善効果はあるが相変らず問題点を解
決するには不十分である。
ansform Coupled Plasma）設備が用いられる。しかし、
これもある程度の改善効果はあるが相変らず問題点を解
決するには不十分である。
【０００５】図１は、従来の半導体装置を示している。
図１に示すように、まず活性領域と非活性領域を定義し
て素子隔離領域１２が形成されており、活性領域の半導
体基板１０上にゲート酸化膜を間に置いてゲート電極１
４が形成されている。ゲート電極１４を含んで半導体基
板上に層間絶縁膜１８、ＩＬＤ（Inter Layer Dielectr
ic）膜が形成されている。層間絶縁膜１８が乾式エッチ
ングされてゲート電極１４の一方の側の半導体基板が露
出するオープニング２０が形成されており、オープニン
グには導電膜、例えばポリシリコン膜で形成されたスト
レージコンタクトプラグ２２が設けられている。ストレ
ージコンタクトプラグ２２と層間絶縁膜１８上に導電膜
が形成され、導電膜がエッチングされ形成されたストレ
ージノード２４が形成されている。
図１に示すように、まず活性領域と非活性領域を定義し
て素子隔離領域１２が形成されており、活性領域の半導
体基板１０上にゲート酸化膜を間に置いてゲート電極１
４が形成されている。ゲート電極１４を含んで半導体基
板上に層間絶縁膜１８、ＩＬＤ（Inter Layer Dielectr
ic）膜が形成されている。層間絶縁膜１８が乾式エッチ
ングされてゲート電極１４の一方の側の半導体基板が露
出するオープニング２０が形成されており、オープニン
グには導電膜、例えばポリシリコン膜で形成されたスト
レージコンタクトプラグ２２が設けられている。ストレ
ージコンタクトプラグ２２と層間絶縁膜１８上に導電膜
が形成され、導電膜がエッチングされ形成されたストレ
ージノード２４が形成されている。
【０００６】前述のように、ＴＣＰ設備におけるオーバ
ーエッチング工程でエッチャント（enchant）が下部膜
に到達するようにストレージノード両側の層間絶縁膜上
部領域がポジティブチャージングされ、ストレージコン
タクトプラグをネガティブでチャージングすることで、
陽性の極性を有するプラズマがストレージコンタクトプ
ラグの上部領域に集り、これによって図１に示すような
アンダカット領域Ａが生じる。エッチング工程で既存の
下部膜がエッチングされながらエッチング副産物として
ＳｉＦX系列の物質を発生させ、この副産物でストレー
ジノード両側壁上に膜を形成させてストレージノード及
びストレージコンタクトプラグであるポリシリコン膜の
エッチングを防止しようとした。しかし、ＳｉＦX系列
の副産物によっては問題を解決できなかった。
ーエッチング工程でエッチャント（enchant）が下部膜
に到達するようにストレージノード両側の層間絶縁膜上
部領域がポジティブチャージングされ、ストレージコン
タクトプラグをネガティブでチャージングすることで、
陽性の極性を有するプラズマがストレージコンタクトプ
ラグの上部領域に集り、これによって図１に示すような
アンダカット領域Ａが生じる。エッチング工程で既存の
下部膜がエッチングされながらエッチング副産物として
ＳｉＦX系列の物質を発生させ、この副産物でストレー
ジノード両側壁上に膜を形成させてストレージノード及
びストレージコンタクトプラグであるポリシリコン膜の
エッチングを防止しようとした。しかし、ＳｉＦX系列
の副産物によっては問題を解決できなかった。
【０００７】
【発明が解決しようとする課題】本発明は、上述の問題
点を解決するために提案されるものであり、ストレージ
ノードの形成のための導電膜下部に形成される絶縁膜を
従来の膜と異なるもので形成することにより、絶縁膜が
エッチングされるときに生じるエッチング副産物によっ
てストレージコンタクトプラグの上部領域及びストレー
ジノードがオーバーエッチングされることを防止するエ
ッチング防止膜を形成し、安定なキャパシタを形成する
ことができる半導体装置の製造方法を提供する。
点を解決するために提案されるものであり、ストレージ
ノードの形成のための導電膜下部に形成される絶縁膜を
従来の膜と異なるもので形成することにより、絶縁膜が
エッチングされるときに生じるエッチング副産物によっ
てストレージコンタクトプラグの上部領域及びストレー
ジノードがオーバーエッチングされることを防止するエ
ッチング防止膜を形成し、安定なキャパシタを形成する
ことができる半導体装置の製造方法を提供する。
【０００８】
【課題の解決するための手段】上述の目的を達成するた
め提案された本発明の請求項１〜８記載のいずれかに記
載の半導体装置の製造方法によると、窒素成分を含有す
る最上部層を有する多層の絶縁膜を半導体基板上に形成
する段階と、多層絶縁膜を選択的にエッチングしてコン
タクトホールを形成する段階と、絶縁膜上にコンタクト
ホールを通して半導体基板と電気的に連結される導電膜
を形成する段階と、コンタクトホール両側の多層絶縁膜
上の導電膜をオーバーエッチングして導電パターンを形
成し、オーバーエッチング中、導電膜パターンの両側壁
がエッチングされるのを防止するエッチング防止膜を形
成する段階とを含んでいる。エッチング防止膜は絶縁膜
の最上部層がエッチングされて生じるエッチング副産物
によって形成される。
め提案された本発明の請求項１〜８記載のいずれかに記
載の半導体装置の製造方法によると、窒素成分を含有す
る最上部層を有する多層の絶縁膜を半導体基板上に形成
する段階と、多層絶縁膜を選択的にエッチングしてコン
タクトホールを形成する段階と、絶縁膜上にコンタクト
ホールを通して半導体基板と電気的に連結される導電膜
を形成する段階と、コンタクトホール両側の多層絶縁膜
上の導電膜をオーバーエッチングして導電パターンを形
成し、オーバーエッチング中、導電膜パターンの両側壁
がエッチングされるのを防止するエッチング防止膜を形
成する段階とを含んでいる。エッチング防止膜は絶縁膜
の最上部層がエッチングされて生じるエッチング副産物
によって形成される。
【０００９】また、本発明の請求項９〜１７のいずれか
に記載の半導体メモリ装置の製造方法によると、最上部
層は窒素成分を含有する多層の絶縁膜をソース電極、ド
レーン領域及びゲート電極を有するトランジスタが形成
された半導体基板上に形成する段階と、ドレーン領域上
に形成された絶縁膜を部分的にエッチングしてコンタク
トホールを形成する段階と、コンタクトホールを第１導
電膜で充填してドレーンと電気的に連結されるストレー
ジコンタクトプラグを形成する段階と、絶縁膜上にスト
レージコンタクトプラグと電気的に連結される第２導電
膜を形成する段階と、ストレージコンタクトプラグ両側
の絶縁膜上に形成された第２導電膜をオーバーエッチン
グしてストレージノードを形成し、オーバーエッチング
中、ストレージノード及び絶縁膜の最上部層がエッチン
グされることにより露出するストレージコンタクトプラ
グの両側壁に、エッチングにより生じるエッチング副産
物により両側壁がエッチングされるのを防止するエッチ
ング防止膜を形成する段階とを含んでいる。
に記載の半導体メモリ装置の製造方法によると、最上部
層は窒素成分を含有する多層の絶縁膜をソース電極、ド
レーン領域及びゲート電極を有するトランジスタが形成
された半導体基板上に形成する段階と、ドレーン領域上
に形成された絶縁膜を部分的にエッチングしてコンタク
トホールを形成する段階と、コンタクトホールを第１導
電膜で充填してドレーンと電気的に連結されるストレー
ジコンタクトプラグを形成する段階と、絶縁膜上にスト
レージコンタクトプラグと電気的に連結される第２導電
膜を形成する段階と、ストレージコンタクトプラグ両側
の絶縁膜上に形成された第２導電膜をオーバーエッチン
グしてストレージノードを形成し、オーバーエッチング
中、ストレージノード及び絶縁膜の最上部層がエッチン
グされることにより露出するストレージコンタクトプラ
グの両側壁に、エッチングにより生じるエッチング副産
物により両側壁がエッチングされるのを防止するエッチ
ング防止膜を形成する段階とを含んでいる。
【００１０】したがって、窒素成分を含む多層絶縁膜の
最上部層上の第２導電膜をオーバーエッチングしてスト
レージノードを形成し、エッチング防止膜が形成される
ので、ストレージノードの形成のためのオーバーエッチ
ングでコンタクトホール内のストレージコンタクトプラ
グ及びストレージノードがエッチングされ発生される抵
抗の増加及びストレージノードの倒れを防止することが
できる。
最上部層上の第２導電膜をオーバーエッチングしてスト
レージノードを形成し、エッチング防止膜が形成される
ので、ストレージノードの形成のためのオーバーエッチ
ングでコンタクトホール内のストレージコンタクトプラ
グ及びストレージノードがエッチングされ発生される抵
抗の増加及びストレージノードの倒れを防止することが
できる。
【００１１】
【発明の実施の形態】以下、図２〜図４に基づいて本発
明の実施例を詳しく説明する。図２〜図４は本発明によ
るＤＲＡＭ装置の製造方法を順次的に示す流れ図であ
る。まず、図２に示すように半導体基板１００上に活性
領域と非活性領域を定義するための素子隔離領域１０２
が形成されている。活性領域上に図示しないゲート酸化
膜を間に置いてゲート電極１０４が形成される。例えば
ゲート電極１０４はポリシリコン膜、タングステンシリ
サイド膜、シリコン窒化膜を順に積層することにより構
成されている。ゲート電極１０４の両側の半導体基板１
００内にソース／ドレーン領域１０６が形成される。
明の実施例を詳しく説明する。図２〜図４は本発明によ
るＤＲＡＭ装置の製造方法を順次的に示す流れ図であ
る。まず、図２に示すように半導体基板１００上に活性
領域と非活性領域を定義するための素子隔離領域１０２
が形成されている。活性領域上に図示しないゲート酸化
膜を間に置いてゲート電極１０４が形成される。例えば
ゲート電極１０４はポリシリコン膜、タングステンシリ
サイド膜、シリコン窒化膜を順に積層することにより構
成されている。ゲート電極１０４の両側の半導体基板１
００内にソース／ドレーン領域１０６が形成される。
【００１２】半導体基板１００上にゲート電極１０４を
含むような第１絶縁膜１０８が形成され、第１絶縁膜１
０８上に第２絶縁膜１１０が形成される。これは後続工
程で、第２絶縁膜１１０がエッチングされることにより
生じるエッチング副産物がストレージノードの下部領域
及びストレージコンタクトプラグの上部領域に膜を形成
する。そして、この膜はストレージコンタクトプラグの
上部領域とストレージノードの下部領域のポリシリコン
とがオーバーエッチングされることを防止するパッシベ
ーション膜の役割をする。第２絶縁膜は２００Å〜６０
０Åの範囲内の厚さを有するように形成される。例え
ば、第２絶縁膜１１０はＳｉＯＮやＳｉＮで形成されて
いる。
含むような第１絶縁膜１０８が形成され、第１絶縁膜１
０８上に第２絶縁膜１１０が形成される。これは後続工
程で、第２絶縁膜１１０がエッチングされることにより
生じるエッチング副産物がストレージノードの下部領域
及びストレージコンタクトプラグの上部領域に膜を形成
する。そして、この膜はストレージコンタクトプラグの
上部領域とストレージノードの下部領域のポリシリコン
とがオーバーエッチングされることを防止するパッシベ
ーション膜の役割をする。第２絶縁膜は２００Å〜６０
０Åの範囲内の厚さを有するように形成される。例え
ば、第２絶縁膜１１０はＳｉＯＮやＳｉＮで形成されて
いる。
【００１３】第２絶縁膜１１０上にフォトレジスト膜が
形成され、埋込コンタクト、すなわちストレージコンタ
クトプラグが形成される部位において第２絶縁膜１１０
の一部が露出するように、図示しないフォトレジスト膜
がフォトエッチング工程でエッチングされてフォトレジ
ストパターンが形成される。
形成され、埋込コンタクト、すなわちストレージコンタ
クトプラグが形成される部位において第２絶縁膜１１０
の一部が露出するように、図示しないフォトレジスト膜
がフォトエッチング工程でエッチングされてフォトレジ
ストパターンが形成される。
【００１４】フォトレジストパターンがマスクとして用
いられ、第２絶縁膜１１０及び第１絶縁膜１０８が順に
エッチングされ、ドレーン領域１６が露出するようなス
トレージコンタクトホール１１２が形成される。そし
て、公知のエッチング工程によりフォトレジストパター
ンを除去する。
いられ、第２絶縁膜１１０及び第１絶縁膜１０８が順に
エッチングされ、ドレーン領域１６が露出するようなス
トレージコンタクトホール１１２が形成される。そし
て、公知のエッチング工程によりフォトレジストパター
ンを除去する。
【００１５】次に図３に示すように、ストレージコンタ
クトホール１１２を含む第２絶縁膜１１０上に第１導電
膜が形成され、埋込コンタクトホール１１２が充填され
る。これにより、埋込コンタクト、すなわちストレージ
コンタクトプラグが形成される。第１導電膜はポリシリ
コンで形成される。
クトホール１１２を含む第２絶縁膜１１０上に第１導電
膜が形成され、埋込コンタクトホール１１２が充填され
る。これにより、埋込コンタクト、すなわちストレージ
コンタクトプラグが形成される。第１導電膜はポリシリ
コンで形成される。
【００１６】ストレージコンタクトプラグ両側の第２絶
縁膜１１０の上部表面が露出するように第１導電膜が平
坦化エッチングされる。例えば、平坦化エッチング工程
はＣＭＰ工程やエッチバック工程で実施される。そし
て、ストレージコンタクトプラグ１１４と第２絶縁膜１
１０上にストレージノード形成用第２導電膜が形成され
る。第２導電膜１１０は８０００Å〜１２０００Åの範
囲内の厚さを有するポリシリコンで形成される。第２導
電膜１１０上に図示しない第３絶縁膜が形成される。こ
れは第２導電膜１１０をエッチングする工程でマスクと
して用いるためである。例えば、第３絶縁膜としてＳｉ
ＯＮ膜が形成される。第３絶縁膜上にフォトレジスト膜
が形成され、ストレージノードを形成するためパターニ
ングされ、ストレージノード形成のためのフォトレジス
ト膜と第３絶縁膜で構成されるパターンが形成される。
パターンがマスクとして用いられ、第２導電膜１１０が
乾式エッチングされて導電パターン、すなわち図４に示
すようなストレージノード１１６が形成される。
縁膜１１０の上部表面が露出するように第１導電膜が平
坦化エッチングされる。例えば、平坦化エッチング工程
はＣＭＰ工程やエッチバック工程で実施される。そし
て、ストレージコンタクトプラグ１１４と第２絶縁膜１
１０上にストレージノード形成用第２導電膜が形成され
る。第２導電膜１１０は８０００Å〜１２０００Åの範
囲内の厚さを有するポリシリコンで形成される。第２導
電膜１１０上に図示しない第３絶縁膜が形成される。こ
れは第２導電膜１１０をエッチングする工程でマスクと
して用いるためである。例えば、第３絶縁膜としてＳｉ
ＯＮ膜が形成される。第３絶縁膜上にフォトレジスト膜
が形成され、ストレージノードを形成するためパターニ
ングされ、ストレージノード形成のためのフォトレジス
ト膜と第３絶縁膜で構成されるパターンが形成される。
パターンがマスクとして用いられ、第２導電膜１１０が
乾式エッチングされて導電パターン、すなわち図４に示
すようなストレージノード１１６が形成される。
【００１７】第２導電膜の乾式エッチング工程は、４０
０Ｗ〜８００Ｗのソースパワー及び３０Ｗ〜１００Ｗの
バイアスパワー条件で、２０ｃｍ3〜５０ｃｍ3のＣｌ2
ガス、１ｃｍ3〜１０ｃｍ3のＮ2ガス、及び１ｃｍ3〜１
０ｃｍ3のＳＦ6ガスを用いて実施される。
０Ｗ〜８００Ｗのソースパワー及び３０Ｗ〜１００Ｗの
バイアスパワー条件で、２０ｃｍ3〜５０ｃｍ3のＣｌ2
ガス、１ｃｍ3〜１０ｃｍ3のＮ2ガス、及び１ｃｍ3〜１
０ｃｍ3のＳＦ6ガスを用いて実施される。
【００１８】この場合、第２絶縁膜１１０上部表面が露
出しても、ストレージノード間の電気的ブリッジを防止
するための相当なオーバーエッチング工程が実施され、
第２絶縁膜１１０の一部がエッチングされる。この際、
第２絶縁膜１１０がエッチングされながら生じるのエッ
チング副産物ＳｉＦXＮYがストレージコンタクトプラグ
１１６の両側壁にエッチング防止膜１１８を形成する。
このエッチング防止膜１１８がパッシベーション膜の役
割をすることにより、オーバーエッチング工程でストレ
ージノードの下部領域及びストレージコンタクトプラグ
１１６上部領域がエッチングされることを防止する。
出しても、ストレージノード間の電気的ブリッジを防止
するための相当なオーバーエッチング工程が実施され、
第２絶縁膜１１０の一部がエッチングされる。この際、
第２絶縁膜１１０がエッチングされながら生じるのエッ
チング副産物ＳｉＦXＮYがストレージコンタクトプラグ
１１６の両側壁にエッチング防止膜１１８を形成する。
このエッチング防止膜１１８がパッシベーション膜の役
割をすることにより、オーバーエッチング工程でストレ
ージノードの下部領域及びストレージコンタクトプラグ
１１６上部領域がエッチングされることを防止する。
【００１９】次に図５に示すように、ストレージノード
１１６上にマスクとして用いられたフォトレジスト膜と
第３絶縁膜が順に除去される。この場合第３絶縁膜除去
時ストレージノード両側の第２絶縁膜１１０とエッチン
グ副産物として形成されたエッチング防止膜１１８も除
去される。第３絶縁膜除去工程は、Ｈ3ＰＯ4を用いて１
０℃〜２００℃の温度条件で、１分〜１０分間行われる
エッチング工程の後、ＳＣ−１を使用して５０℃〜１０
０℃の温度条件で、１分〜１０分間行われる洗浄工程を
含んでいる。
１１６上にマスクとして用いられたフォトレジスト膜と
第３絶縁膜が順に除去される。この場合第３絶縁膜除去
時ストレージノード両側の第２絶縁膜１１０とエッチン
グ副産物として形成されたエッチング防止膜１１８も除
去される。第３絶縁膜除去工程は、Ｈ3ＰＯ4を用いて１
０℃〜２００℃の温度条件で、１分〜１０分間行われる
エッチング工程の後、ＳＣ−１を使用して５０℃〜１０
０℃の温度条件で、１分〜１０分間行われる洗浄工程を
含んでいる。
【００２０】
【発明の効果】本発明は、従来ＤＲＡＭ装置の製造方法
における、ストレージノード形成のためのポリシリコン
膜エッチング工程においてストレージノードの下部、す
なわちストレージコンタクトプラグの上部領域の導電膜
がエッチングされ抵抗が増加するという問題、そしてエ
ッチングによりストレージノードが倒れたり落ちて隣接
したストレージノードと電気的ブリッジが生じて素子が
誤動作する問題を解決したことである。ポリシリコン膜
エッチング工程中、ストレージノード及びストレージコ
ンタクトプラグの側壁に、この側壁のエッチングを防止
するエッチング防止膜を形成させることによってストレ
ージノード及びストレージコンタクトプラグが安定的に
形成できる効果がある。
における、ストレージノード形成のためのポリシリコン
膜エッチング工程においてストレージノードの下部、す
なわちストレージコンタクトプラグの上部領域の導電膜
がエッチングされ抵抗が増加するという問題、そしてエ
ッチングによりストレージノードが倒れたり落ちて隣接
したストレージノードと電気的ブリッジが生じて素子が
誤動作する問題を解決したことである。ポリシリコン膜
エッチング工程中、ストレージノード及びストレージコ
ンタクトプラグの側壁に、この側壁のエッチングを防止
するエッチング防止膜を形成させることによってストレ
ージノード及びストレージコンタクトプラグが安定的に
形成できる効果がある。
【図１】従来のＤＲＡＭ装置を示す断面図である。
【図２】本発明の実施例によるＤＲＡＭ装置を示す断面
図である。
図である。
【図３】本発明の実施例によるＤＲＡＭ装置を示す断面
図である。
図である。
【図４】本発明の実施例によるＤＲＡＭ装置を示す断面
図である。
図である。
【図５】本発明の実施例によるＤＲＡＭ装置を示す断面
図である。
図である。
１００ 半導体基板 １０２ 素子隔離領域 １０４ ゲート電極 １０８ 絶縁膜 １１０ 第２絶縁膜 １１４ ストレージコンタクトプラグ １１６ ストレージノード １１８ エッチング防止膜
Claims (17)
- 【請求項１】 窒素成分を含有する最上部層を有する
多層の絶縁膜を半導体基板上に形成する段階と、 前記絶縁膜を選択的にエッチングしてコンタクトホール
を形成する段階と、 前記コンタクトホールを通して前記半導体基板と電気的
に連結される導電膜を前記絶縁膜上に形成する段階と、 前記コンタクトホールの両側に位置する前記絶縁膜上の
前記導電膜をオーバーエッチングすることにより導電パ
ターンを形成し、前記オーバーエッチング中に前記最上
部層がエッチングされることにより発生するエッチング
副産物により前記導電パターンの両側壁に前記両側壁が
エッチングされるのを防止するエッチング防止膜が形成
される段階と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】 前記導電膜は、ポリシリコンで形成され
ることを特徴とする請求項１に記載の半導体装置の製造
方法。 - 【請求項３】 前記多層絶縁膜の最上部層は、ＳｉＯＮ
及びＳｉＮ中いずれか一つで形成されることを特徴とす
る請求項１に記載の半導体装置の製造方法。 - 【請求項４】 前記最上部層は、厚さが２００Å〜６０
０Åとなるように形成されていることを特徴とする請求
項１に記載の半導体装置の製造方法。 - 【請求項５】 前記導電膜は、厚さが８０００Å〜１２
０００Åとなるように形成されていることを特徴とする
請求項１に記載の半導体装置の製造方法。 - 【請求項６】 前記導電膜のエッチング段階は、乾式エ
ッチングを実施することを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項７】 前記乾式エッチング工程は、Ｃｌ2が２
０〜５０ｃｍ3、Ｎ2が１〜１０ｃｍ3、及びＳＦ6が１〜
１０ｃｍ3からなる混合ガスを用いて、圧力が２〜３０
ｍＴ、ソースパワーが４００〜８００Ｗ、ならびにバイ
アスパワーが３００〜１００Ｗで実施されることを特徴
とする請求項６に記載の半導体装置の製造方法。 - 【請求項８】 前記エッチング防止膜は、ＳｉＦXＮYで
形成されていることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項９】 窒素を含有する最上部層を有する多層の
絶縁膜を、ソース領域、ドレーン領域及びゲート電極を
有するトランジスタが形成された半導体基板上に形成す
る段階と、 前記ドレーン領域上に形成された前記絶縁膜を部分的に
エッチングしてコンタクトホールを形成する段階と、 前記コンタクトホールを第１導電膜で被覆し前記ドレー
ン領域と電気的に連結されるストレージコンタクトプラ
グを形成する段階と、 前記絶縁膜上に前記ストレージコンタクトプラグと電気
的に連結される第２導電膜を形成する段階と、 前記ストレージコンタクトプラグの両側の前記絶縁膜上
に形成された前記第２導電膜をオーバーエッチングする
ことによりストレージノードを形成し、前記オーバーエ
ッチング中に前記絶縁膜の最上部層がエッチングされる
ことにより発生するエッチング副産物により、エッチン
グにより露出する前記ストレージノード及び前記絶縁膜
の最上部層のストレージコンタクトプラグの両側壁に前
記両側壁がエッチングされるのを防止するエッチング防
止膜が形成される段階と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項１０】 前記第１導電膜は、ポリシリコンで形
成されることを特徴とする請求項９に記載の半導体メモ
リ装置の製造方法。 - 【請求項１１】 前記第２導電膜は、ポリシリコンで形
成されることを特徴とする請求項９に記載の半導体メモ
リ装置の製造方法。 - 【請求項１２】 前記多層絶縁膜の最上部層は、ＳｉＯ
Ｎ及びＳｉＮ中いずれか一つで形成されることを特徴と
する請求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１３】 前記多層絶縁膜の最上部層は、厚さが
２００Å〜６００Åとなるように形成されていることを
特徴とする請求項９に記載の半導体メモリ装置の製造方
法。 - 【請求項１４】 前記第２導電膜は、厚さが８０００Å
〜１２０００Åとなるように形成されていることを特徴
とする請求項９に記載の半導体メモリ装置の製造方法。 - 【請求項１５】 前記第２導電膜のエッチング段階は、
乾式エッチングにより実施することを特徴とする請求項
９に記載の半導体メモリ装置の製造方法。 - 【請求項１６】 前記乾式エッチング工程は、Ｃｌ2が
２０〜５０ｃｍ3、Ｎ 2が１〜１０ｃｍ3、及びＳＦ6が１
〜１０ｃｍ3からなる混合ガスを用いて、圧力が２〜３
０ｍＴ、ソースパワーが４００〜８００Ｗ、ならびにバ
イアスパワーが３００〜１００Ｗで実施されることを特
徴とする請求項１５に記載の半導体メモリ装置の製造方
法。 - 【請求項１７】 前記エッチング防止膜は、ＳｉＦXＮY
で形成されることを特徴とする請求項９に記載の半導体
メモリ装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980026583A KR100272670B1 (ko) | 1998-07-02 | 1998-07-02 | 반도체 장치의 제조 방법 |
| KR1998P26583 | 1998-07-02 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000068480A true JP2000068480A (ja) | 2000-03-03 |
| JP3987239B2 JP3987239B2 (ja) | 2007-10-03 |
Family
ID=19542816
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18900799A Expired - Fee Related JP3987239B2 (ja) | 1998-07-02 | 1999-07-02 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6238970B1 (ja) |
| JP (1) | JP3987239B2 (ja) |
| KR (1) | KR100272670B1 (ja) |
| CN (1) | CN1299352C (ja) |
| TW (1) | TW406412B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100546363B1 (ko) * | 2003-08-13 | 2006-01-26 | 삼성전자주식회사 | 콘케이브 형태의 스토리지 노드 전극을 갖는 반도체메모리 소자 및 그 제조방법 |
| KR100625393B1 (ko) * | 2004-01-05 | 2006-09-19 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| CN112599474B (zh) * | 2020-12-21 | 2023-04-07 | 维沃移动通信(重庆)有限公司 | 闪存器件制作方法、闪存器件及电子设备 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5208657A (en) * | 1984-08-31 | 1993-05-04 | Texas Instruments Incorporated | DRAM Cell with trench capacitor and vertical channel in substrate |
| US5494841A (en) * | 1993-10-15 | 1996-02-27 | Micron Semiconductor, Inc. | Split-polysilicon CMOS process for multi-megabit dynamic memories incorporating stacked container capacitor cells |
| JP2972554B2 (ja) * | 1995-05-31 | 1999-11-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR100207462B1 (ko) * | 1996-02-26 | 1999-07-15 | 윤종용 | 반도체 장치의 커패시터 제조방법 |
| KR100274593B1 (ko) * | 1997-09-04 | 2000-12-15 | 윤종용 | 디램 셀 캐패시터 및 그의 제조 방법 |
| KR100289389B1 (ko) * | 1998-03-05 | 2001-06-01 | 김영환 | 반도체소자의캐패시터제조방법 |
| KR100268421B1 (ko) * | 1998-04-18 | 2000-10-16 | 윤종용 | 커패시터 및 그의 제조 방법 |
-
1998
- 1998-07-02 KR KR1019980026583A patent/KR100272670B1/ko not_active Expired - Fee Related
-
1999
- 1999-05-04 TW TW088107220A patent/TW406412B/zh not_active IP Right Cessation
- 1999-06-29 CN CNB991094131A patent/CN1299352C/zh not_active Expired - Fee Related
- 1999-06-30 US US09/343,353 patent/US6238970B1/en not_active Expired - Lifetime
- 1999-07-02 JP JP18900799A patent/JP3987239B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| CN1241024A (zh) | 2000-01-12 |
| KR20000007304A (ko) | 2000-02-07 |
| KR100272670B1 (ko) | 2000-12-01 |
| JP3987239B2 (ja) | 2007-10-03 |
| CN1299352C (zh) | 2007-02-07 |
| US6238970B1 (en) | 2001-05-29 |
| TW406412B (en) | 2000-09-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7754562B2 (en) | Semiconductor device comprising capacitor and method of fabricating the same | |
| US6476488B1 (en) | Method for fabricating borderless and self-aligned polysilicon and metal contact landing plugs for multilevel interconnections | |
| KR20100057203A (ko) | 반도체 장치의 배선 구조물 및 이의 형성방법 | |
| KR100301370B1 (ko) | 디램셀커패시터의제조방법 | |
| KR101168606B1 (ko) | 반도체 장치의 배선 구조물 및 이의 형성 방법 | |
| US6238968B1 (en) | Methods of forming integrated circuit capacitors having protected layers of HSG silicon therein | |
| US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
| US6228736B1 (en) | Modified method for forming cylinder-shaped capacitors for dynamic random access memory (DRAM) | |
| JP3987239B2 (ja) | 半導体装置の製造方法 | |
| KR100292941B1 (ko) | 디램셀커패시터의제조방법 | |
| JPH11121716A (ja) | 半導体装置及びその製造方法 | |
| US20040137680A1 (en) | Manufacturing method of semiconductor device | |
| KR101076884B1 (ko) | 실린더형 스토리지 전극을 구비하는 캐패시터 형성방법 및 이에 사용되는 마스크 | |
| KR100307968B1 (ko) | 플러그폴리를 갖는 반도체장치의 층간절연막 형성방법 | |
| KR100466982B1 (ko) | 캐패시터를 갖는 반도체 장치 및 그 제조방법 | |
| KR101139463B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100631938B1 (ko) | 커패시터 제조방법 | |
| JPH118364A (ja) | 半導体記憶装置及びその製造方法 | |
| JP2000031273A (ja) | 半導体装置およびその製造方法 | |
| KR20010016807A (ko) | 반도체 소자의 제조 방법 | |
| JPH0846040A (ja) | 配線コンタクト構造及びその形成方法 | |
| KR20020058259A (ko) | 반도체 소자의 제조 방법 | |
| KR19990073645A (ko) | 반도체장치의 제조 방법 | |
| KR20000066539A (ko) | 반도체 메모리장치의 제조 방법 | |
| JPH10135324A (ja) | コンタクトの形成方法および半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20051202 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20051215 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060314 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070301 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070528 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070618 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070712 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100720 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110720 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120720 Year of fee payment: 5 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130720 Year of fee payment: 6 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |