JPH113990A

JPH113990A - 半導体装置およびその製造方法

Info

Publication number: JPH113990A
Application number: JP9102868A
Authority: JP
Inventors: So Nakayama; 創中山; Mikio Mukai; 幹雄向井; Morikazu Konishi; 守一小西
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-04-22
Filing date: 1997-04-21
Publication date: 1999-01-06

Abstract

(57)【要約】【課題】ゲート絶縁膜の薄膜化にともない、またゲー
ト絶縁膜に高誘電率材料を用いた場合に、ゲート電界の
増大によって、電流リークが大きくなり、素子特性を劣
化させていた。またゲート電界とドレイン電界とのオー
バラップにより短チャネル効果が生じていた。【解決手段】半導体基板11上にゲート絶縁膜12を介し
てゲート電極13が形成され、かつゲート電極13の両側に
おける半導体基板11に拡散層14、15が形成されている半
導体装置1 であって、ゲート絶縁膜12はゲート電極13よ
りもゲート長方向に短く形成され、ゲート長方向におけ
るゲート絶縁膜12の側方かつゲート電極13と半導体基板
11とに挟まれた領域で、かつ少なくともゲート電極13と
拡散層14,15とが平面視的にオーバラップする領域に、
空間21が形成されているものである。また空間21に誘電
体（図示省略）を埋め込んだものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関する。

【０００２】

【従来の技術】半導体装置の従来のゲート構造は、半導
体基板上にゲート絶縁膜を形成し、さらにその上にゲー
ト電極が形成されているものであり、上記ゲート電極の
下部側のゲート絶縁膜は単一種類の材料からなりかつゲ
ート電極下部の全面にわたって形成されているものであ
った。また従来のゲートの電界緩和構造としては、いわ
ゆるＬＤＤ（Lightly DopedDrain ）構造があった。す
なわち、ゲート電極の両側における半導体基板に低濃度
の拡散層、いわゆるＬＤＤ（Lightly Doped Drain ）を
介してソース・ドレインが形成されている構造である。
このＬＤＤ構造は、ゲート電極をマスクにして不純物を
ドーピング（例えばイオン注入）することにより、半導
体基板に低濃度の拡散層となるＬＤＤを形成した後、ゲ
ート電極の両側にサイドウォールを形成する。このサイ
ドウォールは、例えばゲート長方向の長さが１００ｎｍ
程度に形成される。その後、サイドウォールとゲート電
極とをマスクにして、不純物をドーピング（例えばイオ
ン注入）することにより、ゲート電極の両側における半
導体基板に上記ＬＤＤを介してソース・ドレインを形成
することにより形成される。

【０００３】

【発明が解決しようとする課題】半導体装置における素
子寸法の微細化の進展にともない、半導体装置の内部の
電界は高くなる方向にある。高電界が半導体装置の特性
に及ぼす悪い影響の一つとして、ゲート電界が引き起こ
す電流リーク（以下、ＧＩＤＬという、ＧＩＤＬはGate
Induced Drain Leakageの略）が、IEDM,(1987)T.Y.Cha
n,J.Chen,P.K.Koand C.Hu,p718-721 に報告されてい
る。

【０００４】図１５に示すように、この電流リークは、
半導体装置１０１におけるゲート電極１１１と拡散層１
１２との平面視的にみたオーバラップ領域Ａおよびゲー
ト電極１１１と拡散層１１３との平面視的にみたオーバ
ラップ領域Ｂにおけるゲート絶縁膜１１４と半導体基板
１１５との界面近傍の半導体中において、ゲート電極１
１１から発した電界が強くかかるためにキャリアがトン
ネルリークするという機構によって生じる。この電流リ
ークは、ゲート絶縁膜１１４が薄くなるにしたがって、
また、ゲート絶縁膜１１４の誘電率が高くなるにしたが
って、悪化する方向に大きくなることがわかっている。

【０００５】この電流リークを抑制する方法として、こ
の領域のゲート絶縁膜の厚さを局所的に厚くしてゲート
電界を小さくする構造が提案されている。この構造で
は、該当領域周辺の絶縁膜が例えばバーズビークによっ
て厚くなるという課題があり、微細化の流れに従うと、
いずれはゲート構造の作製が困難になる。

【０００６】また、半導体装置が電界効果トランジスタ
であって、ソース・ドレインにＬＤＤを形成した構造で
は、ＬＤＤを形成するためにゲート電極の両側にサイド
ウォールを形成する必要がある。そのため、一部のホッ
トキャリアがサイドウォール中に滞留することにより、
素子が劣化するという問題が生じる。また、ＬＤＤの形
成領域が必要になるため、素子の微細化が阻害される。

【０００７】

【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置およびその製造方法で
ある。

【０００８】半導体装置は、半導体基板上にゲート絶縁
膜を介してゲート電極が形成され、かつこのゲート電極
の両側における半導体基板に拡散層が形成されている半
導体装置であって、上記ゲート絶縁膜はゲート電極より
もゲート長方向に短く形成され、ゲート長方向における
ゲート絶縁膜の側方にはゲート電極と半導体基板とに挟
まれた空間が少なくともゲート電極と拡散層とが平面視
的にオーバラップする領域に形成されているものであ
る。上記空間はゲート絶縁膜の厚さよりも厚さ方向に広
く形成されていることが好ましい。

【０００９】または、ゲート絶縁膜はゲート電極よりも
ゲート長方向に短く形成され、ゲート長方向におけるゲ
ート絶縁膜の側方でかつ上記ゲート電極と半導体基板と
に挟まれた領域で、かつ少なくともゲート電極と拡散層
とが平面視的にオーバラップする領域に、上記ゲート絶
縁膜の誘電率よりも低い誘電率を有する誘電体が形成さ
れているものである。上記誘電体はゲート絶縁膜の厚さ
よりも厚さ方向に厚く形成されていることが好ましい。

【００１０】上記半導体装置では、ゲート電極と半導体
基板とに挟まれ、かつゲート電極と拡散層とが平面視的
にオーバラップする領域に、空間を設けたことから、ま
たはゲート絶縁膜の誘電率よりも低い誘電率を有する誘
電体を設けたことから、上記空間または上記誘電体を設
けた領域では上記ゲート絶縁膜よりも誘電率が低くな
る。したがって、空間または誘電体を設けた領域の電界
強度は低減されるのでトンネルリークの発生は低減され
る。また、空間をゲート絶縁膜よりも厚さ方向に広く形
成した構成、または誘電体をゲート絶縁膜よりも厚さ方
向に厚く形成した構成では、空間または誘電体を設けた
領域の電界強度はさらに低減されるのでトンネルリーク
の発生は大幅に低減される。さらに、ＬＤＤを形成する
必要がないため、素子の微細化が図れ、またそれにとも
なってサイドウォールを形成する必要がないため、ホッ
トキャリアの滞留による素子の劣化も無くなる。

【００１１】また、上記半導体装置において、空間上の
ゲート電極部分はゲート絶縁膜上のゲート電極部分と分
離空間または分離絶縁膜を介して分離されていてもよ
い。また拡散層のゲート電極側は低い濃度で形成されて
いてもよい。または空間下の半導体基板に、拡散層に接
続するのもで拡散層よりも低濃度の拡散層を形成しても
よい。または上記空間を設ける代わりにゲート絶縁膜よ
りも誘電率が低い誘電体を設けてもよい。

【００１２】上記ゲート電極が分離された半導体装置で
は、ゲート絶縁膜上のゲート電極の電圧にかかわらず空
間（誘電体）上のゲート電極に任意の電圧を与えること
が可能になる。それによって、大きな電界緩和効果が得
られる。また低濃度の拡散層が形成された半導体装置で
は、空間（誘電体）の形成による電界緩和効果に加えて
低濃度拡散層による電界緩和効果が得られる。すなわ
ち、電界緩和効果がさらに大きくなる。

【００１３】半導体装置の製造方法は、半導体基板上に
ゲート絶縁膜を形成する工程と、ゲート絶縁膜上にゲー
ト電極を形成する工程と、ゲート電極の両側の半導体基
板に拡散層を形成する工程とを備えていて、上記ゲート
電極を形成した後に、ゲート絶縁膜をゲート電極よりも
ゲート長方向に短くなる状態に除去して、ゲート長方向
におけるゲート絶縁膜の側方にゲート電極と半導体基板
とに挟まれた空間を少なくともゲート電極と拡散層とが
平面視的にオーバラップする領域に形成するという方法
である。またゲート電極を形成した後で空間を形成する
前に、ゲート長方向のゲート絶縁膜の端部を加熱して、
ゲート絶縁膜の端部を厚くしてもよい。または、空間を
形成した後、ゲート電極表面を酸化して、その酸化部分
を除去することによりゲート絶縁膜よりの膜厚方向に広
い空間を形成してもよい。

【００１４】または、上記空間を形成した後に、この空
間にゲート絶縁膜の誘電率よりも低い誘電率を有する誘
電体を埋め込むという方法である。

【００１５】上記半導体装置の製造方法では、ゲート電
極を形成した後に、ゲート絶縁膜をゲート電極よりもゲ
ート長方向に短くなる状態に除去して、ゲート長方向に
おけるゲート絶縁膜の側方にゲート電極と半導体基板と
に挟まれた空間をゲート電極と拡散層とが平面視的にオ
ーバラップする領域に形成することから、またはその空
間にゲート絶縁膜の誘電率よりも低い誘電率を有する誘
電体を設けたことから、上記空間または上記誘電体を設
けた領域では上記ゲート絶縁膜よりも誘電率が低くな
る。したがって、空間または誘電体を設けた領域の電界
強度は低減されるのでトンネルリークの発生は低減され
る。また、ゲート絶縁膜の膜厚よりも広い空間を形成す
る方法、ゲート絶縁膜の膜厚よりも厚い誘電体を形成す
る方法では、空間または誘電体を設けた領域の電界強度
はさらに低減されるのでトンネルリークの発生は大幅に
低減される。

【００１６】

【発明の実施の形態】本発明の第１実施形態の一例を、
図１の概略構成図によって説明する。

【００１７】図１に示すように、半導体基板１１上には
ゲート絶縁膜１２が形成されている。このゲート絶縁膜
１２上にはゲート長方向にこのゲート絶縁膜１２よりも
長いゲート電極１３が形成されている。言い換えれば、
上記ゲート絶縁膜１２は上記ゲート電極１３よりもゲー
ト長方向に短く形成されていることになる。そしてゲー
ト長方向におけるゲート絶縁膜１２の側方にはゲート電
極１３と半導体基板１１とに挟まれた空間２１が形成さ
れている。また上記ゲート電極１３の両側における上記
半導体基板１１には拡散層１４と拡散層１５とが形成さ
れている。そして上記空間２１は、少なくとも上記ゲー
ト電極１３と上記各拡散層１４，１５とが平面視的にオ
ーバラップする領域に形成されている。さらに上記空間
２１は、真空雰囲気もしくは不活性雰囲気になってい
る。上記の如くに半導体装置１は構成されている。

【００１８】上記半導体装置１では、ゲート電極１３と
半導体基板１１とに挟まれ、かつゲート電極１３と各拡
散層１４，１５とが平面視的にオーバラップする領域
に、空間２１を設けたことから、上記空間２１を設けた
領域では上記ゲート絶縁膜１２よりも誘電率が低くな
る。したがって、その領域の電界強度は低減されるので
トンネルリークの発生は低減される。さらに、従来のよ
うにＬＤＤを形成する必要がないため、素子の微細化が
図れ、またそれにともなってサイドウォールを形成する
必要がないため、ホットキャリアの滞留による素子の劣
化も無くなる。

【００１９】ここで図２に示すＧＩＤＬの解析モデルの
説明図によって、ＧＩＤＬの簡単な解析モデルを示す。
なお、下記に説明における各構成部品に付した符号は前
記図１に示した符号に基づく。

【００２０】ＧＩＤＬに起因したドレインリーク電流Ｉ
d は、半導体基板１１とゲート絶縁膜１２との界面にお
ける表面電界強度Ｅs を用いて、以下のように表され
る。

【００２１】

【数１】

【００２２】ただし、Ａ、Ｂはそれぞれ定数である。上
記（１）式は、表面電界強度Ｅs が小さいほどドレイン
リーク電流Ｉd を小さく抑えられることを示している。
また、表面電界強度Ｅs は、ゲート・ドレイン間電圧Ｖ
gd、ゲート絶縁膜１２の膜厚ｔoxおよびゲート絶縁膜１
２の比誘電率εox、半導体基板１１の比誘電率εs を用
いると以下のように表される。なお、比誘電率は通常
（３）式左辺のように表すが、この明細書中では（３）
式右辺のようにεと表記する。

【００２３】

【数２】

【００２４】

【数３】

【００２５】ただし、Ｖbendはゲート電界に起因した半
導体バンド曲がりであり、この値が半導体基板１１の禁
制帯幅Ｅg を超えた時点でトンネルリークが発生する。
そこでリーク電流の解析には、通常、Ｖbend≒Ｅg ≒
１．２Ｖを代入して上記（２）式を計算する。上記半導
体装置１では、ゲート電極１３に対して各拡散層１４，
１５がオーバラップしている領域を空間２１とすること
によって比誘電率εoxを低くしている。その結果、上記
（２）式におけるεox／εs の項の値が小さくなり、表
面電界強度Ｅs を小さくすることができる。

【００２６】上記半導体装置１の構造を適宜設計するこ
とによって、ＧＩＤＬに起因したリーク電流を、他の要
因（例えば素子分離ＬＯＣＯＳ周辺部のＰＮ接合におけ
る生成再結合電流もしくは拡散電流）に起因したリーク
電流以下に抑制する効果のモデルを以下に説明する。

【００２７】定量的には、ゲート絶縁膜１３が酸化シリ
コン膜（ＳｉＯ₂膜）で形成されている場合にはその比
誘電率はεox≒４である。それに対して、空間２１を例
えば空気に置き換えた場合にはその比誘電率はεox≒１
になる。したがって、上記（２）式に従うと、ｔoxおよ
びＶgd−Ｖbendが一定の条件下で、表面電界強度Ｅsを
およそ１／４にする効果がある。これはゲート絶縁膜１
２の膜厚ｔoxを４倍にしたのと同等の効果になる。

【００２８】その結果、図３のドレイン接合リーク電流
Ｉd （自然対数で示す）とドレイン電圧Ｖd との関係図
の実線で示すように、ドレイン電圧Ｖd を高くしてもド
レイン接合リーク電流Ｉd はほぼ一定に保たれる。な
お、図において、破線は従来の半導体装置の場合の電流
−電圧の関係を示し、実線は前記図１によって説明した
半導体装置１の構造における電流−電圧の関係を示して
いる。またゲート電圧は０Ｖとした。

【００２９】次に、この構造の短チャネル効果抑制に関
して説明する。短チャネル効果は、ソース（例えば拡散
層１４）もしくはドレイン（例えば拡散層１５）から延
びる電界がゲート絶縁膜１２の下部のゲート電界が強く
かかっている領域まで強く延びている場合に、その電界
が重複した領域においてゲート電極１３の制御によって
意図した以上の電界がかかることによる効果であり、し
きい値電圧の低下などが問題になる。

【００３０】半導体装置１の構造においては、ゲート電
界が強くかかる領域（ゲート絶縁膜１２の直下の半導体
基板１１の上層の領域）がソース・ドレイン（拡散層１
４，１５）から適宜離れているため、先に問題とした電
界重複領域が小さくなっている。そのため、短チャネル
効果が低減されることになる。

【００３１】また空間２１を設けたことは、その部分で
のゲート絶縁膜１２の膜厚が厚くなたのとほぼ同等の効
果を奏する。これがソース・ドレイン（またはＬＤＤ）
となる拡散層１４，１５の近傍での電界が緩和されたの
と同様の効果となり、チャネル長が短くなった構成にお
いて、短チャネル効果によるロール−オフ効果が緩和さ
れるので、スレッシュホールド電圧の低下を抑制するこ
とができる。このことは、チャネル長が短いトランジス
タまでスレッシュホールド電圧が変動無く使えることに
なり、さらなる微細化を行うのに有利となる。さらにゲ
ート絶縁膜１２の端部の誘電率が低くなるので、上記説
明したように電界が緩和され、ホットキャリアに対する
信頼性が高まる。

【００３２】このような場合には、図４に示すように、
拡散層１４，１５を形成するイオン注入を、ゲート電極
１３を陰にしたいわゆる斜めイオン注入を行うことによ
って、拡散層１４（ソース拡散層）からゲート電界が強
くかかる領域１６（２点鎖線で示す部分）までの距離を
小さくすることが可能である。ただし、この場合は、同
時に形成される各トランジスタのソースがゲートに対し
て同一方向に設計されている必要がある。

【００３３】次に上記半導体装置１の構成を不揮発性半
導体記憶装置に応用した構成例を図５によって説明す
る。この図５では、前記図１によって説明した構成部品
と同様のものには同一符号を付して示す。

【００３４】図５に示すように、半導体装置２は、前記
図１によって説明したのと同様に、半導体基板１１上に
はゲート絶縁膜１２が形成され、さらにフローティング
ゲート３１（図１のゲート電極１３に相当）が形成され
ている。そして上記ゲート絶縁膜１２は上記フローティ
ングゲート３１よりもゲート長方向に短く形成されてい
て、ゲート長方向におけるゲート絶縁膜１２の側方には
フローティングゲート３１と半導体基板１１とに挟まれ
た空間２１が形成されている。また上記フローティング
ゲート３１の両側における上記半導体基板１１には拡散
層１４と拡散層１５とが形成されている。そして上記空
間２１は、少なくとも上記フローティングゲート３１と
上記各拡散層１４，１５とが平面視的にオーバラップす
る領域に形成されている。さらに上記空間２１は、真空
雰囲気もしくは不活性雰囲気になっている。さらに本半
導体装置２には、上記フローティングゲート３１上に絶
縁体膜３２が形成され、さらにコントロールゲート３３
が形成されている。上記の如くに半導体装置２は構成さ
れている。

【００３５】上記半導体装置２でも、空間２１を設けた
ことによって、前記説明した半導体装置１と同様に、電
流リークの低減、短チャネル効果の低減という作用が得
られる。

【００３６】次に本発明の半導体装置に係わる第２実施
形態の一例を、図６の概略構成図によって説明する。こ
の図６では、前記図１によって説明した構成部品と同様
のものには同一符号を付して示す。

【００３７】図６に示すように、半導体基板１１上には
ゲート絶縁膜１２が形成されている。このゲート絶縁膜
１２上にはゲート長方向にこのゲート絶縁膜１２よりも
長いゲート電極１３が形成されている。言い換えれば、
上記ゲート絶縁膜１２は上記ゲート電極１３よりもゲー
ト長方向に短く形成されていることになる。そしてゲー
ト長方向におけるゲート絶縁膜１２の側方にはゲート電
極１３と半導体基板１１とに挟まれた空間２１が形成さ
れている。この上記空間２１は、例えばゲート長方向に
５０ｎｍ程度の長さで形成され、真空雰囲気もしくは不
活性雰囲気になっている。また上記ゲート電極１３の両
側における上記半導体基板１１には拡散層１４と拡散層
１５とが形成されている。各拡散層１４，１５は上記ゲ
ート電極１３と平面視的にオーバラップしない状態に形
成されている。上記の如くに半導体装置３は構成されて
いる。なお、上記空間２１のゲート長方向の長さは上記
値に限定されることなく、適宜選択される。

【００３８】上記半導体装置３では、前記半導体装置１
と同様に、ゲート電極１３と半導体基板１１とに挟まれ
た領域に空間２１を設けたことから、上記空間２１を設
けた領域では上記ゲート絶縁膜１２よりも誘電率が低く
なる。したがって、その領域の電界強度は低減されるの
でトンネルリークの発生は低減される。しかも各拡散層
１４，１５は上記ゲート電極１３と平面視的にオーバラ
ップしない状態に形成されていることから、さらに前記
半導体装置１よりも大きな電界緩和効果が得られる。ま
た、従来のようにＬＤＤを形成する必要がないため、素
子の微細化が図れ、またそれにともなってサイドウォー
ルを形成する必要がないため、ホットキャリアの滞留に
よる素子の劣化も無くなる。

【００３９】次に本発明の半導体装置に係わる第３実施
形態の一例を、図７の概略構成図によって説明する。こ
の図７では、前記図１および図６によって説明した構成
部品と同様のものには同一符号を付して示す。

【００４０】図７に示すように、半導体装置４は、前記
図６によって説明した半導体装置３において、空間２１
上のゲート電極部分１３（１３ｓ）はゲート絶縁膜１２
上のゲート電極部分１３（１３ｃ）と分離空間２５を介
して分離されている。その結果、上記ゲート電極部分１
３（１３ｓ）はアクティブ領域上では浮いた状態になっ
ているが、アクティブ領域の側周を囲むフィールド領域
（図示省略）で支持することにより、上記構成が可能に
なる。上記分離空間２５は、例えばゲート長方向の長さ
が２０ｎｍ〜３０ｎｍ程度に形成され、真空雰囲気また
は不活性なガス雰囲気になっている。または分離空間２
５の代わりに分離絶縁膜（図示省略）が形成されていて
もよい。この分離絶縁膜は、ゲート絶縁膜よりも誘電率
が低い材料で形成されることが好ましい。また、上記説
明した以外の他の構成部品である、半導体基板１１、ゲ
ート絶縁膜１２、拡散層１４、拡散層１５等は前記半導
体装置３と同様の構成である。上記の如くに半導体装置
４は構成されている。なお、上記空間２１のゲート長方
向の長さは上記値に限定されることなく、適宜選択され
る。

【００４１】一方、図１によって説明したのと同様に、
上記半導体装置４が、拡散層１４，１５と上記ゲート電
極１３とが平面視的にオーバラップする状態に形成され
ている構成では、上記空間２１は、少なくとも上記ゲー
ト電極１３と上記各拡散層１４，１５とが平面視的にオ
ーバラップする領域に形成されていることが好ましい。

【００４２】上記半導体装置４では、前記半導体装置３
と同様の作用が得られるとともに、上記ゲート電極１３
がゲート絶縁膜１２上のゲート電極部分１３ｃと空間２
１上のゲート電極部分１３ｓとに分離されていることか
ら、ゲート絶縁膜１２上のゲート電極部分１３ｃの電圧
にかかわらず空間２１上のゲート電極部分１３ｓに任意
の電圧を与えることが可能になる。そのため、前記半導
体装置３よりも電界緩和効果が大きくなる。

【００４３】次に本発明の半導体装置に係わる第３実施
形態の一例を、図８の概略構成図によって説明する。こ
の図８では、前記図１および図６によって説明した構成
部品と同様のものには同一符号を付して示す。

【００４４】図８に示すように、半導体装置５は、前記
図６によって説明した半導体装置３において、拡散層１
４のゲート電極１３側が低い濃度の拡散層、すなわちＬ
ＤＤ（Lightly Doped Drain ）１６で形成されていて、
また拡散層１５のゲート電極１３側が同様に低い濃度の
拡散層であるＬＤＤ１７で形成されているものである。
したがって、上記拡散層１４はＬＤＤ１６とそれよりも
高い濃度のソース・ドレイン１８とからなり、上記拡散
層１５はＬＤＤ１７とそれよりも高い濃度のソース・ド
レイン１９とからなる。また、上記説明した以外の他の
構成部品である、他の構成部品の半導体基板１１、ゲー
ト絶縁膜１２、ゲート電極１３、空間２１等は前記半導
体装置３と同様の構成である。この空間２１は、例えば
ゲート長方向に５０ｎｍ程度の長さで形成され、真空雰
囲気または不活性なガス雰囲気になっている。上記の如
くに半導体装置５は構成されている。なお、上記空間２
１のゲート長方向の長さは上記値に限定されることな
く、適宜選択される。

【００４５】上記半導体装置５では、前記半導体装置３
と同様の作用が得られるとともに、低濃度の拡散層とな
るＬＤＤ１６，１７が形成されていることから、空間２
１の形成による電界緩和効果に加えてＬＤＤ１６，１７
による電界緩和効果が得られる。すなわち、前記半導体
装置３よりも電界緩和効果がさらに大きくなる。

【００４６】次に本発明の半導体装置に係わる第４実施
形態の一例を、図９の概略構成図によって説明する。こ
の図９では、前記図１および図８によって説明した構成
部品と同様のものには同一符号を付して示す。

【００４７】図９に示すように、半導体装置６は、前記
図１によって説明した半導体装置１において、空間２１
下の半導体基板１１に拡散層１４に接続するのもでこの
拡散層１４よりも低濃度の拡散層であるＬＤＤ１６が形
成されていて、かつ一方の空間２１下の半導体基板１１
に拡散層１５に接続するのもでこの拡散層１５よりも低
濃度の拡散層であるＬＤＤ１７が形成されているもので
ある。したがって、上記拡散層１４はＬＤＤ１６とそれ
よりも高い濃度のソース・ドレイン１８とからなり、上
記拡散層１５はＬＤＤ１７とそれよりも高い濃度のソー
ス・ドレイン１９とからなる。また、上記説明した以外
の他の構成部品である、半導体基板１１、ゲート絶縁膜
１２、ゲート電極１３、空間２１等は前記半導体装置１
と同様の構成である。この空間２１は、例えばゲート長
方向に５０ｎｍ程度の長さで形成され、真空雰囲気また
は不活性なガス雰囲気になっている。上記の如くに半導
体装置６は構成されている。なお、上記空間２１のゲー
ト長方向の長さは上記値に限定されることなく、適宜選
択される。

【００４８】上記半導体装置６では、前記半導体装置１
と同様の作用が得られるとともに、低濃度の拡散層とな
るＬＤＤ１６，１７が形成されていることから、空間２
１の形成による電界緩和効果に加えてＬＤＤ１６，１７
による電界緩和効果が得られる。すなわち、前記半導体
装置１よりも電界緩和効果がさらに大きくなる。

【００４９】次に本発明の半導体装置に係わる第６実施
形態の一例を、図１０の概略構成図によって説明する。
この図１０では、前記図１によって説明した構成部品と
同様のものには同一符号を付して示す。

【００５０】図１０に示すように、半導体装置７は、前
記図１によって説明した半導体装置１の空間２１が膜厚
方向に広く形成されているものである。すなわち、半導
体基板１１上にはゲート絶縁膜１２が形成され、このゲ
ート絶縁膜１２上にはゲート長方向にこのゲート絶縁膜
１２よりも長いゲート電極１３が形成されている。そし
てゲート長方向におけるゲート絶縁膜１２の側方にはゲ
ート電極１３と半導体基板１１とに挟まれた空間２３が
形成されている。この空間２３は、ゲート絶縁膜１２の
厚さ方向にこのゲート絶縁膜１２の厚さよりも広く形成
されている。また上記ゲート電極１３の両側における上
記半導体基板１１には拡散層１４と拡散層１５とが形成
されている。そして上記空間２３は、少なくとも上記ゲ
ート電極１３と上記各拡散層１４，１５とが平面視的に
オーバラップする領域に形成されている。さらに上記空
間２３は、真空雰囲気もしくは不活性雰囲気になってい
る。上記の如くに半導体装置７は構成されている。

【００５１】上記半導体装置７では、前記図１によって
説明した半導体装置１の空間２１よりもゲート絶縁膜の
膜厚方向に広い空間２３が形成されていることにより、
前記半導体装置１よりもさらに上記空間２３を設けた領
域の電界が緩和される。特にドレイン近傍の電界が緩和
される。また前記図５によって説明した半導体装置２に
おいても、空間２１の代わりに、前記図１０によって説
明したように、ゲート絶縁膜１２の厚さ方向に広く形成
した空間２３を形成することが望ましい。このような空
間２３を形成することにより、半導体装置２において
は、さらに電流リークの低減、短チャネル効果の低減と
いう作用が得られる。

【００５２】図示はしないが、前記図６〜９で説明した
半導体装置３〜６において、空間２１の代わりに上記半
導体装置７のような空間２３を形成することも可能であ
る。このような各構成であっても上記半導体装置７と同
様に、空間２１を設けたものよりもさらに大きな電界緩
和効果が得られる。

【００５３】次に本発明の半導体装置に係わる第７実施
形態の一例を、図１１の概略構成図によって説明する。
この図１１では、前記図１によって説明した構成部品と
同様のものには同一符号を付して示す。

【００５４】図１１に示すように、半導体装置８は、前
記図１によって説明した半導体装置１の空間２１にゲー
ト絶縁膜１２の誘電率よりも低い誘電率を有する誘電体
２２が設けられているものである。すなわち、半導体基
板１１上にはゲート絶縁膜１２が形成され、このゲート
絶縁膜１２上にはゲート長方向にこのゲート絶縁膜１２
よりも長いゲート電極１３が形成されている。そしてゲ
ート長方向におけるゲート絶縁膜１２の側方にはゲート
電極１３と半導体基板１１とに挟まれた空間２１が形成
され、この空間２１に上記誘電体２２が設けられてい
る。また上記ゲート電極１３の両側における上記半導体
基板１１には拡散層１４と拡散層１５とが形成されてい
る。そして上記誘電体２２は、少なくとも上記ゲート電
極１３と上記各拡散層１４，１５とが平面視的にオーバ
ラップする領域に形成されている。

【００５５】例えば、前記ゲート絶縁膜１２を窒化シリ
コン（Ｓｉ₃Ｎ₄）〔比誘電率εSi ₃N₄≒６〜８〕、酸
化タンタル（Ｔａ₂Ｏ₅）〔比誘電率εTa₂O₅≒２０〜
２５〕のような誘電率が高い材料で形成した場合には、
上記誘電体２２には例えば酸化シリコン（ＳｉＯ₂）
〔比誘電率εox≒４〕のような誘電率が低い材料を用い
る。また、上記誘電体２２には、フッ化炭素（ＣＦ）膜
〔比誘電率εCF≒２．２〜２．７〕、フッ素を含む酸化
シリコン（ＳｉＯＦ）膜〔比誘電率εSiOF≒３．２〜
３．７〕，ポリパラキシリレン〔比誘電率ε≒２．４〕
等のいわゆる低誘電率膜を用いることも可能である。

【００５６】上記半導体装置８では、ゲート電極１３と
半導体基板１１とに挟まれ、かつゲート電極１３と各拡
散層１４，１５とが平面視的にオーバラップする領域
に、ゲート絶縁膜１２の誘電率よりも低い誘電率を有す
る誘電体２２を設けたことから、上記誘電体２２を設け
た領域では上記ゲート絶縁膜１２よりも誘電率が低くな
る。したがって、その領域の電界強度は低減されるので
トンネルリークの発生は低減される。

【００５７】また誘電体２２を設けたことは、その部分
でのゲート絶縁膜１２の膜厚が厚くなったのとほぼ同等
の効果を奏する。これがソース・ドレイン（またはＬＤ
Ｄ）となる拡散層１４，１５の近傍での電界が緩和され
たのと同様の効果となり、チャネル長が短くなった構成
において、短チャネル効果によるロール−オフ効果が緩
和されるので、スレッシュホールド電圧の低下を抑制す
ることができる。このことは、チャネル長が短いトラン
ジスタまでスレッシュホールド電圧が変動無く使えるこ
とになり、さらなる微細化を行うのに有利となる。さら
にゲート絶縁膜１２の端部の誘電率が低くなるので、上
記説明したように電界が緩和され、ホットキャリアに対
する信頼性が高まる。

【００５８】次に上記半導体装置８の構成を不揮発性半
導体記憶装置に応用した構成例を図１２によって説明す
る。この図１２では、前記図１０によって説明した構成
部品と同様のものには同一符号を付して示す。

【００５９】図１２に示すように、半導体装置９は、前
記図１１によって説明したのと同様に、半導体基板１１
上にはゲート絶縁膜１２が形成され、さらにフローティ
ングゲート３１（図１０のゲート電極１３に相当）が形
成されている。そして上記ゲート絶縁膜１２は上記フロ
ーティングゲート３１よりもゲート長方向に短く形成さ
れていて、ゲート長方向におけるゲート絶縁膜１２の側
方にはフローティングゲート３１と半導体基板１１とに
挟まれた領域に、ゲート絶縁膜１２の誘電率よりも低い
誘電率を有する誘電体２２が形成されている。また上記
フローティングゲート３１の両側における上記半導体基
板１１には拡散層１４と拡散層１５とが形成されてい
る。そして上記誘電体２２は、少なくとも上記フローテ
ィングゲート１３と上記各拡散層１４，１５とが平面視
的にオーバラップする領域に形成されている。さらに本
半導体装置９では、上記フローティングゲート３１上に
絶縁体膜３２が形成され、さらにコントロールゲート３
３が形成されている。上記の如くに半導体装置９は構成
されている。

【００６０】上記半導体装置９でも、誘電体２２を設け
たことによって、前記説明した半導体装置４と同様に、
電流リークが低減され短チャネル効果の低減される。

【００６１】次に本発明の半導体装置に係わる第８実施
形態の一例を、図１３の概略構成図によって説明する。
この図１３では、前記図１０によって説明した構成部品
と同様のものには同一符号を付して示す。

【００６２】図１３に示すように、半導体装置１０は、
前記図１０によって説明した半導体装置７の空間２３に
ゲート絶縁膜１２の誘電率よりも低い誘電率を有する誘
電体２４が設けられているものである。すなわち、半導
体基板１１上にはゲート絶縁膜１２が形成され、このゲ
ート絶縁膜１２上にはゲート長方向にこのゲート絶縁膜
１２よりも長いゲート電極１３が形成されている。そし
てゲート長方向におけるゲート絶縁膜１２の側方にはゲ
ート電極１３と半導体基板１１とに挟まれた空間２３が
形成されている。この空間２３は、ゲート絶縁膜１２の
厚さ方向にこのゲート絶縁膜１２の厚さよりも広く形成
されている。さらにこの空間２３には上記誘電体２４が
設けられている。また上記ゲート電極１３の両側におけ
る上記半導体基板１１には拡散層１４と拡散層１５とが
形成されている。そして上記誘電体２４は、少なくとも
上記ゲート電極１３と上記各拡散層１４，１５とが平面
視的にオーバラップする領域に形成されている。上記の
如くに半導体装置１０は構成されている。

【００６３】例えば、前記ゲート絶縁膜１２を窒化シリ
コン（Ｓｉ₃Ｎ₄）〔比誘電率εSi ₃N₄≒６〜８〕、酸
化タンタル（Ｔａ₂Ｏ₅）〔比誘電率εTa₂O₅≒２０〜
２５〕のような誘電率が高い材料で形成した場合には、
上記誘電体２４には例えば酸化シリコン（ＳｉＯ₂）
〔比誘電率εox≒４〕のような誘電率が低い材料を用い
る。

【００６４】上記半導体装置１０では、ゲート電極１３
と半導体基板１１とに挟まれ、かつゲート電極１３と各
拡散層１４，１５とが平面視的にオーバラップする領域
に、ゲート絶縁膜１２の誘電率よりも低い誘電率を有す
る誘電体２４を設けたことから、上記誘電体２４を設け
た領域では上記ゲート絶縁膜１２よりも誘電率が低くな
る。しかも、上記誘電体２４は、ゲート絶縁膜１２の膜
厚方向の厚さよりも厚く形成されていることから、上記
誘電体２４を設けた領域の電界は、前記図１１によって
説明した半導体装置８よりも低減されるのでトンネルリ
ークの発生は大幅に低減される。

【００６５】また前記図１２によって説明した半導体装
置９においても、前記図１３によって説明したように、
ゲート絶縁膜１２の厚さ方向に広く形成した空間２３を
形成し、その空間２３に誘電体２４を設けることが望ま
しい。このような空間２３を形成するとともに誘電体２
４を設けることにより、半導体装置５においては、さら
に電流リークの低減、短チャネル効果の低減という作用
が得られる。

【００６６】図示はしないが、前記図６〜図９によって
説明した各半導体装置３〜６において、空間２１にゲー
ト絶縁膜１２よりも誘電率が低い誘電体を形成すること
も可能である。このように誘電体を形成した場合も、前
記半導体装置３〜６と同様の作用が得られる。また、前
記図６〜図９によって説明した各半導体装置３〜６にお
いて、空間２１の代わりに上記半導体装置７のような空
間２３を形成し、その空間２３にゲート絶縁膜１２より
も誘電率が低い誘電体を形成することも可能である。こ
のように誘電体を形成した場合も、前記半導体装置３〜
６と同様の作用が得られる。

【００６７】次に本発明の製造方法に係わる第１実施形
態の一例を、図１４の製造工程図によって説明する。

【００６８】図１４の（１）に示すように、半導体基板
１１上にゲート絶縁膜１２を形成する。このゲート絶縁
膜１２を酸化シリコンで形成する場合には、例えば熱酸
化法によって半導体基板１１の表面を酸化させて形成す
る。また上記ゲート絶縁膜１２を例えば窒化シリコン
（Ｓｉ₃Ｎ₄）で形成する場合には、例えば化学的気相
成長（以下ＣＶＤという、ＣＶＤはChemical Vapour De
positionの略）法によって、半導体基板１１上に窒化シ
リコンを堆積させて形成する。

【００６９】その後、上記ゲート絶縁膜１２上にゲート
電極を形成するための導電膜５１を形成する。この導電
膜５１は、例えば不純物がドーピングされた多結晶シリ
コンからなり、例えばＣＶＤ法によって形成される。不
純物は、ＣＶＤ時に導入してもよく、または多結晶シリ
コン膜を形成した後、イオン注入によって導入してもよ
い。

【００７０】その後、図１４の（２）に示すように、上
記導電膜５１と上記ゲート絶縁膜１２をパターニングし
て、上記導電膜５１でゲート電極１３を形成し、その下
部にゲート絶縁膜１２を残す。このとき、ゲート絶縁膜
１２の露出している上層部もエッチングされる。そして
ゲート絶縁膜１２の露出している部分を除去してもよ
い。上記パターニングの方法としては、上記導電膜５１
上にレジストを塗布してレジスト膜を形成した後、リソ
グラフィック技術によって上記レジスト膜をパターニン
グしてレジストマスク５２を形成する。そのレジストマ
スク５２をエッチングマスクに用いたエッチングによっ
て、上記導電膜５１でゲート電極１３を形成し、その下
部にゲート絶縁膜１２を残す。その後、上記レジストマ
スク５２を、例えばアッシングおよび洗浄によって除去
する。

【００７１】次いで図１４の（３）に示すように、ウエ
ットエッチングによって、上記ゲート絶縁膜１２を選択
的にエッチング（いわゆるサイドエッチング）する。こ
のエッチングでは、ゲート絶縁膜１２をゲート電極１３
よりもゲート長方向に短くなる状態に除去して、ゲート
長方向におけるゲート絶縁膜１２の両側方にゲート電極
１３と半導体基板１１とに挟まれた空間２１を、ゲート
電極１３と後に形成される拡散層とが平面視的にオーバ
ラップする領域に形成する。

【００７２】その後図１４の（４）に示すように、上記
ゲート電極１３をマスクにしたイオン注入法によって、
半導体基板１１中に不純物をドーピングして、ゲート電
極１３の両側の半導体基板１１に拡散層１４と拡散層１
５とを形成する。その後、上記拡散層１４，１５の活性
化アニーリングを行う。なお、上記拡散層１４，１５を
ＬＤＤ（Lightly Doped Drain ）とする場合には、上記
ゲート電極１３の側壁にサイドウォール絶縁膜（図示省
略）を形成した後、上記ゲート電極１３の両側における
半導体基板１１に上記拡散層１４，１５を介して高濃度
の拡散層（図示省略）を形成すればよい。

【００７３】上記製造方法の第１実施形態では、ゲート
電極１３を形成した後に、ゲート絶縁膜１２をゲート電
極１３よりもゲート長方向に短くなる状態に除去して、
ゲート長方向におけるゲート絶縁膜１２の側方にゲート
電極１３と半導体基板１１とに挟まれた空間２１を、少
なくともゲート電極１３と拡散層１４，１５とが平面視
的にオーバラップする領域に形成することから、上記空
間２１を設けた領域では上記ゲート絶縁膜１２よりも誘
電率が低くなる。したがって、その領域の電界強度は低
減されるのでトンネルリークの発生が低減された半導体
装置を形成することが可能になる。

【００７４】上記製造方法の第１実施形態において、前
記空間２１をゲート絶縁膜１２の厚さ方向に広く形成す
る製造方法を、図１５の製造工程図によって説明する。
図１５では、前記図１４によって説明した構成部品と同
様のものには同一符号を付して示す。

【００７５】前記図１４の（１）〜（２）によって説明
したのと同様にして、図１５の（１）に示すように、半
導体基板１１上にゲート絶縁膜１２を形成し、さらにゲ
ート電極を形成するための導電膜５１を形成する。次い
でリソグラフィック技術とエッチング技術とを用いて上
記導電膜５１と上記ゲート絶縁膜１２をパターニングし
て、上記導電膜５１でゲート電極１３を形成し、その下
部にゲート絶縁膜１２を残す。このとき、ゲート絶縁膜
１２の露出している上層部もエッチングされる。そして
ゲート絶縁膜１２の露出している部分を除去してもよ
い。

【００７６】その後、上記レジストマスク５２を、例え
ばアッシングおよび洗浄によって除去する。次いで図１
５の（２）に示すように、ゲート長方向におけるゲート
絶縁膜１２の端部上のゲート電極１３に例えば酸素雰囲
気中、または、酸素が混在する雰囲気中で熱線Ｌを照射
して加熱し、この加熱した部分にゲート絶縁膜１２を厚
く形成する。上記熱線Ｌには、例えば酸化シリコン膜に
吸収されやすい波長のレーザ光、例えばエキシマレーザ
光を用いる。

【００７７】その後、前記図１４の（３）〜（４）によ
って説明したのと同様にして、図１５の（３）に示すよ
うに、ウエットエッチングによって、上記ゲート絶縁膜
１２を選択的にエッチング（いわゆるサイドエッチン
グ）する。このエッチングでは、ゲート絶縁膜１２をゲ
ート電極１３よりもゲート長方向に短くなる状態に除去
して、ゲート長方向におけるゲート絶縁膜１２の両側方
にゲート電極１３と半導体基板１１とに挟まれた空間２
３を、ゲート電極１３と後に形成される拡散層とが平面
視的にオーバラップする領域に形成する。

【００７８】その後上記ゲート電極１３をマスクにした
イオン注入法によって、半導体基板１１中に不純物をド
ーピングして、ゲート電極１３の両側の半導体基板１１
に拡散層１４と拡散層１５とを形成する。続いて、上記
拡散層１４，１５の活性化アニーリングを行う。なお、
上記拡散層１４，１５をＬＤＤ（Lightly Doped Drain
）とする場合には、上記ゲート電極１３の側壁にサイ
ドウォール絶縁膜（図示省略）を形成した後、上記ゲー
ト電極１３の両側における半導体基板１１に上記拡散層
１４，１５を介して高濃度の拡散層（図示省略）を形成
すればよい。

【００７９】または、図示はしないが、上記熱線を照射
する前に、窒素（Ｎ₂）雰囲気中で上記ゲート電極１３
の表面に窒化膜を形成して不活性化する。そして、ゲー
ト長方向のゲート絶縁膜１２の端部上のゲート電極１３
に熱線を照射して加熱し、その部分にゲート絶縁膜１２
を厚く形成してもよい。

【００８０】次に前記図１５によって説明したのと同様
の空間を形成する別の製造方法を、図１６の製造工程図
によって説明する。図１６では、前記図１４によって説
明した構成部品と同様のものには同一符号を付して示
す。

【００８１】前記図１４の（１）〜（３）によって説明
したのと同様にして、図１５の（１）に示すように、半
導体基板１１上にゲート絶縁膜１２を介してゲート電極
１３形成する。さらに、ゲート長方向におけるゲート絶
縁膜１２の両側方にゲート電極１３と半導体基板１１と
に挟まれた空間２１を、ゲート電極１３と後に形成され
る拡散層とが平面視的にオーバラップする領域に形成す
る。

【００８２】その後図１６の（２）に示すように、酸化
法によって、上記ゲート電極１３の表面を薄く酸化して
酸化膜７１を形成する。このとき、半導体基板１１の表
面も酸化（図示省略）される。通常、ポリシリコンは半
導体基板１１を構成する単結晶シリコンよりも酸化され
やすいので、半導体基板１１上の酸化膜よりもポリシリ
コンからなるゲート電極１２の表面に形成される酸化膜
７１の方が厚く形成される。次いでエッチングによっ
て、選択的に上記酸化膜７１を除去する。その結果、ゲ
ート絶縁膜１２のゲート長方向側端部で上記半導体基板
１１とゲート電極１３との間に、上記ゲート絶縁膜１２
の膜厚さよりも厚さ方向に広い空間２３が形成される。

【００８３】その後前記図１４の（４）によって説明し
たのと同様にして、ゲート電極１３の両側の半導体基板
１１に拡散層１４と拡散層１５とを形成する。続いて、
上記拡散層１４，１５の活性化アニーリングを行う。な
お、上記拡散層１４，１５をＬＤＤ（Lightly Doped Dr
ain ）とする場合には、上記ゲート電極１３の側壁にサ
イドウォール絶縁膜（図示省略）を形成した後、上記ゲ
ート電極１３の両側における半導体基板１１に上記拡散
層１４，１５を介して高濃度の拡散層（図示省略）を形
成すればよい。

【００８４】上記図１５および図１６によって説明した
第１実施形態の別の各製造方法では、空間２３をゲート
絶縁膜１２よりも厚さ方向に広く形成することから、空
間２３を設けた領域の電界強度はさらに低減されるの
で、トンネルリークの発生は大幅に低減される。

【００８５】次に本発明の製造方法に係わる第２実施形
態の一例を、図１７の製造工程図によって説明する。

【００８６】前記図１４の（１）〜（３）によって説明
した製造方法によって、図１７の（１）に示すように、
半導体基板１１上にゲート絶縁膜１２を介してゲート電
極１３を形成し、かつゲート長方向のゲート絶縁膜１２
の側方にゲート電極１３と半導体基板１１とに挟まれた
空間２１を形成する。さらにゲート電極１３の両側にお
ける半導体基板１１に拡散層１４，１５を形成する。

【００８７】その後、図１７の（２）に示すように、上
記空間２１に誘電体２２を埋め込む。上記誘電体２２
は、例えば酸化シリコンからなり、例えばＣＶＤ法によ
って形成される。そのため、半導体基板１１上およびゲ
ート電極１３の表面にも誘電体２２は形成されることに
なる。そこで空間２１にのみ上記誘電体２２を形成する
のであれば、図１７の（３）に示すように、異方性エッ
チングによって、ゲート電極１３の陰になる部分を除く
半導体基板１１上およびゲート電極１３の上面と側面と
に形成されている上記誘電体２２（２点鎖線で示す部
分）をエッチングして空間２１に誘電体２２を残せばよ
い。その後、前記図１４の（４）によって説明したのと
同様にして、半導体基板１１に拡散層１４，１５を形成
する。

【００８８】上記製造方法の第２実施形態では、空間２
１にゲート絶縁膜１２の誘電率よりも低い誘電率を有す
る誘電体２２を設けたことから、この誘電体２２を設け
た領域では上記ゲート絶縁膜１２よりも誘電率が低くな
る。したがって、上記第１実施形態で説明した製造方法
と同様に、その領域の電界強度は低減されるのでトンネ
ルリークの発生は低減される。

【００８９】また、上記第１，第２実施形態で説明した
製造方法によれば、従来のゲート絶縁膜端を厚く形成す
る製造方法よりも簡単な製造方法によって電流リークの
低減と短チャネル効果の低減が可能になる。さらに電流
リークの低減と短チャネル効果の抑制との両方を、ゲー
ト絶縁膜のサイドエッチングによって同時に達成できる
ので、それぞれに対策を行う製造方法、例えば電流リー
クの低減のためにゲート長方向のゲート絶縁膜端部を厚
膜化し、短チャネル効果を抑制するためにオフセットド
レインを形成するような製造方法よりも工程数の削減が
可能になる。

【００９０】また、上記図１５，図１６によって説明し
た製造方法によって、空間２３を形成した後、前記図１
７の（２）〜（３）によって説明した方法によって空間
２３の誘電体を埋め込むことも可能である。

【００９１】このように、ゲート絶縁膜１２の膜厚より
もその膜厚方向に広い空間２３を形成した後、その空間
２３に誘電体を設ける製造方法では、誘電体を設けた領
域の電界強度はさらに低減されるのでトンネルリークの
発生は大幅に低減される。

【００９２】次に上記製造方法の第１実施形態および第
２実施形態において、不揮発性半導体記憶装置の製造方
法に応用する場合の一例を、図１８によって説明する。
図１８では、前記図１４と同様の構成部品には同一の符
号を付す。

【００９３】図１８の（１）に示すように、上記導電膜
５１をフローティングゲートを形成するための導電膜と
して、半導体基板１１上に形成されたゲート絶縁膜１２
上に形成する。次いで、上記導電膜５１上に絶縁体膜６
１を形成し、さらにコントロールゲートを形成するため
の導電膜６２を形成する。

【００９４】次いで図１８の（２）に示すように、通常
のパターニング方法（例えばレジスト塗布、ベーキン
グ、マスク露光、現像等の処理）によって、コントロー
ルゲートを形成するための導電膜６２、上記絶縁体膜６
１、上記フローティングゲートを形成するための導電膜
５１をパターニングして、コントロールゲート３３、絶
縁体膜３２、フローティングゲート３１を形成する。

【００９５】そして前記図１４の（３）で説明したのと
同様にして、図１８の（３）に示すように、ゲート長方
向における上記ゲート絶縁膜１２の側部をエッチングし
て除去し、導電膜５１からなるフローティングゲート３
１と半導体基板１１との間に空間２１を形成する。さら
に上記空間２１に誘電体を埋め込む場合には、上記図１
７の（３）によって説明したのと同様にして、誘電体
（図示省略）を形成すればよい。

【００９６】上記説明したように、ゲート絶縁膜１２の
膜厚よりも広い空間２３を形成する製造方法、またはそ
の空間２３に誘電体を形成する製造方法を、図１８によ
って説明した不揮発性半導体記憶装置の製造方法に適用
することも可能である。

【００９７】上記説明では、いわゆるバルクの半導体基
板１１にトランジスタを形成した構成において、空間を
設けたもの、および誘電体を設けたものを説明したが、
本発明の構成、すなわち空間を設ける構成または誘電体
を設ける構成は、例えばＳＯＩ（Silicon on Insulato
r）基板のシリコン層に形成したトランジスタに適用す
ることも、ＴＦＴ（Thin Film Transistor）に適用す
ることも可能である。また、いわゆるダブルゲート構造
のトランジスタや、ダブルフローティングゲート構造を
有するトランジスタにも適用することが可能である。そ
の場合には、上部ゲートのゲート絶縁膜に対して、およ
び下部ゲートのゲート絶縁膜に対してのいずれに対して
も適用することが可能である。なお、本発明の説明は、
シリコン半導体の場合を例にとって構造およびその製造
方法を示してあるが、シリコン半導体の場合に限定され
るものではない。すなわち、ガリウムヒ素（ＧａＡｓ）
等の化合物半導体系等に対しても同様に適用される。

【００９８】

【発明の効果】以上、説明したように本発明の半導体装
置によれば、ゲート電極下部におけるゲート長方向のゲ
ート絶縁膜の側部に空間を形成したので、その空間が形
成された領域ではゲート絶縁膜よりも誘電率が低くな
る。したがって、その領域の電界強度は低減されるので
トンネルリークの発生を低減することができる。また、
空間をゲート絶縁膜よりも厚さ方向に広く形成した構成
によれば、空間を設けた領域の電界強度はさらに低減さ
れるのでトンネルリークの発生は大幅に低減できる。ま
た空間がゲート電極と拡散層とが平面視的にオーバラッ
プする領域に形成されているので、ゲート絶縁膜と拡散
層とが離されて作られている場合には電界重複領域が小
さくなる。そのため、短チャネル効果を低減することが
できる。

【００９９】またゲート電極下部におけるゲート長方向
のゲート絶縁膜の側部にゲート絶縁膜の誘電率よりも低
い誘電率を有する誘電体を設けた本発明の半導体装置に
よれば、誘電体が形成された領域ではゲート絶縁膜より
も誘電率が低くなる。したがって、その領域の電界強度
は低減されるのでトンネルリークの発生を低減すること
ができる。また誘電体をゲート絶縁膜よりも厚さ方向に
厚く形成した構成によれば、誘電体を設けた領域の電界
強度はさらに低減されるのでトンネルリークの発生は大
幅に低減できる。また比誘電体材料がゲート電極と拡散
層とが平面視的にオーバラップする領域に形成されてい
るので、ゲート絶縁膜と拡散層とが離されて作られてい
る場合には電界重複領域が小さくなる。そのため、短チ
ャネル効果を低減することができる。

【０１００】また、ゲート電極と半導体基板との間に設
けた空間上のゲート電極部分をゲート絶縁膜上のゲート
電極部分と分離空間または分離絶縁膜を介して分離した
構成の半導体装置によれば、ゲート電極と半導体基板と
の間に設けた空間（誘電体）によって、その領域の電界
強度を低減することができる。それによってトンネルリ
ークの発生の低減が図れる。それとともに短チャネル効
果を低減することができる。さらにゲート絶縁膜上のゲ
ート電極の電圧にかかわらず、空間（誘電体）上のゲー
ト電極に任意の電圧を与えることが可能になる。そのた
め、電界緩和効果をさらに大きくできるので、素子性能
の向上が図れる。

【０１０１】また拡散層のゲート電極側が低い濃度の拡
散層で形成されている半導体装置によれば、ゲート電極
と半導体基板との間に設けた空間（誘電体）による電界
緩和効果に加えて低濃度拡散層による電界緩和効果が得
られる。すなわち、電界緩和効果がさらに大きくなる。
また、ゲート電極と半導体基板との間に設けた空間（誘
電体）下の半導体基板に、拡散層に接続するのもで拡散
層よりも低濃度の拡散層を形成した半導体装置であって
も、上記同様なる効果が得られる。

【０１０２】本発明の半導体装置の製造方法によれば、
ゲート絶縁膜をゲート電極よりもゲート長方向に短くな
る状態に除去して、ゲート長方向におけるゲート絶縁膜
の側方にゲート電極と半導体基板とに挟まれた空間を形
成するので、その空間が形成された領域ではゲート絶縁
膜よりも誘電率が低くなる。したがって、その領域の電
界強度は低減されるので、この製造方法によって製造さ
れた半導体装置はトンネルリークが低減されたものにな
る。またゲート絶縁膜の膜厚よりも広い空間を形成する
方法によれば、空間を設けた領域の電界強度はさらに低
減されるのでトンネルリークの発生は大幅に低減でき
る。さらに空間はゲート電極と拡散層とが平面視的にオ
ーバラップする領域に形成されることになるので、ゲー
ト絶縁膜と拡散層とが離されて作られる場合には電界重
複領域を小さくすることが可能になる。そのため、この
製造方法によって製造される半導体装置は短チャネル効
果が低減されたものになる。

【０１０３】上記空間にゲート絶縁膜の誘電率よりも低
い誘電率を有する誘電体を埋め込むという本発明の製造
方法によれば、誘電体を設けた領域では上記ゲート絶縁
膜よりも誘電率が低くなる。したがって、その領域の電
界強度は低減されるので、この製造方法によって製造さ
れた半導体装置はトンネルリークが低減されたものにな
る。またゲート絶縁膜の膜厚よりも厚い誘電体を形成す
る方法によれば、誘電体を設けた領域の電界強度はさら
に低減されるのでトンネルリークの発生は大幅に低減で
きる。さらに誘電体材料はゲート電極と拡散層とが平面
視的にオーバラップする領域に形成されることになるの
で、ゲート絶縁膜と拡散層とが離されて作られる場合に
は電界重複領域を小さくすることが可能になる。そのた
め、この製造方法によって製造される半導体装置は短チ
ャネル効果が低減されたものになる。

【図面の簡単な説明】

【図１】本発明の半導体装置に係わる第１実施形態の概
略構成図である。

【図２】ＧＩＤＬの解析モデルの説明図である。

【図３】ドレイン電流とドレイン電圧との関係図であ
る。

【図４】第１実施形態に係わる半導体装置の変形例の説
明図である。

【図５】第１実施形態に係わる半導体装置の一応用例の
概略構成図である。

【図６】本発明の半導体装置に係わる第２実施形態の概
略構成図である。

【図７】本発明の半導体装置に係わる第３実施形態の概
略構成図である。

【図８】本発明の半導体装置に係わる第４実施形態の概
略構成図である。

【図９】本発明の半導体装置に係わる第５実施形態の概
略構成図である。

【図１０】本発明の半導体装置に係わる第６実施形態の
概略構成図である。

【図１１】本発明の半導体装置に係わる第７実施形態の
概略構成図である。

【図１２】第７実施形態に係わる半導体装置の一応用例
の概略構成図である。

【図１３】本発明の半導体装置に係わる第８実施形態の
概略構成図である。

【図１４】本発明の製造方法に係わる第１実施形態の製
造工程図である。

【図１５】製造方法に係わる第１実施形態の別の製造工
程図である。

【図１６】製造方法に係わる第１実施形態の別の製造工
程図である。

【図１７】本発明の製造方法に係わる第２実施形態の製
造工程図である。

【図１８】不揮発性半導体記憶装置の製造方法への一応
用例の説明図である。

【図１９】課題の説明図である。

【符号の説明】

１半導体装置１１半導体基板１２ゲート
絶縁膜１３ゲート電極１４，１５拡散層２１空
間

Claims

【特許請求の範囲】

【請求項１】半導体基板上にゲート絶縁膜を介してゲ
ート電極が形成され、かつ前記ゲート電極の両側におけ
る該半導体基板に拡散層が形成されている半導体装置に
おいて、前記ゲート絶縁膜は前記ゲート電極よりもゲート長方向
に短く形成され、ゲート長方向における前記ゲート絶縁膜の側方かつ前記
ゲート電極と前記半導体基板とに挟まれた領域に空間が
形成されていることを特徴とする半導体装置。
【請求項２】請求項１記載の半導体装置において、前記空間は厚さ方向に前記ゲート絶縁膜の厚さよりも広
く形成されていることを特徴とする半導体装置。
【請求項３】請求項１記載の半導体装置において、前記空間は少なくとも前記ゲート電極と前記拡散層とが
平面視的にオーバラップする領域に形成されていること
を特徴とする半導体装置。
【請求項４】請求項２記載の半導体装置において、前記空間は少なくとも前記ゲート電極と前記拡散層とが
平面視的にオーバラップする領域に形成されていること
を特徴とする半導体装置。
【請求項５】請求項３記載の半導体装置において、前記ゲート電極はフローティングゲートであり、前記フローティングゲートであるゲート電極上には絶縁
体膜を介してコントロールゲートが形成されていること
を特徴とする半導体装置。
【請求項６】請求項４記載の半導体装置において、前記ゲート電極はフローティングゲートであり、前記フローティングゲートであるゲート電極上には絶縁
体膜を介してコントロールゲートが形成されていること
を特徴とする半導体装置。
【請求項７】請求項１記載の半導体装置において、前記空間上のゲート電極部分は前記ゲート絶縁膜上のゲ
ート電極部分と分離空間または分離絶縁膜を介して分離
されていることを特徴とする半導体装置。
【請求項８】請求項２記載の半導体装置において、前記空間上のゲート電極部分は前記ゲート絶縁膜上のゲ
ート電極部分と分離空間または分離絶縁膜を介して分離
されていることを特徴とする半導体装置。
【請求項９】請求項１記載の半導体装置において、前記拡散層の前記ゲート電極側は低い濃度で形成されて
いることを特徴とする半導体装置。
【請求項１０】請求項２記載の半導体装置において、前記拡散層の前記ゲート電極側は低い濃度で形成されて
いることを特徴とする半導体装置。
【請求項１１】請求項１記載の半導体装置において、前記空間下の半導体基板に前記拡散層に接続するのもで
前記拡散層よりも低濃度の拡散層が形成されていること
を特徴とする半導体装置。
【請求項１２】請求項２記載の半導体装置において、前記空間下の半導体基板に前記拡散層に接続するのもで
前記拡散層よりも低濃度の拡散層が形成されていること
を特徴とする半導体装置。
【請求項１３】半導体基板上にゲート絶縁膜を介して
ゲート電極が形成され、かつ前記ゲート電極の両側にお
ける該半導体基板に拡散層が形成されている半導体装置
において、前記ゲート絶縁膜は前記ゲート電極よりもゲート長方向
に短く形成され、ゲート長方向における前記ゲート絶縁膜の側方かつ前記
ゲート電極と前記半導体基板とに挟まれた領域に、前記
ゲート絶縁膜の誘電率よりも低い誘電率を有する誘電体
が形成されていることを特徴とする半導体装置。
【請求項１４】請求項１３記載の半導体装置におい
て、前記誘電体は厚さ方向に前記ゲート絶縁膜の厚さよりも
厚く形成されていることを特徴とする半導体装置。
【請求項１５】請求項１３記載の半導体装置におい
て、前記誘電体は、少なくとも前記ゲート電極と前記拡散層
とが平面視的にオーバラップする領域に形成されている
ことを特徴とする半導体装置。
【請求項１６】請求項１４記載の半導体装置におい
て、前記誘電体は、少なくとも前記ゲート電極と前記拡散層
とが平面視的にオーバラップする領域に形成されている
ことを特徴とする半導体装置。
【請求項１７】請求項１５記載の半導体装置におい
て、前記ゲート電極はフローティングゲートであり、前記フローティングゲートであるゲート電極上には絶縁
体膜を介してコントロールゲートが形成されていること
を特徴とする半導体装置。
【請求項１８】請求項１６記載の半導体装置におい
て、前記ゲート電極はフローティングゲートであり、前記フローティングゲートであるゲート電極上には絶縁
体膜を介してコントロールゲートが形成されていること
を特徴とする半導体装置。
【請求項１９】請求項１３記載の半導体装置におい
て、前記誘電体上のゲート電極部分は前記ゲート絶縁膜上の
ゲート電極部分と分離空間または分離絶縁膜を介して分
離されていることを特徴とする半導体装置。
【請求項２０】請求項１４記載の半導体装置におい
て、前記誘電体上のゲート電極部分は前記ゲート絶縁膜上の
ゲート電極部分と分離空間または分離絶縁膜を介して分
離されていることを特徴とする半導体装置。
【請求項２１】請求項１３記載の半導体装置におい
て、前記拡散層の前記ゲート電極側は低い濃度で形成されて
いることを特徴とする半導体装置。
【請求項２２】請求項１４記載の半導体装置におい
て、前記拡散層の前記ゲート電極側は低い濃度で形成されて
いることを特徴とする半導体装置。
【請求項２３】請求項１３記載の半導体装置におい
て、前記誘電体下の半導体基板に前記拡散層に接続するのも
で前記拡散層よりも低濃度の拡散層が形成されているこ
とを特徴とする半導体装置。
【請求項２４】請求項１４記載の半導体装置におい
て、前記誘電体下の半導体基板に前記拡散層に接続するのも
で前記拡散層よりも低濃度の拡散層が形成されているこ
とを特徴とする半導体装置。
【請求項２５】半導体基板上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に拡散層を形成
する工程とを備えた半導体装置の製造方法において、前記ゲート電極を形成した後に、前記ゲート絶縁膜を該
ゲート電極よりもゲート長方向に短くなる状態に除去し
て、ゲート長方向における該ゲート絶縁膜の側方に該ゲ
ート電極と前記半導体基板とに挟まれた領域で、かつ少
なくとも該ゲート電極と前記拡散層とが平面視的にオー
バラップする領域に、空間を形成することを特徴とする
半導体装置の製造方法。
【請求項２６】請求項２５記載の半導体装置の製造方
法において、前記ゲート電極を形成した後で前記空間を形成する前
に、ゲート長方向における前記ゲート絶縁膜の端部を加
熱して、該加熱した部分のゲート絶縁膜を厚くすること
を特徴とする半導体装置の製造方法。
【請求項２７】請求項２５記載の半導体装置の製造方
法において、前記空間を形成した後、前記ゲート電極の表面を酸化し
た後、該酸化した部分を除去して、厚さ方向に前記ゲー
ト絶縁膜の厚さよりも広い空間を形成することを特徴と
する半導体装置の製造方法。
【請求項２８】半導体基板上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側の前記半導体基板に拡散層を形成
する工程とを備えた半導体装置の製造方法において、前記ゲート電極を形成した後に、前記ゲート絶縁膜を該
ゲート電極よりもゲート長方向に短くなる状態に除去し
て、ゲート長方向における該ゲート絶縁膜の側方に該ゲ
ート電極と前記半導体基板とに挟まれた領域で、かつ少
なくとも該ゲート電極と前記拡散層とが平面視的にオー
バラップする領域に、空間を形成した後、前記空間に前記ゲート絶縁膜の誘電率よりも低い誘電率
を有する誘電体を埋め込むことを特徴とする半導体装置
の製造方法。
【請求項２９】請求項２８記載の半導体装置の製造方
法において、前記ゲート電極を形成した後で前記空間を形成する前
に、ゲート長方向における前記ゲート絶縁膜の端部をほ
ぼ選択的に加熱して、該加熱した部分におけるゲート絶
縁膜を厚くすることを特徴とする半導体装置の製造方
法。
【請求項３０】請求項２８記載の半導体装置の製造方
法において、前記空間を形成した後で前記誘電体を埋め込む前に、前
記ゲート電極の表面を酸化した後、該酸化した部分を除
去して、厚さ方向に前記ゲート絶縁膜の厚さよりも広い
空間を形成することを特徴とする半導体装置の製造方
法。