JP2013153190A - 化合物半導体装置とその製造方法 - Google Patents

Abstract

【課題】ゲート電極の近傍での耐圧が高められた化合物半導体装置とその製造方法を提供すること。
【解決手段】SiC 基板２０の上に、化合物半導体よりなる電子走行層２１と化合物半導体よりなる電子供給層２３とを順に形成する工程と、電子供給層２３の上に、ソース電極２７ａとドレイン電極２７ｂを互いに間隔をおいて形成する工程と、電子供給層２３の上に感光性ポリシラザンの塗布膜を形成する工程と、塗布膜を露光、現像することにより、電子供給層２３の上に開口２９ｂを備えた保護絶縁膜３０を形成する工程と、開口２９ｂ内の電子供給層２３上にゲート電極３２を形成する工程とを有する化合物半導体装置の製造方法による。
【選択図】図７

Description

本発明は、化合物半導体装置とその製造方法に関する。

半導体層にGaN層を用いた化合物半導体装置は、高耐圧や高速動作等の利点により、活発に研究されている。そのような化合物半導体装置の一つに、高電子移動度トランジスタ（HEMT: High Electron Mobility Transistor）がある。

図１及び図２は、電子供給層と電子走行層にGaN系の化合物半導体層を用いるHEMTの製造途中の断面図である。このHEMTは次のようにして製造される。

まず、図１（ａ）に示すように、SiC基板１の上に、GaNよりなる電子走行層２、n型AlGaNよりなる電子供給層３、n型GaNよりなるキャップ層４をこの順に形成する。

そして、キャップ層４をパターニングして電子供給層３の表面を露出させた後、電子供給層３の上にチタン層とアルミニウム層とをこの順に形成し、これらの膜をソース電極５ａ、ドレイン電極５ｂとする。

更に、キャップ層４と各電極５ａ、５ｂのそれぞれの上に、保護絶縁膜６としてCVD法により窒化シリコン膜を形成する。

次いで、図１（ｂ）に示すように、保護絶縁膜６の上にレジストパターン７を形成する。そして、レジストパターン７の窓７ａを通じて保護絶縁膜６をドライエッチングすることにより、キャップ層４の上の保護絶縁膜６に開口６ａを形成する。

次に、図２に示す断面構造を得るまでの工程について説明する。

まず、レジストパターン７の上に不図示の別のレジストパターンを形成し、その上に蒸着法でニッケル層と金層とをこの順に形成する。そして、各レジストパターンをリフトオフすることにより、ニッケル層と金属層とで構成されるゲート電極１１を形成する。このゲート電極１１と電子供給層３との間のリーク電流は、キャップ層４により防止される。

以上により、従来例に係るHEMTの基本構造が完成する。

このようなHEMTの製造方法では、図１（ｂ）に示したように、ゲート電極１１が形成される開口６ａを、保護絶縁膜６をドライエッチングすることにより形成した。

しかしながら、このようにドライエッチングを用いると、開口６ａから露出するキャップ層４の表面がドライエッチングの雰囲気に曝され、キャップ層４を構成するn型GaNに窒素空孔が発生したり、オーバーエッチングに伴う表面荒れが発生したりする。このような窒素空孔や表面荒れは、ゲート電極１１とキャップ層４との間のリーク電流を増大させる一因となり、好ましくない。

この点に鑑み、特許文献１では、キャップ層４に対して窒素プラズマ処理を行うことにより、キャップ層４を構成するn型GaNの窒素空孔を補償している。

但し、オーバーエッチングにより荒れたキャップ層４の表面は、このような窒素プラズマ処理でも回復するのは困難である。

このような表面荒れを防止するため、図１（ｂ）の工程において、ウエットエッチングにより保護絶縁膜６をエッチングすることも考えられる。

図３は、このようなウエットエッチングにより形成された開口６ａ付近の拡大断面図である。

図示のように、ウエットエッチングで開口６ａを形成すると、保護絶縁膜６の薄厚部Aが開口６ａの底面付近に形成される。その薄厚部Aにはゲート電極１１からの電界が集中するため、薄厚部Aにおける保護絶縁膜６に絶縁破壊が発生し、HEMTの耐圧が低下するという新たな問題が発生する。

その他に、本発明に関連する技術が次の特許文献２〜５にも開示されている。

特開２００６−５９９５６号公報 特開２００５−９３７００号公報 特開２００３−１４９６６号公報 特開２０００−２４３８３４号公報 特開２００４−５６０８１号公報

本発明の目的は、ゲート電極の近傍での耐圧が高められた化合物半導体装置とその製造方法を提供することにある。

本発明の一観点によれば、基板と、前記基板の上に形成され、化合物半導体よりなる電子走行層と、前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、高誘電率部の両脇に該高誘電率部よりも誘電率が低い低誘電率部を備えてなるゲート絶縁膜と、前記高誘電率部上に形成され、かつ該高誘電率部よりも下面の面積が広いゲート電極とを有する化合物半導体装置が提供される。

また、本発明の別の観点によれば、基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、前記塗布膜を露光、現像することにより、前記電子供給層の上に開口を備えた保護絶縁膜を形成する工程と、前記開口内の前記電子供給層上にゲート電極を形成する工程とを有する化合物半導体装置の製造方法が提供される。

これによれば、感光性ポリシラザンの塗布膜を露光、現像することにより保護絶縁膜に開口を形成するので、ドライエッチングで開口を形成する場合のようなダメージが開口の下の化合物半導体層、例えば電子供給層に入り難い。

更に、露光、現像により形成された開口は、その側面の傾斜角が基板に近づくにつれて増大する傾向があるので、ウエットエッチングで開口を形成する場合に発生するような薄厚部が保護絶縁膜の下面付近に形成されない。これにより、保護絶縁膜の薄厚部にゲート電圧が集中するのが防止されるので、保護絶縁膜に絶縁破壊が発生するのが抑制され、化合物半導体装置の耐圧を高めることが可能となる。

また、本発明の他の観点によれば、基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、前記塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記塗布膜を未露光にしつつ、前記他領域の前記塗布膜を露光する工程と、前記露光の後、前記塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、前記ゲート絶縁膜に、第１、第２孔を間隔をおいて形成する工程と、前記第１、第２孔のそれぞれに、ソース電極とドレイン電極とを形成する工程と、前記ゲート絶縁膜の前記高誘電率部の上に、前記一部領域よりも下面の面積が広いゲート電極を形成する工程とを有する化合物半導体装置の製造方法が提供される。

このように感光性ポリシラザンを露光することで得られたゲート絶縁膜の実効膜厚は、高誘電率部で薄く、低誘電率部で厚くなる。そのため、ゲート電極の端部近傍の電界が低誘電率部において分散されるようになり、電界が集中することで発生するゲート絶縁膜の絶縁破壊を防止することができ、ひいては化合物半導体装置の耐圧を高めることができる。

本発明によれば、感光性ポリシラザンにより保護絶縁膜やゲート絶縁膜を形成するので、ゲート電極の近傍において耐圧が高められた化合物半導体装置を提供することが可能になる。

図１（ａ）、（ｂ）は、従来例に係る化合物半導体装置の製造途中の断面図（その１）である。 図２は、従来例に係る化合物半導体装置の製造途中の断面図（その２）である。 図３は、ウエットエッチングにより保護絶縁膜に開口を形成した場合の従来例に係る化合物半導体装置の拡大断面図である。 図４（ａ）、（ｂ）は、本発明の第１実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。 図５（ａ）、（ｂ）は、本発明の第１実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。 図６（ａ）、（ｂ）は、本発明の第１実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。 図７（ａ）、（ｂ）は、本発明の第１実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。 図８は、本発明の第１実施形態において、露光時間による開口の断面形状の制御の仕方を説明するための拡大断面図である 図９（ａ）、（ｂ）は、本発明の第２実施形態に係る化合物半導体装置の製造途中の断面図（その１）である。 図１０（ａ）、（ｂ）は、本発明の第２実施形態に係る化合物半導体装置の製造途中の断面図（その２）である。 図１１（ａ）、（ｂ）は、本発明の第２実施形態に係る化合物半導体装置の製造途中の断面図（その３）である。 図１２（ａ）、（ｂ）は、本発明の第２実施形態に係る化合物半導体装置の製造途中の断面図（その４）である。 図１３は、本発明の第２実施形態に係る化合物半導体装置の製造途中の断面図（その５）である。 図１４は、本発明の第２実施形態に係る化合物半導体装置が備えるゲート絶縁膜の実効膜厚について模式的に示すグラフである。

次に、本発明の実施の形態について、添付図面を参照しながら詳細に説明する。

（１）第１実施形態
図４〜図７は、本実施形態に係る化合物半導体装置の製造途中の断面図である。その化合物半導体装置は、MES-FET(Metal Semiconductor Field Effect Transistor)構造のHEMTであり、以下のようにして作製される。

最初に、図４（ａ）に示す断面構造を得るまでの工程について説明する。

まず、SiC基板２０の上に、MOVPE(Metal Organic Vapor Phase Epitaxy)法により電子走行層２１としてアンドープGaN層を厚さ約３μmに形成する。電子走行層２１の上面付近にはキャリアとなる二次元電子ガスが形成されるが、不純物によるキャリアの散乱を防止するために、電子走行層２１はアンドープの化合物半導体層から構成されるのが好ましい。

次いで、その電子走行層２１の上に、MOVPE法でアンドープAlGaN層を厚さ約５nmに形成し、そのAlGaN層をスペーサ層２２とする。

更に、スペーサ層２２の上に、電子供給層２３として厚さが約３０nmのn型AlGaN層をMOVPE法で形成する。その電子供給層２３の成膜時には、n型不純物としてSiが約５×１０¹⁸cm^-3の濃度でドープされる。

電子供給層２３中のn型不純物（Si）の電子走行層２１への拡散は、アンドープAlGaNよりなるスペーサ層２２によって防止される。これにより、電子走行層２１中のキャリアが不純物によって散乱されるのを抑制でき、キャリアの移動度を高めてデバイスの高出力化を図ることが可能となる。

但し、そのようなキャリアの散乱が問題にならない場合には、スペーサ層２２を省いて、電子走行層２１上に電子供給層２３を直接形成するようにしてもよい。

その後に、この電子供給層２２の上に、n型不純物としてSiが約５×１０¹⁸cm^-3の濃度でドープされたn型GaN層をMOVPE法で厚さ約１０nmに形成し、そのn型GaN層をキャップ層２４とする。

なお、上記の各層２１〜２４の成膜方法はMOVPE法に限定されず、MOCVD(Metal Organic Chemical Vapor Deposition)法でこれらの層を形成してもよい。

次に、図４（ｂ）に示すように、不図示のレジストパターンをマスクにするドライエッチングにより、後でソース電極とドレイン電極が形成される領域のキャップ層２４をエッチングして除去し、キャップ層２４に第１、第２孔２４ａ、２４ｂを間隔をおいて形成する。そのドライエッチングでは、例えば、塩素ガスを含むガスがエッチングガスとして使用される。

ここで、各孔２４ａ、２４ｂの底面は、n型化合物半導体層である電子供給層２３とキャップ層２４のいずれかの途中の深さにあればよく、図示のように各層２３、２４の界面に一致している必要は必ずしもない。

このエッチングを終了後、マスクに使用したレジストパターンは除去される。

続いて、図５（ａ）に示すように、各孔２４ａ、２４ｂのそれぞれに、チタン層とアルミニウム層を順に形成し、これらの層よりなるソース電極２７ａとドレイン電極２７ｂとを形成する。

これらの電極２７ａ、２７ｂは、キャップ層２４の上にレジストパターンを形成し、そのレジストパターンで覆われていない領域にチタン層とアルミニウム層とを蒸着法により形成した後、レジストパターンをリフトオフすることにより形成され得る。

このように形成された各電極２７ａ、２７ｂは、そのままでは電子供給層２３やキャップ層２４との接合がショットキー接合となっており、これらの層２３、２４に各電極２７ａ、２７ｂからキャリアを効果的に注入するのが困難である。

そのため、ソース電極２７ａとドレイン電極２７ｂを形成した後に熱処理を行い、各電極２７ａ、２７ｂと各層２３、２４との間で相互拡散を僅かに生じせしめ、上記のショットキー接合をオーミック接合にするのが好ましい。本実施形態では、その熱処理を、窒素雰囲気中で基板温度を６００℃として行う。

次に、図５（ｂ）に示すように、各電極２７ａ、２７ｂとキャップ層２４のそれぞれの上に、スピンコート等の塗布法を用いて感光性ポリシラザンの塗布膜２９を厚さ約０．２μmに形成する。

感光性ポリシラザンは、溶媒中にポリシラザン化合物と光酸発生剤とを溶解してなる。本実施形態で使用されるポリシラザン化合物は、次の一般式で表される。

ここで、R₁、R₂、及びR₃はそれぞれ独立に水素原子、アルキル基、アルコキシル基、アルキルシリル基、アルキルアミノ基、シクロアルキル基、アルケニル基、トリメチルシリルキのいずれかを含む重合体である。

この中で、R₁、R₂、及びR₃の全てが水素原子であるペルヒドロポリポリシラザン、或いはペルヒドロポリポリシラザンのR₁、R₂、及びR₃の少なくとも一つをアルキル基で置換したポリメチルポリシラザンは、安定化後の膜質が緻密であるため、本実施形態において特に好適である。

次いで、図６（ａ）に示すように、フォトマスク５２を用いて塗布膜２９を露光することにより、塗布膜２９に感光部２９ａを形成する。その感光部２９ａでは、励起状態となった光酸発生剤によりポリシラザン化合物のSi-N結合が切断される。

その後、室温において塗布膜２９を吸湿させる。このような吸湿処理の結果、雰囲気中の水分と塗布膜２９とが反応し、感光部２９ａ中においてSi-N結合が切断された部分のポリシラザン化合物に次のようなSi-OH結合が生じる。

このSi-OH結合は現像液に可溶である。

そのため、図６（ｂ）に示すように、現像液、例えばNMD-3で塗布膜２９を現像することで、感光部２９ａのみが選択的に溶解して除去され、電子供給層２３の上方に開口２９ｂが形成される。

その開口２９ｂの断面形状は、図６（ａ）における露光時間を調節することにより、図示のように順テーパー状とするのが好ましい。

図８は、露光時間による開口２９ｂの断面形状の制御の仕方を説明するための拡大断面図である。

開口２９ｂの側面は、露光時間が長くなるほど横方向に傾斜する傾向がある。

例えば、現像後の開口２９ｂの深さが塗布膜２９の膜厚に丁度等しくなるような露光時間（ジャスト露光時間）だと、点線で示されるように、開口２９ｂの側面は基板の略垂直方向となる。

一方、ジャスト露光時間よりも長い時間だけ露光を行うと、塗布膜２９の上面付近において開口２９ｂの側面が横方向に広がり、基板２０に向かって狭径となる開口２９ｂが得られる。

本実施形態では、ジャスト露光時間よりも２０〜３０％だけオーバー露光とすることにより、このようなテーパー状の開口２９ｂを形成する。

また、このように露光、現像により得られた開口２９ｂでは、ウエットエッチングで形成したものと異なり、その側面の傾斜角θが、基板１０に近づくにつれ増大し易い傾向がある。なお、本明細書における傾斜角θとは、開口２９ｂの側面と、塗布膜２９の下面とのなす角を言う。

このようにして開口２９ｂを形成した後に、図７（ａ）に示すように、水蒸気雰囲気中において３００℃〜８００℃、好適には４００℃の基板温度で塗布膜２９をアニールする。これにより、塗布膜２９を構成するポリシラザン化合物が二酸化シリコンを主成分とするシリカ質に安定化し、シリカ質の保護絶縁膜３０が得られる。

塗布膜２９の安定化処理はこれに限定されない。例えば、このように水蒸気雰囲気中で塗布膜２９の吸湿処理と熱処理とを同時に行うのではなく、水蒸気雰囲気中で塗布膜２９を吸湿させる工程と、その後に塗布膜２９を熱処理する工程とを別々に行ってもよい。

次に、図７（ｂ）に示すように、蒸着法とリフトオフとを用いて、開口２９ｂ内にゲート電極３２としてニッケル層と金層とをこの順に形成する。なお、ゲート電極３２の幅W₁は特に限定されないが、本実施形態では例えば０．８μmとする。

そのゲート電極３２とキャップ層２４との界面にはショットキー接合が形成され、該ショットキー接合のバリア高さを制御することでソース−ドレイン間の電流が制御される。

また、ゲート電極３２と電子供給層２３との間のリーク電流は、キャップ層２４により防止される。

キャップ層２４として絶縁層を形成することも考えられるが、その場合にはn型AlGaNよりなる電子供給層２３において、アルミニウムに起因する表面トラップの影響によりソース−ドレイン間のキャリアの流れが阻害されて出力が低下する恐れがある。

これに対し、本実施形態のようにキャップ層２４としてn型GaN層を形成すれば、上記のような表面トラップが形成され難くなるので、ソース−ドレイン間の出力を高めることができる。

但し、ゲート電極３２と電子供給層２３との間のリーク電流が問題にならない場合には、キャップ層２４を省き、保護絶縁膜３０とゲート電極３２とを電子供給層２３の上に直接形成してもよい。その場合は、ゲート電極３２と電子供給層２３との界面にショットキー接合が形成されることになる。

以上により、本実施形態に係るHEMTの基本構造が完成した。

上記した本実施形態では、図６（ａ）〜図７（ａ）を参照して説明したように、感光性ポリシラザンの塗布膜２９を露光、現像することにより、開口２９ｂを備えた保護絶縁膜３０を形成した。

これによれば、開口２９ｂを形成する際にドライエッチングを用いないので、開口２９ｂの下のキャップ層２４に窒素空孔が発生するのを防止できると共に、そのキャップ層２４の表面が荒れるのを抑制できる。

更に、図８を参照して説明したように、塗布膜２９に対してオーバー露光を行うことで、SiC基板２０に近づくにつれて側面の傾斜角θが増大する順テーパー状の開口２９ｂを形成することができる。

従って、ウエットエッチングで開口２９ｂを形成する場合のような薄厚部A（図２参照）が保護絶縁膜３０の下面付近に形成されない。そのため、保護絶縁膜３０の薄厚部にゲート電圧が集中するのが防止され、保護絶縁膜３０に絶縁破壊が発生するのを抑制でき、HEMTの耐圧を高めることが可能となる。

（２）第２実施形態
次に、本発明の第２実施形態に係る化合物半導体装置について、図９〜図１３を参照して説明する。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、その説明については省略する。

この化合物半導体装置は、MIS-FET(Metal Insulator Semiconductor FET)構造のHEMTであり、以下のようにして作製される。

まず、図９（ａ）に示すように、第１実施形態で説明した図４（ａ）の工程を行うことにより、SiC基板２０の上に各化合物半導体層２１〜２４を形成する。

次いで、n型GaNよりなるキャップ層２４の上に、感光性ポリシラザンの塗布膜４０を約０．１μmの厚さに形成する。その感光性ポリシラザンは、第１実施形態の一般式（１）で表されるポリシラザン化合物と光酸発生剤とを溶媒中に溶解してなる。特に、ペルヒドロポリポリシラザンやポリメチルポリシラザンは安定化後の膜質が緻密であるため、塗布膜４０に好適である。

次に、図９（ｂ）に示すように、フォトマスク５１を用いて塗布膜４０を露光する。これにより、フォトマスク５１の像に相当する一部領域において塗布膜４０を未露光にしつつ、これ以外の領域の塗布膜４０に感光部４０ａが形成される。

第１実施形態で説明したように、感光部４０ａでは、光によって励起状態となった光酸発生剤により塗布膜４０中のポリシラザン化合物のSi-N結合が切断される。

続いて、図１０（ａ）に示すように、基板温度を室温に維持しながら、水蒸気雰囲気において塗布膜４０を約１時間吸湿させる。

これにより、Si-N結合が切断された感光部４０ａのポリシラザン化合物に第１実施形態の式（２）のようなSi-OH結合が生じる。

これに対し、感光部４０ａ以外の未露光の塗布膜４０では、ポリシラザン化合物のSi-N結合がそのまま残存した状態となっている。

次に、図１０（ｂ）に示すように、窒素雰囲気中において基板温度を７００℃〜１２００℃、より好ましくは１０００℃とする熱処理を塗布膜４０に対して行うことにより、該塗布膜４０を安定化させ、シリコン含有絶縁膜よりなるゲート絶縁膜５０を得る。

そのゲート絶縁膜５０において、Si-OH結合を含む感光部４０ａに相当する部分は、このような安定化処理によって二酸化シリコンを主成分とするシリカ質よりなる低誘電率部５０ｂとなる。

一方、未露光の塗布膜４０に相当する部分は、ポリシラザン化合物のSi-N結合の窒素原子により、低誘電率部５０ｂと比較して多くの窒素原子が含まれる高誘電率部５０ａとなる。

その高誘電率部５０ａの幅W₂は特に限定されないが、本実施形態では約０．５μmとする。

このように、感光性ポリシラザンを用いることで、高誘電率部５０ａの両脇にそれよりも誘電率が低い低誘電率部５０ｂを備えてなるゲート絶縁膜５０を形成することができる。

続いて、図１１（ａ）に示すように、後でソース電極とドレイン電極が形成される領域のゲート絶縁膜５０とキャップ層２４とをエッチングして除去し、これらの層２４、５０に第１、第２孔２４ａ、２４ｂを間隔をおいて形成する。そのドライエッチングでは、例えば、塩素ガスを含むガスがエッチングガスとして使用される。

次に、図１１（ｂ）に示すように、第１実施形態で説明した蒸着法とリフトオフにより、チタン層とアルミニウム層を順に形成してなるソース電極２４ａとドレイン電極２４ｂとを第１、第２孔２４ａ、２４ｂのそれぞれに形成する。

その後に、窒素雰囲気中で基板温度を６００℃とする熱処理を各電極２４ａ、２４ｂに対して行い、これらの電極２４ａ、２４ｂと各化合物半導体層２３、２４との間の接合をオーミック接合とする。

続いて、図１２（ａ）に示すように、ゲート絶縁膜５０と電極２７ａ、２７ｂのそれぞれの上に、感光性ポリシラザンの塗布膜２９をスピンコート法等により約０．２μmの厚さに形成する。

そして、第１実施形態で説明した図６（ａ）〜図７（ａ）の工程を行うことにより、図１２（ｂ）に示すように、塗布膜２９を保護絶縁膜３０に変質させる。

このような工程を経た保護絶縁膜３０において、後でゲート電極が形成される部分には、高誘電率部５０ａよりも広い開口２９ｂが形成される。

また、第１実施形態において図８を参照して説明したように、感光性ポリシラザンを露光、現像して得られた開口２９ｂは、SiC基板２０に向かって狭径になると共に、その側面の傾斜角θが基板２０に近づくにつれ増大する。

なお、本実施形態では、キャップ層２４上にゲート絶縁膜５０が形成されているため、開口２９ｂの下にキャップ層２４等の化合物半導体層が露出しない。したがって、ドライエッチングにより開口２９ｂを形成しても、エッチングによりキャップ層２４等がダメージを受ける懸念が無いので、CVD法等により保護絶縁膜３０として窒化シリコン膜を形成し、ドライエッチングによりその窒化シリコン膜に開口２９ｂを形成するようにしてもよい。

その後に、図１３に示すように、蒸着法とリフトオフとを用いて、開口２９ｂ内にゲート電極３２としてニッケル層と金層とをこの順に形成する。そのゲート電極３２の幅W₁は、例えば０．８μmである。

以上により、本実施形態に係るHEMTの基本構造が完成した。

このようなHEMTの製造方法によれば、高誘電率部５０ａや低誘電率部５０ｂのように誘電率が異なる部分が共存したゲート絶縁膜５０が得られると共に、高誘電率部５０ａよりも下面の面積が広いゲート電極３２が形成される。

図１４は、そのようなゲート絶縁膜５０の実効膜厚T_effについて模式的に示すグラフである。なお、実効膜厚T_effとは、基準となるゲート絶縁膜（例えば酸化シリコン膜）の厚さと比誘電率をそれぞれT₀、ε₀、ゲート絶縁膜５０の比誘電率をε_r、としたとき、T_eff＝(ε₀／ε_r)・T₀で定義される。

図１４に示されるように、ゲート絶縁膜５０の実効膜厚T_effは、高誘電率部５０ａで薄く、低誘電率部５０ｂで厚くなる。そのため、ゲート電極３２の端部３２ａ近傍の電界が低誘電率部５０ｂにおいて分散されるようになり、電界が集中することで発生するゲート絶縁膜５０の絶縁破壊を防止することができる。その結果、ゲート電極３２とキャップ層２４との間のリーク電流を抑制でき、耐圧の高いHEMTを提供することができるようになる。

しかも、第１実施形態と同様に、感光性ポリシラザンの塗布膜２９を露光、現像して保護絶縁膜３０に開口２９ｂを形成したので、開口２９ｂの底面付近に保護絶縁膜３０の薄厚部が形成されず、その薄厚部にゲート電圧が集中することで発生する保護絶縁膜３０の絶縁破壊を防止できる。

以下に、本発明の特徴を付記する。

（付記１） 基板と、
前記基板の上に形成され、化合物半導体よりなる電子走行層と、
前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、前記基板に向かって狭径となる開口を備えた保護絶縁膜と、
前記開口内の前記電子供給層上に形成されたゲート電極と、
を有することを特徴とする化合物半導体装置。

（付記２） 前記開口の側面の傾斜角は、前記基板に近づくにつれ増大することを特徴とする付記１に記載の化合物半導体装置。

（付記３） 前記保護絶縁膜の主成分は酸化シリコンであることを特徴とする付記１に記載の化合物半導体装置。

（付記４） 前記電子供給層の上に化合物半導体よりなるキャップ層が形成され、該キャップ層の上に前記保護絶縁膜と前記ゲート電極とが形成されたことを特徴とする付記１に記載の化合物半導体装置。

（付記５） 基板と、
前記基板の上に形成され、化合物半導体よりなる電子走行層と、
前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、
前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、高誘電率部の両脇に該高誘電率部よりも誘電率が低い低誘電率部を備えてなるゲート絶縁膜と、
前記高誘電率部上に形成され、かつ該高誘電率部よりも下面の面積が広いゲート電極と、
を有することを特徴とする化合物半導体装置。

（付記６） 前記ゲート絶縁膜は、シリコン含有絶縁膜であり、且つ、前記高誘電率部において前記低誘電率領域よりも窒素を多く含むことを特徴とする付記５に記載の化合物半導体装置。

（付記７） 前記ゲート絶縁膜の上に、前記高誘電率部よりも広い開口を備えた保護絶縁膜が形成され、
前記ゲート電極が、前記開口内に形成されたことを特徴とする付記５に記載の化合物半導体装置。

（付記８） 前記開口は、前記基板に向かって狭径となることを特徴とする付記８に記載の化合物半導体装置。

（付記９） 前記開口の側面の傾斜角は、前記基板に近づくにつれ増大することを特徴とする付記９に記載の化合物半導体装置。

（付記１０） 前記電子供給層の上に化合物半導体よりなるキャップ層が形成され、該キャップ層の上に前記ゲート絶縁膜が形成されたことを特徴とする付記５に記載の化合物半導体装置。

（付記１１） 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、
前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
前記塗布膜を露光、現像することにより、前記電子供給層の上に開口を備えた保護絶縁膜を形成する工程と、
前記開口内の前記電子供給層上にゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。

（付記１２） 前記保護絶縁膜を形成する工程は、前記現像の後に、前記塗布膜を吸湿させる工程と、前記吸湿の後、前記塗布膜を熱処理する工程とを有することを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１３） 水蒸気雰囲気中において前記塗布膜をアニールすることにより、該塗布膜に対する前記吸湿と前記熱処理とを同時に行うことを特徴とする付記１２に記載の化合物半導体装置の製造方法。

（付記１４） 前記塗布膜として、ペルヒドロポリポリシラザン又はポリメチルポリシラザンを含む膜を形成することを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１５） 前記保護絶縁膜を形成する工程において、前記露光の露光時間を、前記塗布膜に対するジャスト露光時間よりも長くすることを特徴とする付記１１に記載の化合物半導体装置の製造方法。

（付記１６） 前記露光時間を、前記ジャスト露光時間の２０〜３０％に設定することを特徴とする付記１５に記載の化合物半導体装置の製造方法。

（付記１７） 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
前記塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記塗布膜を未露光にしつつ、前記他領域の前記塗布膜を露光する工程と、
前記露光の後、前記塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜に、第１、第２孔を間隔をおいて形成する工程と、
前記第１、第２孔のそれぞれに、ソース電極とドレイン電極とを形成する工程と、
前記ゲート絶縁膜の前記高誘電率部の上に、該高誘電率部よりも下面の面積が広いゲート電極を形成する工程と、
を有することを特徴とする化合物半導体装置の製造方法。

（付記１８） 前記ゲート絶縁膜を形成する工程において、前記吸湿の後に、前記塗布膜を熱処理することを特徴とする付記１７に記載の化合物半導体装置の製造方法。

（付記１９） 前記ゲート電極を形成する工程の前に、前記高誘電率部よりも広い開口を備えた保護絶縁膜を形成する工程を更に有し、
前記ゲート電極を形成する工程において、該ゲート電極を前記開口内に形成することを特徴とする付記１７に記載の化合物半導体装置の製造方法。

（付記２０） 前記保護絶縁膜を形成する工程は、
前記ゲート絶縁膜の上に、感光性ポリシラザンを含む保護絶縁膜用塗布膜を形成する工程と、
前記保護絶縁膜用塗布膜を露光、現像することにより、前記開口を備えた保護絶縁膜を形成する工程とを有することを特徴とする付記１９に記載の半導体装置の製造方法。

１、２０…SiC基板、２、２１…電子走行層、３、２３…電子供給層、４、２４…キャップ層、５ａ、５ｂ…ソース電極、ドレイン電極、６…保護絶縁膜、６ａ…開口、７…レジストパターン、７ａ…窓、１１…ゲート電極、２２…スペーサ層、２４ａ、２４ｂ…第１、第２孔、２７ａ、２７ｂ…ソース電極、ドレイン電極、２９…塗布膜、２９ａ…感光部、２９ｂ…開口、３０…保護絶縁膜、４０…塗布膜、４０ａ…感光部、５０ａ…高誘電率部、５０ｂ…低誘電率部、５１、５２…フォトマスク。

Claims (3)

1. 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
   前記電子供給層の上に、ソース電極とドレイン電極を互いに間隔をおいて形成する工程と、
   前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
   前記塗布膜を露光、現像することにより、前記電子供給層の上に開口を備えた保護絶縁膜を形成する工程と、
   前記開口内の前記電子供給層上にゲート電極を形成する工程と、
   を有することを特徴とする化合物半導体装置の製造方法。
2. 基板の上に、化合物半導体よりなる電子走行層と化合物半導体よりなる電子供給層とを順に形成する工程と、
   前記電子供給層の上に感光性ポリシラザンの塗布膜を形成する工程と、
   前記塗布膜の一部領域を除く他領域に光を当てることにより、該一部領域の前記塗布膜を未露光にしつつ、前記他領域の前記塗布膜を露光する工程と、
   前記露光の後、前記塗布膜を吸湿させることにより、前記一部領域と前記他領域のそれぞれに対応した高誘電率部と低誘電率部とを備えたゲート絶縁膜を形成する工程と、
   前記ゲート絶縁膜に、第１、第２孔を間隔をおいて形成する工程と、
   前記第１、第２孔のそれぞれに、ソース電極とドレイン電極とを形成する工程と、
   前記ゲート絶縁膜の前記高誘電率部の上に、該高誘電率部よりも下面の面積が広いゲート電極を形成する工程と、
   を有することを特徴とする化合物半導体装置の製造方法。
3. 基板と、
   前記基板の上に形成され、化合物半導体よりなる電子走行層と、
   前記電子走行層の上に形成され、化合物半導体よりなる電子供給層と、
   前記電子供給層の上に互いに間隔をおいて形成されたソース電極及びドレイン電極と、
   前記ソース電極と前記ドレイン電極の間の前記電子供給層上に形成され、高誘電率部の両脇に該高誘電率部よりも誘電率が低い低誘電率部を備えてなるゲート絶縁膜と、
   前記高誘電率部上に形成され、かつ該高誘電率部よりも下面の面積が広いゲート電極と、
   を有することを特徴とする化合物半導体装置。

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