JPH029160A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH029160A JPH029160A JP63158174A JP15817488A JPH029160A JP H029160 A JPH029160 A JP H029160A JP 63158174 A JP63158174 A JP 63158174A JP 15817488 A JP15817488 A JP 15817488A JP H029160 A JPH029160 A JP H029160A
- Authority
- JP
- Japan
- Prior art keywords
- resistance
- electrodes
- value
- ratio
- processed groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
- H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
- H10D84/209—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only resistors
Landscapes
- Apparatuses And Processes For Manufacturing Resistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
本発明は半導体装置に係シ、特に半導体集積回路内など
に使用される高精度の分割抵抗比を有する抵抗に関する
。
に使用される高精度の分割抵抗比を有する抵抗に関する
。
（従来技術）
直列制御型定電圧回路は常に一定の出力電圧を得るため
に用いられ、−例として第４図に示した構成のものが用
いられている。この回路はトランジスタＴｒ１． Ｔｒ
２．ツェナーダイオードＤｚ及び抵抗Ｒ１，Ｒ２を組込
んで構成されておシ、入力端子Ａ、Ｂ間に入力電圧ＶＩ
Ｎが印加されると、トランジスタＴｒ２の順方向ペース
−エミッタ間の電圧Ｖｓｗと、ツェナーダイオードＤｚ
の逆方向ドロップ電圧Ｖｚとの和が０点に現われる。そ
してＤ点での出力電圧’Ｙｏｕｔは０点での電圧と抵抗
Ｒ１，Ｒ２の比とによって決定され、Ｖｏｕｔ ＝ （
Ｖｚ −１−ＶＢ璽）・抗Ｒ１とＲ２の比というのは出
力電圧Ｖｏｕｔを決定する重要因子である。
に用いられ、−例として第４図に示した構成のものが用
いられている。この回路はトランジスタＴｒ１． Ｔｒ
２．ツェナーダイオードＤｚ及び抵抗Ｒ１，Ｒ２を組込
んで構成されておシ、入力端子Ａ、Ｂ間に入力電圧ＶＩ
Ｎが印加されると、トランジスタＴｒ２の順方向ペース
−エミッタ間の電圧Ｖｓｗと、ツェナーダイオードＤｚ
の逆方向ドロップ電圧Ｖｚとの和が０点に現われる。そ
してＤ点での出力電圧’Ｙｏｕｔは０点での電圧と抵抗
Ｒ１，Ｒ２の比とによって決定され、Ｖｏｕｔ ＝ （
Ｖｚ −１−ＶＢ璽）・抗Ｒ１とＲ２の比というのは出
力電圧Ｖｏｕｔを決定する重要因子である。
従って、抵抗Ｒ１，Ｒ２をトリミングすることによって
分割抵抗比Ｒ１／Ｒ２を所定の値に合せ込むことが一般
的に行なわれる。
分割抵抗比Ｒ１／Ｒ２を所定の値に合せ込むことが一般
的に行なわれる。
第５図（ａ）は第４図に記載の抵抗Ｒ１側にトリミング
抵抗Ｒ：を設けた一例である。トリミングを行う事で抵
抗値は増加する。従って、例えばトリミングを行う前の
出力電圧が±２ｖばらつく出力電圧を１０ｖ±０．５Ｖ
以内に設定する場合、出力電圧のばらつきの最大値が１
０．５Ｖを上回らない様にＲ１゜几；、Ｒ２を設計し、
出力電圧を測定しながらＲ１をトリミングし所定の出力
電圧に設定していく。この場合出力電圧の初期値は８．
５±２ｖである。一方、第４図（ｂ）は、Ｒ１は一定値
としてＲｔ、側にトリミング抵抗Ｒ；を設けた例で、出
力電圧の初期値は１１．５±２ｖに設定し、Ｒ二をトリ
ミングする事で所定の出力電圧を得る。第４図（Ｃ）は
Ｒ１，Ｒ２側方にトリミング抵抗を設けたもので、出力
電圧の初期値は１０±２■となる様設計し、初期値が目
標値以下の時はＲ：を又目標値以上の時は几；をトリミ
ングする。
抵抗Ｒ：を設けた一例である。トリミングを行う事で抵
抗値は増加する。従って、例えばトリミングを行う前の
出力電圧が±２ｖばらつく出力電圧を１０ｖ±０．５Ｖ
以内に設定する場合、出力電圧のばらつきの最大値が１
０．５Ｖを上回らない様にＲ１゜几；、Ｒ２を設計し、
出力電圧を測定しながらＲ１をトリミングし所定の出力
電圧に設定していく。この場合出力電圧の初期値は８．
５±２ｖである。一方、第４図（ｂ）は、Ｒ１は一定値
としてＲｔ、側にトリミング抵抗Ｒ；を設けた例で、出
力電圧の初期値は１１．５±２ｖに設定し、Ｒ二をトリ
ミングする事で所定の出力電圧を得る。第４図（Ｃ）は
Ｒ１，Ｒ２側方にトリミング抵抗を設けたもので、出力
電圧の初期値は１０±２■となる様設計し、初期値が目
標値以下の時はＲ：を又目標値以上の時は几；をトリミ
ングする。
トリミングの手段としては、抵抗層にファンクシヲナル
レーザトリミング又はファンクシ薗ナルサンドブラスト
トリミングによシ抵抗層に加工溝を入れて抵抗値の微調
整を行うのが主流である。
レーザトリミング又はファンクシ薗ナルサンドブラスト
トリミングによシ抵抗層に加工溝を入れて抵抗値の微調
整を行うのが主流である。
第６図（ａ）、（ｂ）はトリミング抵抗層（１）にトリ
ミングをほどこした状態を示したものである。抵抗層（
１）にトリミングによりて加工溝（３）を形成し、電極
（２）と（２′）間の電気力線の向きを変えていく事で
所定の抵抗値に設定する事が出来る。
ミングをほどこした状態を示したものである。抵抗層（
１）にトリミングによりて加工溝（３）を形成し、電極
（２）と（２′）間の電気力線の向きを変えていく事で
所定の抵抗値に設定する事が出来る。
（発明が解決しようとする課題）
しかしながら、前記のように抵抗Ｒ１，Ｒ２の抵抗比を
正確に定めるためには、抵抗Ｒ１，Ｒ，を形成する他に
微調整用抵抗Ｒ：またはＲ；を余分に形成する必要があ
ったため、抵抗領域の占有面積の増加になシ、半導体チ
ップ内の集積化のさまたげになるという欠点があった。
正確に定めるためには、抵抗Ｒ１，Ｒ，を形成する他に
微調整用抵抗Ｒ：またはＲ；を余分に形成する必要があ
ったため、抵抗領域の占有面積の増加になシ、半導体チ
ップ内の集積化のさまたげになるという欠点があった。
本発明の目的は実質的面積を低減できて、抵抗比の設定
の精度がよい抵抗層を備えた半導体装置を提供するとこ
ろにある。
の精度がよい抵抗層を備えた半導体装置を提供するとこ
ろにある。
（課題を解決するための手段）
本発明では、基板上で離間して配置されている第１およ
び第２の電極間にトリミングが可能な抵抗層が配置され
ておシ、そしてこの抵抗層の中間には第３の電極が接続
されている。そして前記抵抗層に第１電極から第２電極
の向きまたは第２電極から第１！極の向きに加工溝を設
けて第１−第３電極間の抵抗値と第２−第３電極間の抵
抗値との比率を決定する。
び第２の電極間にトリミングが可能な抵抗層が配置され
ておシ、そしてこの抵抗層の中間には第３の電極が接続
されている。そして前記抵抗層に第１電極から第２電極
の向きまたは第２電極から第１！極の向きに加工溝を設
けて第１−第３電極間の抵抗値と第２−第３電極間の抵
抗値との比率を決定する。
（作用）
以上のように第１．第２電極間の抵抗層の一部に第３の
電極を配置した構成にすると、前記抵抗層に加工溝を入
れることによって分割抵抗比率の増加と減少が可能であ
り、容易に行なうことができる。そして、前記抵抗層に
直接トリミングを施こすため、微調整用の抵抗を他に設
ける必要がなくなる。
電極を配置した構成にすると、前記抵抗層に加工溝を入
れることによって分割抵抗比率の増加と減少が可能であ
り、容易に行なうことができる。そして、前記抵抗層に
直接トリミングを施こすため、微調整用の抵抗を他に設
ける必要がなくなる。
（実施例）
第１図は本発明の一実施例を示す抵抗層および電極の平
面図であシ、この図における電極（１４）。
面図であシ、この図における電極（１４）。
（１２）、 （１３）はそれぞれ第４図におけるＣ、
Ｄ、 Ｉｌ：ｉの電極に対応したものである。また第４
図に示す抵抗Ｒ，，Ｒ２は本実施例では連続した形状の
抵抗層（１１）で表わされており、その断面図を同図（
１１）に示す。抵抗層（１１）は第１図（１１）に示す
ように、シリコン基板（１６）上にシリコン酸化膜（１
５）を介して形成されておシ、ポリシリコン層をバター
ニングシテ連続した形状に形成され、電極（１４）に接
続された凸部を有する。
Ｄ、 Ｉｌ：ｉの電極に対応したものである。また第４
図に示す抵抗Ｒ，，Ｒ２は本実施例では連続した形状の
抵抗層（１１）で表わされており、その断面図を同図（
１１）に示す。抵抗層（１１）は第１図（１１）に示す
ように、シリコン基板（１６）上にシリコン酸化膜（１
５）を介して形成されておシ、ポリシリコン層をバター
ニングシテ連続した形状に形成され、電極（１４）に接
続された凸部を有する。
そして電極（１２）、 （１４）間の抵抗Ｒ０と電極（
１３） 。
１３） 。
（１４）間の抵抗Ｒ２の比を調整するための加工溝（３
）は抵抗層（１１）の凸部に７アンクシ冒ナルレーザー
トリミング法または７アンクシ１ナルサンドブラストト
リミング法によシ形成されたものである。
）は抵抗層（１１）の凸部に７アンクシ冒ナルレーザー
トリミング法または７アンクシ１ナルサンドブラストト
リミング法によシ形成されたものである。
第１図（１）の抵抗層（１１）において、加工溝（３）
形成前の抵抗比の初期値はＲ１／Ｒ，：１である。一方
、長さω分だけ加工溝（３）を形成した場合、本実施例
の実測値で約Ｒ１／Ｒ２＝ １．６まで変化している。
形成前の抵抗比の初期値はＲ１／Ｒ，：１である。一方
、長さω分だけ加工溝（３）を形成した場合、本実施例
の実測値で約Ｒ１／Ｒ２＝ １．６まで変化している。
また、加工溝の形成を電極１３から１２の向きで第１図
（１）と同等にω分野りた場合はＲ１／Ｒ２＝１からＲ
１／Ｒ，＝ ０．６１で変化している。そして、前記加
工溝の長さωを変化させることによシ、Ｒ１／Ｒ２の値
を調整することができる。以上の様に本発明は１つのト
リミング可能な抵抗により分割抵抗比率Ｒ，／Ｒ，の増
加と減少が可能になっている。
（１）と同等にω分野りた場合はＲ１／Ｒ２＝１からＲ
１／Ｒ，＝ ０．６１で変化している。そして、前記加
工溝の長さωを変化させることによシ、Ｒ１／Ｒ２の値
を調整することができる。以上の様に本発明は１つのト
リミング可能な抵抗により分割抵抗比率Ｒ，／Ｒ，の増
加と減少が可能になっている。
第２図および第３図は本発明の他の実施例を示すもので
ある。第２図における抵抗層（１１）は前記第１の実施
例よシも凸部の幅が広くなっておシ抵抗幅ωに対し６ω
である。また、加工溝は５ω分形成されている。このよ
うに凸部の幅を６ωにした場合、分割抵抗比Ｒ１／Ｒ２
は、加工溝（３）の形成前は実測値で０．２であシ長さ
５ωの加工溝を形成した時には４にであった。よって加
工溝の長さを変化させることによυ分割抵抗比Ｒ，／Ｒ
２は０．２〜４の範囲で設定することができる。
ある。第２図における抵抗層（１１）は前記第１の実施
例よシも凸部の幅が広くなっておシ抵抗幅ωに対し６ω
である。また、加工溝は５ω分形成されている。このよ
うに凸部の幅を６ωにした場合、分割抵抗比Ｒ１／Ｒ２
は、加工溝（３）の形成前は実測値で０．２であシ長さ
５ωの加工溝を形成した時には４にであった。よって加
工溝の長さを変化させることによυ分割抵抗比Ｒ，／Ｒ
２は０．２〜４の範囲で設定することができる。
また第３図のように抵抗層（１１）の凸部を長くするこ
とにより加工溝（３）の長さに対する分割抵抗比の変動
は小さくなシ、よシ分割抵抗比の設定においては微調整
が可能になる。
とにより加工溝（３）の長さに対する分割抵抗比の変動
は小さくなシ、よシ分割抵抗比の設定においては微調整
が可能になる。
本実施例においては抵抗層（１１）に凸部を設けそこに
第３の電極を接続しているが、凸部を設けずに第３の電
極を抵抗層（１１）に接続したものであってもよい。
第３の電極を接続しているが、凸部を設けずに第３の電
極を抵抗層（１１）に接続したものであってもよい。
以上詳述したように本発明では、半導体装置内の出力を
決定するために用いられ、相互に所定の抵抗比をもつこ
とが要求される少なくとも２つの抵抗において、実質的
面積を低減できてその抵抗の比を精度よく設定すること
ができる。
決定するために用いられ、相互に所定の抵抗比をもつこ
とが要求される少なくとも２つの抵抗において、実質的
面積を低減できてその抵抗の比を精度よく設定すること
ができる。
第１図（１）は本発明の一実施例を示す抵抗層および電
極の平面図、同図（１１）はそのＡ−Ａ’線に沿う断面
図、第２図は本発明の第２の実施例を示す抵抗層および
電極の平面図、第３図は本発明の第３の実施例を示す抵
抗層および電極の平面図、第４図は一般的な直列制御量
定電圧回路を示す回路図、第５図は直列制御型定電圧回
路内における従来の抵抗の配置を示す回路図、第６図は
抵抗層に加工溝を形成した状態を示す平面図である。 １．１１・・・抵抗層 ２、２’、 １２．１３．１４・・・電極３・・・加工
溝 １５・・・シリコン酸化膜 １６・・・シリコン基板 代理人 弁理士 則 近 憲 借 問 竹 花 喜久男 第 ３ 図 （１１〕 第 １ 図 第 ４ 図 第 ２ 図 （θ） （ｂ） （ｃ） 第 ５ 目 １ 千ら↑Ａ１ （Ｊ）） 第 図
極の平面図、同図（１１）はそのＡ−Ａ’線に沿う断面
図、第２図は本発明の第２の実施例を示す抵抗層および
電極の平面図、第３図は本発明の第３の実施例を示す抵
抗層および電極の平面図、第４図は一般的な直列制御量
定電圧回路を示す回路図、第５図は直列制御型定電圧回
路内における従来の抵抗の配置を示す回路図、第６図は
抵抗層に加工溝を形成した状態を示す平面図である。 １．１１・・・抵抗層 ２、２’、 １２．１３．１４・・・電極３・・・加工
溝 １５・・・シリコン酸化膜 １６・・・シリコン基板 代理人 弁理士 則 近 憲 借 問 竹 花 喜久男 第 ３ 図 （１１〕 第 １ 図 第 ４ 図 第 ２ 図 （θ） （ｂ） （ｃ） 第 ５ 目 １ 千ら↑Ａ１ （Ｊ）） 第 図
Claims (1)
- 半導体素子を備えた基板と、その基板上に離間して配置
された第１および第２の電極と、前記第１−第２電極間
に配置され抵抗値のトリミングによる加工溝が形成され
ている抵抗層と、前記第１，第２の電極と離間して配置
され前記抵抗層に接続されている第３の電極とを具備し
たことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158174A JPH029160A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63158174A JPH029160A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH029160A true JPH029160A (ja) | 1990-01-12 |
Family
ID=15665892
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63158174A Pending JPH029160A (ja) | 1988-06-28 | 1988-06-28 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH029160A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835965A (ja) * | 1981-08-28 | 1983-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS59208867A (ja) * | 1983-05-13 | 1984-11-27 | Sanken Electric Co Ltd | 集積回路の抵抗形成方法 |
-
1988
- 1988-06-28 JP JP63158174A patent/JPH029160A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5835965A (ja) * | 1981-08-28 | 1983-03-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPS59208867A (ja) * | 1983-05-13 | 1984-11-27 | Sanken Electric Co Ltd | 集積回路の抵抗形成方法 |
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