TWI588639B - 分壓電路 - Google Patents

Description

分壓電路

本發明係關於分壓電路。

首先，使用圖1針對在半導體晶圓上製造使用藉由電阻所生成之分壓電路的定電壓輸出電路之情形，當作分壓電路的應用例予以說明。

定電壓輸出電路係如圖1般，藉由基準電壓產生電路、放大器、分壓電路及輸出電晶體所構成。定電壓輸出電路供給一定之輸出電壓。圖2表示在此所使用之分壓電路的例。與串聯連接之電阻1並聯配置有修整用的熔絲2。當切斷熔絲2時，於並聯配置之電阻流通電流，分壓電路之分壓比變化。如此一來，能調整成期待之電壓。

定電壓輸出電路係以半導體晶圓製程所製造，但是因產生製造上之偏差，故若不做任何措施，用以決定低電壓輸出之大小的基準電壓則產生偏差。於是，藉由因應其基準電壓之偏壓，於製造後確實地調整分壓電路之分壓比，可以調整基準電壓，將定電壓輸出電路之輸出電壓設定成 幾乎一定。

尤其，近年來所要求的從定電壓輸出電路被供給之輸出電壓的精度變高，±1%或±0.5%。因此，在專利文獻1中如圖3所示般，粗調整電路被修整，之後，量測輸出電壓，藉由對準其測量值，微調整電路被修整，使定電壓輸出電路之輸出電壓成為高精度。再者，在專利文獻2中，如圖4所示般，藉由在基準之電阻Rref之周圍依序配置修整用之電阻1R、3R、4R，使製造偏差縮小。

〔先行技術文獻〕 〔專利文獻〕

〔專利文獻1〕日本專利第4175862號公報

〔專利文獻2〕日本專利第3787591號公報

但是，在專利文獻1之方法中，因存在兩次粗調整和微調整之修整工程，其部分會使得用以製造之時間變長，進而提升製造成本。再者，在專利文獻2之方法中，要達到近年來所要求之水準，應該很難謀求精度之提升。

於是，分壓電路所要求之精度具有兩種類。

首先，第1精度係如以多小的刻度可以控制分壓電路之分壓比之點。例如，將定電壓輸出電路之輸出電壓之誤差設為±1%或±0.5%之時，分壓電路之分壓比必須以比此更小的刻度來變化。分壓電路之分壓比為1000Ω：1000 Ω即是1：1，以1%之誤差調整分壓比之時，需要有串聯連接之複數的10Ω之電阻，及與該些電阻並聯連接之熔絲。

接著，第2精度係藉由熔絲修整所假設的分壓比和完成的分壓比之一致度。此後，將該一致度稱為分壓比之精度。此為依存於半導體晶圓製程之製造偏差。為了抑制該製造偏差之影響，分壓電路由相同尺寸之電阻所構成。將該相同尺寸之電阻稱為單位電阻。例如，分壓比1：2係由1條單位電阻，和串聯連接兩條單位電阻者所構成。分壓電路之分壓比之精度依存於各個單位電阻之電阻值之相對比。

構成分壓電路之電阻常使用多晶矽。多晶矽因具有粒界，故結晶性局部性偏差。再者，藉由離子注入的雜質分布局部性地偏差。因此，當電阻之面積小時，局部性偏差的影響顯著，單位電阻之電阻值之相對比變差。相反的，電阻之面積變大時，局部性偏差之影響減輕，單位電阻之電阻值之相對比變佳。在此，相對比差係指1條單位電阻彼此之電阻值的比，從理想值1：1偏離之意。從如此之情形，當欲使分壓電路之大小變小而縮小單位電阻之尺寸時，一般而言分壓比之精度變惡化。

近年來之半導體積體電路中，因價格競爭，故傾向微細化。但是，當如此地微細化時，分壓電路之電阻之面積變小，局部性偏差之影響變大，分壓比之精度惡化。就以該對策而言，當增大分壓電路之電阻的面積時，分壓比之 精度變佳，但製造成本變高。

本發明係鑒於上述課題而創作出，提供即使面積變小，分壓比之精度也佳的分壓電路。

本發明為了解決上述課題，提供一種分壓電路，具備：複數電阻，和分別對應於上述複數電阻而被設置，分別控制上述複數電阻之短路的複數短路控制元件，該分壓電路之特徵為：在上述複數電阻中，電阻值大的電阻係以第一電阻值之第一單位電阻的串聯連接或並聯連接所構成，電阻值小的電阻係以第二電阻值之第二單位電阻的並聯連接所構成，上述第二電阻值小於上述第一電阻值。

若藉由本發明，可取得面積小精度佳的分壓電路。

1‧‧‧電阻

2‧‧‧修整用熔絲

3‧‧‧配線

4‧‧‧低電阻區域

5‧‧‧電阻區域

5A‧‧‧電阻區域(第一單位電阻)

5B‧‧‧電阻區域(第二單位電阻)

6‧‧‧接點

7‧‧‧虛擬電阻

8‧‧‧蓋體

圖1為表示定電壓輸出電路的圖示。

圖2為表示分壓電路的模式圖。

圖3為參考文獻1之圖示。

圖4為參考文獻2之圖示。

圖5為以往之分壓電路的圖示。

圖6為表示圖5所示之分壓電路之分壓比的表。

圖7為表示構成圖5所示之分壓電路之各電阻之要求 比精度的表。

圖8為表示分壓電路的圖示。

圖9為電阻之剖面圖。

圖10為表示分壓電路的圖示。

圖11為表示分壓電路的圖示。

以下，針對本發明之實施形態，參照圖面予以說明。

再者，使用圖1，表示利用分壓電路之定電壓輸出電路的構成。

放大器係接受來自基準電壓產生電路及分壓電路之兩個輸入電壓，動作成該兩個電壓相等。例如，當基準電壓為1.0V，分壓電路之分壓比為1：1時，定電壓輸出電路之輸出電壓成為2.0V。當所要求之定電壓輸出電路之輸出電壓之精度設為±1%時，輸出電壓必須在±1%之範圍，具體而言，在1.98V~2.02V之範圍。在此，因製造偏差，基準電壓設為±80mV即是±8%偏差。此時，必須以1：1為中心，並以1%未滿之刻度，在±8%以上之範圍，調整分壓電路之分壓比。

圖5表示可以實現此之分壓電路之一例。

將單位電阻設為1R，串聯連接1/16R、1/8R、1/4R、1/2R、1R、9R、10R。在此，1/16R係以16個1R之並聯連接所構成，10R係以10個1R之串聯連接所構成。其他也相同。

複數熔絲分別與1/16R、1/8R、1/4R、1/2R、1R之各電阻並聯連接。即是，複數熔絲分別對應於該些複數電阻而被設置，藉由熔絲之切斷/短路分別控制該些複數電阻之選擇/非選擇。將各電阻間之端子依序設為A端子、B端子、…、G端子、H端子。A端子被連接於定電壓輸出電路之輸出端子，G端子被連接於放大器之輸入端子，H端子被連接於接地端子。

藉由熔絲之切斷(修整)，如圖6所示般，以1：1為中心，並以0.625%刻度，在-9.4%~+10%之範圍下，調整分壓電路之分壓比。

1/16R、1/8R、1/4R、1/2R、1R、9R、10R之電阻值之比理想上為1/16：1/8：1/4：1/2：1：9：10。但是，實際之電阻值之比從理想比偏離。將各電阻之電阻值之比之精度稱為比精度。

圖5因係0.625%刻度之分壓電路，為了實現分壓電路之精度±1%，必須將分壓比之精度設為0.375%以下。分壓比之精度係藉由熔絲修整所假設之分壓比和完成的分壓比的一致度。為了持有一些餘裕，分壓比之精度以±0.2%以下為佳。

各電阻之電阻值為Ra，GH間之電阻之電阻值為Rgh，分壓比之精度為0.2%之時，如圖7所示般，各電阻分別要求的要求比精度X係以下式算出。

X(%)=0.2×Rgh/Ra

如上述式及圖7所示般，各電阻之要求比精度X不 同。具有小的電阻值之電阻的要求比精度變得相當寬鬆。例如，在所有的熔絲被切斷的圖6之例1中，AG間之電阻之電阻值為10.9375R，GH間之電阻之電阻值為10R，分壓比為1.094。為最小電阻值之電阻的1/16R偏離32%，即使1/16R之電阻值從0.06250R偏離至0.08250R，僅AG間之電阻之電阻值從10.9375R偏離至10.9575R，分壓比從1.094偏離至1.096，即是僅偏離0.2%。即是，雖然具有大電阻值之電阻的10R，僅可偏離0.2%，但是屬於小電阻值的電阻之1/16R即使偏離32%亦可。

圖5之分壓電路因各電阻藉由串聯連接或並聯連接單位電阻而構成各電阻，故1/16R較10R具有1.6倍的面積。當面積大時，因減輕局部性偏差之影響，故比精度變佳。一般來說局部性偏差具有正規分布，其標準偏差σ與面積之開根號成反比。標準偏差σ係指偏差之幅度。依此，於持有1.6倍之面積時，偏差之幅度縮小至1/√(1.6)=0.79倍。但是，1/16R所要求之比精度如上述般為32%。該相當於10R之0.2%之160倍。當從上述計算思考時，1/16R為10R之1/√(160)=1/12.6的面積，滿足要求比精度。依此，1/16R具有如此大的面積，從要求比精度之觀點來看為浪費。

在此，本發明係如圖8所示般，從兩個單位電阻所構成。將該些兩個單位電阻設為第一單位電阻5A、第二單位電阻5B。在該例中，第二單位電阻之電阻值為第一單 位電阻之電阻值之1/4。電阻值低的1/8R及1/16R藉由第二單位電阻5B之並聯連接所構成。其他電阻藉由第一單位電阻5A之並聯連接或串聯連接所構成。

第一單位電阻和第二單位電阻之電阻值之比由於製造偏差而產生偏差，但是能夠設置該偏差為10%以下之第一單位電阻和第二單位電阻。在此，第一單位電阻5A和第二單位電阻5B之電阻值之比設為從假設比偏離10%。如上述般，1/8R及1/16R成為大於10%(差)之要求比精度。依此，即使以第二單位電阻5B之並聯連接構成電阻值低的1/8R及1/16R，以第一單位電阻5A構成其他電阻，分壓電路之分壓比之精度可以滿足0.2%。在此，因以電阻值低之第二單位電阻構成1/8R及1/16R，故1/8R及1/16R之面積變小。

即是，當單位電阻具有複數種類時，單位電阻彼此之比精度偏離。但是，若比起該偏離，各電阻間之要求比精度(差)大時，則可以以不同的單位電阻構成該些各電阻，縮小面積。再者，若比起該偏離，各電阻間之要求比精度小(佳)時，該些各電阻如同以往般以一個單位電阻構成。

換言之，在分壓電路之複數電阻中，有要求比精度高的電阻1/4R、1/2R、1R、9R、10R能以第一電阻值之第一單位電阻5A之串聯連接或並聯連接所構成，要求比精度低的電阻1/8R、1/16R能以第二電阻值之第二單位電阻5B之串聯連接或並聯連接所構成之情形。在此，第二電 阻值低於第一電阻值。

並且，定電壓輸出電路之輸出電壓之要求精度為±1%之時，最小之電阻為1/16R(0.0625R)，於±0.5%之時，為1/32R(0.03125R)。當分壓電路如以往例般，僅以一個單位電阻構成時，因1/32R之面積變得非常大，故此時當適用本發明時，本發明之效果更大。

在上述之例中，第一單位電阻5A和第二單位電阻5B之電阻值之比為4：1，但本發明並不限定於此。

再者，單位電阻係以兩種類說明，但是本發明並不限定於此。除了1/4R之第二單位電阻之外，即使為1/8R之第三單位電阻亦可。

再者，複數種類之單位電阻之電阻值之比不一定要限定於1：2之倍數。第二單位電阻之電阻值若成為小於第一單位電阻之電阻值，則可取得本發明之效果。

再者，本發明並不限定於分壓電路之分壓比的目標值為一種類之情形。於存在複數之目標值之時，因應目標值而追加電阻。如此一來，例如即使市場要求多樣的定電壓輸出電路之輸出電壓，因其輸出電壓僅以修整被實現，故能夠降低製品之成本。

圖9表示構成分壓電路之電阻的剖面圖。電阻體係由電阻區域5及低電阻區域4所構成。低電阻區域4和配線3係在觸接點6連接。

在圖10中，第一單位電阻和第二單位電阻之各個電阻區域係由具有相同片電阻的相同材料所構成。因電阻值 係以片電阻×長度/寬度表示，故第一單位電阻和第二單位電阻係長度或寬度，或者長度寬度之雙方不同。在半導體製程中，當使用兩種類之片電阻之材料時，兩種類之片電阻之電阻值之比的精度差(偏差大)。但是，因長度或寬度係以光刻製程所決定，故長度或寬度之比的精度較兩種類之片電阻之電阻值之比的精度佳。依此，第一單位電阻和第二單位電阻之各個電阻區域係由具有相同片電阻之相同材料所構成，於電阻值之不同係由長度或寬度之不同而取得之時，第一單位電阻和第二單位電阻之電阻值之比的精度變佳。當第一單位電阻和第二單位電阻之電阻值之比的精度佳時，則能夠以第二單位電阻構成更大的電阻值之電阻。該係指分壓電路之尺寸縮小之意，也關連到製造成本的降低。

再者，為了增大電阻值，因電阻之長度較寬度尺寸大，故長度之比的精度比起寬度之比的精度佳。依此，第一單位電阻和第二單位電阻之各個電阻區域係由具有相同片電阻之相同材料所構成，於第二單位電阻之寬度與第一單位電阻之寬度相同，長度不同之時，第一單位電阻和第二單位電阻之電阻值之比的精度變得更佳。

在以往之電阻分壓電路中，如圖5所示般，在電阻體之兩端具備低電阻區域。當在構成第二單位電阻之電阻體之兩端以外的位置具備低電阻區域時，如圖10所示般，能夠縮小分壓電路之面積。

在圖10之上側之兩個電阻體，分別存在四個低電阻 區域，和三個第二單位電阻。在以往之電阻分壓電路中，如圖5所示般，在一個電阻體僅存在一個單位電阻。依此，若藉由本案發明，相較於以往技術，可以縮小分壓電路之面積。在該例中，在一個電阻體存在三個第二電阻，但並非三個之意。若一個電阻體具備3處以上之低電阻區域，兩個以上之第二單位電阻共同擁有上述一個電阻體時，則比起以往技術，縮小分壓電路之面積。

在圖10中，當將所有的電阻體之尺寸設為相同時，因電阻體之形狀偏差變小，故比精度變佳。因電阻體之尺寸相同，故第一單位電阻和第二單位電阻之片電阻寬度相同，長度不同。調整低電阻區域之位置，將第二單位電阻之電阻值設為第一單位電阻之電阻值之1/4。如此一來，AB間成為1/16R，BC間成為1/8R。

在以往技術中，如圖5所示般，僅從電阻體之長邊方向之兩邊，與短路控制元件作配線連接。如圖10所示般，當也從電阻體之短邊方向與短路控制元件作配線連接時，分壓電路之面積變小。

再者，因提升分壓電路之分壓比之精度，各在電阻區域上配置金屬層之蓋體8。如圖11般，當連接低電阻區域4彼此時，因在低電阻區域4上不需要藉由金屬層的配線，故可以配置覆蓋所有電阻區域的蓋體8。

再者，當在分壓電路之兩端之電阻的外側，配置無電性功能的虛擬電阻時，則提升比精度。該係因為兩端之電阻體之形狀容易偏離之故。例如，圖11般，因GH之 10R之要求比精度嚴格，故在圖中最下方(分壓電路之端)配置虛擬電阻7時，則提升比精度。並且，因相反側之1/16R之要求比精度寬鬆，故容許偏差，不需要虛擬電阻。換言之，1/16R也當作虛擬電阻發揮功能。如此一來，面積縮小。

再者，當形狀不同之電阻體位於兩旁時，因電阻體之形狀容易偏離，故當在不同形狀之電阻體之間放入無電性功能的虛擬電阻時，則提升比精度。在圖11中，因上側之兩條電阻之形狀不同，故當在從上數起第2條和第3條之間放入虛擬電阻時，則提升比精度。

在半導體晶圓製程中，單位電阻之相對比在分壓電路之中心附近佳，在端之一側差。依此，由電阻值高的單位電阻所構成之電阻(要求比精度高的電阻)被配置在分壓電路之中央附近，且由電阻值低之單位電阻所構成之電阻(要求比精度低的電阻)被配置在端部的分壓比之精度比較佳。在圖8之例中，雖然要求比精度寬鬆的1/8R、1/16R之雙方，被配置在分壓電路之相同端，但是使1/16R在相反側之端部移動的分壓比精度較佳。

再者，電阻分壓電路之電阻體常使用多晶矽膜。第一單位電阻和第二單位電阻係由相同之多晶矽膜所構成。第二單位電阻之多晶矽膜中之雜質濃度較第一單位電阻多。多晶矽膜之片電阻可利用膜中之雜質濃度來調整。相同之多晶矽膜而雜質濃度不同之兩個電阻的片電阻之比的精度，較以另外的膜所構成之兩個電阻的片電阻之比的精度 佳。當改變片電阻時，可以使第一單位電阻和第二單位電阻之電阻值之比改變很多。依此，電阻值大不相同，可取得電阻值之精度比較佳的複數單位電阻。

3‧‧‧配線

4‧‧‧低電阻區域

5A‧‧‧電阻區域(第一單位電阻)

5B‧‧‧電阻區域(第二單位電阻)

Claims (5)

1. 一種分壓電路，其特徵在於具備：被串聯連接之複數電阻，和被並聯連接於上述複數電阻之一部分的短路控制元件，上述複數電阻具有串聯連接複數個具有第一電阻值之第一單位電阻的構成，和並聯連接複數個具有第二電阻值之第二單位電阻的構成，上述第二單位電阻之電阻值小於上述第一單位電阻之電阻值，上述第一單位電阻及上述第二單位電阻分別具有電阻區域和被配置在上述電阻區域之兩端的低電阻區域，上述第二單位電阻之電阻區域之長度較上述第一單位電阻之電阻區域之長度短。
2. 如申請專利範圍第1項所記載之分壓電路，其中上述第一單位電阻和上述第二單位電阻之上述電阻區域係由具有相同片電阻之相同材料所構成。
3. 如申請專利範圍第1或2項所記載之分壓電路，其中上述第二單位電阻之電阻區域之寬度與上述第一單位電阻之電阻區域之寬度相同。
4. 如申請專利範圍第1或2項所記載之分壓電路，其中在上述複數電阻之兩端的外側，配置無電性功能的虛擬電阻。
5. 如申請專利範圍第1或2項所記載之分壓電路，其中在上述第一單位電阻之兩端的外側，配置上述第二單位電阻。