JPH0241105B2

JPH0241105B2 -

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Publication number: JPH0241105B2
Application number: JP56028109A
Authority: JP
Inventors: Ryoichi Hori; Kyoo Ito
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1981-02-27
Filing date: 1981-02-27
Publication date: 1990-09-14
Also published as: GB8418934D0; GB2096804B; GB2096804A; GB8418505D0; US4686650A; GB2141849A; GB2141849B; DE3207210A1; JPS57150190A

Description

【発明の詳細な説明】本発明はMOSダイナミツクメモリのようなモ
ノリシツクメモリに係る。

第１図は、アドレス信号を行アドレスと列アド
レスの２つに分け、これらを同一の入力端子を介
して時分割に入力する、いわゆるアドレスマルチ
プレツクス方式が採られ、さらに行アドレスを固
定したままで、列アドレスのみを連続的に変化さ
せるページモードと称する機能を有する、従来技
術によるＮ型MOSトランジスタを用いたダイナ
ミツクメモリの概略回路構成を示している。第１
図およびその他の図面において添字Ｒ、Ｃのつい
た参照記号はそれぞれ行選択動作列選択動作に係
わる回路部分に付されている。１Ｒ，１Ｃは外部
からの制御クロツクで主として前者は行選択時の
動作の開始を、前者は列選択動作の開始を制御す
る。２Ｒ，２Ｃはそれぞれ１Ｒ，１Ｃの入力を受
けてメモリ内部の動作に必要な複数のタイミング
パルスを発生する回路である。図中では代表的な
出力１１Ｒ，１２Ｒ，１３Ｒ，１２Ｃのみを記し
ており、他は省略している。回路２Ｃは信号１１
Ｒが入力されている条件下でのみ信号１Ｃに応答
する。３は複数ビツトからなる行又は列アドレス
を並列に入力するための複数本の信号線からな
る。アドレスバツフア回路４Ｒ，４Ｃは線３を介
して時分割に入力される行アドレスと列アドレス
をそれぞれ回路２Ｒ，２Ｃより供給されるアドレ
スバツフア制御信号１２Ｒ，１２Ｃに従がつて取
り込み、それぞれ内部行アドレス信号１４Ｒとそ
の反転信号１４および内部列アドレス信号１４
Ｃとその反転信号１４を出力する。信号１４
Ｒ，１４は行デコーダ（図示せず）、ワード線
W₁〜W_nの駆動回路（図示せず）などからなるワ
ード線選択回路５Ｒに供給され、他方信号１４
Ｃ，１４は列デコーダ（図示せず）およびビツ
ト線選択線Y₁〜Y_oの駆動回路（図示せず）など
からなるビツト線選択回路５Ｃに供給される。
100はメモリセルアレー部であり、いわゆる折り
返しビツト線（Folded bit line）として、ビツ
ト線対B₁〜B_oを有しビツト線対B₁〜B_oの各々と
ワード線W₁〜W_nの二つの交点の一方に1MOSト
ランジスタからなるメモリセルMCが配置されて
いる。各ビツト線にはまたダミーセル（図示せ
ず）が接続されている。６ＲはメモリセルMCか
らの微小信号の検知回路であり、トランジスタ
Q₁，Q₂から構成され、回路２Ｒにより供給され
る検知回路駆動信号１３Ｒの指示により動作す
る。ゲート回路１０１は各データ線対ごとに設け
られた１対のMOSトランジスタを有し、入出力
データ線対Ｉ／Ｏと対応するビツト線対を線Y₁
〜Y_oの信号に応答して接続するものである。６
Ｃは検知回路、７Ｃは出力増幅回路、８は出力端
子である。９はデータ入力端子、１０はデータ入
力バツフアである。なお、第１図の各回路はダイ
ナミツク型である。以下、第１図の回路の動作を
第２図を参照して説明しよう。

まず、行選択制御クロツク１Ｒが低レベルにな
ると、内部動作に必要な複数の内部クロツクの内
１２Ｒのクロツクが回路２Ｒにより発生され、信
号１Ｒの立下がりに同期して線３を介して入力さ
れる列アドレスＲを回路４Ｒが取り込み、内部ア
ドレス信号１４Ｒ，１４を発生する。このメモ
リはアドレスマルチ方式で動作するので線３に
は、行アドレスＲのみがまず入力される。第２図
のＣ１，Ｃ２，Ｃ３ … Cj は後で入力され
る列アドレスである。

内部アドレス信号１４Ｒ，１４に応答して回
路５Ｒが動作し、ワード線W₁〜W_nの１本、たと
えばW₁が選ばれる。こうして、選択されたワー
ド線W₁に接続された複数のメモリセルが読出さ
れる。各ビツト線にはダミーセル（図示せず）が
設けられており、選択されたメモリセルが接続さ
れたビツト線と対をなすビツト線に接続されたダ
ミーセルが回路５Ｒにより読出される。こうし
て、ｎ個のビツト線対上に微小信号が読出され
る。その後信号１３Ｒが低電位になり、各検知回
路６Ｒが動作し、各データ線線対の電圧が差動増
幅される。この動作をもつて、おおむね、行選択
動作が完了する。

その後列選択制御クロツク１Ｃが低レベルにな
ると、回路２Ｃが信号１２Ｃを発生する。なお、
信号１１Ｒは信号１Ｒの反転信号で、回路２Ｃは
信号１１Ｒが高レベルのときのみ信号１Ｃの立下
がりに応答するように構成されている。信号１Ｃ
の立上がりには、信号１１Ｒのレベルに無関係に
回路２Ｃは応答する。信号１Ｃの立下がりに同期
して線３を介して入力される列アドレスＣ１を
回路４Ｃが信号１２Ｃに応答して取り込み、内部
アドレス信号１４Ｃ，１４を発生する。信号１
４Ｃ，１４に応答して回路５Ｃによりビツト線
選択線Y₁〜Y_oのうちの１本、例えばY₁が選ばれ
る。これによつて、MOSトランジスタQ₃，Q₄が
オンになり、データ線対B₁の信号が入出力デー
タ線対Ｉ／Ｏに転送され検知回路６Ｃにより差動
増幅され、その出力がさらに出力増幅回路７Ｃに
と増巾され、出力端子８に読み出しデータ１が出
力される。

通常のモードでは、この後、信号１Ｒ，１Ｃが
共に高電位に戻され、メモリは元の待機状態に戻
る。このときのメモリの信号は第２図に点線にて
示されるレベルを取る。

すなわち、回路２Ｒは信号１Ｒが高レベルにな
つたときに行選択動作に関する回路たとえば４
Ｒ，５Ｒ，６Ｒおよびセルアレー部１００にそれ
ぞれを待機状態（すなわち、プリチヤージ状態）
にする信号を供給する回路（図示せず）を有して
いる。一方回路２Ｃは信号１Ｃが高レベルになる
と、列選択動作に関与する回路、たとえば、回路
４Ｃ，５Ｃ，６Ｃ，７Ｃ，１０Ｃおよびデータ線
対Ｉ／Ｏにそれぞれをプリチヤージして待機状態
にするための信号を供給する回路（図示せず）を
有している。

一方、ページモード動作では、上記出力端子８
に出力が現れた以降、第２図に実線にて示すよう
に、信号１Ｒはそのまま低電位状態を保ち、信号
１Ｃのみをオン、オフさせて、列選択動作のみを
連続して行なう。

このページモードでは信号１Ｒは低電位状態で
あるから、行選択動作に係る回路はそれまでの状
態、すなわち、今の例ではワード線W₁が選択さ
れ、かつ、検知回路６Ｒは動作状態のままであ
る。したがつて、信号１Ｃが高電位状態になると
例えば回路２Ｃ，４Ｃ，５Ｃ，６Ｃ，７Ｃなどの
列選択動作に係わる回路のみがそれぞれ所定のタ
イミングから待機状態となり、次の動作に備え
る。その後信号１Ｃが低電位になると、前に述べ
たと同様に回路２Ｃ，４Ｃが動作し、回路４Ｃが
線３を介して入力される次の列アドレスＣ２を
取り込み、信号１４Ｃ，１４を回路５Ｃに供給
する。回路５Ｃは信号１４Ｃ，１４に対応し
た、ビツト線対選択線Y₁〜Y_oのうちの一本を選
択し、これに対応するビツト線対の信号が入出力
データ線対Ｉ／Ｏに転送され、回路７Ｃを経由し
て出力端子８にデータが出力される。以後も同様
の動作を連続し、列アドレスＣ３，Ｃ４ …
Cj に対応したデータが端子８に連続して出力さ
れる。ページモードの終了とともに、信号１Ｃ，
１Ｒがともに高レベルに戻され、メモリは元の待
機状態に戻される。

以上述べたようにページモードでは、行選択動
作が繰り返されないため、通常より高速の動作が
可能となり、この時のアクセス時間は、列アドレ
スの入力からデータの出力までの時間t_CAに等し
くなり、この時間t_CAは通常動作時のアクセス時
間（行アドレスの入力からデータの出力までの時
間）t_RAの約1/2〜2/3程度になる。

また、ページモードで連続読み出しのできる最
大のデータ数ｊは、常に異なるアドレスのメモリ
セルのデータを読み出すとすると、原理的には列
アドレスによつて指定できるビツト線対の数ｎと
等しい。通常、アドレスマルチ方式のメモリで
は、ビツト線対の数ｎとワード線の数ｍを等しく
するため、メモリ全体の記憶容量をＮとすると、
ｊ＝√となる。この値は原理的な値であり、他
の特性との関連で適宜変更されうるが、通常ｊ＝
数十〜数百の範囲にあり、ページモードではこの
数量の異なるデータを連続して、上記のアクセス
時間で読み出せる。

しかしながら、電子計算機の主記憶装置として
使用するには、上記したページモードでさえもア
クセス速度が遅い。

本発明の目的は、従来のページモードよりもさ
らにアクセス時間の短かいモードで動作のできる
メモリを提供することにある。

このため本発明では、メモリセルアレーをブロ
ツクに分け、各ブロツクごとに、入出力データ線
を設け、同じ列アドレスに応答して各ブロツクか
ら一つの出力を各ブロツクに対応する入出力デー
タ線に送出する選択回路と、上記入出力データ線
上の信号を直列に出力する並列直列変換回路を設
けた。

以下、実施例により本発明を示す。

(1) 連続モード第３図において第１図と同じ参照番号のもの
は第１図のものと同じものを示す。メモリセル
アレー１００は第１図と同じ構造のメモリセル
のアレーからなる。本実施例では４つの入出力
データ線対Ｉ／Ｏ〜Ｉ／Ｏが設けられ、列
選択動作時に、セルアレー１００から４つのビ
ツト線対が同時選択される。このため、セルア
レー１００は４つのブロツク１００〜１００
に分けられ、各ブロツクは同じｉ本のビツト
線対を有する。ブロツクｊ（１≦ｊ≦４）のビ
ツト線対は番号Ｂ１〜Ｂｉで表わす。ビツ
ト線対Ｂｋ〜Ｂｋ（１≦ｋ≦ｉ）の列アド
レスは、下位２ビツト以外は同一になるように
アドレス付けされている。

本実施例でも、第１図と同様にアドレスマル
チプレツクスの方法が用いられる。

アドレスバツフア回路４CAは、線３を介し
て入力される列アドレスの内下位２ビツト以外
の上位側ビツトのみを取り込み、これらに対応
する内部列アドレス信号１４CAとその反転信
号１４を出力する点で第１図の回路４Ｃと
異なる。

これに伴ない、ビツト線選択回路５CAは、
この内部アドレス信号１４Ａ，１４に応答
するようにされている点で、第１図のビツト線
選択回路と異なる。なお、簡単化のために、ビ
ツト線選択回路５CAとゲート回路１０１を接
続する信号線は図示されていない。

さらに、４つデータ線対Ｉ／Ｏ〜Ｉ／Ｏ
に接続して検知回路６Ｃ〜６Ｃが設けら
れ、さらにこれらの出力を選択する回路２０１
とこれを制御する回路５ZSと、回路５ZSの出
力を増巾する回路７CSを回路５ZSに選択すべ
きアドレスを与えるためのバツフア４C′Sと、
これを起動するパルスを発生する回路２C′、書
込みデータを選択する回路２０３、書込みデー
タバツフア１０CSが設けられている点で第３
図のメモリは第１図のと異なる。

なお、バツフア４C′S、選択回路５ZS、出力
増巾回路７CSはスタチツク型回路にて構成さ
れており、それぞれの回路構成は、第４Ａ図〜
第４Ｃ図に示されている。バツフア１０CSも
スタチツク型である。これら以外の回路はダイ
ナミツク型である。

また、第１図の出力増巾型回路７Ｃはダイナ
ミツク型であるため、回路２Ｃは、回路７Ｃに
これをプリチヤージして待機状態にする信号を
信号１Ｃが高レベルになるごとに供給回路（図
示せず）を有していた。第３図では出力増巾回
路７CSはスタチツク型であるため回路２CAか
ら回路７CSにこの信号を供給する必要がなく、
この供給回路を有しない点で第１図の回路２Ｃ
と異なるのみである。

回路２C′は信号１Ｃのレベルが反転するごと
に信号１Ｃの反転信号１２C′を出力する回路で
ある。

なお、第３図では、第１図の検知回路６Ｒを
そのまま用いるが、これは簡単化のために図示
されるメモリセルアレー部１００内に含まれて
いるものと仮定する。

以下、第５図を参照して実施例の動作を説明
する。

信号１Ｒに応答して行選択動作が行アドレス
に基づき、第１図と全く同様に行なわれる。
その後、信号１Ｃに応答して列アドレスＣ１
に基づく列選択動作が行なわれる。

信号１Ｃの立下がりとほぼ同期してあるい
は、信号１Ｃの立下がりの前に列アドレスＣ
１が線３に入力され、バツフア４CAに入力さ
れる。バツフア４CAは、信号１Ｃに応答して
発生される信号１２Ｃの立上がり時に、このア
ドレスＣ１の下位２ビツト以外の上位側ビツ
トを取り込み、内部アドレス信号１４CA，１
４CAを発生し、その後、信号１Ｃが高レベル
になりバツフア４CAがプリチヤージされると
きまで、線３上のアドレスが変化しても出力を
変化しない。

ビツト線選択回路５CAはこの内部アドレス
信号１４CA，１４に応答して、ブロツク１
００〜毎に一つのビツト線対、たとえば、
Ｂ１，Ｂ１，Ｂ１，Ｂ１を同時に選択
するようゲート回路１０１を制御し、データ線
対Ｉ／Ｏ〜Ｉ／Ｏに信号が送られる。これ
らの信号はそれぞれ検知回路６Ｃ〜６Ｃに
よつて差動増幅され、MOSトランジスタQ₅〜
Q₈からなる選択回路路２０１に供給される。
２C′は本発明による動作（以下これを連続モー
ド動作と呼ぶ）させるための複数のタイシング
パルスを信号１Ｃに応答して発生する回路であ
る。図中ではその出力として代表的な信号１Ｃ
の反転信号１２C′のみを示し、他は省略してあ
る。アドレスバツフア４C′Sは、信号１２C′が
高レベルのときに線３を介して入力される列ア
ドレスＣ１の最下位２ビツトに応答して、内
部アドレス信号１４C′とその反転信号１４′を
出力する回路でスタチツク型回路で構成されて
いる。

第４Ａ図はアドレスバツフア４C′Sの内、ア
ドレス１ビツトに関する部分の例であり、
Q₁₁，Q₁₄を駆動MOSトランジスタ、Q₁₂，Q₁₃
を負荷MOSトランジスタとする２段のインバ
ータ回路となつている。信号１４C′は線３に入
力されるアドレスの１ビツトの非反転信号で、
１４C′はこのアドレスの反転信号となる。ここ
で負荷トランジスタQ₁₂，Q₁₃のゲートを信号
１２C′によつて制御しているのは、信号１Ｃが
入力されないとき、すなわち待機状態でこれら
の負荷MOSトランジスタをオフにし、消費電
力を低減するためである。

バツフア４C′の内、列アドレスの他の１ビツ
トに関する部分も全く同様に構成される。な
お、バツフア４C′Sはスタテイツク型回路であ
るが、信号１２C′が高電位になかつた時点から
動作を開始するので、最初の列アドレスＣ１
の下位２ビツト取り込みは、信号１２C′と同期
して行なわれる。信号１２C′が高電位に保持さ
れた状態では線３から入力されるアドレスの変
化に応じて回路固有の遅れ時間（１〜数nsec）
の後に出力１４C′，１４′が変化する。

デコーダ５ZSはバツフア４C′Sの出力に応じ
て、線Ｚ〜Ｚの１つを選ぶ。ここではアド
レスＣ１に応じてＺ１が選ばれる場合を例示
している。

第４Ｂ図はデコーダ５ZSの内、出力線Ｚ
を選択する部分を示し、トランジスタQ₁₅，
Q₁₆のゲートに出力される列アドレスの下位側
２ビツトに対してNOR回路構成になつており、
両入力が低電位状態で出力Ｚに負荷トランジ
スタQ₁₇を介して高電位を出力する。本回路も
スタテイツク型であるから、信号１２C′が高レ
ベルのときには入力アドレスのレベル変化に応
じて出力は直ちに変化する。

デコーダ５ZSの内、出力線Ｚを選択する
部分も同様に構成される。第４Ｂ図において負
荷トランジスタQ₁₇のゲートを信号１２C′で制
御するのは第４Ａ図の場合と同じ理由による。

データ線対Ｉ／Ｏ〜Ｉ／Ｏの信号がそれ
ぞれ検知回路６Ｃ〜６Ｃによつて差動増幅
されたときには、デコーダ５ZSはすでに列ア
ドレスＣ１に対応した線Ｚ１を選択してお
り、回路６Ｃの出力がMOSトランジスタQ₅
によつて選択され、線２０２を介して出力増巾
回路７CSに供給される。

第４Ｃ図に示すように、出力増幅回路７CS
は、MOSトランジスタQ₁₈，Q₁₉からなるイン
バータ回路とQ₂₀，Q₂₁からなるプツシユプル
回路から構成されている。本回路もスタチツク
型であり、回路固有の遅れ時間の後、線２０２
上の信号を端子８に出力する。信号１２C′が負
荷トランジスタQ₁₉に印加されているのは第４
Ａ図のときと同じ理由による。

このようにして、従来と同様に信号１Ｒもし
くは１Ｃが低レベルになつてからそれぞれt_RA，
t_CAの時間経過後に、アドレス，Ｃ１に対
応した最初のデータが端子８に出力される。

その後も信号１Ｒ，１Ｃが低電位に維持さ
れ、メモリは元の動作状態を保持する。したが
つて、データ線対Ｉ／Ｏ〜Ｉ／Ｏにメモリ
の４つのブロツクから読み出された４つのデー
タが保持され、検知回路６Ｃ〜もこの４つ
のデータを増巾した信号を出力している。

出力増巾回路７CSの動作が完了してデータ
が出力されるタイミングで次の列アドレス
Ｃ２が線３を介して入力される。この列アド
レスＣ２は列アドレスＣ１とはその下位２
ビツトのみ異なるものである。アドレスＣ２
の下位２ビツトに応答して回路４C′Sの出力１
４C′，１４′が変化し、回路５ZSによつてア
ドレスＣ２の下位２ビツトに対応する出力線
例えばＺが選ばれる。これによつてトランジ
スタQ₆がオンになり、検知回路６Ｃの内容
が出力増巾回路７CSを通して、端子８にデー
タとして出力される。以後も出力増巾回路７
CSの動作完了ごとに列アドレスＣ３，Ｃ４
を入力し、同様の動作を繰返して、対応する
データ３，４が順次出力される。この間信号１
２Ｃは高レベルのままであるので、アドレス
Ｃ２〜Ｃ４の上位側ビツトをバツフア４CA
が取り込むことはなく、その出力１４CA，１
４CAはアドレスＣ１に対するもののままで
ある。したがつて、このことは、アドレスＣ
２〜Ｃ４の上位側ビツトは線３より入力す
る必要がないことを示している。したがつて、
第５図ではアドレスＣ２〜Ｃ４の上位ビツ
トは入力されないものとして線３上の信号を図
示した。

この連続モードの終了後、信号１Ｃ，１Ｒは
高レベルに戻され、メモリは待機状態に戻る。
すなわちスタチツク型回路４C′S，５ZS，７
CSはそれらへの入力信号１２C′が低レベルと
なることにより待機状態になり、メモリの他の
ダイナミツク型の回路の各々は、回路２Ｒ又は
２CAのいずれかから供給される信号によりプ
リチヤージされる。

以上述べた実施例によれば、連続モードでの
アクセス時間、すなわち、２番目以降の列アド
レスＣ２〜Ｃ４が入力されてからデータ
〜が出力されるまでの時間t_ZSAは、回路４
C′S，５ZS，７CSというわずかの回路の動作
速度で決まるため、しかも、これらの回路がダ
イナミツク型回路と異なり、プリチヤージを必
要としないスタチツク型であるため、従来のメ
モリのページモードのアクセス時間t_CAに比べ、
1/2〜1/5と極めて小さくなり、高速の連続動作
が可能になる。また、この高速動作サイクル時
間t_ZSCもアクセス時間t_ZSAとほぼ同様になり、従
来より1/2〜1/5に短縮される。

以上、読み出し動作について述べたが、書き
込み動作についても、第３図に示すように、デ
ータ入力９からデータ入力バツフア１０CSと、
線２０４と、読み出し時の選択回路２０１と同
様の構成を有し、回路５ZSで制御される選択
回路２０３を経て、データ対線Ｉ／Ｏ〜Ｉ／
Ｏに一対の差動書込みデータが連続的に供給
され、高速の連続書き込みが行なわれる。

(2) 連続モードとページモードの組合せモード以上の実施例では、４つ以上の異なるデータ
を読み出し／書き込みする場合は、４つのデー
タを連続モードで取り扱つた後、第５図に示す
ように、信号１Ｒ，１Ｃを高電位に戻しすべて
の回路を待機状態に復帰させ、再度連続モード
動作を開始する必要がある。したがつて連続モ
ードが断続的にしか実行されないため、多量の
データを読出すときの速度を更に改善する余地
を残している。以下に多重のデータについて連
続モード動作が可能な複数の実施例について述
べる。第６図は、連続モードとページモードを
組み合わせたモードで動作するメモリの実施例
であり、第６図において第３図と同じ参照番号
のものは第３図と同じものをさす。なお、第６
図では、データの書込みに関する部分は簡単化
のために図示されていない。

第６図は第３図と主に次の点で異なる。

切り離し用MOSトランジスタQ₂₇〜Q₃₄とデ
ータを一時記憶するダイナミツク型のラツチ回
路６Ｃ″〜6C″が設けられ、第３図の回路
の回路２C′の代りに回路２C′Aが用いられてい
る。

ラツチ回路６Ｃ″〜6C″は種々の構成が
考えられるが、その一例は後に第１３図で説明
される。

回路２C′Aは信号１Ｃの最初の立下がりに応
答してその反転信号１２C′を出力する点では、
第３図の回路２C′と同じであるが、その後の信
号１Ｃのレベル変化には、信号１１Ｒが高レベ
ルの間は応答しない点で第３図の回路２C′と異
なる。さらに、回路２C′Aは、信号１Ｃの立下
がり後所定の期間経過して高レベルとなる信号
１５Ｃを出力する点で第３図の回路２C′と異な
る。

トランジスタQ₂₇〜Q₃₄は検知回路６Ｃ〜
6Cの検出データがラツチ回路６Ｃ″〜6C
″に取り込まれた後信号１５Ｃの制御により
オフとされラツチ回路６Ｃ″〜6C″を検知
回路６Ｃ〜６Ｃから切り離す機能を有す
る。

第７図を参照して、第６図のメモリの動作を
説明する。

第１組のアドレスの先、アドレスＣ１によ
りデータ線対Ｉ／Ｏ〜Ｉ／Ｏへデータが読
み出されるまでの動作は、第６図の実施例と同
一である。

検知回路６Ｃ〜６Ｃは対応するデータ線
対Ｉ／Ｏ〜の電圧を差動増巾し、増巾結果
に応じて、一対の異なるレベルの信号を検出デ
ータとして出力する。

検知回路６Ｃ〜６Ｃによる差動増幅動作
が終了する時点で、信号１５Ｃが高電位状態に
なり、トランジスタQ₂₇〜Q₃₄を介してラツチ
回路６Ｃ″〜６Ｃ″は検知回路６Ｃ〜６Ｃ
の各から出力される１対の信号に対応した状
態にラツチされる。ラツチ回路６Ｃ″〜６Ｃ
″の出力の一つ、たとえば６Ｃ″の出力がア
ドレスＣ１に応答する選択回路により選択さ
れ、出力増巾回路７CSよりデータとして出
力される。この後、線３を介して入力される列
アドレスをアドレスＣ２〜Ｃ４に順次変更
することにより、ラツチ回路６Ｃ″〜″の出
力に基づき、連続モードでデータ〜を出力
することが可能になることが予想される。

本実施例では、この連続モード動作と並行し
てページモード動作を開始させるために、ラツ
チ回路６Ｃ″〜６Ｃ″へのラツチ動作の完了
後、信号１Ｃを高電位状態にする。この結果、
回路２C′Aによつて信号１５Ｃを元の低電位に
戻し、トランジスタQ₂₇〜Q₃₄をオフすること
によりラツチ回路６Ｃ″〜６Ｃ″を検知回路
６Ｃ〜６Ｃから切り離すと同時に、従来例
のページモードの場合と同じく、信号１Ｃの高
レベルに応答して回路２CAにより列選択動作
に係わる回路、すなわち、バツフア４CAとビ
ツト線選択回路５CAおよびデータ線対Ｉ／Ｏ
〜、検知回路６Ｃ〜をメモリの待機状
態に復帰させる。

この列選択用回路の復帰動作を開始したと
き、この復帰動作とは無関係にアドレスＣ２
についての連続モード動作を行うため、出力増
巾回路７CSがデータ１を出力したタイミング
で線３を介して次の列アドレス３Ｂを入力す
る。ただし、アドレスＣ２の下位２ビツトの
み入力すればよい。何故なら、バツフア４CA
は信号１Ｃの立上りに伴ない、待機状態にされ
ているので、線３上のアドレスに応答しない状
態にある。したがつて、アドレスＣ２の上位
ビツトは入力する必要がない。このことは後に
説明するように、後続の列アドレスＣ３，
Ｃ４の入力のときも同じであり、その結果、
アドレスＣ１〜Ｃ４の各々の上位ビツト内
アドレスＣ１の上位ビツトのみ入力すればよ
いことになる。また、信号１Ｃが高レベルにな
つている間も連続モード動作を可能になるた
め、回路２C′Aは、信号１１Ｒが低レベルの間
は信号１Ｃが高レベルに戻つても信号１２C′を
高レベルに保持する。こうして、列選択用回路
の復帰動作と並行してアドレスＣ２の下位２ビ
ツトに基づいて連続モード動作が行なわれ、デ
ータが読出される。出力増巾回路７CSがデ
ータを出力し、アドレスＣ３に基づき連続
モード動作を開始する時点で列選択動作に関す
る回路の復帰動作が完了したと仮定すると、こ
の時点からただちに次の列選択動作を開始させ
るため、この時点から信号１Ｃを再び低電位に
したうえで第２の組のアドレスＣ１′ ，Ｃ
２′ …の先頭アドレスＣ１′ の取り込みを開
始したい。このためには、線３を介してアドレ
スＣ１′ の取り込みとアドレスＣ３の取り
込みを同時に行う必要がある。連続モード動作
には列アドレスの下位側２ビツトのみを用いれ
ばよいので、線３の下位側の２本を介してアド
レスＣ３の下位側２ビツトを外部より送り、
線３の残りの線を介してアドレスＣ１′ の下
位側２ビツト以外の上位側ビツトを入力する。

アドレスＣ３の下位側２ビツトによる連続
動作が終了すると、アドレスＣ４についても
同様にその下位側２ビツトのみが線３を介して
入力される。この間、メモリは信号１２Ｃが高
レベルに戻るときからアドレスＣ１′ の上位
側のビツトに応答して列選択動作を行ない、入
出力データ線対Ｉ／Ｏ〜の電圧が変化し、
検知回路６Ｃ〜が動作する。信号１Ｃを低
レベルに戻してから検知回路６Ｃ〜の動作
が完了するまでにアドレスＣ３，Ｃ４に対
するデータ３，４の出力を出力増巾回路７CS
が完了すると仮定すると、検知回路６Ｃ〜
の動作完了時に再び信号１Ｃが高レベルにさ
れ、かつ信号１５Ｃが一定期間高レベルとな
る。この結果アドレスＣ１′ の上位側ビツト
に基づき読出されたＩ／Ｏ線Ｉ／Ｏ〜のデ
ータがラツチ回路６Ｃ″〜６Ｃ″に取り込ま
れる。こうして、アドレスＣ１′ ，Ｃ２′ …
による連続動作が開始され、データ１′ ，
２′ …が端子８に読出されることになる。

アドレスＣ２′ による連続動作が終わり、
次のアドレスＣ３′ による連続動作に入ると
きに、第３の組のアドレスＣ１″ …に対する
連続動作を行うために、信号１Ｃを低レベルに
するとともに線３の上位側の線にこの第３の組
のアドレスの先頭のアドレスＣ１″ の上位側
ビツトが入力される。

以下同様の動作が繰り返される。

このようにして連続モードとページモードを
組合せたモードで連続的にデータが読出され
る。このデータの読出しが完了したときに、信
号１Ｃ，１Ｒがともに高レベルにされ、メモリ
内の回路はすべて待機状態に戻される。

以上述べたように、本実施例では、信号１Ｃ
が低レベルになるごとに検知回路６Ｃ〜の
動作完了までの動作を行ない、上記の動作によ
つて４ケのデータが生じるごとにこれらを連続
して端子８に出力する。こうして端子８から
は、切れ目なく連続してデータが取り出せる。

上記は読み出しだけの動作であるが、書き込
みについても同様に行なえることは言うまでも
ないなお、書き込みの場合は、書き込むべきビ
ツトのアドレスが動作中に変化するとまずいの
で、書き込みアドレスは次のページモードのサ
イクルに入力するようにすればよい。

なお。本実施例では、第２の組のアドレスの
先頭アドレスをＣ１′ の上位側ビツトをアド
レスＣ３の下位側２ビツトの取り込み時に取
り込むようにしているが、これはメモリの動作
速度、あるいは設計によつて種々変化するもの
であり、この実施例に限定されない。また、連
続読出しの数ｋも４ケに限定されず、種々変更
できることは言うまでもない。また、ページモ
ードのサイクル時間t_CCと、連続動作時のサイ
クル時間t_ZSCの間に、t_CCｋ・t_ZSCの関係を持
たせておけば、時間的な隙間なしに連続して、
ｋ個以上のデータを連続して取り出せる。な
お、たとえt_CC＞ｋ・t_ZSCであつたとしても、時
間的な隙間がわずかできる程度であり、本実施
例の有効性をそこなうものではない。

本実施例によつて、高速で連続して読み出
し／書き込みの出来るデータ量は、ページモー
ドの数をｊとする詫ｊ×ｋとなり、前に述べた
実施例に比べ大幅に増大する。すなわち、本実
施例によつて従来のページモードとほぼ同様の
動作形式で、かつ1/2〜1/5の高速連続読み出
し／書き込みが可能となる。

上述した連続モードと、ページモードの組合
せモードの動作はダイナミツク型回路にて構成
されるメモリにおいても実現可能である。

この実施例の説明の前に、ダイナミツク型回
路のみからなり、第３図のメモリと同じく連続
モード動作のみをするメモリの概要を説明す
る。

第８図は、第３図のバツフア４C′S、選択回
路５ZS、出力増巾回路７CSがそれぞれダイナ
ミツク型を有するバツフア４C′、選択回路５
Ｚ、出力増巾回路７Ｃにより置換されている点
および第３図のパルス発生回路２CA，２C′が
それぞれパルス発生回路２CD，２C′Bに置換
されている点で、第３図のメモリと主に異な
る。なお、第３図で示された入力データ用バツ
フア１０CSもダイナミツク型回路に置換され
るが、第８図ではデータの書込みに関する部分
は簡単化のために図示されていない。

回路２CDは、信号１Ｒが低レベル、つまり
信号１１Ｒが高レベルにあるときのみ、信号１
Ｃの立下がりに応答して信号１Ｃの反転信号１
２Ｃを出力する点で第３図の回路２CAと同じ
であるが、信号１Ｃの立上がりに応答して、信
号１２のレベルを反転する動作と、このとき列
選択動作に関係する回路をプリチヤージするた
めの信号を発生する動作を信号１１Ｒが低レベ
ルのときのみ行う点で第３図の回路２CAと異
なる。回路２C′Bは信号１Ｃのレベルが反転す
るごとに反転出力１２C′のレベルを変化させる
点では第３図の回路２C′と同じであるが、信号
１Ｃが立上がるごとにバツフア４C′、選択回路
５Ｚ、出力増巾回路７Ｃを待機状態にするため
のプリチヤージ信号を発生する点で第３図の回
路２C′と主に異なる。

第８図のメモリの動作は、第９図のタイムチ
ヤートからも分かるように、列アドレスによ
る列選択動作および行アドレスＣ１による行
選択動作の内、最初のデータが出力されるま
での動作は第３図のメモリと全く同一である。

本メモリでは、出力増巾回路７Ｃがデータ
を出力した時点で、信号１Ｃが立上げられる。
これに伴ない、回路２C′Bによりバツフア４
C′、選択回路５Ｚ、出力増巾回路がプリチヤー
ジされ待機状態に戻される。このとき信号１１
Ｒは高レベルであるため、回路２CDは信号１
Ｃの立上りには何ら応答しない。したがつて、
バツフア４CA、ビツト線選択回路５Ｃ、検知
回路６Ｃ〜はプリチヤージされることな
く、それまでの状態を保持している。

最初のデータが出力増巾回路７Ｃから出力
された時点で、信号１Ｃが立上げられ、この立
上がりに応答して回路２C′Bは連続モードに関
連する回路４C′，５Ｚ，７Ｃをプリチヤージし
て待機状態にする信号（このための信号線は図
示せず）を発生するとともに、信号１２C′を低
レベルにする。これらの回路が待機状態に戻る
前に、次の列アドレスＣ２の下位２ビツトが
線３を介して入力される。なお、このとき、ア
ドレスＣ２の上位ビツトが線３より入力され
ても、回路４CAはこれに応答しない状態にあ
るので、線３を介してこれらの上位ビツトは入
力しても意味がないことは明らかである。上の
待機状態への復帰が終了した時点で信号１Ｃが
低レベルにされる。これに応答して、回路２
C′Bは上記プリチヤージ信号の送出を止め、信
号１２′を高レベルにする。バツフア４Ｃは、
信号１２C′の立上がり時にアドレスＣ２の下
位ビツトを取り込みこれに対応する内部アドレ
ス信号１４C′，１４′を出力する。この後、ア
ドレスＣ１の場合と同じようにして、検知回
路６Ｃの出力が選択回路５Ｚにより選択さ
れ、出力増巾回路７Ｃからデータが出力され
る。以下同様にしてアドレスＣ３，Ｃ４の
下位２ビツトが順次入力され、順次データ３，
４が出力される。その後、信号１Ｃ，１Ｒとも
高レベルにされ、回路２Ｒは信号１Ｒの立上り
に応答して、行選択に関連する回路５Ｒ、セル
アレー１００等をプリチヤージして待機状態に
戻す。このとき信号１１Ｒは低レベルになり、
回路２CDは信号１１Ｒの低レベルと信号１Ｃ
の高レベルに応答して、列選択に関連する回路
４CA，５Ｃ，６Ｃ〜をプリチヤージする
信号を発生し、さらに信号１２Ｃを低レベルに
する。

このようにして、ダイナミツク型の回路を用
いて連続モードでデータ〜を読出すことが
できる。第３図の、スタチツク型の回路を用い
て連続モードをするメモリとは、連続モードに
関連する回路を、一つのデータが出力されるご
とにプリチヤージして待機状態に戻す点で異な
ると考えてよい。したがつて、連続モードとペ
ージモードの組合せモードで動作するメモリも
第１０図に示すように第６図を基にして容易に
構成される。

第１０図のメモリは、第８図にて用いられた
ダイナミツク型を有する、バツフア４C′、選択
回路５Ｚ、出力増巾回路７Ｃが用いられ、第８
図のパルス発生回路２CDにかえ第６図で用い
られたパルス発生回路２CAと、第１１図にそ
の詳細が示される回路２CEが用いられ、第６
図のパルス発生回路２C′Aにかえ信号１Ｃに応
答して信号１２C′等を発生するパルス発生回路
３C′Dおよび回路２CEの出力に応答して信号
１５Ｃを発生する回路２C′Dが用いられている
点で、第６図のメモリと異なるのみである。

回路２CEは信号１Ｒが低レベルにあるとき
に信号１Ｃに応答して信号１C′を出力する回路
で、信号１C′は第１３図に示すように信号１Ｃ
の最初の立下りに応答してい立下る（期間）
とともに、この最初の立下りを含めて信号１Ｃ
が４回立下がる期間内に一回づつ立下がる（期
間〜）。なお、後述するように信号１C′は
信号１Ｃの総立下がり回数の1/4の回数だけ立
下がればよく、期間Ｖでの立下がりは必ずしも
必要でない。なおここで４又は1/4は、それぞ
れ連続モードで読出すデータ数ｋ又はその逆数
を表わす。

第１１図で２０２，２０３は信号１Ｃを1/4
（すなわち１／ｋ）に分周するための回路であ
り、ここでは良く知られているJK型のフリツ
プフロツプを用いた例を示している。他の型の
たとえばＤ型フリツプフロツプなどを用いて構
成することも勿論可能である。なお、上記JK
フリツプフロツプは、クロツクパルスCpとし
て入力した1Cの立ち下り部で状態が反転する
ものを用いている（Negative Edge Trigger
Type）。２０４は動作の開始時を認識するSR
型フリツプフロツプであり、Ｓ、Ｒの入力信号
の立ち上り部で状態を反転するようになつてい
る。なお、各フリツプフロツプにおいて、メモ
リ動作が途中で中断されるような場合にも次の
サイクルでは正常動作を開始するように、これ
らを初期状態にリセツト（orセツト）する機能
については省いている。以下の実施例において
も同様である。２０５はインバータ、２０６〜
２０９はAND回路、２１０はOR回路である。

フリツプフロツプ２０４の非反転出力２１８
は信号１Ｒと１Ｃが共に高電位になつたとき立
ち上がり（動作の終了時）、動作を開始して
（1Rが低電位）信号１Ｃが最初に立ち上がる時
点で立ち下がる。フリツプフロツプ２０２の反
転出力２１２とフリツプフロツプ２０３の非反
転出力２１３と、信号２１８およびフリツプフ
ロツプ２０４の反転出力２１９とに対してゲー
ト２０８〜２１０で論理操作を行ない信号１
C′を形成する。

この結果、第１２図に示すように、信号１Ｃ
の最初の低レベルの期間および信号１Ｃが３
＋4α回目（α＝０、１、２…）に低レベルに
なるときから信号１Ｃが５＋4α回目に低レベ
ルになり始めるまでの期間〜において信号
１C′は低レベルになる。

この信号１C′は回路２CAに入力される。第
６図では回路２CAに信号１Ｃが入力されてい
たが、第１０図ではこの信号にかえ、信号１
C′が回路２CAに入力される。

回路２C′Dは信号１５Ｃを発生する回路部分
を有しない点で第８図の回路２C′Bと異なるの
みであり、回路２C′Eは、第８図の回路２CA
の内、信号１５Ｃを発生する部分からなり、信
号１５Ｃを回路２CEの出力１C′に応答して発
生するように回路２CEに接続されている。

さて、第１３図はラツチ回路６Ｃ″の構成
例の一つであり、他の６Ｃ″〜６Ｃ″も同様
に構成されることは言うまでもない。また、こ
こに示した回路は、前にも述べたように、第６
図のメモリにも適用できる。第１３図に示すよ
うに、トランジスタQ_L1，Q_L2および容量C_L1，
Q_L2で構成される。ここで、信号１５Ｃが高電
位になるとトランジスタQ₂₈，Q₂₉はオンとな
り、ノード，に６１の出力信号が伝達さ
れ、信号１５Ｃが低電位になるとトランジスタ
Q₂₈，Q₂₉はオフとなり、上記の信号は、ノー
ド，に閉じこめられ、容量C_L1，C_L2にそれ
ぞれ、電荷の形で保持される。すなわち、６
１の出力信号をラツチする。このとき、，
の信号はそれぞれ、他方の反転信号となつてお
り、，の信号に従つて、トランジスタ
Q_L1，Q_L2のいずれかがオンとなり、が高電
位（すなわち、は低電位）のときは、トラン
ジスタQ_L1がオ、Q_L2はオフになり２０１に高
電位が、が低電位（すなわち、は高電位）
のときは、トランジスタQ_L2がオフ、Q_L2はオ
ンになり、２０１に低電位が出力される。

以上説明したように、トランジスタQ_L1，L_L2
は同時にオンすることはなく、無駄な電力消費
はしないようになつている。また、信号１５Ｃ
によつてのみ、ラツチされる信号は変化するよ
うになつており、この回路を待機状態に戻すた
めの信号は特に必要としない。なお、このラツ
チ回路を正常に動作させるため、６Ｃ〜６Ｃ
の回路は、容量C_L1，C_L2への充放電に必要な
駆動能力を有する必要のあることは勿論であ
る。

第１４図を参照して、第１０図のメモリの動
作を説明する。

信号１Ｒが低レベルにあるときに、信号１Ｃ
が初めて低レベルとなると、それと同期して信
号１C′が低レベルとなる。この信号１C′の最初
の立下がりに応答して、第６図の場合と全く同
様に列選択動作が行なわれ、ラツチ回路６Ｃ
″〜6C″に検出されたデータがセツトされ
る。一方、信号１Ｃの立下がりに応答して回路
２C′Dはバツフア４C′、選択回路５Ｚ、出力増
巾回路７Ｃのプリチヤージを中断し、信号１２
C′を高レベルにする。この信号１２C′の立上が
りに応答して、第８図の場合と全く同様にして
アドレスＣ１〜Ｃ４の下位２ビツトに基づ
く連続モード動作が開始され、データが端子
８から読出される。この際MOSトランジスタ
Q₂₇〜Q₂₄をデータ線対Ｉ／Ｏ〜にデータ
が読出された時点でオンとするため、信号１５
Ｃを列選択動作の開始と同期して高レベルにす
る回路２C′Eが設けられている。ここの連続モ
ードと並行してページモードを実行するため
に、信号１Ｃが最初に立上がつたときに信号１
C′が立上げられ、これに応答して回路２CAは
列選択動作に関する回路４CA，５CA，６Ｃ
〜をプリチヤージ待機状態に戻す信号を出力
する。

この待機状態への復帰動作の実行中に、信号
１Ｃが繰り返し変化され、第８図と同じように
してアドレスＣ２〜Ｃ４に基づく連続モー
ド動作が続けられる。ここでは列アドレスＣ
３に基づく連続モード動作を開始する前に上
述の復帰動作が完了したとする。アドレスＣ
３の下位２ビツトを線３を介して入力すると
きに、次の４つのアドレスの組Ｃ１′ 〜Ｃ
４′ の先頭のアドレスＣ１′ の上位ビツトが
線３の上位側の線を介して入力される。その後
信号１Ｃが立下がつたときに、このアドレス
Ｃ１′ による列選択動作が開始される。このと
き、アドレスＣ３による連続モード動作がこ
れと並行して行なわれる。以下、第６図の場合
と同様にしてページモードと連続モードとが並
行して実行される。第１０図の場合、連続モー
ド動作に関する回路４C′，５Ｚ，７Ｃがダイナ
ミツク型回路であるため、列アドレスＣ１〜
Ｃ４の各々の下位２ビツトに応答して連続モ
ード動作が完了するごとに第８図と同じように
これらの回路を回路２C′Dによりプリチヤージ
して待機状態にする動作が必要となる点で第１
０図のメモリの動作は第６図のと異なる。

したがつて、第１０図のメモリは、このプリ
チヤージ動作に要する時間だけ第６図のメモリ
より動作速度が遅いが、全ての回路がダイナミ
ツク型であるため、第６図のメモリより消費電
力を小にすることができる。このことは第３図
と第６図のそれぞれのメモリの比較についても
言える。

(3) 行連続モード以上の実施例によつて、前にも述べたよう
に、ｊ×ｋのデータを高速で連続的に取り扱う
ようになつたが、このデータ量は１ケの行選択
アドレスで指示した範囲に限られる。次の実施
例は上記の概念、すなわち連続動作時に他の回
路を動作せしめ、単に切れ目なし連続動作させ
る概念をさらに広げ、行選択、列選択の両動作
を行なわせるようにし、メモリの全データを高
速で連続して読み出せるようにしたものを説明
する。第１５図はその実施例であり、第１０図
の実施例と同様、ダイナミツク型回路にて構成
されるメモリの例である。

同図で、第１０図のパルス発生回路２CEに
換え、第１６図に詳細が示される回路２CFが
用いられ、回路２CFによつて形成される信号
１C″，１R′がそれぞれ２CA，２Ｒに第１０図
の信号１C′，１Ｒの替りに入力されている点
で、第１０図のメモリと異なる。

回路２CFは信号１Ｒが低レベルにあるとき
に信号１Ｃに応答して、信号１R′，１C″を出
力する回路で、信号１R′は、第１７図に示す
ように、信号１Ｒの最初の立下がりに応答して
立下がる（期間Ｉ−Ｒ）とともに、この最初の
立下がりを含めて信号１Ｃが４回立下がる期間
内に１回づつ立下がる（期間−Ｒ〜−Ｒ）。

信号１C″も、１R′と同様に1Cの最初の立下
がりに応答して立下がる（期間−Ｃ）ととも
に、この最初の立下がりを含めて信号１Ｃが４
回立下がる期間内に１回づつ立下がる（期間
−Ｃ〜−Ｒ）が、信号１R′とは第１７図に
明らかなように、低レベルにある期間が信号１
R′は１Ｃの２周期分であるのに対し、信号１
C″は信号１Ｃの１周期分である点で異なる。
なお、この時間関係は高速の連続動作（Ｃ１
〜Ｃ４）がｋ＝４個の場合の例であり、ｋの
数に対応して適宜変更されることは言うまでも
ない。

また、信号１R′，１C″は信号１Ｃの総立下
がりの回路の1/4の回数だけ立下げればよく、
期間−Ｒ、Ｃの立下がりは必ずしも必要でな
い。なお、ここで、４又は1/4はそれぞれｋま
たは1/kを表わす。

第１６図では、第１１図に示した2CE回路と
同一部品は同一番号で示しており、AND回路
２２２、OR回路２２４が追加され、また２入
力OR回路２１０が３入力のOR回路２１０′で
置換されている点で異なる。

フリツプフロツプ２０２〜２０４は前に説明
したのと同一の動作を行ない、これらの出力に
対して、ゲート２０８〜２１０′，２２２，２
２４で論理操作を行ない、既に説明した信号１
R′，１C″を形成する。この結果、１R′は第１
７図に示したように、信号１Ｒが低レベルにな
つてから、信号１Ｃが最初に立上がるまでの期
間−Ｒ、および信号１Ｃが（３＋4α）回目
（α＝00、１、２−）低レベルになつてから、
1Cが（５＋4α）回目に低レベルになり始める
までの期間−Ｒ〜−Ｒにおいて、低レベル
になる。また、信号１C″は、信号１Ｃの最初
の低レベルの期間−Ｃおよび１Ｃが４＋4α
回目に低レベルになつてから、１Ｃが５＋4α
回目に低レベルになり始めるまでの期間−Ｃ
〜−Ｃにおいて、低レベルとなる。

以上によつて形成された信号１R′は回路２
Ｒに、信号１C″は回路２CAに入力される。す
なわち第１０図では、信号１Ｒが回路２Ｒに、
信号１C′が回路２CAに入力されたのに対し、
第１５図では信号１R′が回路２Ｒに、信号１
C″が回路２CAに入力される。

第１８図は、本メモリの詳細動作波形を示し
ているが、第１０図のメモリでは、連続モード
とページモードが並行して行なわれたのに対
し、本メモリは、連続モードと通常の行および
列の選択動作が並行して、連続的に行なわれる
点が第１０図のメモリと異なる。トランジスタ
Q₂₇〜Q₃₄の回路までは、通常の行、列選択の
メモリ動作が、それ以降は連続モードがそれぞ
れ並行して連続的に行なわれる。

信号１Ｒが低レベルになると１R′が低レベ
ルになり、これに応答して、第１図と同様にし
てアドレス入力Ｒに基づく行選択動作が行なわ
れる。次いで１Ｃが低レベルになると１C″が
低レベルとなり、第１０図と同様にアドレス
Ｃ１の上位ビツトに基づく列選択動作が行な
われ、ラツチ回路路６Ｃ″〜６Ｃ″に検出さ
れたデータがセツトされる。その後、１Ｃが最
初に立ち上がる時点で、１R′，１C″は立ち上
がり、これに応答して回路２Ｒ，２CAにより
次の行、列選択動作に備えるべく、これらの動
作に係わる回路を第１０図と同様にして、待機
状態への復帰動作を実行する。一方、信号１Ｃ
に応答して、Ｃ１〜Ｃ４の下位２ビツトに
基づく連続モード動作が、第１０図と同様にし
て行なわれ、データ〜が端子８から連続し
て読み出される。

ここで、第１０図と同様Ｃ３に基づく連続
モード動作開始前に、前に述べた行、列選択動
作に係わる回路の復帰動作が完了したとする。
アドレスＣ３が入力されるときに、１R′が
ICに応答して、立ち下がり、Ｃ３と同時に
線３を介して入力される次の４つのアドレスの
組の行選択アドレスR′に基づく、行選択動作
が開始される。このとき、Ｃ３による連続モ
ード動作は並行して行なわれる。次いでアドレ
スＣ４が入力されるときに、１C″が１Ｃに
応答して、立ち下がり上と同様にして、列選択
アドレスC′に基づく列選択動作が開始される。
このとき、Ｃ４による連続モード動作は並行
して行なわれる。このようにして、R′，C′に基
づく行、列の選択動作を完了すると、前と同様
にして、６Ｃ″〜６Ｃ″に検出されたデータ
がセツトされる。

以下、同様にして、行、列の選択動作と連続
モード動作とが並行にして行なわれる。

さて、本実施例では、行アドレスをＣ３な
どの位位相で入力するとＣ３で入力すべき連
続動作に必要なアドレスの入力が不可能になる
が、これについては、行アドレスの数が列アド
レスの数より少ないメモリを構成すれば問題な
い。また、両者の数をそろえる必要のある場合
は、Ｃ２の入力時に、Ｃ３の分を入力線３
の上位ビツトを用いて一度に入力するようにす
ればよい。すなわち、これまでに述べた実施例
では、連続動作のアドレスを順次入力する方式
であつたが、これをまとめて一度に入力する方
式である。

さらにデータのアドレスの方法に関して、以
上に述べた実施例では、連続して取り出すデー
タは行アドレスが共通で、列アドレスのみが異
なる方法を主体に説明して来たが、これは本発
明の本質的なものでなく、たとえば、列アドレ
スは共通で行アドレスのみが異なり、したがつ
てＣ１〜Ｃ４のアドレスは行アドレスとし
て入力する方法や、行、列相互のアドレスが混
在する方法など、いずれの実施例においても変
更可能なことは言うまでもない。

ここで述べた実施例により、データ数の制限
なく（但しメモリの全容量の範囲内で）連続動
作が可能となる。これによつて、メモリをあた
かも高速のシフトレジスタのように使用するこ
とも可能になる訳である。またここではダイナ
ミツク型の方法について述べたが同様の考えに
より、第６図で説明したようにスタテイツク型
においてもページモードのみでなく、ごく通常
のメモリ動作と連続動作を組合せ可能なことは
言うまでもない。

(4) 変形例以上の実施例での連続モードでは４つのデー
タを読出す順序はアドレスＣ１〜Ｃ４の下
位２ビツトによりランダムに指定できるが、こ
の順序を予じめ固定しておく構成も可能であ
る。

このためには、たとえば、第８図選択回路５
Ｚにかえ、入力信号１２C′が高レベルになるご
とに出力線Ｚからの順に出力線を選択する
ように構成されたデコーダ５ZAを用いればよ
い。選択回路５ZAとしては、たとえば、信号
１２C′が入力されるごとに選択を指示するため
のパルスが順次転送される４段のシフトレジス
タであつて、各段が直接線Ｚ１〜４に接続され
たもの、もしくは信号１２C′を分周して、線Ｚ
〜Ｚを順次選択する信号を出力するフリツ
プフロツプ回路などがある。第１９図に示すよ
うに連続モードで４つのデータを固定の順序で
読出す他の例として、デコーダ５Ｚと選択回路
２０１にかえ検知回路６Ｃ〜６Ｃの出力が
並列にセツトされ、信号１２C′によつてシフト
動作をする４段のシフトレジスタSRを用い、
その出力を出力増巾回路７Ｃに接続してもよ
い。これによつても信号１２C′が発生するたび
に、出力増巾回路７Ｃにデータが一定の順序で
転送され、出力端子８から連続してデータを取
り出せる。

以上の例では、連続モードで取り扱う４つの
データの順番は固定であるため、第８図等で、
この順番の指定に要した列アドレスの下位２ビ
ツトが不要となり、メモリの入出力端子（パツ
ケージのピン数）低減に寄与される。なお、連
続モードで読出すべき４つのデータの最初のデ
ータを指定するために、最初のデータの列アド
レスの下位２ビツトのみ入力し、その後は、こ
の最初のデータにつづく三つのデータを固定の
順序で読出すようにデコーダ５Ｚと選択回路２
０１を構成することもできる。たとえば、第１
９図のシフトレジスタSRを周期的に周回する
構成にして、上記先頭データの指定の箇所から
出力するようにしておけばよい。

これらの変形例では予じめ出力されるデータ
順が固定されているため、前述の第８図の実施
例よりさらに高速動作が可能になる。

さて、以上の各実施例では読み出しと書き込
みの各動作は個別々に行なわれたが簡単な改良
により読み出しと書き込みの種々の組合せから
なる動作が可能となる。たとえば、同時に両動
作を行なわせしめたり、あるいは連続動作中の
一部のアドレスにのみ書き込みを行なつたりす
ることが可能となる。以下、これらを実施例に
基づいて説明しよう。

第２０図において、信号１Ｗは読み出し／書
き込みの制御をする外部からの制御クロツクで
あり、ここでは高電位状態で読み出し、低電位
状態で書き込みを行なうようになつている。２
Ｗは、パルス発生回路２Ｒや２Ｃ（ともに例え
ば第１図の参照）と同様に、メモリ内部の動作
に必要な複数のタイミングパルスを発生する回
路であり、主として読み出し／書き込みの動作
制御に必要な部分に供給される。ここでは次に
述べるバツフアＧ〜Ｇに供給する信号１２
Ｗを代表例として示している。バツフアＧ〜
Ｇは信号１２Ｗと前に述べたデコーダ５Ｚ
（第８図）の出力Ｚ〜Ｚとの論理積をとり、
選択回路２０３の選択用MOSトランジスタQ₂₃
〜Q₂₆を制御するAND回路でこの回路の制御に
より入力端子９からバツフア１０Ｃを経て来る
入力データが共通入出力データ線対Ｉ／Ｏ〜
の一つに供給される。なお、同図では簡略化
のため共通入力データ線対Ｉ／Ｏ〜、書込
みデータ線２０４などの信号は１本の線とし
て、表示し、これに伴ない各データ線対Ｉ／Ｏ
〜に対する選択MOSトランジスタもQ₂₃〜
Q₂₆に示されるごと１ケのみ表示してある。

第２１図の動作波形を参照するに、図のＣ
１〜Ｃ４で示した信号１Ｃの低レベルの期
間に第８図と同じようにそれぞれ列アドレス
Ｃ１〜Ｃ４が入力される。信号１Ｗが低電
位のときは、回路２Ｗは信号１Ｃの立下がりに
同期して信号１Ｃの反転信号１２Ｗを発生す
る。さて信号１２Ｗと信号Ｚ〜ＺはAND
回路Ｇ〜Ｇによつて論理積が取られ、信号
１２Ｗが発生するとその時点でバツフア４Ｃ
（第８図）に入力されている列アドレスの下位
２ビツト対応して線Ｚ′〜Ｚ′のうちの１本
が選ばれ、バツフア１０Ｃの内容が選択回路２
０３を介して共通入出力データ線対Ｉ／Ｏ〜
の一つに転送され、データ線対の電圧が書込
みデータに依存して変化される。その後このデ
ータ線対の電圧に基づき従来と同様にメモリセ
ルにデータ書込みが行なわれる。

信号１Ｗが高レベルのときは信号１２Ｗが低
レベルとなり、書込みは行なわれない。したが
つて信号１Ｗのレベルを変化するのみで書込み
又は読出しのいずれも連続モードで実行でき
る。

たとえば、信号１Ｗが第２１図の実線で示さ
れるごとく、列アドレスＣ１〜Ｃ４の入力
の間低レベルに保持されているときには、アド
レスＣ１〜Ｃ４に基づき書込みが行なわ
れ、信号１Ｗが第２１図の鎖線にて示されるよ
うに、アドレスＣ１，Ｃ３の入力時にのみ
低レベルにされると、アドレスＣ１，Ｃ３
に基づく書込みとアドレスＣ２，Ｃ４に基
づく読出しとが混在して連続モードで行なわれ
る。

さらには、信号１Ｗが信号１Ｃよりある一定
時間遅れて入力される場合は、あるメモリセル
のデータを読み出した後、同一のメモリセルに
書き込み動作を行なういわゆるリードモデイフ
アイライト動作も可能となる。なお、この動作
が可能なときには各メモリセルに対する読み出
し／書き込み動作が同時に行なえることを意味
することは容易に理解できる。

なお、第２０図で、書き込み動作をする場合
にデータ線対Ｉ／Ｏ〜と検知回路６Ｃの間
を電気的に切り離す必要がメモリの回路構成に
依存して生じることがあるが、この場合は、回
路６Ｃにその機能を持たせるか、若しくは第１
８図の破線で示すようなスイツチ用の
MOSTQ₂₂を設けても良い。

さらに、上記リードモデイフアイライト動作
においては、４つのメモリセルへの書き込みを
同時にまとめて行なう方法もある。第２２図は
その実施例であり、各データ線対Ｉ／Ｏ〜
に対応して設けられたラツチ回路（もしくはフ
リツプフロツプ）１０C′〜１０C′に選択回
路２０３により順次書込みデータを書込み、ラ
ツチ回路１０C′〜１０C′への書込み終了後
に信号１２W′の制御によつてこれらの書込み
データを共通入出力データ線Ｉ／Ｏ〜に並
列に転送し書き込みを行なう。ここで信号１２
W′は回路２Ｗにより発生される。

第２０図では、アドレスＣ１の読み出しと
書き込みを行なう場合、共通入出力データ線対
Ｉ／Ｏ〜の読み出し動作を済ませた後、書
き込み動作を行なう必要があるため、メモリ設
計によつては多少速度が遅くなることが懸念さ
れるが本実施例では、すでに読み出しを終了し
た共通入出力データ線に対して書き込みを行な
うので問題ない。

さらに、上記実施例ではビツト線が互いに折
り重なつた。いわゆるfolded bit線形式につい
て説明したが、ビツト線が検知増幅回路６Ｒを
はさんで左右に拡いて配置される、いわゆる
Open bit線形式のメモリについても適用可能
である。また、ここでは、連続動作として取り
扱うデータは行アドレス固定で、列アドレスの
みが異なるものに関して説明したが、列アドレ
スが固定で行アドレスが異なるもの、あるいは
両アドレスが組み合わされたものなどにも適用
可能である。また、第１７図において、信号１
Ｃ，１Ｒを用いて連続モードとページモードを
実行するメモリを開示したが、１Ｃの供給法に
一定の規則、を設ければ、信号１Ｒは用いなく
てもよい。たとえば１回だけ信号１Ｃを入力し
た場合は、行アドレス選択に関する動作のみを
行なわせた後ダイナミツク型メモリに特有のリ
フレツシユ動作をし、信号１Ｃを２回連続して
入力すると通常の読み出し／書き込み動作を行
なうなどの規則を設ければ、信号１Ｒが不良と
なり、メモリのチツプを収容するパツケージの
ピン数低減に有効である。

また、ここでは入出力端子８，９が個別に設
けられる場合について述べたが、１個の端子入
出力用に共通に用いるメモリにおいても本発明
は適用可能であり、また逆に端子８，９がそれ
ぞれ複数個用意されているメモリにおいても同
様に本発明の適用が可能なことは言うまでもな
い。

(5) セルアレー配置これまでに述べた実施例ではメモリセルアレ
ーが１ケに集約されている。具体的なメモリに
おいては、ワード線の遅延時間を極力小さくす
るためにワード線を幾つかに分割したり、ある
いはビツト線の寄生容量を小さくし、メモリセ
ルかの読出し信号を大きくするためにビツト線
を分割する必要が生じる。したがつて、以下で
はメモリセルアレーが幾つかのアレーに分割さ
れたメモリの実施例を説明する。以下の実施例
は第３図、第６図、第８図、第１０図、第１３
図に述べたいずれの実施例にも適用可能なもの
である。したがつて、以下ではアレー配列に関
する部分のみ説明する。また、以下において
Ｌ，Ｒ等の添字のついた参照番号は、以上の実
施例において添字のついていないものと同じも
のをさす。

第２３図ではビツト線のみが２分割された２
ケのアレー１００Ｌ，１００Ｒからなり、アレ
ー１００Ｌ，１００Ｒはそれぞれ１００Ｌ〜
１００Ｌ又は１００Ｒ〜１００Ｒの４ブ
ロツクに分けられている。

８本の入出力データ線対Ｉ／ＯＬ〜Ｉ／Ｏ
Ｌ、Ｉ／ＯＲ〜Ｉ／ＯＲがそれぞれが一
つのブロツクに対応して設けられている。この
各入出力データ線対に検知回路６ＣＬ〜6C
Ｌと6CＲ〜６ＣＲの一つが接続されて
いる。

ワード線選択回路５RL，６RRが各アレーに
対応して設けられ、行アドレスに応答して対応
するアレーの１つのワード線を選択する。こう
して、左右のアレー１００Ｌ，１００Ｒで１本
づつワード線が選択される。ビツト線対選択回
路５CAは二つのアレー間に設けられ、列アド
レスの下位２ビツト以外の上位ビツトに応答し
てゲート回路１０１Ｌを制御して、アレー１０
０Ｌの各ブロツクから一本のビツト線対を選択
するとともに、同様に、アレー１００Ｒの各ブ
ロツクからもアレー１００Ｌ中の選択された４
つのビツト線対の各々に対応する４つのビツト
線対の１つをアレー１００Ｒ内の各ブロツクか
ら選択する。こうして選択されたワード線を有
するアレーからの４つの出力を含む８つの出力
が検知回路６Ｃ〜６ＣＲ，6CＬ〜６Ｃ
Ｌで増巾される。検知回路６ＣＬ等からの
８つの出力の内、アレー１００Ｌ又は１００Ｒ
のいずれかに対応する４つの出力を選択回路３
００が行アドレスの最下位の１ビツトに基づき
選択し、連続モード用の選択回路２０１に入力
する。第６図のごとく、ページモードと連続モ
ードの両方で動作するようにするには、二つの
選択回路３００と２０１の間にラツチ６Ｃ″
〜６Ｃ″とMOSトランジスタQ₂₇〜Q₃₄を設け
ればよい。

本実施例によつて、データ線が２分割された
場合の連続モード動作が可能となる。

第２３図では第３図と同じ２つのアレーに対
して４つの入出力データ線対Ｉ／Ｏ〜と検
知回路６Ｃ〜６Ｃが設けられている。

各ブロツクに、そのブロツク内のすべてのビ
ツト線対に共通に中間のデータ線対ＡＬ（Ｒ）
〜ＡＬ（Ｒ）が設けられ、各中間のデータ線
対を対応する入出力データ線対Ｉ／Ｏ〜に
接続するためにMOSトランジスタQ₃₅〜Q₄₂か
らなるスイツチ回路３０１ＲとMOSトランジ
スタQ₄₃〜Q₅₀からなるスイツチ回路３０１Ｌ
とが設けられている。

第２３図と同じくアレー１００Ｌ，１００Ｒ
間に設けられたビツト線選択回路５CA（図示せ
ず）によつて、左アレー１００Ｌ又は右アレー
１００Ｒからそれぞれ中間データ線対ＡＬ〜
ＡＬ又はＡＲ〜ＡＲに４つのデータが読
出される。アレー１００Ｌ，１００Ｒのワード
線の行アドレスがそれぞれ偶数、奇数とする
と、線３０２Ｒと３０２Ｌには行アドレスの最
下位ビツトとその反転ビツトが与えられ、選択
回路３０１Ｌ，３０１Ｒのいずれか一方がオン
となる。こうして、２つのアレーのいずれか一
方からの４つの出力が４対のデータ線対Ｉ／Ｏ
〜に入力され、４つの検知回路６Ｃ〜
により検知される。

本実施例によれば、入出力データ線対、検知
回路は連続モード動作に必要なｋ個すなわちこ
の場合は４ケ所でよく、チツプ面積の増大を生
じることもない。また、各ビツト線対と中間デ
ータ線対ＡＬ（Ｒ）〜ＡＬ（Ｒ）間の接続は
従来と同一の簡単な関係となり、パターン設計
も容易になる。

第２５図はワード線、データ線共に２分割、
すなわちアレーが４分割されたメモリを示し、
第２４図のアレー１００Ｌと１００Ｒのワード
線がそれぞれブロツク１００Ｌと１００Ｌ
の間および１００Ｒと１００Ｒの間にて分
割された場合に相当する。

分割されたワード線の間にワード線選択回路
５RL，５RRが設けられ、ワード線の分割に伴
ない、ゲート回路１０１Ｌ，１０１Ｒとスイツ
チ回路３０１Ｌ，３０１Ｒはそれぞれ上下に２
分割されている。ここで図示していないビツト
線対選択回路についても同様である。

なお、ここでは図面を簡単にするため、中間
データ線対ＡＬ（Ｒ）〜ＡＬ（Ｒ）入出力デ
ータ線対Ｉ／Ｏ〜その他２本で１組となる
信号も１本の線で代表して示している。

第２６図はワード線２分割、データ線４分
割、すなわち全体が８分割された場合の実施例
である。

第２６図では、第２５図に示した、ワード線
とデータ線がともに２分割されたときのセルア
レー１００とこれと同じ構成のセルアレー１０
０が設けられ、セルアレー１００，１００に共
通の入出力データ線対Ｉ／Ｏ〜は、両セル
アレー間にワード線と平行な方向に設けられた
第１の部分と、セルアレー１００内のブロツク
１００Ｒと１００Ｒの間およびセルアレー
１００内のブロツク１００Ｌと１００Ｌの
間にて、データ線と平行な方向に設けられた第
２の部分と、この第２の部分と選択回路３０１
Ｌ又は３０１Ｒとを接続するための第３の部分
とからなる。

セルアレー１００，１００内のそれぞれにあ
る選択回路３０１Ｌ，３０１Ｒには、それぞれ
線３０２Ｌ，３０２Ｒより行アドレスの内の２
ビツトが与えられる。たとえば、セルアレー１
００の左側ワード線群、右側ワード線群、セル
アレー１００内の右側ワード線群、右側ワード
線群の行アドレスの最下位２ビツトがそれぞれ
０、10、01、11と仮定する。セルアレー１００
内の線３０２Ｌ，３０２Ｒ、セルアレー１００
内の線３０２Ｌ，３０２Ｒには、外部から与え
られたアドレスがそれぞれ00、10、01、11のと
きに高レベルの信号が与えられる。

なお、実施例にかえ、入出力データ線対Ｉ／
Ｏ〜の第２の部分を右方にさらに延在さ
せ、そこに検知回路６Ｃ〜を設けることも
可能である。このときは入出力データ線対Ｉ／
Ｏ〜の内の上述の第１の部分は不要であ
る。また、セルアレー１００，１００内に設け
られた第２５図のようにワード線方向に延在し
た部分とし、セルアレー１００と１００の上方
にデータ線方向に延在した部分にて入出力デー
タ線対Ｉ／Ｏ〜を構成することもできる。
このときは、前述の第１、第２の部分は不要に
なることはいうまでもない。

第２７図は、セルアレー１００と１００の
各々内の選択回路３０１Ｌ，３０１Ｒのワード
線方向の位置をブロツク１００Ｌと１００
Ｌの間にし、かつそれらのデータ線方向の位置
を選択回路５RL，５RRの間にした点で第２６
図と異なる実施例を示す。この位置はレイアウ
ト設計上面積に比較的余裕のある箇所であり、
選択回路３０１Ｌ，３０１Ｒのレイアウト設計
が容易になる。

以上、各種メモリセルアレー構成における本発
明の適用例について述べて来た。ここで導入した
ビツト線対と共通入出力データ線対の間に中間入
出力データ線対を設け、これをスイツチで選択す
る方式は入出力データ線対の寄生容量低減に寄与
し、連続モード動作するメモリのみでなく従来の
メモリにおいても適用可能である。

第２８図はその実施例を示すもので、全ビツト
線対がＢ１〜Ｂｉ、Ｂ１〜Ｂｉ、Ｂ１
〜Ｂｉ、Ｂ１〜Ｂｉからそれぞれ構成され
る４つのブロツクに分けられ、それぞれのブロツ
クに対応して中間の入出力データ線対Ａ〜Ａ
が設けられ、中間の入出力データ線対Ａ〜Ａ
を共通の入出力データ線対Ｉ／Ｏに接続するため
のトランジスタQ₅₁〜Q₅₈からなる選択回路３０
１が設けられ、第３図と同じく列アドレスの下位
２ビツトを除く上位ビツトに応答するビツト線選
択回路５CAが設けられている点が第１図と主に
異なる。ビツト線選択回路５CAがゲート回路１
０１を制御して各ブロツクから一つのビツト線対
を選択し、選択されたビツト線対を対応する一つ
の中間入出力データ線対に接続する。選択回路３
０１内の４対のトランジスタの内、一対のみが、
列アドレスの下位２ビツトに応答する回路（図示
せず）によりオンとされる。こうして所望の１つ
のビツト線対のみが共通データ線対Ｉ／Ｏに接続
される。

さて、共通入出力データ線対Ｉ／Ｏの寄生容量
のうちで最も支配的なのは、ゲート回路１０１の
構成要素であるMOSトランジスタ（第１図参照）
のソース若しくはドレインの拡散層とシリコン基
板間に生じる空乏層容量である。

本実施例では、ゲート回路１０１内のすべての
MOSトランジスタの1/4のみが同時にデータ線対
３０１に接続される。したがつてゲート回路１０
１内のMOSトランジスタによる寄生容量は本実
施例では従来の1/4となるために、寄生容量の大
幅な軽減がなされ、入出力データ線対Ｉ／Ｏ線に
係わる動作の高速化が可能となる。以上の説明か
ら明らかなごとく、第２４図〜第２７図のレイア
ウトは第２８図のごとく対の共通入出力データ線
を有するメモリにも適用できる。なお第２８図で
は選択すべきビツト線対以外にも三つのビツト線
対が選択され、これらを対応する三つの中間デー
タ線対に接続される。

これら三つの中間データ線対の各々は、各ビツ
ト線対ごとに設けられた検知増巾器（図示せず）
のみにより駆動されるため、これらの検知増巾器
の動作は遅くなるおそれがある。これをさけるた
めには、ビツト線対選択回路５CAを、列アドレ
スの全ビツトに応答してビツト線対Ｂ１〜Ｂ
ｉの内の一本のみを選択するようにゲート回路を
制御する回路（すなわち、第１図の回路５Ｃと同
じ回路）にすればよい。

【図面の簡単な説明】

第１図は従来のMOSトランジスタを用いたダ
イナミツクメモリの概略回路図、第２図は第１図
のメモリの動作を示すタイムチヤート、第３図は
本発明による、スタチツク型回路を一部に用いた
実施例、第４図Ａは第３図の回路に用いられるバ
ツフアの回路構成図、第４図Ｂは第３図の回路に
用いる選択回路の構成図、第４図Ｃは第３図の回
路に用いる出力増巾回路の構成図、第５図は第３
図の回路の動作を示すタイムチヤート、第第６図
は連続モードとページモードとの組合せで動作す
る本発明の実施例、第７図は第６図のメモリの動
作を示すタイムチヤート、第８図は連続モードで
動作する、ダイナミツク型回路のみからなるメモ
リの構成図、第９図は第８図のメモリの動作を示
すタイムチヤート、第１０図は連続モードとペー
ジモードの組合せで動作する本発明の実施例、第
１１図は第１０図のメモリで用いるパルス発生回
路の構成図、第１２図は第１１図の回路の動作を
示すタイムチヤート、第１３図は第１０図のメモ
リに用いるラツチ回路の構成図、第１４図は第１
０図のメモリの動作を示すタイムチヤート、第１
５図は連続モードとページモードと行選択動作を
連続して行う本発明の実施例、第１６図は、第１
５図のメモリで用いるパルス発生回路の構成図、
第１７図は第１６図の回路の動作のタイムチヤー
ト、第１８図は第１５図のメモリの動作のタイム
チヤート、第１９図は連続モード動作のための選
択回路の変形例、第２０図はデータ書込み回路の
変形例、第２１図は第２０図の回路のタイムチヤ
ート、第２２図はデータ書込み回路の他の変形
例、第２３図は本発明によるメモリのレイアウト
を示し、第２４図は本発明によるメモリの他のレ
イアウトを示し、第２５図は本発明によるメモリ
のさらに他のレイアウトを示し、第２６図は本発
明によるメモリのさらに他のレイアウトを示し、
第２７図は本発明によるメモリのさらに他のレイ
アウトを示し、第２８図は本発明によるメモリの
さらに他のレイアウトを示す。

Claims

【特許請求の範囲】１少なくとも４つのブロツクに分割されたメモ
リセルアレーを有するモノリシツク記憶装置にお
いて、読み出されたデータを検出する手段と、共通データ線と、読み出されたデータを保持する手段と、出力増幅回路とを有し、上記保持されたデータが上記出力増幅回路から
出力されているときは、上記共通データ線には別
のデータが読みだされていることを特徴とするモ
ノリシツク記憶装置。２特許請求の範囲第１項記載のモノリシツク記
憶装置において、上記メモリセルアレーは、複数のワード線と、
該ワード線と交叉するように配置された複数のビ
ツト線対と、上記複数のワード線のうちの一本の
ワード線と上記複数のビツト線対のうちの一対の
ビツト線対とが交叉する二つの部分のうち一方に
設けられた信号を蓄積する容量と信号を読み出す
トランジスタとを有するメモリセルとを有し、上記ビツト線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅されることを特徴とするモノリシツク
記憶装置。３特許請求の範囲第１項又は第２項記載のモノ
リシツク記憶装置において、上記共通データ線は、上記ブロツクのうちの、第１のブロツクに属す
る複数のビツト線対に対して設けられた第１の共
通データ線と、上記ブロツクのうちの、第２のブロツクに属す
る複数のビツト線対に対して設けられた第２の共
通データ線と、上記ブロツクのうちの、第３のブロツクに属す
る複数のビツト線対に対して設けられた第３の共
通データ線と、上記ブロツクのうちの、第４のブロツクに属す
る複数のビツト線対に対して設けられた第４の共通データ線とを有し、上記ビツト線対と上記第１ないし第４の共通デ
ータ線とを接続するように設けられた第１のスイ
ツチ手段と、上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、上記ビツト線対と上記共通データ線との接続を
制御する第２のデコード手段とを有し、かつ、上記第１のスイツチはアドレス信号によつて制
御されることを特徴とするモノリシツク記憶装
置。４特許請求の範囲第３項記載のモノリシツク記
憶装置において、上記メモリセルアレーは更に少なくとも４つの
ブロツクを有し、上記第１の共通データ線は、上記第１のブロツ
クに隣接して設けられた第５のブロツクに属する
複数のビツト線対に対しても設けられ、上記第２の共通データ線は、上記第２のブロツ
クに隣接して設けられた第６のブロツクに属する
複数のビツト線対に対しても設けられ、上記第３の共通データ線は、上記第３のブロツ
クに隣接して設けられた第７のブロツクに属する
複数のビツト線対に対しても設けられ、上記第４の共通データ線は、上記第４のブロツ
クに隣接して設けられた第８のブロツクに属する
複数のビツト線対に対しても設けられることを特
徴とするモノリシツク記憶装置。５特許請求の範囲第１項乃至第４項の何れかに
記載のモノリシツク記憶装置において、上記読み出されたデータを保持する手段はラツ
チ回路を含むことを特徴とするモノリシツク記憶
装置。６特許請求の範囲第４項記載のモノリシツク記
憶装置において、上記各共通データ線は、上記対応する２つのブ
ロツクの間に配置されることを特徴とするモノリ
シツク記憶装置。７特許請求の範囲第１項乃至第６項の何れかに
記載のモノリシツク記憶装置において、上記読み出されたデータを検出する手段は、上
記共通データ線の信号を増幅する差動増幅器であ
り、上記読み出されたデータを検出する手段と、上
記読み出されたデータを保持する手段との間には
切り離し手段が設けられ、かつ、上記共通データ線は対線からなることを特徴と
するモノリシツク記憶装置。８特許請求の範囲第１項乃至第７項のいずれか
に記載のモノリシツク記憶装置において、上記読み出されたデータを検出する手段と、上
記読み出されたデータを保持する手段とは、それ
ぞれ、上記各共通データ線毎に設けられているこ
とを特徴とするモノリシツク記憶装置。９特許請求の範囲第１項乃至第８項のいずれか
に記載のモノリシツク記憶装置において、上記出力増幅回路はスタチツク型であり、か
つ、上記読み出されたデータを保持する手段は上記
出力増幅回路が出力可能な程度にデータを保持す
ることを特徴とするモノリシツク記憶装置。１０特許請求の範囲第１項乃至第９項のいずれ
かに記載のモノリシツク記憶装置において、上記少なくとも４つのブロツクの読みだし動作
はほぼ同時に行われ、それぞれのブロツクから読
み出されたデータを選択回路によつて選択して出
力し、かつ、該選択回路にはアドレス信号が入力され、該ア
ドレス信号によつて、出力の順番を指定できるこ
とを特徴とするモノリシツク記憶装置。１１少なくとも４つのブロツクに分割されたメ
モリセルアレーを有するモノリシツク記憶装置に
おいて、書込みデータバツフアと、読み出されたデータを検出する手段と、共通データ線と、読み出されたデータを保持する手段と、上記書込みデータバツフアと上記共通データ線
とを接続するための書込選択回路と、出力増幅回路とを有し、かつ、上記メモリセルアレーは、複数のワード線と、該ワード線と交叉するよう
に配置された複数のビツト線対と、上記複数のワ
ード線のうちの一本のワード線と上記複数のビツ
ト線対のうちの一対のビツト線対とが交叉する二
つの部分のうち、一方に設けられた信号を蓄積す
る容量と、信号を読み出すトランジスタとを有す
るメモリセルとを有し、かつ、上記読み出されたデータを検出する手段は、上
記共通データ線の信号を増幅する差動増幅器であ
り、上記読み出されたデータを検出する手段と、上
記読み出されたデータを保持する手段との間には
切り離し手段が設けられることを特徴とするモノ
リシツク記憶装置。１２特許請求の範囲第１１項記載のモノリシツ
ク記憶装置において、上記共通データ線は、上記ブロツクのうちの、第１のブロツクに属す
る複数のビツト線対に対して設けられた第１の共
通データ線と、上記ブロツクのうちの、第２のブロツクに属す
る複数のビツト線対に対して設けられた第２の共
通データ線と、上記ブロツクのうちの、第３のブロツクに属す
る複数のビツト線対に対して設けられた第３の共
通データ線と、上記ブロツクのうちの、第４のブロツクに属す
る複数のビツト線対に対して設けられた第４の共
通データ線とを有し、上記読み出されたデータを検出する手段は上記
信号を増幅する差動増幅器であり、上記ビツト線対と共通データ線とを接続するよ
うに設けられた第１のスイツチ手段と、上記複数のワード線のうち少なくとも１つを選
択するための第１のデコード手段と、上記ビツト線対と上記共通データ線との接続を
制御する第２のデコード手段とを有し、上記ビツト線対はそれぞれ異なる信号を有する
ように設けられ、かつ、該信号は対応する差動増
幅器で増幅されることを特徴とするモノリシツク
記憶装置。１３特許請求の範囲第１２項記載のモノリシツ
ク記憶装置において、上記メモリセルアレーは更に少なくとも４つの
ブロツクを有し、上記第１の共通データ線は、上記第１のブロツ
クに隣接して設けられた第５のブロツクに属する
複数のビツト線対に対しても設けられ、上記第２の共通データ線は、上記第２のブロツ
クに隣接して設けられた第６のブロツクに属する
複数のビツト線対に対しても設けられ、上記第３の共通データ線は、上記第３のブロツ
クに隣接して設けられた第７のブロツクに属する
複数のビツト線対に対しても設けられ、上記第４の共通データ線は、上記第４のブロツ
クに隣接して設けられた第８のブロツクに属する
複数のビツト線対に対しても設けられることを特
徴とするモノリシツク記憶装置。１４特許請求の範囲第１２項または第１３項記
載のモノリシツク記憶装置において、上記読み出されたデータを保持する手段はラツ
チ回路を含み、かつ、上記第１のスイツチはアドレス信号によつて制
御されることを特徴とするモノリシツク記憶装
置。１５特許請求の範囲第１３項記載のモノリシツ
ク記憶装置において、上記各共通データ線は、上記対応する２つのブ
ロツクの間に配置されることを特徴とするモノリ
シツク記憶装置。１６特許請求の範囲第１１項乃至第１４項の何
れかに記載のモノリシツク記憶装置において、上記共通データ線は対線からなることを特徴と
するモノリシツク記憶装置。１７特許請求の範囲第１１項乃至第１６項のい
ずれかに記載のモノリシツク記憶装置において、上記読み出されたデータを検出する手段と、上
記読み出されたデータを保持する手段とは、それ
ぞれ、上記各共通データ線毎に設けられているこ
とを特徴とするモノリシツク記憶装置。１８特許請求の範囲第１１項乃至第１７項のい
ずれかに記載のモノリシツク記憶装置において、上記出力増幅回路はスタチツク型であり、か
つ、上記読み出されたデータを保持する手段は上記
出力増幅回路が出力可能な程度に、データを保持
することを特徴とするモノリシツク記憶装置。１９特許請求の範囲第１１項乃至第１８項のい
ずれかに記載のモノリシツク記憶装置において、上記少なくとも４つのブロツクの読みだし動作
は、ほぼ同時に行われることを特徴とするモノリ
シツク記憶装置。２０特許請求の範囲第１１項乃至第１９項のい
ずれかに記載のモノリシツク記憶装置において、上記書込みデータバツフアは上記出力増幅回路
が上記読み出されたデータを出力しているときに
も書込みデータを受けられることを特徴とするモ
ノリシツク記憶装置。