JPH0652634B2 - 大容量メモリ - Google Patents
大容量メモリInfo
- Publication number
- JPH0652634B2 JPH0652634B2 JP58243823A JP24382383A JPH0652634B2 JP H0652634 B2 JPH0652634 B2 JP H0652634B2 JP 58243823 A JP58243823 A JP 58243823A JP 24382383 A JP24382383 A JP 24382383A JP H0652634 B2 JPH0652634 B2 JP H0652634B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- output
- timing signal
- circuit
- address strobe
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Description
【発明の詳細な説明】 〔技術分野〕 この発明は、半導体記憶装置に関するもので、例えば、
シングル・インライン・パッケージに実装されるチップ
・キャリア（Chip Carrier）形態の半導体記憶装置に有
効な技術に関するものである。
シングル・インライン・パッケージに実装されるチップ
・キャリア（Chip Carrier）形態の半導体記憶装置に有
効な技術に関するものである。
本願発明者等は、この発明に先立ってモジュール型メモ
リを考えた。これは、チップ・キャリア形態の複数の半
導体記憶装置を形成しておいて、シングル・インライン
・パッケージ（基板）に上記複数の半導体記憶装置を搭
載することによって、記憶容量を大きくするとともに、
各種電子装置への実装密度を高くするものである。
リを考えた。これは、チップ・キャリア形態の複数の半
導体記憶装置を形成しておいて、シングル・インライン
・パッケージ（基板）に上記複数の半導体記憶装置を搭
載することによって、記憶容量を大きくするとともに、
各種電子装置への実装密度を高くするものである。
本願発明者は、このように複数個の半導体記憶装置を用
いたモジュール型メモリの開発過程において、極めて簡
単な回路によりその読み出し速度の高速化が図られるこ
とを見い出した。
いたモジュール型メモリの開発過程において、極めて簡
単な回路によりその読み出し速度の高速化が図られるこ
とを見い出した。
この発明の目的は、簡単な回路の追加によって高速化を
図ることのできる半導体記憶装置を提供することにあ
る。
図ることのできる半導体記憶装置を提供することにあ
る。
この発明の前記ならびにその他の目的と新規な特徴は、
この明細書の記述および添付図面から明らかになるであ
ろう。
この明細書の記述および添付図面から明らかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記の通りである。すなわち、出
力回路として外部から供給されたタイミング信号によっ
て出力動作状態からハイインピーダンス状態にされる機
能と、上記出力回路が動作を開始する前の所定のタイミ
ングで外部にタイミング信号を送出する機能とを追加
し、複数の半導体記憶装置間で上記タイミング信号の授
受を行うことによって、複数の半導体記憶装置からの連
続読み出しの高速化を達成するものである。
を簡単に説明すれば、下記の通りである。すなわち、出
力回路として外部から供給されたタイミング信号によっ
て出力動作状態からハイインピーダンス状態にされる機
能と、上記出力回路が動作を開始する前の所定のタイミ
ングで外部にタイミング信号を送出する機能とを追加
し、複数の半導体記憶装置間で上記タイミング信号の授
受を行うことによって、複数の半導体記憶装置からの連
続読み出しの高速化を達成するものである。
第１図には、この発明をダイナミック型ＲＡＭに適用し
た場合の一実施例の回路図が示されている。
た場合の一実施例の回路図が示されている。
同図に示した実施例回路では、ｎチャンネルＭＯＳＦＥ
Ｔを代表とするＩＧＦＥＴ（Insulated Gate Field Eff
ect Transistor）を例にして説明する。
Ｔを代表とするＩＧＦＥＴ（Insulated Gate Field Eff
ect Transistor）を例にして説明する。
１ビットのメモリセルＭＣは、その代表として示されて
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１”，“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
いるように情報記憶キャパシタＣｓとアドレス選択用Ｍ
ＯＳＦＥＴＱｍとからなり、論理“１”，“０”の情報
はキャパシタＣｓに電荷が有るか無いかの形で記憶され
る。
情報の読み出しは、ＭＯＳＦＥＴＱｍをオン状態にして
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
キャパシタＣｓを共通のデータ線ＤＬにつなぎ、データ
線ＤＬの電位がキャパシタＣｓに蓄積された電荷量に応
じてどのような変化が起きるかをセンスすることによっ
て行われる。
特に制限されないが、このような微少な信号を検出する
ためのの基準としてダミーセルＤＣが設けられている。
このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って、ＭＯＳＦＥＴＱｄ′によって接地電位に充電
される。
ためのの基準としてダミーセルＤＣが設けられている。
このダミーセルＤＣは、そのキャパシタＣｄの容量値が
メモリセルＭＣのキャパシタＣｓのほぼ半分であること
を除き、メモリセルＭＣと同じ製造条件、同じ設計定数
で作られている。キャパシタＣｄは、アドレッシングに
先立って、ＭＯＳＦＥＴＱｄ′によって接地電位に充電
される。
上記のように、キャパシタＣｄは、キャパシタＣｓの約
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
半分の容量値に設定されているので、メモリセルＭＣか
らの読み出し信号のほぼ半分に等しい基準電圧を形成す
ることになる。
センスアンプＳＡは、上記アドレッシングにより生じる
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φpaで決まるセンス期間に拡大するセン
スアンプであり、１対の平行に配置された相補データ線
ＤＬ，▲▼にその入出力ノードが結合されている。
このセンスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱ１，Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ，▲▼に現れた微少な信号を差動
的に増幅する。
このような電位変化の差を、タイミング信号（センスア
ンプ制御信号）φpaで決まるセンス期間に拡大するセン
スアンプであり、１対の平行に配置された相補データ線
ＤＬ，▲▼にその入出力ノードが結合されている。
このセンスアンプＳＡは、一対の交差結線されたＭＯＳ
ＦＥＴＱ１，Ｑ２を有し、これらの正帰還作用により、
相補データ線ＤＬ，▲▼に現れた微少な信号を差動
的に増幅する。
相補データ線ＤＬ，▲▼に結合されるメモリセルの
数は、検出精度を上げるため等しくされ、ＤＬ，▲
▼のそれぞれに１個ずつのダミーセルが結合されてい
る。また、各メモリセルＭＣは、１本のワード線ＷＬと
相補対データ線の一方との間に結合される。各ワード線
ＷＬは双方のデータ線対と交差しているので、ワード線
ＷＬに生じる雑音成分が静電結合によりデータ線にのっ
ても、その雑音成分が双方のデータ線対ＤＬ，▲▼
に等しく現れ、差動型のセンスアンプＳＡによって相殺
される。
数は、検出精度を上げるため等しくされ、ＤＬ，▲
▼のそれぞれに１個ずつのダミーセルが結合されてい
る。また、各メモリセルＭＣは、１本のワード線ＷＬと
相補対データ線の一方との間に結合される。各ワード線
ＷＬは双方のデータ線対と交差しているので、ワード線
ＷＬに生じる雑音成分が静電結合によりデータ線にのっ
ても、その雑音成分が双方のデータ線対ＤＬ，▲▼
に等しく現れ、差動型のセンスアンプＳＡによって相殺
される。
上記アドレッシングにおいて、相補データ線対ＤＬ，▲
▼の一方に結合されたメモリセルＭＣが選択された
場合、他方のデータ線には必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ，▲▼の
一方が選択される。
▼の一方に結合されたメモリセルＭＣが選択された
場合、他方のデータ線には必ずダミーセルＤＣが結合さ
れるように一対のダミーワード線ＤＷＬ，▲▼の
一方が選択される。
上記のアドレッシングの際、一旦破壊されたメモリセル
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受け取る
ことによって回復する。
ＭＣの記憶情報は、このセンス動作によって得られたハ
イレベル若しくはロウレベルの電位をそのまま受け取る
ことによって回復する。
しかしながら、前述のようにハイレベルが電源電圧Ｖcc
に対して一定以上落ち込むと、何回かの読み出し、再書
込みを繰り返しているうちに論理“０”として読み取ら
れるところの誤動作が生じる。この誤動作を防ぐために
設けられるのがアクティブリストア回路ＡＲである。こ
のアクティブリストア回路ＡＲは、ロウレベルの信号に
対して何ら影響を与えずハイレベルの信号にのみ選択的
に電源電圧Ｖccの電位にブースト（昇圧）する働きがあ
る。
に対して一定以上落ち込むと、何回かの読み出し、再書
込みを繰り返しているうちに論理“０”として読み取ら
れるところの誤動作が生じる。この誤動作を防ぐために
設けられるのがアクティブリストア回路ＡＲである。こ
のアクティブリストア回路ＡＲは、ロウレベルの信号に
対して何ら影響を与えずハイレベルの信号にのみ選択的
に電源電圧Ｖccの電位にブースト（昇圧）する働きがあ
る。
同図において代表として示されているデータ線対ＤＬ，
▲▼は、カラムスイッチＣＷを構成するＭＯＳＦＥ
ＴＱ３，Ｑ４を介してコモン相補データ線対ＣＤＬ，▲
▼に接続される。他の代表として示されているデ
ータ線対についても同様なＭＯＳＦＥＴＱ５，Ｑ６を介
してコモン相補データ線対ＣＤＬ，▲▼に接続さ
れる。このコモン相補データ線対ＣＤＬ，▲▼に
は、後述するようにメインアンプと出力回路ＯＢとを含
むデータ出力バッファＤＯＢの入力端子とデータ入力バ
ッファＤＩＢの出力端子にそれぞれ接続される。
▲▼は、カラムスイッチＣＷを構成するＭＯＳＦＥ
ＴＱ３，Ｑ４を介してコモン相補データ線対ＣＤＬ，▲
▼に接続される。他の代表として示されているデ
ータ線対についても同様なＭＯＳＦＥＴＱ５，Ｑ６を介
してコモン相補データ線対ＣＤＬ，▲▼に接続さ
れる。このコモン相補データ線対ＣＤＬ，▲▼に
は、後述するようにメインアンプと出力回路ＯＢとを含
むデータ出力バッファＤＯＢの入力端子とデータ入力バ
ッファＤＩＢの出力端子にそれぞれ接続される。
上記データ出力バッファＤＯＢは、タイミング信号φo
p′がハイレベルにされた時に動作状態にされ読み出し
信号を送出し、上記タイミング信号φop′がロウレベル
にされた時出力端子をハイインピーダンス状態にするト
ライステート（３状態出力）バッファ回路により構成さ
れる。また、データ入力バッファＤＩＢは、タイミング
信号φｉがハイレベルにされた時に動作状態になり書込
み信号Ｄinに従った相補書込みデータを上記相補データ
線対ＣＤＬ，▲▼に伝える。
p′がハイレベルにされた時に動作状態にされ読み出し
信号を送出し、上記タイミング信号φop′がロウレベル
にされた時出力端子をハイインピーダンス状態にするト
ライステート（３状態出力）バッファ回路により構成さ
れる。また、データ入力バッファＤＩＢは、タイミング
信号φｉがハイレベルにされた時に動作状態になり書込
み信号Ｄinに従った相補書込みデータを上記相補データ
線対ＣＤＬ，▲▼に伝える。
この実施例においては、後述するようにその読み出し動
作の高速化を図るため、上記出力回路ＯＢは、その動作
状態において、外部端子からタイミング信号φinが供給
されると、強制的に出力端子がハイインピーダンス状態
にされる。
作の高速化を図るため、上記出力回路ＯＢは、その動作
状態において、外部端子からタイミング信号φinが供給
されると、強制的に出力端子がハイインピーダンス状態
にされる。
ロウデコーダ及びカラムデコーダＲＣ−ＤＣＲは、アド
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号▲▼により形成されたタイミング
信号arに同期して外部アドレス信号ＡＸ０〜ＡＸｎを
アドレスバッファＡＤＢに取込み、ロウデコーダＲ−Ｄ
ＣＲに伝えるとともに、ワード線選択タイミング信号φ
ｘにより所定のワード線及びダミーワード線選択動作を
行う。そして、カラムアドレスストローブ信号▲
▼により形成されたタイミング信号acに同期して外部
アドレス信号ＡＹ０〜ＡＹｎをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＲに伝えるととも
に、データ線選択タイミング信号φｙによりデータ線の
選択動作を行う。
レスバッファＡＤＢで形成された内部相補アドレス信号
を受けて、１本のワード線及びダミーワード線並びにカ
ラムスイッチ選択信号を形成してメモリセル及びダミー
セルのアドレッシングを行う。すなわち、ロウアドレス
ストローブ信号▲▼により形成されたタイミング
信号arに同期して外部アドレス信号ＡＸ０〜ＡＸｎを
アドレスバッファＡＤＢに取込み、ロウデコーダＲ−Ｄ
ＣＲに伝えるとともに、ワード線選択タイミング信号φ
ｘにより所定のワード線及びダミーワード線選択動作を
行う。そして、カラムアドレスストローブ信号▲
▼により形成されたタイミング信号acに同期して外部
アドレス信号ＡＹ０〜ＡＹｎをアドレスバッファＡＤＢ
に取込み、カラムデコーダＣ−ＤＣＲに伝えるととも
に、データ線選択タイミング信号φｙによりデータ線の
選択動作を行う。
また、上記例示的に示されている代表的なタイミング信
号は、タイミング発生回路ＴＧにより形成される。この
実施例のタイミング発生回路ＴＧは、外部から供給され
るロウアドレスストローブ信号▲▼，カラムアド
レスストローブ信号▲▼，ライトイネーブル信号
▲▼の他、上記タイミング信号φinを受けて、上記
内部回路の動作に必要な各種タイミング信号を形成す
る。このうち、タイミング発生回路ＴＧは、上記タイミ
ング信号φinが供給された時、データ出力バッファＤＯ
Ｂのタイミング信号φop′を強制的にロウレベルにす
る。また、外部端子から送出するタイミング信号φou
t、このタイミング発生回路ＴＧにより形成され、デー
タ入力バッファＤＯＢの動作タイミングより前の所定の
タイミング、例えば、上記データ線選択タイミング信号
φｙに基づいて形成したタイミング信号φoutを出力回
路ＴＯを通して外部端子から送出する。
号は、タイミング発生回路ＴＧにより形成される。この
実施例のタイミング発生回路ＴＧは、外部から供給され
るロウアドレスストローブ信号▲▼，カラムアド
レスストローブ信号▲▼，ライトイネーブル信号
▲▼の他、上記タイミング信号φinを受けて、上記
内部回路の動作に必要な各種タイミング信号を形成す
る。このうち、タイミング発生回路ＴＧは、上記タイミ
ング信号φinが供給された時、データ出力バッファＤＯ
Ｂのタイミング信号φop′を強制的にロウレベルにす
る。また、外部端子から送出するタイミング信号φou
t、このタイミング発生回路ＴＧにより形成され、デー
タ入力バッファＤＯＢの動作タイミングより前の所定の
タイミング、例えば、上記データ線選択タイミング信号
φｙに基づいて形成したタイミング信号φoutを出力回
路ＴＯを通して外部端子から送出する。
第２図には、上記データ出力バッファＤＯＢにおける出
力回路ＯＢ、タイミング発生回路ＴＧの一部回路及びタ
イミング信号φoutの出力回路の一実施例の回路図が示
されている。
力回路ＯＢ、タイミング発生回路ＴＧの一部回路及びタ
イミング信号φoutの出力回路の一実施例の回路図が示
されている。
特に制限されないが、この実施例では、出力回路ＯＢ
は、駆動段回路ＤＶと出力バッファ回路とにより構成さ
れる。すなわち、駆動段回路ＤＶは、タイミング信号φ
op′が供給される端子と回路の接地電位点との間には図
示しないメインアンプからの相補データ信号out，ｄo
utを交差的に受けるプシュプル形態のＭＯＳＦＥＴＱ１
０，Ｑ１２及びＱ１１，Ｑ１３のゲートに供給される。
すなわち、反転出力信号outは、ＭＯＳＦＥＴＱ１０
とＱ１３のゲートに供給され、非反転出力信号ｄoutは
ＭＯＳＦＥＴＱ１１とＱ１２のゲートに供給される。上
記ＭＯＳＦＥＴＱ１０とＱ１２及びＭＯＳＦＥＴＱ１１
とＱ１３の接続点から得られた信号は、次のプシュプル
形態の出力ＭＯＳＦＥＴＱ１４，Ｑ１５のゲートに供給
される。すなわち、ＭＯＳＦＥＴＱ１０とＱ１２の接続
点の信号は、接地電位側の出力ＭＯＳＦＥＴＱ１５のゲ
ートに供給される。上記ＭＯＳＦＥＴＱ１１とＱ１３の
接続点の信号は、電源電圧Ｖcc側の出力ＭＯＳＦＥＴ１
４のゲートに供給される。そして、上記駆動段回路ＤＶ
に供給するタイミング信号φopは、次のタイミング発生
回路ＴＧによって形成される。
は、駆動段回路ＤＶと出力バッファ回路とにより構成さ
れる。すなわち、駆動段回路ＤＶは、タイミング信号φ
op′が供給される端子と回路の接地電位点との間には図
示しないメインアンプからの相補データ信号out，ｄo
utを交差的に受けるプシュプル形態のＭＯＳＦＥＴＱ１
０，Ｑ１２及びＱ１１，Ｑ１３のゲートに供給される。
すなわち、反転出力信号outは、ＭＯＳＦＥＴＱ１０
とＱ１３のゲートに供給され、非反転出力信号ｄoutは
ＭＯＳＦＥＴＱ１１とＱ１２のゲートに供給される。上
記ＭＯＳＦＥＴＱ１０とＱ１２及びＭＯＳＦＥＴＱ１１
とＱ１３の接続点から得られた信号は、次のプシュプル
形態の出力ＭＯＳＦＥＴＱ１４，Ｑ１５のゲートに供給
される。すなわち、ＭＯＳＦＥＴＱ１０とＱ１２の接続
点の信号は、接地電位側の出力ＭＯＳＦＥＴＱ１５のゲ
ートに供給される。上記ＭＯＳＦＥＴＱ１１とＱ１３の
接続点の信号は、電源電圧Ｖcc側の出力ＭＯＳＦＥＴ１
４のゲートに供給される。そして、上記駆動段回路ＤＶ
に供給するタイミング信号φopは、次のタイミング発生
回路ＴＧによって形成される。
特に制限されないが、タイミング発生回路ＴＧは、カラ
ムアドレスストローブ信号▲▼に基づいて、デー
タ線選択タイミング信号φｙ，メインアンド動作タイミ
ング信号、データ出力バッファＤＯＢの動作タイミング
信号φopを一定の遅延時間をもって時系列的に発生させ
る。そして、上記タイミング信号φopと外部から供給さ
れ、インバータ回路ＩＶによって反転されたタイミング
信号inとは、アンドゲート回路Ｇに供給され、その出
力から上記駆動段回路ＤＶの動作、言い換えるならば、
データ出力バッファＤＯＢの動作タイミング信号φop′
が形成される。
ムアドレスストローブ信号▲▼に基づいて、デー
タ線選択タイミング信号φｙ，メインアンド動作タイミ
ング信号、データ出力バッファＤＯＢの動作タイミング
信号φopを一定の遅延時間をもって時系列的に発生させ
る。そして、上記タイミング信号φopと外部から供給さ
れ、インバータ回路ＩＶによって反転されたタイミング
信号inとは、アンドゲート回路Ｇに供給され、その出
力から上記駆動段回路ＤＶの動作、言い換えるならば、
データ出力バッファＤＯＢの動作タイミング信号φop′
が形成される。
また、特に制限されないが、上記データ線選択タイミン
グ信号φｙを受ける出力回路ＴＯを通して外部に送出す
るタイミング信号φoutが形成される。
グ信号φｙを受ける出力回路ＴＯを通して外部に送出す
るタイミング信号φoutが形成される。
上記出力回路ＯＢの動作を次に説明する。タイミング信
号φop′がハイレベルのとき、上記１組のプッシュプル
回路が動作状態になり、メインアンプからの信号ｄou
t，ｄoutを出力回路ＯＢに供給する。これによって、外
部端子から出力データ信号Ｄoutが送出される。また、
タイミング信号φop′がロウレベルにされると、駆動段
回路ＤＶは、上記信号out，ｄoutの供給にかかわらず
その出力をロウレベルにする。これによって、出力回路
ＯＢの出力ＭＯＳＦＥＴＱ１４，Ｑ１５が共にオフ状態
になるので、その出力をハイインピーダンス状態にする
ものである。
号φop′がハイレベルのとき、上記１組のプッシュプル
回路が動作状態になり、メインアンプからの信号ｄou
t，ｄoutを出力回路ＯＢに供給する。これによって、外
部端子から出力データ信号Ｄoutが送出される。また、
タイミング信号φop′がロウレベルにされると、駆動段
回路ＤＶは、上記信号out，ｄoutの供給にかかわらず
その出力をロウレベルにする。これによって、出力回路
ＯＢの出力ＭＯＳＦＥＴＱ１４，Ｑ１５が共にオフ状態
になるので、その出力をハイインピーダンス状態にする
ものである。
特に制限されないが、上記構成のダイナミック型ＲＡＭ
は、約６４Ｋビットの記憶容量を持ち、チップ・キャリ
ア形態に構成される。
は、約６４Ｋビットの記憶容量を持ち、チップ・キャリ
ア形態に構成される。
第３図には、４個の上記ダイナミック型ＲＡＭＩＣ０〜
ＩＣ３をシングル・インライン形態のパッケージに実装
して構成されたモジュール型メモリのブロック図が示さ
れている。この実施例では、上記約６４Ｋビットの記憶
容量を持つ４個のダイナミック型ＲＡＭＩＣ０〜ＦＣ３
によって、合計約２５６Ｋビットの記憶容量のモジュー
ル型メモリが構成される。
ＩＣ３をシングル・インライン形態のパッケージに実装
して構成されたモジュール型メモリのブロック図が示さ
れている。この実施例では、上記約６４Ｋビットの記憶
容量を持つ４個のダイナミック型ＲＡＭＩＣ０〜ＦＣ３
によって、合計約２５６Ｋビットの記憶容量のモジュー
ル型メモリが構成される。
上記各ダイナミック型ＲＡＭＩＣ０〜ＩＣ３には、ロウ
アドレスストローブ信号▲▼が共通に供給され
る。一方、各ダイナミック型ＲＡＭＩＣ０〜ＩＣ３に
は、それぞれカラムアドレスストローブ信号▲▼
０〜▲▼３が供給される。
アドレスストローブ信号▲▼が共通に供給され
る。一方、各ダイナミック型ＲＡＭＩＣ０〜ＩＣ３に
は、それぞれカラムアドレスストローブ信号▲▼
０〜▲▼３が供給される。
また、各ダイナミック型ＲＡＭＩＣ０〜ＩＣ３のデータ
出力端子Ｄoutは、共通接続されることによって、ワイ
ヤードオア構成にされる。なお、図示しないが、アドレ
ス信号と書込みデータ信号Ｄinは、それぞれ各ダイナミ
ック型ＲＡＭＩＣ０〜ＩＣ３に共通に供給される。
出力端子Ｄoutは、共通接続されることによって、ワイ
ヤードオア構成にされる。なお、図示しないが、アドレ
ス信号と書込みデータ信号Ｄinは、それぞれ各ダイナミ
ック型ＲＡＭＩＣ０〜ＩＣ３に共通に供給される。
そして、読み出し高速化を実現するため、特に制限され
ないが、ダイナミック型ＲＡＭＩＣ１によって形成され
たタイミング信号φoutは、前のダイナミック型ＲＡＭ
ＩＣ０のタイミング信号端子φinに供給される。以下、
ダイナミック型ＲＡＭＩＣ１，ＩＣ２，ＩＣ３及びＩＣ
０間で順次上記同様に接続される。
ないが、ダイナミック型ＲＡＭＩＣ１によって形成され
たタイミング信号φoutは、前のダイナミック型ＲＡＭ
ＩＣ０のタイミング信号端子φinに供給される。以下、
ダイナミック型ＲＡＭＩＣ１，ＩＣ２，ＩＣ３及びＩＣ
０間で順次上記同様に接続される。
この実施例のモジュール型メモリの読み出し動作の一実
施例を第４図のタイミング図に従った説明する。
施例を第４図のタイミング図に従った説明する。
ロウアドレスストローブ信号▲▼のロウレベルに
より全ダイナミック型ＲＡＭＩＣ０〜ＩＣ３は、一斉に
供給されたアドレス信号に従ったワード線選択動作と、
センスアンプＳＡの増幅動作とをそれぞれ順に行う。そ
して、カラムアドレスストローブ信号▲▼０がロ
ウレベルにされる。これによって、供給されたカラムア
ドレス信号に従ってダイナミック型ＲＡＭＩＣ０がデー
タ線選択タイミング信号φｙに同期してデータ線選択動
作を行う。次に、メインアンプが増幅動作を行い、タイ
ミング信号φopが形成された時、他のダイナミック型Ｒ
ＡＭＩＣ１が不動作状態であるので、ダイナミック型Ｒ
ＡＭＩＣ１から送出されるタイミング信号φoutはロウ
レベルである。したがって、上記タイミング信号φopに
同期してタイミング信号φop′が形成されるので、出力
端子Ｄoutからその読み出し信号が送出される。
より全ダイナミック型ＲＡＭＩＣ０〜ＩＣ３は、一斉に
供給されたアドレス信号に従ったワード線選択動作と、
センスアンプＳＡの増幅動作とをそれぞれ順に行う。そ
して、カラムアドレスストローブ信号▲▼０がロ
ウレベルにされる。これによって、供給されたカラムア
ドレス信号に従ってダイナミック型ＲＡＭＩＣ０がデー
タ線選択タイミング信号φｙに同期してデータ線選択動
作を行う。次に、メインアンプが増幅動作を行い、タイ
ミング信号φopが形成された時、他のダイナミック型Ｒ
ＡＭＩＣ１が不動作状態であるので、ダイナミック型Ｒ
ＡＭＩＣ１から送出されるタイミング信号φoutはロウ
レベルである。したがって、上記タイミング信号φopに
同期してタイミング信号φop′が形成されるので、出力
端子Ｄoutからその読み出し信号が送出される。
次に、カラムアドレスストローブ信号▲▼１がロ
ウレベルにされる。これによって、上記供給されている
カラムアドレス信号に従ってダイナミック型ＲＡＭＩＣ
１がデータ線選択タイミング信号φｙに同期してデータ
線選択動作を行うとともに、タイミング信号φoutを上
記出力動作状態にあるダイナミック型ＲＡＭＩＣ０のタ
イミング信号φinとして供給するので、タイミングφo
p′が強制的にロウレベルとなり、その出力がハイイン
ピーダンス状態にされる。この動作と平行して、上記ダ
イナミック型ＲＡＭＩＣ１は、メインアンプが増幅動作
を行い、タイミング信号φopが形成された時、他のダイ
ナミック型ＲＡＭＩＣ２が不動作状態であるので、ダイ
ナミック型ＲＡＭＩＣ２から送出されるタイミング信号
φoutはロウレベルである。したがって、上記タイミン
グφopに同期してタイミング信号φop′が形成されるの
で、出力端子Ｄoutからその読み出し信号が送出され
る。
ウレベルにされる。これによって、上記供給されている
カラムアドレス信号に従ってダイナミック型ＲＡＭＩＣ
１がデータ線選択タイミング信号φｙに同期してデータ
線選択動作を行うとともに、タイミング信号φoutを上
記出力動作状態にあるダイナミック型ＲＡＭＩＣ０のタ
イミング信号φinとして供給するので、タイミングφo
p′が強制的にロウレベルとなり、その出力がハイイン
ピーダンス状態にされる。この動作と平行して、上記ダ
イナミック型ＲＡＭＩＣ１は、メインアンプが増幅動作
を行い、タイミング信号φopが形成された時、他のダイ
ナミック型ＲＡＭＩＣ２が不動作状態であるので、ダイ
ナミック型ＲＡＭＩＣ２から送出されるタイミング信号
φoutはロウレベルである。したがって、上記タイミン
グφopに同期してタイミング信号φop′が形成されるの
で、出力端子Ｄoutからその読み出し信号が送出され
る。
以下、同様にして、カラムアドレスストローブ信号▲
▼２，▲▼３に同期して、１つ前に動作状態
とされたダイナミック型ＲＡＭＩＣ１，ＩＣ２の出力を
ハイインピーダンス状態して、その読み出し信号を送出
するものである。
▼２，▲▼３に同期して、１つ前に動作状態
とされたダイナミック型ＲＡＭＩＣ１，ＩＣ２の出力を
ハイインピーダンス状態して、その読み出し信号を送出
するものである。
なお、上記ダイナミック型ＲＡＭの選択順序に従えば、
最初に読み出しを行うダイナミック型ＲＡＭは、何であ
ってもよい。
最初に読み出しを行うダイナミック型ＲＡＭは、何であ
ってもよい。
(1)その読み出し信号を外部に送出する前の所定のタイ
ミングで、タイミング信号を送出する機能と、外部から
のタイミング信号を受けて出力状態がハイインピーダン
ス状態にされる機能とを設けることによって、複数の半
導体記憶装置の出力信号を相互干渉を起こすことなく順
に送出できる。これによって、各半導体記憶装置の動作
タイミングのバラツキを考慮して設定されるマージンを
最小にできるため、高速読み出し動作を実現することが
できるという効果が得られる。
ミングで、タイミング信号を送出する機能と、外部から
のタイミング信号を受けて出力状態がハイインピーダン
ス状態にされる機能とを設けることによって、複数の半
導体記憶装置の出力信号を相互干渉を起こすことなく順
に送出できる。これによって、各半導体記憶装置の動作
タイミングのバラツキを考慮して設定されるマージンを
最小にできるため、高速読み出し動作を実現することが
できるという効果が得られる。
(2)その読み出し信号を外部に送出する前の所定のタイ
ミングで、タイミング信号を送出する機能と、外部から
のタイミング信号を受けて出力状態がハイインピーダン
ス状態にされる機能を持つ簡単な回路を付加した半導体
記憶装置をモジュール化するだけで、簡単に記憶容量の
拡張を図ることができるという効果が得られる。
ミングで、タイミング信号を送出する機能と、外部から
のタイミング信号を受けて出力状態がハイインピーダン
ス状態にされる機能を持つ簡単な回路を付加した半導体
記憶装置をモジュール化するだけで、簡単に記憶容量の
拡張を図ることができるという効果が得られる。
(3)上記(1)により、複数の半導体記憶装置が相互に出力
状態を制御しながら、出力信号を送出するものであるの
で、ユーザー側ではカラムアドレスストローブ信号のみ
を発生させればよい。したがって、ユーザー側にとって
何の負担も生じないから、極めて扱い易い半導体記憶装
置を実現できるという効果が得られる。
状態を制御しながら、出力信号を送出するものであるの
で、ユーザー側ではカラムアドレスストローブ信号のみ
を発生させればよい。したがって、ユーザー側にとって
何の負担も生じないから、極めて扱い易い半導体記憶装
置を実現できるという効果が得られる。
(4)上記シングル・インライン形態のモジュール型メモ
リとすることによって、縦方向に装置を構成する回路基
板に実装できるため、実装密度を高くできるという効果
が得られる。
リとすることによって、縦方向に装置を構成する回路基
板に実装できるため、実装密度を高くできるという効果
が得られる。
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、駆動段回路
は、タイミング信号に従ってその不動作期間には出力回
路をハイインピーダンス状態にし、動作期間にはメイン
アンプからの信号を出力回路に供給するものであれば何
であってもよい。また、上記外部に送出するタイミング
信号端子φoutと外部から供給されるタイミング信号端
子φinとは、共通化するものであってもよい。例えば、
各半導体記憶装置において、自己で発生させたタイミン
グ信号φoutでは、出力がハイインピーダンス状態にさ
れないような論理条件を設けるようにすればよい。
体的に説明したが、この発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、駆動段回路
は、タイミング信号に従ってその不動作期間には出力回
路をハイインピーダンス状態にし、動作期間にはメイン
アンプからの信号を出力回路に供給するものであれば何
であってもよい。また、上記外部に送出するタイミング
信号端子φoutと外部から供給されるタイミング信号端
子φinとは、共通化するものであってもよい。例えば、
各半導体記憶装置において、自己で発生させたタイミン
グ信号φoutでは、出力がハイインピーダンス状態にさ
れないような論理条件を設けるようにすればよい。
また、上記外部に送出するタイミング信号は、データ線
選択タイミング信号φｙの他、これを遅延した信号又は
メインアンプ動作タイミング信号等の利用するものであ
ってもよい。
選択タイミング信号φｙの他、これを遅延した信号又は
メインアンプ動作タイミング信号等の利用するものであ
ってもよい。
以上の説明では主として本願発明者によってなされた発
明をその背景となった技術分野であるダイナミック型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、スタティック型ＲＡＭ，ＲＯＭ（リ
ード・オンリー・メモリ）等であっても、この発明を適
用することによって、モジュール型メモリとして記憶容
量を拡張する機能等を持つ半導体記憶装置として広く利
用できるものである。
明をその背景となった技術分野であるダイナミック型Ｒ
ＡＭに適用した場合について説明したが、これに限定さ
れるものではなく、スタティック型ＲＡＭ，ＲＯＭ（リ
ード・オンリー・メモリ）等であっても、この発明を適
用することによって、モジュール型メモリとして記憶容
量を拡張する機能等を持つ半導体記憶装置として広く利
用できるものである。
第１図は、この発明をダイナミック型ＲＡＭに適用した
場合の一実施例を示す回路図、 第２図は、第１図のデータ出力バッファＤＯＢにおける
出力回路ＯＢ、タイミング発生回路ＴＧの一部回路及び
タイミング信号φoutの出力回路の一実施例を示す回路
図、 第３図は、この発明をモジュール型メモリに適用した場
合の一実施例を示すブロック図、 第４図は、第３図の回路の読み出し動作の一例を示すタ
イミング図である。 ＭＣ……メモリセル、ＤＣ……ダミーセル、ＣＷ……カ
ラムスイッチ、ＳＡ……センスアンプ、ＡＲ……アクテ
ィブリストア回路、ＲＣ−ＤＣＲ……ロウ／カラムデコ
ーダ、ＡＤＢ……アドレスバッファ、ＤＯＢ……データ
信号バッファ、ＤＩＢ……データ入力バッファ、ＯＢ…
…出力回路、ＤＶ……駆動段回路、ＴＧ……タイミング
発生回路、ＩＣ０〜ＩＣ３……ダイナミック型ＲＡＭ
場合の一実施例を示す回路図、 第２図は、第１図のデータ出力バッファＤＯＢにおける
出力回路ＯＢ、タイミング発生回路ＴＧの一部回路及び
タイミング信号φoutの出力回路の一実施例を示す回路
図、 第３図は、この発明をモジュール型メモリに適用した場
合の一実施例を示すブロック図、 第４図は、第３図の回路の読み出し動作の一例を示すタ
イミング図である。 ＭＣ……メモリセル、ＤＣ……ダミーセル、ＣＷ……カ
ラムスイッチ、ＳＡ……センスアンプ、ＡＲ……アクテ
ィブリストア回路、ＲＣ−ＤＣＲ……ロウ／カラムデコ
ーダ、ＡＤＢ……アドレスバッファ、ＤＯＢ……データ
信号バッファ、ＤＩＢ……データ入力バッファ、ＯＢ…
…出力回路、ＤＶ……駆動段回路、ＴＧ……タイミング
発生回路、ＩＣ０〜ＩＣ３……ダイナミック型ＲＡＭ
Claims (1)
- 【請求項１】Ｙ系の選択動作の開始に対応したタイミン
グ信号を出力させるタイミング信号出力回路と、外部か
ら入力された信号によって出力回路を強制的にハイイン
ピーダンス状態にさせる出力制御信号を入力させる入力
回路とが設けられたアドレスマルチプレックス方式の複
数からなるダイナミック型ＲＡＭを備え、実装基板に形
成されたアドレス信号線とデータ信号線に上記複数から
なるダイナミック型ＲＡＭのアドレス端子及びデータ端
子がそれぞれ共通に接続され、上記実装基板に形成され
たロウアドレスストローブ制御線に上記複数からなるダ
イナミック型ＲＡＭのロウアドレスストローブ制御端子
が共通に接続され、上記実装基板に形成された複数のカ
ラムアドレスストローブ制御線に上記複数からなるダイ
ナミック型ＲＡＭのカラムアドレスストローブ制御端子
がそれぞれ対応して接続されてなり、上記ロウアドレス
ストローブ制御信号によって上記複数のダイナミック型
ＲＡＭのロウ系の選択動作を一斉に行わせるとともに、
上記カラムアドレスストローブ制御信号によって各ダイ
ナミック型ＲＡＭのカラム系の選択動作を順次に行わせ
て、そのときに発生される上記タイミング信号を上記出
力回路から出力させて１つ前にカラム系選択動作が行わ
れたダイナミック型ＲＡＭの出力制御用の入力回路に供
給するように複数のダイナミック型ＲＡＭを縦列形態に
接続してなることを特徴とする大容量メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243823A JPH0652634B2 (ja) | 1983-12-26 | 1983-12-26 | 大容量メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58243823A JPH0652634B2 (ja) | 1983-12-26 | 1983-12-26 | 大容量メモリ |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP90406690A Division JPH03248393A (ja) | 1990-12-26 | 1990-12-26 | 大容量メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60136091A JPS60136091A (ja) | 1985-07-19 |
| JPH0652634B2 true JPH0652634B2 (ja) | 1994-07-06 |
Family
ID=17109453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58243823A Expired - Lifetime JPH0652634B2 (ja) | 1983-12-26 | 1983-12-26 | 大容量メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0652634B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57150190A (en) * | 1981-02-27 | 1982-09-16 | Hitachi Ltd | Monolithic storage device |
-
1983
- 1983-12-26 JP JP58243823A patent/JPH0652634B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60136091A (ja) | 1985-07-19 |
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