JPH0773688A

JPH0773688A - 不揮発性半導体記憶装置

Info

Publication number: JPH0773688A
Application number: JP14791894A
Authority: JP
Inventors: Tetsuo Endo; 哲郎遠藤; Yoshiyuki Tanaka; 義幸田中; Susumu Shudo; 晋首藤; Riichiro Shirata; 理一郎白田; Seiichi Aritome; 誠一有留; Tomoharu Tanaka; 智晴田中
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1993-06-29
Filing date: 1994-06-29
Publication date: 1995-03-17

Abstract

(57)【要約】【目的】データ消去やデータ書き込み時におけるトン
ネル酸化膜の絶縁破壊やリーク電流の増大を防止するこ
とができ、メモリセルの信頼性向上をはかり得る不揮発
性半導体記憶装置を提供すること。【構成】半導体基板の表面にソース・ドレイン領域が
形成され、該基板上に第１ゲート絶縁膜（トンネル酸化
膜），浮遊ゲート，第２ゲート絶縁膜及び制御ゲートが
順に積層され、浮遊ゲートと半導体基板との間の電荷の
授受により電気的書き換えを可能としたメモリセルを用
いた不揮発性半導体記憶装置において、データ消去に際
して、最初に半導体基板に高電位（昇圧電位；Ｈレベ
ル）を与え、かつ制御ゲート１６に中間電位（電源電
位；Ｍレベル）を与え、次に半導体基板にＨレベルを与
え、かつ制御ゲート１６に低電位（接地電位；Ｌレベ
ル）を与える動作により、浮遊ゲート１４から電荷を引
き抜くことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電荷蓄積層と制御ゲー
トを有するＭＯＳトランジスタ構造のメモリセルを用い
て構成された電気的書き換え可能な不揮発性半導体記憶
装置（ＥＥＰＲＯＭ）に関する。

【０００２】

【従来の技術】従来、ＥＥＰＲＯＭの分野で電荷蓄積層
（浮遊ゲート）と制御ゲートを持つＭＯＳトランジスタ
構造のメモリセルが広く用いられており、高集積化が進
んでいる。このメモリセルは、浮遊ゲートと半導体基板
との間の電荷の授受により電気的書き換えを可能とした
ものである。

【０００３】しかしながら、この種の装置にあっては次
のような問題があった。即ち、データの消去を行う際
に、浮遊ゲートと基板との間のトンネル酸化膜に高電界
が印加され、絶縁破壊及びリーク電流の増大と言う問題
を招く。また、データ書き込み時にも、トンネル酸化膜
に高電界が印加され、大きなストレスがかかるため、一
定期間の使用の後には、トンネル酸化膜の劣化が生じ
る。そして、このトンネル酸化膜の劣化は、セルデータ
の読み出し時にセルに掛かるストレスに対するセルデー
タの耐性を下げ、セルデータの寿命を短くする原因とな
る。

【０００４】また、ＥＥＰＲＯＭの一つとして、高集積
化が可能なＮＡＮＤ型ＥＥＰＲＯＭが知られている。こ
れは、複数のメモリセルをそれらのソース，ドレインを
隣接するもの同士で共有する形で直列接続して一単位と
し、ビット線に接続するものである。メモリセルは通
常、電荷蓄積層と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有する。メモリセルアレイは、ｐ型基板又はｎ型
基板に形成されたｐ型ウェル内に集積形成される。

【０００５】ＮＡＮＤセルのドレイン側は選択ゲートを
介してビット線に接続され、ソース側はやはり選択ゲー
トを介してソース線（基準電位配線）に接続される。メ
モリセルの制御ゲートは、行方向に連続的に接続されて
ワード線となる。通常、同一ワード線につながるセルの
集合を１ページと呼び、一組のドレイン及びソース側選
択ゲートに挟まれたページの集合を１ＮＡＮＤブロック
又は単に１ブロックと呼ぶ。通常、１ブロックは独立に
消去可能な最小単位となる。

【０００６】ＮＡＮＤ型ＥＥＰＲＯＭの動作は次の通り
である。データの消去は、１ＮＡＮＤブロック内のメモ
リセルに対して同時に行われる。即ち、選択されたＮＡ
ＮＤブロックの全ての制御ゲートをＶssとし、ｐ型ウェ
ル及びｎ型基板に高電圧Ｖpp（例えば２０Ｖ）を印加す
る。これにより、全てのメモリセルにおいて浮遊ゲート
から基板に電子が放出され、しきい値は負の方向にシフ
トする。通常、この状態を“１”状態と定義する。ま
た、チップ消去は全ＮＡＮＤブロックを選択状態にする
ことによりなされる。

【０００７】データの書き込み動作は、ビット線から最
も離れた位置のメモリセルから順に行う。ＮＡＮＤブロ
ック内の選択された制御ゲートには高電圧Ｖpp（例えば
２０Ｖ）を印加し、他の非選択ゲートには中間電位ＶM
（例えば１０Ｖ）を与える。また、ビット線にはデータ
に応じて、Ｖss又はＶbitH（８Ｖ）を与える。ビット線
にＶssが与えられたとき（“０”書き込み）、その電位
は選択メモリセルに伝達され、浮遊ゲートに電子注入が
生ずる。これにより、その選択メモリセルのしきい値は
正方向にシフトする。通常、この状態を“０”状態と定
義する。ビット線にＶbitHが与えられた（“１”書き込
み）メモリセルは電子注入は起こらず、従ってしきい値
は変化せず、負に留まる。また、ドレイン側選択ゲート
にはビット線電位を転送するための電圧ＶM を印加す
る。

【０００８】データの読み出し動作は、ＮＡＮＤブロッ
ク内の選択されたメモリセルの制御ゲートをＶssとし
て、それ以外の制御ゲート及び選択ゲートをＶccとし選
択メモリセルで電流が流れるか否かを検出することによ
り行われる。データはセンスアンプ兼データラッチ回路
にラッチされる。

【０００９】従来の書き込みベリファイサイクルについ
て説明する。書き込みデータを入力後、設定電圧（例え
ば２０Ｖ）が選択された制御ゲートに設定時間だけ（例
えば４０μsec ）印加される。次に、書き込みが完了し
たか確認の読み出しを行う。もし、書き込み不足のメモ
リセルが存在すれば、そのメモリセルに対して再び２０
Ｖ、４０μsec の書き込みが行われる。その時、十分書
き込みがなされたセルに対しては、これ以上電子の注入
がなされないようにビット線にＶbitHを与えておく。即
ち、全メモリセルが書き込み終了になるまで２０Ｖ、４
０μsec の書き込みを繰り返す。なお、このときの各部
の電位を（表１）に示す。

【００１０】

【表１】

【００１１】上記のブロック毎（或いは、チップ毎）に
ベリファイする書き込み方法において、プログラム時間
を短縮するために、制御ゲートに印加する電圧（高電圧
Ｖpp）を上昇させながら、書き込む方法が知られている
（以下、チップ毎ベリファイ−電圧上昇法と称する）。

【００１２】この書き込み方法を、図１６を参照しなが
ら説明する。この方法は、次のような手順でプログラム
を書き込みが行われる。各メモリセルはプロセスばらつ
き、以前の使用状況によりしきい値にばらつきがある。
例えば本例において、最もしきい値の低いメモリセル
（即ち、最も書き込まれにくいメモリセルＭ2 ）のしき
い値を、Ｖth＝−４Ｖ（図１６のＡ０）、最もしきい値
の高いメモリセル（即ち、最も書き込まれ易いメモリセ
ルＭ1 ）のしきい値を、Ｖth＝−１Ｖ（図１６のＢ０）
とし、“０”書き込み、メモリセルのしきい値Ｖthを
０．５〜２Ｖの範囲とする場合を説明する。

【００１３】あるページ（又はチップ）が選択される。
選択されたページの各メモリセルに書き込むデータに従
って、“０”書き込みであればＶss（例えば０Ｖ）を、
“１”書き込みであればＶbitH（例えば１０Ｖ）を各メ
モリセルに接続されたビット線に印加する。そして、選
択ワード線（即ち、選択メモリセルの制御ゲート）に高
電圧Ｖpp（例えば、１８．５Ｖ）を印加して、第１回目
の書き込みを行う。

【００１４】第１回目の書き込みが終了した時点で、メ
モリセルのしきい値Ｖthが終了の判断レベルになってい
るかどうかチェックする（ベリファイ）。この時に、メ
モリセルＭ1 のしきい値Ｖthは、０Ｖ（Ｂ１）であり、
メモリセルＭ2 のしきい値Ｖthは、−３Ｖ（Ａ１）であ
る。

【００１５】メモリセルＭ1 及びＭ2 共にしきい値Ｖth
が所定の値以下であるので、書き込みが終了していない
と判断して、選択ワード線に第１回目に印加した電圧よ
り高い一定の電圧Ｖpp（例えば、１９．５Ｖ）を印加し
て第２回目の書き込みを行う。第２回目の書き込みによ
り、メモリセルＭ1 のしきい値Ｖthは、３Ｖ（Ｂ３）で
あり、所定の範囲内にしきい値が入る。しかし、メモリ
セルＭ2 のしきい値Ｖthは、−０．５Ｖ（Ａ３）であ
り、しきい値Ｖthが所定の範囲内にないので、書き込み
が終了していないと判断される。

【００１６】メモリセルＭ2 の書き込みを行うために、
選択ワード線に第２回目に印加した電圧より高い一定の
電圧Ｖpp（例えば、２０．５Ｖ）を印加して第３回目の
書き込みを行う。以後、最も書き込まれにくいメモリセ
ルＭ2 の書き込みが終了するまで（所定の範囲内にしき
い値が入るまで）、選択ワード線の電圧を徐々に上げな
がら、ベリファイと書き込みを行う。このような方法
は、例えば特開昭６１−２３９４９７号公報に開示され
ている。

【００１７】上記の方法では、選択されたページ上の全
てのメモリセルがプログラムされるまで、順次選択ワー
ド線に印加する電圧Ｖppを上げて行き、最終的に印加さ
れるＶpp（＝２１．５Ｖ）は、最も書き込まれにくいメ
モリセルにも、最も書き込まれ易いメモリセルにも同等
に印加される。即ち、全てのメモリセルが同一のＶppで
書き込まれる。

【００１８】従って、プログラム時間は短くなるが、メ
モリセル間のしきい値のばらつきの幅は変わらないの
で、最も書き込まれ易いメモリセルは、オーバープログ
ラムすることになる。

【００１９】上記の問題を解決するために、メモリセル
をビット毎にベリファイする方法がある（以下、ビット
毎ベリファイ−固定電圧法と称する）。各メモリセルは
プロセスばらつき、以前の使用状況によりしきい値にば
らつきがある。例えば本例において、最もしきい値の低
いメモリセル（即ち、最も書き込まれにくいメモリセル
Ｍ2 ）のしきい値を、Ｖth＝−３Ｖ（図１７のＣ０）、
最もしきい値の高いメモリセル（即ち、最も書き込まれ
易いメモリセルＭ1 ）のしきい値を、Ｖth＝０Ｖ（図１
７のＤ０）とし、“０”書き込み、メモリセルのしきい
値Ｖthを０．５〜２Ｖの範囲とする場合を説明する。

【００２０】この方法を、図１７を参照しながら説明す
る。この方法は、次のような手順でプログラムを書き込
みが行われる。あるページ（又はチップ）が選択され
る。選択されたページの各メモリセルに書き込むデータ
に従って、“０”書き込みであればＶss（例えば０Ｖ）
を、“１”書き込みであればＶbitH（例えば１０Ｖ）を
各メモリセルに接続されたビット線に印加する。選択ワ
ード線（即ち、選択メモリセルの制御ゲート）に高電圧
Ｖpp（＝１８．５Ｖ）を印加して、第１回目の書き込み
を行う。

【００２１】第１回目の書き込みが終了した時点で、メ
モリセルのしきい値Ｖthが終了の判断レベルになってい
るかどうかメモリセル毎にチェックする（ベリファ
イ）。この時に、メモリセルＭ1 のしきい値Ｖthは、１
Ｖ（Ｃ１）であり、所定の範囲内にしきい値が入る。し
かし、メモリセルＭ2 のしきい値Ｖthは、−２Ｖ（Ｄ
１）であり、しきい値Ｖthが所定の範囲内にないので、
書き込みが終了していないと判断される。

【００２２】再び、書き込みを行わないメモリセル（図
示しない）と、書き込みの終了したメモリセルに接続さ
れたビット線に１０Ｖを、書き込みが終了していないメ
モリセルに接続されたビット線に０Ｖを印加し、選択ワ
ード線に第１回目と同じＶpp（１８．５Ｖ）を第１回目
より少し長い時間印加する。

【００２３】上記の動作を、最も書き込まれにくいメモ
リセルＭ2 の書き込みが終了するまで（所定の範囲内に
しきい値が入るまで）行う。このような方法は、例えば
特開平１−１５９８９５号公報に開示されている。

【００２４】上記の方法では、メモリセル毎にベリファ
イされるので、メモリセルのオーバープログラムは防止
できる。即ち、メモリセルのしきい値の幅を所定（所
望）の範囲内にすることができる。一方、選択ページ上
の全てのメモリセルは、同一のＶpp（１８．５Ｖ）でプ
ログラムされる。従って、プログラム特性の遅い（書き
込まれにくい）メモリセルも、早い（書き込まれ易い）
メモリセルも、同一の電圧でプログラムされるので、全
てのメモリセルがプログラムされるまでに多くの時間を
時間を要する。

【００２５】

【発明が解決しようとする課題】このように、従来のＥ
ＥＰＲＯＭにおいては、データ消去時にトンネル酸化膜
に印加される高電界によって、トンネル酸化膜の絶縁破
壊やトンネル酸化膜のリーク電流の増大といった現象が
問題となっている。

【００２６】また、ＮＡＮＤ型のＥＥＰＲＯＭにおける
従来のベリファイ書き込みは、最小パルス幅と最大書き
込み時間がセル特性と昇圧回路リミッタのばらつきで決
定されるので、集積化が進んでセル特性のばらつきが大
きくなると書き込み時間が極めて長くなるという問題が
あった。

【００２７】本発明は、上記の問題点に鑑みて成された
もので、その目的とするところは、データ消去やデータ
書き込み時におけるトンネル酸化膜の絶縁破壊やリーク
電流の増大を防止することができ、メモリセルの信頼性
向上をはかり得る不揮発性半導体記憶装置を提供するこ
とにある。

【００２８】また、本発明の他の目的は、セル特性がば
らついても書き込み時間の増大を抑制することのできる
書き込みベリファイ方式を有する不揮発性半導体記憶装
置を提供することにある。

【００２９】

【課題を解決するための手段】上記課題を解決するため
に本発明では、次のような構成を採用している。即ち本
発明（請求項１）は，不揮発性半導体記憶装置におい
て、電気的書き替え消去可能な複数のメモリセルがマト
リックス状に配置されたメモリセルアレイと、前記メモ
リセルのドレインに接続された複数のビット線と、前記
メモリセルの制御ゲートである複数のワード線と、ペー
ジ書き込みの時に、選択された前記ワード線に第１書き
込み電位を印加し、前記選択ワード線に接続され、書き
込みを行うメモリセルが接続されるビット線に第１ビッ
ト線電位を印加し、前記選択ワード線に接続され、書き
込みを行わないメモリセルが接続されるビット線に第２
ビット線電位を印加する書き込み手段と、前記書き込み
手段によって書き込まれた情報を読み、書き込み不足の
メモリセルがある場合には再び前記書き込み手段によっ
て再書き込みを行い、書き込みの回数に応じて第１書き
込み電位を順次上昇させる再書き込み手段と、を具備し
てなることを特徴とする。

【００３０】また本発明（請求項１０）は、不揮発性半
導体記憶装置において、半導体基板と、前記半導体基板
の表面に形成されたソース及びドレイン領域と、前記半
導体基板上に順次積層された第１ゲート絶縁膜と、電荷
蓄積層と、第２ゲート絶縁膜と、制御ゲートとを有し、
前記電荷蓄積層と前記半導体基板との電荷の授受により
電気的書き替えが可能なメモリセルと、データを消去す
る場合に、１回目に前記半導体基板に高電位を与え、前
記制御ゲートに中間電位を与え、２回目以降は前記半導
体基板に高電位を与え、前記制御ゲートに低電位を与え
て、前記電荷蓄積層から電荷を引き抜く手段と、を具備
してなることを特徴とする。

【００３１】また本発明（請求項１２）は、不揮発性半
導体記憶装置において、半導体基板と、前記半導体基板
の表面に形成されたソース及びドレイン領域と、前記半
導体基板上に順次積層された第１ゲート絶縁膜と、電荷
蓄積層と、第２ゲート絶縁膜と、制御ゲートとを有し、
前記電荷蓄積層と前記半導体基板との間の電荷の授受に
より電気的書き替えが可能な複数のメモリセルと、前記
メモリセルはマトリックス状に配置されていて、データ
を消去する場合に、１回目に前記半導体基板及び非選択
メモリセルの制御ゲートに高電位を与え、選択メモリセ
ルの制御ゲートに中間電位を与え、２回目以降は前記半
導体基板及び非選択メモリセルの制御ゲートに高電位を
与え、選択メモリセルの制御ゲートに中間電位より低い
電位を与えて、前記電荷蓄積層から電荷を引き抜く手段
と、を具備してなることを特徴とする。

【００３２】また本発明（請求項１４）は、電気的書き
替え消去可能な複数のメモリセルがマトリックス状に配
置されたメモリセルアレイと、前記メモリセルアレイの
ドレインに接続されたビット線を複数持ち、前記メモリ
セルの制御ゲートに接続されたワード線を複数持ち、前
記同一ワード線に接続された複数のメモリセルに対し
て、各メモリセル毎に、異なるプログラム若しくは消去
パルスを印加することによって、上記選択メモリセルを
同一動作内にプログラム若しくは消去する手段と、を具
備してなることを特徴とする。

【００３３】

【作用】本発明（請求項１〜９）は、ベリファイ書き込
み回数に応じて、選択ブロックの選択制御ゲートに印加
する書き込み電圧Ｖpp、及び選択ブロックの非選択制御
ゲートに印加するビット線電位転送用ＶM 、“１”書き
込みセルに与えるビット線電位ＶbitH等を制御すること
を特徴とする。具体的には所定の書き込み回数を検知し
て、これらの電圧を所定の範囲で上げていく。例えば、
Ｖppパルスは従来２０Ｖ−２０Ｖ−２０Ｖ−と同設定電
圧の繰り返しであったが、本発明では１９Ｖ−２０Ｖ−
２１Ｖ−２１Ｖ−と、１Ｖ刻みで１９Ｖから２１Ｖまで
順次設定電圧を上げていく。さらに、ＶM 及びＶbitHを
Ｖppとの間の所定の関係に従って設定電圧電圧を上げ
る。

【００３４】このような構成により，次のような効果が
得られる。第１に、最初の書き込み電位を低くする効果
について述べる。１回目の書き込み電圧の設定は従来よ
り１Ｖ下げられている。リミッタが高電圧方向にばらつ
いた場合（＋０．５Ｖ）、従来は２０Ｖの設定に対し２
０．５Ｖの電圧が出力された。よって，４０ｕsec で最
も書き込まれやすいメモリセルは，しきい値分布の許容
上限である２Ｖに達してしまう。そして、このパルス幅
が最小パルス幅を決定していた。

【００３５】しかし本発明では、リミッタが高電圧方向
にばらついても、１回目の書き込み電圧の設定は従来よ
り１Ｖ下げられているので、最も書き込みやすいメモリ
セルでもしきい値が２Ｖを越えるのは２００ｕsec 以上
である（図１５参照）。言い換えると、４０ｕsec の書
き込みパルスならば、リミッタの出力電圧が１．５Ｖ以
上高い方向にずれてもしきい値分布の許容上限を越えな
い。この結果、リミッタのプロセス制御が容易になり歩
留まりを向上させる。

【００３６】第２に、２回目，３回目と書き込み電圧を
上げていく効果について述べる。今度はリミッタが低電
圧方向にばらついた場合に関して考える。従来は２０Ｖ
の設定に対し１９．５Ｖの電圧が出力されるとした。こ
の場合、最も書き込みの遅いメモリセルがしきい値の許
容下限０．５Ｖまで書き込まれるには４００ｕsec の時
間を必要とし、上記のように最小パルス幅が４０ｕsec
の場合には最大１０回の書き込みとベリファイを繰り返
す必要があった。

【００３７】しかし本発明によれば、書き込み電圧を徐
々に上げるので、１回目の書き込みパルスは従来より低
い電圧が出力されてしまうが、２回目，３回目と書き込
み電圧が上がるために３回目以降電圧を固定するとして
も、図１５の実線太線に従って４０ｕsec ，５回の書き
込みでしきい値の許容下限０．５Ｖまで書き込まれる。
この書き込み時間は、正味の書き込み時間と比較して１
／２になっている。そして、この書き込み時間の短縮効
果はベリファイしない場合のしきい値分布（上記では±
１Ｖで計算してきた）が広くなればなるほどその効果は
大きくなる。

【００３８】第３に、メモリセルの信頼性に関して述べ
る。メモリセルの劣化現象には、書き込み時にトンネル
酸化膜にかかる最大電界が大きく関係していることが知
られている。従来方法でリミッタが高電圧方向にばらつ
いた場合における最も書き込みされやすいメモリセルに
ついて考える。１回目の書き込み前にはメモリセルは消
去状態で負のしき値を有している。書き込まれやすいメ
モリセルは通常消去されやすいメモリセルであるので、
深い負のしきい値を有する。これに高電圧方向にばらつ
いた書き込み電圧が印加されると、トンネル酸化膜に非
常に大きい電界が加わりメモリセルに劣化が生じる。

【００３９】しかし本発明によれば、１回目の書き込み
電圧を下げてあるので、従来方法に比べて小さい電界し
かトンネル酸化膜に印加されず、これによりメモリセル
の劣化が抑えられる。

【００４０】第４に、Ｖppの増加に対して、選択ブロッ
クの非選択制御ゲートに印加するビット線電位転送用電
圧ＶM 、及び“１”書き込みセルに与えるビット線電位
ＶbitHを増加させる点に関して述べる。

【００４１】“１”データセル及び“０”書き込みセル
で書き込みが終了したセルに対しては、制御ゲートにＶ
pp、ソースドレインにＶbitHを与え、電荷が注入されな
いようにしている。従って、Ｖppの増加に対してはＶbi
tHを上げれば誤書き込みを防ぐことが可能である。よっ
て、ＶbitHが転送されるよう非選択ゲートの電圧ＶMも
増加させる。但し、非選択制御ゲートに接続されている
メモリセルはゲートにＶM 、ソースドレインにＶssとい
う弱い書き込みモードにさらされるので、ここで誤書き
が発生しないようＶpp，ＶbitHをバランス良く増加させ
ることが必要となる。

【００４２】以上のように本発明によれば、メモリセル
の信頼性向上と書き込みの高速化が同時に達成できる。
本発明者らは、このようにプログラム特性の遅いセルと
速いセルに対してビット毎に最適なＶppでプログラムを
行う方法を高速ビット毎プログラム法と呼ぶことにす
る。

【００４３】次に、本発明（請求項３）の作用について
説明する。データ書き込み或いはデータ消去をメモリセ
ルのゲート絶縁膜全体にＦ−Ｎトンネル電流を流し、電
荷蓄積層に負電荷或いは正電荷を蓄積させることにより
行っているＥＥＰＲＯＭにおいて、一般にゲート絶縁膜
にＦ−Ｎトンネル電流を流していくと、低電界側でのリ
ーク電流が増大し、データ保持特性が劣化することが知
られている。また、このゲート絶縁膜の劣化の程度は、
ゲート絶縁膜に掛かる電界に依存し、電界を小さくすれ
ば劣化の程度も小さく抑えることが可能であることも知
られている。

【００４４】ところで、メモリセルにおいて、基板と電
荷蓄積層で作られるコンデンサの容量をＣ1 、電荷蓄積
層と制御ゲートで作られる容量をＣ2 とし、書き込み時
に制御ゲートにかかる電位をＶpp、Ｃ1 にかかる電位差
をＶ1 、電荷蓄積層に蓄積されている電荷をＱとし、さ
らにゲート絶縁膜の厚さをＴoxとした時ゲート絶縁膜に
かかる電界ＥoxはＥox＝（Ｑ＋Ｃ2 Ｖpp）／（Ｃ1 ＋Ｃ2 ）となる。

【００４５】ｎチャネルのセルトランジスタを用いたＥ
ＥＰＲＯＭの場合、書き込みは電荷蓄積層に電子を注入
し、負の電荷を蓄えることによってなされるので、Ｅox
は書き込みが進むにつれて小さくなることが分かる。こ
の時、電子の注入はＦ−Ｎトンネル電流によっており、
Ｆ−Ｎトンネル電流の強度はゲート（トンネル）絶縁膜
にかかる電界Ｅoxに強く比例している。従って、書き込
みが進むについれてＥoxが小さくなるということは、書
き込みが進むにつれて電子の注入効率が悪くなることを
示している。

【００４６】つまり、Ｖppとして大きな値が必要である
のはむしろ、書き込みがある程度進んだ時点であって、
書き込みの初期においては、Ｖppをある程度小さく取っ
ても充分な注入効率は得られる。同時に、書き込み初期
のＶppを下げることによってゲート絶縁膜にかかる電界
Ｅoxの最大値を小さく抑えることができ、ゲート絶縁膜
の劣化を少なくすることができるという利点が生じる。
より具体的には、書き込み動作時の複数パルスのうちの
初回のパルスの立ち上がり時間を大きくとってやること
によってこの効果が得られる。立ち上がり時間を大きく
とる程、期待される効果も大きいが、書き込み速度との
兼ね合いで、あまり大きくするのは現実的ではない。

【００４７】２回目以降のパルスによる書き込みの際に
は、電荷蓄積層にはある程度電荷が溜まっているため、
パルスの立ち上がりを遅くしてもゲート絶縁膜の劣化に
対する効果は初回ほど期待できず、もはやパルスの立ち
上がり時間を大きくとる必要はない。初回パルスの立ち
上がり時間をどのくらい大きくするかというのは、書き
込み速度との兼ね合いにより決まるが、少なくとも初回
パルスの立ち上がりを通常の立ち上がり（２回目以降の
パルス立ち上がり）より遅くしてやれば、ゲート絶縁膜
の劣化を通常の書き込みに比べて小さく抑えることがで
きる。

【００４８】また、本発明（請求項１０，１２）におい
て、データ消去を行う前は、メモリセルのデータは、
“１”若しくは“０”データとなっている。ここで、
“０”データを持っているメモリセルのしきい値は、基
準電位よりも高くなっている。つまり、電荷蓄積層には
電子が多く注入されている。この後、基板により高い電
位を印加することにより、電子を電荷蓄積層から基板へ
放出させることにより、データを消去するのだが、
“０”データの場合は電荷蓄積層中に電子が入っている
ため、トンネル酸化膜に印加される電界がより強くなっ
ている。

【００４９】そこで本発明によれば、第１回目の消去動
作で基板に高電位（Ｈレベル）を与え、制御ゲートに中
間電位（Ｍレベル）を与えることにより、実際にゲート
・基板間に印加される電圧が（Ｈ−Ｍ）となり、トンネ
ル酸化膜に印加されるピーク電界が減少される。この時
にしきい値は、負の方向へ移動し電荷蓄積層の電子数は
減少する。第２回目の消去動作では例えば基板にＨレベ
ルを与え、制御ゲートにＬ（若しくはＭよりも低い電
位）を与えることにより、印加電圧は大きくなるもの
の、この時には電荷蓄積層からは電子が抜けており蓄積
層の電位は下がっているため、トンネル酸化膜に印加さ
れるピーク電界は抑えられる。このようにして、トンネ
ル酸化膜に印加されるピーク電界が抑えられ、絶縁破壊
及びリーク電流の増大といった問題を改善できる。

【００５０】

【実施例】まず、実施例を説明する前に、本発明の基本
概念について説明する。本発明の骨子は、書き込み動作
とビット毎ベリファイ動作のサイクルを繰り返しなが
ら、書き込み電圧Ｖppを徐々に高める（又は、選択ゲー
トの電圧Ｖppを徐々に下げる）ことにある。

【００５１】本発明の特徴を、図１〜図３を参照して説
明する。本例において、最もしきい値の低いメモリセル
（即ち、最も書き込まれにくいメモリセルＭ2 ）のしき
い値を、Ｖth＝−４Ｖ（図１のＥ０）、最もしきい値の
高いメモリセル（即ち、最も書き込まれ易いメモリセル
Ｍ1 ）のしきい値を、Ｖth＝−１Ｖ（図１のＦ０）と
し、“０”書き込み、メモリセルのしきい値Ｖthを０．
５〜２Ｖの範囲とする場合を説明する。

【００５２】まず、あるページ（又はチップ）が選択さ
れる。選択されたページの各メモリセルに書き込むデー
タに従って、“０”書き込みであればＶss（例えば０
Ｖ）を、“１”書き込みであればＶbitH（例えば１０
Ｖ）を各メモリセルに接続されたビット線に印加する。
この時、各メモリセルはプロセスばらつき、以前の使用
状況によりしきい値にばらつきがある。

【００５３】選択ワード線（即ち、選択メモリセルの制
御ゲート）に高電圧Ｖpp（＝１８．５Ｖ）を印加して、
第１回目の書き込みを行う。第１回目の書き込みが終了
した時点で、メモリセルのしきい値Ｖthが終了の判断レ
ベルになっているかどうかメモリセル毎にチェックする
（ベリファイ）。この時に、メモリセルＭ1 のしきい値
Ｖthは、１Ｖ（Ｅ１）であり、所定の範囲内にしきい値
が入る。しかし、メモリセルＭ2 のしきい値Ｖthは、−
２Ｖ（Ｆ１）であり、しきい値Ｖthが所定の範囲内にな
いので、書き込みが終了していないと判断される。

【００５４】再び、書き込みを行わないメモリセル（図
示しない）と、書き込みの終了したメモリセルに接続さ
れたビット線に１０Ｖを、書き込みが終了していないメ
モリセルに接続されたビット線に０Ｖを印加し、選択ワ
ード線に第１回目に印加した電圧より高い一定の電圧Ｖ
pp（例えば、１９．５Ｖ）を印加して第２回目の書き込
みを行う。第２回目の書き込みにより、メモリセルＭ1
のしきい値Ｖthは、３Ｖ（Ｆ３）であり、所定の範囲内
にしきい値が入る。しかし、メモリセルＭ2 のしきい値
Ｖthは、−０．５Ｖ（Ｅ３）であり、しきい値Ｖthが所
定の範囲内にないので、書き込みが終了していないと判
断される。

【００５５】メモリセルＭ2 の書き込みを行うために、
選択ワード線に第２回目に印加した電圧より高い一定の
電圧Ｖpp（例えば、２０．５Ｖ）を印加して第３回目の
書き込みを行う。以後、最も書き込まれにくいメモリセ
ルＭ2 の書き込みが終了するまで（所定の範囲内にしき
い値が入るまで）、選択ワード線の電圧を徐々に上げな
がら、ベリファイと書き込みを行う。従って、プログラ
ム特性の遅いセルは，２１．５Ｖで、プログラム特性の
速いセルは、１９．５Ｖで、プログラムされ、ページプ
ログラムを行いながらビット毎に最適なＶppでプログラ
ムされることになる。この方法を本発明者らはビット毎
ベリファイ−電圧上昇法と呼ぶ。

【００５６】上記のようにすることにより、ビット毎ベ
リファイ−固定電圧法のようにメモリセルのオーバープ
ログラムがなくなると共に、チップ毎ベリファイ−電圧
上昇法のように、プログラム時間が長くなることを防止
できる。

【００５７】図２は、プログラム時間と、メモリセルの
書き込み後のしきい値の幅との関係を示すグラフであ
る。縦軸はプログラム時間を示し、横軸はしきい値電圧
のばらつきの範囲を示す。図２において、曲線Ａがチッ
プ毎ベリファイ−電圧上昇法の場合、曲線Ｂがビット毎
ベリファイ−固定電圧法の場合、曲線Ｃが本発明の場合
を示す。

【００５８】チップ毎ベリファイ−電圧上昇法の場合に
は、各メモリセルに対するしきい値の幅は、プログラム
によって修正することはできず、プログラム時間にあｈ
にはよらない。

【００５９】ビット毎ベリファイ−固定電圧法の場合に
は、書き込み後の各メモリセルのしきい値のばらつきを
小さくしようとすればするほど、書き込みに時間がかか
る。例えば、しきい値の幅が２Ｖの場合には、約５００
μsec でよいが、１Ｖにすると約３倍の時間を要する。

【００６０】本発明は、上記の２方法と比較して、しき
い値のばらつきを０．５Ｖにした場合でも、約３００μ
sec であるので、長時間要することなく、しきい値のば
らつきを少なくして書き込みができる。

【００６１】図３は、最大電界（ピーク電界）と結合係
数との関係を示すグラフである。縦軸が最大電界を示
し、横軸は結合係数を示す。図３において、曲線の種類
は図２と同じであるので、説明は省略する。

【００６２】図３によれば、曲線Ａと曲線Ｃとは、ほぼ
同じ特性を示している。曲線Ｂは、結合係数が大きくし
ようとすると、最大電界も大きくなる（例えば、結合係
数が０．５の場合に、曲線Ａ及び曲線Ｃの約１．２倍）
ので、トンネル酸化膜に印加されるピーク電界が高くな
ると共に、絶縁破壊及びリーク電流の増大といった問題
が生じる。

【００６３】以下、本発明の実施例を図面を参照して説
明する。図４は、本発明の一実施例に係わるＮＡＮＤセ
ル型ＥＥＰＲＯＭのシステム構成を示すブロック図であ
る。１がＥＥＰＲＯＭチップであり、２はこれらのＥＥ
ＰＲＯＭチップ１のデータ書き替えを制御するための制
御回路ＬＳＩチップである。

【００６４】図５（ａ）（ｂ）は、図４の具体的なシス
テム構成例であるＬＳＩメモリカードの斜視図と平面図
である。ここでは、カード本体３に４個のＥＥＰＲＯＭ
チップ１と１個の制御回路ＬＳＩチップ２を搭載してい
る。４が外部端子である。

【００６５】図６は、本実施例におけるＮＡＮＤ型ＥＥ
ＰＲＯＭの回路構成を示すブロック図である。メモリセ
ルアレイ２１に対して、データ書き込み及び読み出しを
行うためにビット線制御回路２６が設けられている。こ
のビット線制御回路２６は、データ入出力バッファ２５
につながる。制御ゲート制御回路２３は、メモリセルア
レイ２１のロウデコーダ２２によって選択される制御ゲ
ート線に、データを書き込み，消去，読み出し及びベリ
ファイの各動作に対応して所定の制御信号を出力するも
のである。基板電位制御回路２４は、セルが構成される
ｐ型ウェルを通常は０Ｖ、消去時にはＶpp（〜２０Ｖ）
に制御するものである。入力されたアドレスはアドレス
バッファ２８を通してロウデコーダ２３及びカラムデコ
ーダ２７に伝達される。

【００６６】なお、図には示さないが、データ書き込
み，消去及び読み出しに対応し、制御ゲート線，ビット
線，基板等にそれぞれ必要な書き込み電位Ｖｗ，消去電
位Ｖｅ及び中間電位Ｖｍを与える書き込み電位発生回
路，消去電位発生回路，中間電位発生回路等が設けられ
ている。

【００６７】図７（ａ）（ｂ）は、メモリセルアレイの
一つのＮＡＮＤセル部分の平面図と等価回路図であり、
図８（ａ）（ｂ）はそれぞれ図７（ａ）のＡ−Ａ′及び
Ｂ−Ｂ′断面図である。素子分離酸化膜１２で囲まれた
ｐ型シリコン基板（又はｐ型ウェル）１１に、複数のＮ
ＡＮＤセルからなるメモリセルアレイが形成されてい
る。一つのＮＡＮＤセルに着目して説明するとこの実施
例では、８個のメモリセルＭ1 〜Ｍ8 が直列接続されて
一つのＮＡＮＤセルを構成している。メモリセルはそれ
ぞれ、基板１１にゲート酸化膜１３を介して浮遊ゲート
１４（１４₁ ，１４₂ ，…，１４₈ ）が形成され、この
上に層間絶縁膜１５を介して制御ゲート１６（１６₁ ，
１６₂ ，…，１６₈ ）が形成されて、構成されている。
これらのメモリセルのソース，ドレインであるｎ型拡散
層１９は、隣接するもの同士共有する形でメモリセルが
直列接続されている。

【００６８】ＮＡＮＤセルのドレイン側，ソース側には
それぞれ、メモリセルの浮遊ゲート，制御ゲートと同時
に形成された選択ゲート１４₉ ，１６₉ 及び１４₁₀，１
６₁₀が設けられている。素子形成された基板上はＣＶＤ
酸化膜１７により覆われ、この上にビット線１８が配設
されている。ビット線１８は、ＮＡＮＤセルの一端のド
レイン拡散層１９にはコンタクトさせている。

【００６９】行方向に並ぶＮＡＮＤセルの制御ゲート１
６は共通に制御ゲート線ＣＧ1 ，ＣＧ2 ，…，ＣＧ8 と
して配設されている。これら制御ゲート線はワード線と
なる。選択ゲート１４₉ ，１６₉ 及び１４₁₀，１６₁₀も
それぞれ行方向に連続的に選択ゲート線ＳＧs ，ＳＧd
として配設されている。図９は、このようなＮＡＮＤセ
ルがマトリックス配列されたメモリセルアレイの等価回
路を示している。

【００７０】図１０に、ＮＡＮＤセル型ＥＥＰＲＯＭの
ロウデコーダの具体的構成を示す。ロウデコーダは、Ｅ
タイプ、ｎチャネルＭＯＳトランジスタＱn41,Ｑn42 及
びＥタイプ，ｐチャネルＭＯＳトランジスタＱp11,Ｑp1
2 からなるイネーブル回路と、Ｅタイプ，ｎチャネルＭ
ＯＳトランジスタＱn43,Ｑn44 及びＥタイプ，ｐチャネ
ルＭＯＳトランジスタＱp13,Ｑp14 からなる転送回路
と、から構成されている。アドレス信号ａｉとデコーダ
イネーブル信号ＲＤＥＮＢによりロウデコーダは活性化
され、ブロックが選択される。消去時にはφERが“Ｈ”
となって動作する。また、電圧ＶppRWは、読み出し時に
ＶCC、消去／書き込み時にＶpp（〜２０Ｖ）となる。

【００７１】Ｅタイプ，ｎチャネルＭＯＳトランジスタ
Ｑn50 〜Ｑn69 とＥタイプ，ｐチャネルＭＯＳトランジ
スタＱp20 〜Ｑn29 は、選択ゲート電位ＳＧ1D、ＳＧ2D
と制御ゲート電位ＣＧ1D〜ＣＧ8D及びＶuss の電位を、
ロウデコーダの出力を受けて伝達するトランスファゲー
トである。Ｖuss ，ＳＧ1D，ＳＧ2D，ＣＧ1D〜ＣＧ8Dは
各ロウデコーダに共通な信号である。

【００７２】次に、本実施例におけるデータ消去動作に
ついて説明する。図１１に、消去時の基板及び制御ゲー
トＣＧ，選択ゲートＳＧの印加電圧の波形を示す。図１
１に示すように、選択ゲートＳＧ及び非選択のＣＧ'1〜
ＣＧ'8はＨレベルを１回目，２回目共に出し、選択ワー
ド線のＣＧ1 〜ＣＧ8 は１回目はＭレベルを、２回目は
Ｌレベルを出している。

【００７３】このようにデータの消去動作において、１
回目の消去パルス印加時にはワード線にＭレベルを印加
することにより、トンネル酸化膜に印加される電界を低
下させた状態でしきい値を変動させて、２回目以後にト
ンネル酸化膜に高電界を印加することにより、トンネル
酸化膜に印加されるピーク電界を抑え、これによりＥＥ
ＰＲＯＭの信頼性が向上する。

【００７４】次に、本実施例におけるデータ書込み動作
について説明する。書き込みは、図１２に示すフローチ
ャートに従って行われる。即ち、書き込みモードを設定
した後にデータ設定を行い、メモリセルに書き込みを行
う。その後、ベリファイ読み出しを行い、書き込まれた
データが正常か否かを判定し、正常であれば書き込みを
終了する。異常であれば、再度書き込み動作に移る。こ
のときに、後述するように書き込み電位を可変設定す
る。そして、例えば１０回の書き込みでも正常に書き込
まれなかった場合は、書き込み異常として終了する。

【００７５】書き込み時のＳＧd ，ＳＧs ，ＣＧ1 〜Ｃ
Ｇ8 、ビット線電位の本実施例における関係を（表２）
〜（表５）に示す。ここでは、ＣＧ8 が選択されている
とする。また、“１”書き込みは、もともとデータが
“１”の場合と“０”書き込みが終了してこれ以上電子
注入をさせないため“１”書き込みを同じ電圧を印加す
る場合を含む。

【００７６】

【表２】

【００７７】

【表３】

【００７８】

【表４】

【００７９】

【表５】

【００８０】（表２）は、書き込み電圧を１９〜２０〜
２１Ｖと２段階に増加させる場合を示している。この場
合、書き込み電圧を２Ｖ増加させた時にビット線電位，
及び選択ゲートＳＧd を１Ｖ増加させている。

【００８１】（表３）は、書き込み電圧を増加させる
度、ビット線電位，及び選択ゲート電位ＶM を増加させ
ている。ここで、上記の各電圧は、実施例に限るもので
はなく、適宜変更することが可能である。例えば、上記
例では１Ｖおきに電圧を増加させたが、０．５Ｖおき又
は２Ｖおきでもかまわない。さらに、同じ差分で増加さ
せなくてもよい。増加分を徐々に減らす、例えば１９Ｖ
−２０Ｖ−２０．５Ｖ−２０．７Ｖのように減らしても
よいし、逆に増加分を徐々に増やしてもかまわない。

【００８２】また、上記実施例では１回毎に電圧を変え
ているが、例えば２回毎に１９−１９−２０−２０−２
１−２１Ｖのように増加させてもよいし、１９−２０−
２０−２１−２１−２１Ｖと、ある設定回数毎に増加さ
せてもよい。同様に、ビット線電位、ＶbitH及びＶM の
増加方法も多くの自由度を有する。当然、誤書き込みに
対する電圧マージンが十分あれば両者は固定電位でもか
まわない。

【００８３】上記実施例の如く増加のタイミングは、必
ずしも書き込み電圧の増加のタイミングと同じである必
要はなく独立に制御してよい。また、上記実施例ではＶ
ppを徐々に増加させたが、制御ゲートとソース・ドレイ
ン間の電位差を増加するという意味では、書き込み電圧
を固定しておいてビット線電位を低下させていってもよ
い。（表４）の如くビット線電位を段階的に減少させて
もよい。

【００８４】また、ＶbitHとＶM の両者とも増加させな
くてもよい。例えば、ＶM は固定でＶbitHのみ増加させ
ていってもよい（表５）。但し、増加させたＶbitHが選
択メモリセルに転送されなければならない。また、Ｖbi
tHとＶM が同電位でもよい。この場合、ドレイン側選択
ゲートでしきい値落ちするので、ビット線にはしきい値
落ちした電圧が送られる。逆に、ＳＧd に印加するＶM
と非選択メモリセルに印加されるＶM が異なっていても
よい。

【００８５】次に、図１３に示すセンスアンプ兼データ
ラッチ回路（ＦＦ）をもとに、書き込みベリファイ方式
について説明する。図１３に示すように、ＣＭＯＳフリ
ップフロップからなるセンスアンプ兼データラッチ回路
（ＦＦ）があり、その第１の出力がφＦにより制御され
るＥタイプ，ｎチャネルＭＯＳトランジスタＱn7を介し
て、ビット線ＢＬｉに接続されている。ビット線ＢＬｉ
とＶccの間には、フリップフロップＦＦの第１の出力に
より制御されるＥタイプ，ｎチャネルＭＯＳトランジス
タＱn8と信号φＶにより制御されるＥタイプ，ｎチャネ
ルＭＯＳトランジスタＱn9が直列接続されている。ま
た、ビット線をプリチャージするＥタイプ，ｐチャネル
ＭＯＳトランジスタＱp5と、ビット線を放電するＥタイ
プ，ｎチャネルＭＯＳトランジスタＱn10 が接続されて
いる。また、フリップフロップＦＦの第２の出力を入力
とする検知トランジスタＱn11 によって、センスライン
ＶＤＴＣとＶssが接続されている。

【００８６】書き込み時に、“１”書き込みの場合はＦ
Ｆのビット線側ノードに“Ｈ”がラッチされ、ビット線
に中間電位が送られる。“０”書き込みの場合は、ＦＦ
のビット線側ノードに“Ｌ”がラッチされ、ビット線に
ＶＳＳが転送される。

【００８７】書き込み確認動作はＱn7を閉じた状態で、
まずプリチャージ信号φＰＢが“Ｌ”となってビット線
をＶccにプリチャージする。この状態では書き込みデー
タをＦＦに保持されている。この後、選択ゲート，制御
ゲートが駆動される。ここで、セルのデータがＤタイプ
であれば、ビット線がＶssに放電される。また、セルの
データＥタイプであれば、ビット線はＶccレベルを保
つ。選択ゲート及び制御ゲートがリセットされた後、ベ
リファイ信号φＶが“Ｈ”となって、“１”データが保
持されているビット線はＶcc−Ｖthに充電される。その
後、ＦＦを構成するＣＭＯＳインバータを非活性とした
のち、Ｇn7をＯＮ状態とし、ビット線の電位をセンスし
ラッチし、それを再書き込みのデータとする。

【００８８】即ち、“１”書き込みのビット線には
“Ｈ”が、“０”書き込みのビット線で十分書き込みが
なされたものには“Ｈ”がラッチされる。さらに、
“０”書き込みのビット線で、書き込み不十分なものに
対してのみ“Ｌ”がラッチされる。再書き込みは、全Ｆ
Ｆのビット線側ノードに“Ｈ”がラッチされた状態にな
るまで続く。

【００８９】これは、以下のようにして検知される。セ
ンスラインＳＬは全ＦＦの検知トランジスタが接続され
ている。ＶＤＴＣはｐチャネルトランジスタＱpkに接続
されている。上述のラッチ終了後Ｑpkが所定の時間活性
化される。そのとき、全ビット書き込みが完了していれ
ば、検知トランジスタは全てＯＦＦ状態となっているの
で、ＶＤＴＣはＶccに充電される。もし、書き込み不足
のセルが残っていると、そのビット線に対応する検知ト
ランジスタはＯＮ状態にあるので、ＶＤＴＣの電位はＶ
ssに低下していく。このＶＤＴＣの電位を検知すること
によって、書き込みが終了したかどうか、一括で（即ち
アドレスを変えて、全ビット読み出すのではなく）検知
することができる。書き込みが未終了であれば、再書き
込みを行う。

【００９０】上記の書込み動作を実現させるためのリミ
ッタ回路の１例を図１４に示す。昇圧回路２９の出力に
ｐ型トランジスタＭp を介して逆バイアス状態のダイオ
ードＤが接続されている。ダイオードＤのブレークダウ
ン電圧を１段当り９．５Ｖと設定する。

【００９１】１回目の書き込み時φ１及びφ２をＶssと
すると、ノードＮ１とＮ３間はｐ型トランジスタＭp3，
Ｍp4によって短絡されているのでＶppとしては１９Ｖが
出力される。２回目の書き込みではφ１をＶpp、φ２を
Ｖssと設定する。この時、ノードＮ２，Ｎ３間は短絡さ
れているが、ノードＮ１，Ｎ２間はｐ型トランジスタＭ
p1のしきい値Ｖth分だけ電圧降下している。よって、こ
のｐ型トランジスタのしきい値を１Ｖとすると出力Ｖpp
は２０Ｖとなる。同様に、３回目の書き込み時はφ１，
φ２共にＶppとする。よって、Ｖth２段分の電圧降下分
と合わせて２１ＶのＶppが出力される。

【００９２】以上のように書き込み回数を検知してリミ
ッタ回路を制御することにより、所望の電圧を得られ
る。ここでは、ｐ型トランジスタを２段用いたが、種々
変形可能である。しきい値の異なるトランジスタを並べ
て増加電圧を変化させてもよいし、同じしきい値を持つ
トランジスタを３個以上並べ２段分と１段分に分割して
もよい。さらに、ｐ型，ｎ型を組み合わせてもよい。ま
た、ＶM ，ＶbitHも同様な構成で昇圧回路ができる。

【００９３】また、書き込みとベリファイリードのサイ
クルは、チップ内部で自動的に行ってもよいし、チップ
外部で制御してもよい。チップ内部で自動的に制御する
場合には、書き込み回数を記憶するカウンタ回路を具備
し、その出力信号等によって昇圧回路リミッタの設定電
圧を切り換える。また、 Ready／busyピンを書き込みベ
リファイサイクル中はbusy状態としておき、ベリファイ
読み出しで書き込みの完了を確認するか、規定回数書き
込みとベリファイを繰り返した後も書き込みが完了しな
かった場合は Ready／busyピンをready状態に戻し、例
えば特定のＩ／Ｏピンにベリファイが完了したかどうか
の情報を出力するようにする。当然のことながら、 Rea
dy／busyピンが Readyの戻る時、又はその後リセット信
号を入力する等、所定のタイミングで前記カウンタ回路
をリセットする。

【００９４】チップ外部で制御する場合には、データ入
力，書き込み，ベリファイ等のコマンドを持たせ、書き
込みが終了したらベリファイのコマンドを入力し、書き
込みが未完了であれば再び書き込みコマンドを入力す
る。その時、チップ外部のＣＰＵ等が書き込み回数を覚
えておく。このような制御の時、例えば３種類の書き込
みコマンドを準備しておき、それぞれに昇圧回路の出力
電圧を対応させておく。このようにすれば、書き込み回
数に応じて書き込み電圧を制御することが可能である。

【００９５】このような書き込みベリファイ動作によ
り、次のような効果が得られる。即ち、１回目の書き込
み電位を従来よりも下げるため、リミッタが高電圧方向
にばらついた場合でもしきい値分布の許容上限を越える
ことがなく、リミッタのプロセス制御が容易となる。ま
た、書き込み電位を徐々に上げることにより、ベリファ
イの回数を減らすことが可能となり、書き込み時間の短
縮をはかることができる。さらに、トンネル酸化膜に最
も大きな電界が加わる１回目の書き込み電位を低くして
いることから、トンネル酸化膜の劣化を防止することが
でき、メモリセルの信頼性向上をはかることができる。

【００９６】次に、書き込みベリファイを行う場合の他
の例について説明する。まず、データ書き込みを行うメ
モリセルアレイ・ブロックを選択する。選択されたブロ
ックに対して、データ書き込みに先立ちそのブロック内
の全てのＮＡＮＤセルのメモリセルのデータ消去を行
う。データ消去時は、全ての制御ゲート線（ワード線）
ＣＧに０Ｖが与えられる。この時、選択ゲート線ＳＧs
，ＳＧd ，ビット線，ソース線及びメモリセルアレイ
が形成されたｐ型基板（又はｐ型ウェル）に消去電位Ｖ
ｅが印加される。非選択ブロックの制御ゲート線にも消
去電位Ｖｅが印加される。このバイアス状態を例えば、
１０msの間保つことにより、選択ブロック内の全てのメ
モリセルで浮遊ゲートから電子が放出され、しきい値が
負の方向へと移動する。

【００９７】次いで、消去されたメモリセルのしきい値
が充分負になっているか否かをチェックする消去ベリフ
ァイ動作に入る。選択されたＮＡＮＤセル内の全てのメ
モリセルの制御ゲートが０Ｖに設定される。選択ゲート
ＳＧs ，ＳＧd は例えば５Ｖに設定され、ビット線には
例えば読み出し電位１．５Ｖが与えられ、ソース線及び
ｐ型基板（又はｐ型ウェル）は０Ｖとされる。このと
き、選択ゲートＳＧs ，ＳＧd が５Ｖになっている時間
は消去したメモリセルのしきい値がある程度負になって
いたらデータ“０”が読み出せる時間に設定される、そ
して、この設定された時間にデータ“０”が読み出され
ない場合には、再度データ消去を行い、条件を満たすま
で同様にベリファイ動作を繰り返す。

【００９８】次いで、データ書き込み動作に入る。デー
タ書き込みはＮＡＮＤセルの段数分のワードのデータ、
例えば８ビットで１ＮＡＮＤを形成する場合出あれば、
８ワード分のデータがデータラッチ回路にラッチされ、
そのデータによってビット線電位が制御されて“０”又
は“１”が書き込まれる。この時、選択された制御ゲー
ト線には書き込み電位Ｖｗ、非選択制御ゲート線には中
間電位ＶM が印加される。また、ビット線ＢＬには、デ
ータ“１”書き込みの時は０Ｖ、“０”書き込みの時は
中間電位ＶM が与えられる。さらに、この書き込み動作
時には、選択ゲートＳＧd に中間電位ＶM が与えられ、
選択ゲートＳＧs 及びｐ型基板（又はｐ型ウェル）には
０Ｖが与えられる。

【００９９】このデータ書き込みのバイアス状態を例え
ば１msの間保つことにより、“１”が書かれたメモリセ
ルではしきい値が正方向にシフトし、“０”が書かれた
メモリセルではしきい値は負に止まる。

【０１００】次いで、書き込みベリファイ動作に入る。
この実施例においては、データ“１”が書き込まれたメ
モリセルのしきい値が所望の値以上になっているか否か
が、書き込みベリファイ電位ＶVER によってチェックさ
れる。このしきい値は、メモリセルのデータ保持特性を
考慮して決められるもので、例えば１．５Ｖに定められ
る。

【０１０１】具体的にはまず、選択された制御ゲート線
には書き込みベリファイ電位ＶVERが供給される。それ
以外の制御ゲート線にはＶccが供給される。この時、同
時に選択される選択ゲートＳＧs ，ＳＧd は共にＶccに
設定され、ビット線には読み出し電位例えば１．５Ｖが
与えられ、ソース線は０Ｖとされる。これにより選択さ
れたメモリセルが“１”書き込みがなされたものであっ
て、そのしきい値が書き込みベリファイ電位を越えてい
れば選択されたメモリセル非導通となり、データ“１”
が読み出される。“１”書き込みが不十分でしきい値が
書き込みベリファイ電位に達していない場合には、選択
されたメモリセルは導通するから、データ“０”として
読み出され、再度“１”データを書き込み動作及びスト
レス緩和動作２が繰り返される。そして、再度ベリファ
イ動作を行い、書き込みベリファイ電位以上になるまで
繰り返される。

【０１０２】ここで書き込みは、所望のセルＴｒしきい
値を得るまで、繰り返し加えられる複数のパルスによっ
て行われる。書き込み電位を与えるための回路の概念図
は、本実施例では図１４のようになっている。即ち、昇
圧回路３２に対して信号を与えるリングオシレータ３１
に対して、プログラム系のコントローラの中にある書き
込み回数のカウンタ３０から信号を与えるようになって
おり、この信号により、初回の書き込み電位パルスに対
してだけリングオシレータ３１の周期を遅くして、パル
スの立ち上がり時間を２回目以降のパルスに対して大き
くする。

【０１０３】リングオシレータ３１の周期を可変にする
ための回路の例は、図１５のようである。Ｖselectに対
して通常は“Ｌ”電位（例えば０Ｖ）が与えられている
が、周期を遅くしたい時にはＶselectに“Ｈ”の電位
（例えば５Ｖ）を与える。従来の回路に上で述べたパル
ス立ち上がり速度制御の回路を加えることにより初回パ
ルスの立ち上がり時間を２回目以降に比べて大きくする
ことができ、ゲート絶縁膜の劣化を従来の場合に比べて
小さくできる。なお、本発明は上述した実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【０１０４】

【発明の効果】以上詳述したように本発明によれば、デ
ータ消去やデータ書込み時にトンネル酸化膜に印加され
るピーク電界を抑えることができ、トンネル酸化膜の絶
縁破壊やリーク電流の増大を防止することができ、これ
によりメモリセルの信頼性向上をはかることができる。
また、書き込み回数に応じて書き込み電位を制御するこ
とにより、セル特性がばらついても書き込み時間の増大
を抑制することのできる書き込みベリファイ方式を実現
することが可能となる。

【図面の簡単な説明】

【図１】本発明を説明するための図。

【図２】プログラム時間とメモリセルの書き込み後のし
きい値の幅との関係を示す図。

【図３】最大電界（ピーク電界）と結合係数との関係を
示す図。

【図４】実施例のＮＡＮＤセル型ＥＥＰＲＯＭシステム
構成を示すブロック図。

【図５】図４の具体的システム構成例であるＬＳＩメモ
リカードの斜視図と平面図。

【図６】本実施例におけるＮＡＮＤ型ＥＥＰＲＯＭの構
成を示す図。

【図７】メモリセルアレイの一つのＮＡＮＤセル部分の
平面図と等価回路図。

【図８】図７（ａ）のＡ−Ａ′及びＢ−Ｂ′断面を示す
図。

【図９】ＮＡＮＤセルがマトリックス配列されたセルア
レイの等価回路を示す図。

【図１０】ＮＡＮＤセル型ＥＥＰＲＯＭのロウデコーダ
の具体的構成を示す図。

【図１１】消去時の基板及び制御ゲート，選択ゲートの
印加電圧の波形を示す図。

【図１２】書き込みの様子を示すフローチャート。

【図１３】センスアンプ兼データラッチ回路の例を示す
図。

【図１４】実施例の書き込み動作を実現させるためのリ
ミッタ回路の１例を示す図。

【図１５】実施例における書き込み特性を示す図。

【図１３】従来例における書き込み特性を示す図。

【図１４】書き込み電位を与えるための回路の概念図。

【図１５】リングオシレータの周期を可変にするための
回路の例を示す図。

【図１６】チップ毎ベリファイ−電圧上昇法を説明する
ための図。

【図１７】ビット毎ベリファイ−固定電圧法を説明する
ための図。

【符号の説明】

１…ＥＥＰＲＯＭチップ、２…制御回路ＬＳＩチップ、
３…カード本体、４…外部端子、１１…ｐ型シリコン基
板、１２…素子分離酸化膜、１３…トンネル
酸化膜（第１のゲート絶縁膜）、１４…浮遊ゲート、
１５…層間絶縁膜、１６…制御ゲート、
１７…ＣＶＤ酸化膜、１８…ビット
線、１９…ｎ型拡散層、２１…メモ
リセルアレイ、２２…ロウデコーダ、２３…
制御ゲート制御回路、２４…基板電位制御回
路、２５…データ入出力バッファ、２６…ビット
線制御回路、２７…カラムデコーダ、２８
…アドレスバッファ、２９…昇圧回路。

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年９月８日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明を説明するための図。

【図１２】書き込みの様子を示すフローチャート。

【図１５】実施例における書き込み特性を示す図。

【符号の説明】１…ＥＥＰＲＯＭチップ、２…制御回路ＬＳＩチップ、
３…カード本体、４…外部端子、１１…ｐ型シリコン基
板、１２…素子分離酸化膜、１３…トンネル
酸化膜（第１のゲート絶縁膜）、１４…浮遊ゲート、
１５…層間絶縁膜、１６…制御ゲート、
１７…ＣＶＤ酸化膜、１８…ビット
線、１９…ｎ型拡散層、２１…メモ
リセルアレイ、２２…ロウデコーダ、２３…
制御ゲート制御回路、２４…基板電位制御回
路、２５…データ入出力バッファ、２６…ビット
線制御回路、２７…カラムデコーダ、２８
…アドレスバッファ、２９…昇圧回路。 ─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成６年９月９日

【手続補正１】

【補正対象書類名】明細書

【補正対象項目名】０１０２

【補正方法】変更

【補正内容】

【０１０２】ここで書き込みは、所望のセルＴｒしきい
値を得るまで、繰り返し加えられる複数のパルスによっ
て行われる。書き込み電位を与えるための回路の概念図
は、本実施例では図１８のようになっている。即ち、昇
圧回路３２に対して信号を与えるリングオシレータ３１
に対して、プログラム系のコントローラの中にある書き
込み回数のカウンタ３０から信号を与えるようになって
おり、この信号により、初回の書き込み電位パルスに対
してだけリングオシレータ３１の周期を遅くして、パル
スの立ち上がり時間を２回目以降のパルスに対して大き
くする。

【手続補正２】

【補正対象書類名】明細書

【補正対象項目名】０１０３

【補正方法】変更

【補正内容】

【０１０３】リングオシレータ３１の周期を可変にする
ための回路の例は、図１９のようである。Ｖselectに対
して通常は“Ｌ”電位（例えば０Ｖ）が与えられている
が、周期を遅くしたい時にはＶselectに“Ｈ”の電位
（例えば５Ｖ）を与える。従来の回路に上で述べたパル
ス立ち上がり速度制御の回路を加えることにより初回パ
ルスの立ち上がり時間を２回目以降に比べて大きくする
ことができ、ゲート絶縁膜の劣化を従来の場合に比べて
小さくできる。なお、本発明は上述した実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。

【手続補正３】

【補正対象書類名】明細書

【補正対象項目名】図面の簡単な説明

【補正方法】変更

【補正内容】

【図面の簡単な説明】

【図１】本発明を説明するための図。

【図１２】書き込みの様子を示すフローチャート。

【図１５】実施例における書き込み特性を示す図。

【図１８】書き込み電位を与えるための回路の概念図。

【図１９】リングオシレータの周期を可変にするための
回路の例を示す図。

【符号の説明】１…ＥＥＰＲＯＭチップ、２…制御回路ＬＳＩチップ、
３…カード本体、４…外部端子、１１…ｐ型シリコン基
板、１２…素子分離酸化膜、１３…トンネル
酸化膜（第１のゲート絶縁膜）、１４…浮遊ゲート、
１５…層間絶縁膜、１６…制御ゲート、
１７…ＣＶＤ酸化膜、１８…ビット
線、１９…ｎ型拡散層、２１…メモ
リセルアレイ、２２…ロウデコーダ、２３…
制御ゲート制御回路、２４…基板電位制御回
路、２５…データ入出力バッファ、２６…ビット
線制御回路、２７…カラムデコーダ、２８
…アドレスバッファ、２９…昇圧回路。

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１８

【補正方法】追加

【補正内容】

【図１８】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１９

【補正方法】追加

【補正内容】

【図１９】

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/788 29/792 7210−4ＭＨ０１Ｌ 27/10 ４３４ 29/78 ３７１ (72)発明者白田理一郎神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者有留誠一神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内 (72)発明者田中智晴神奈川県川崎市幸区小向東芝町１番地株式会社東芝研究開発センター内

Claims

【特許請求の範囲】

【請求項１】電気的書き替え消去可能な複数のメモリセ
ルがマトリックス状に配置されたメモリセルアレイと、前記メモリセルのドレインに接続された複数のビット線
と、前記メモリセルの制御ゲートである複数のワード線と、ページ書き込みの時に、選択された前記ワード線に第１
書き込み電位を印加し、前記選択ワード線に接続され、
書き込みを行うメモリセルが接続されるビット線に第１
ビット線電位を印加し、前記選択ワード線に接続され、
書き込みを行わないメモリセルが接続されるビット線に
第２ビット線電位を印加する書き込み手段と、前記書き込み手段によって書き込まれた情報を読み、書
き込み不足のメモリセルがある場合には再び前記書き込
み手段によって再書き込みを行い、書き込みの回数に応
じて第１書き込み電位を順次上昇させる再書き込み手段
と、を具備してなることを特徴とする不揮発性半導体記
憶装置。
【請求項２】前記再書き込み手段は、第１及び第２ビッ
ト線電位を可変設定する手段を含むことを特徴とする請
求項１記載の不揮発性半導体記憶装置。
【請求項３】複数のパルスによるデータ書き込みにおい
て、１回目の書き込みパルスの立上がり時間を、２回目
以降のパルスの立上がり時間よりも長く設定する手段を
有することを特徴とする請求項１記載の不揮発性半導体
記憶装置。
【請求項４】前記メモリセルは、複数個ずつ直列接続さ
れてＮＡＮＤセルを構成するものであることを特徴とす
る請求項１記載の不揮発性半導体記憶装置。
【請求項５】前記ＮＡＮＤセルの一端と前記ビット線と
に接続された第１選択ゲートと、前記ＮＡＮＤセルの他
端に接続された第２選択ゲートと、第２選択ゲートを介
して前記ＮＡＮＤセルの他端に接続されたソース線とを
具備することを特徴とする請求項４記載の不揮発性半導
体記憶装置。
【請求項６】複数のメモリセルは、ビット線に対して並
列に接続されてメモリセルユニットを構成することを特
徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項７】共通のドレインが第１選択ゲートを介して
ビット線に接続され、共通のソース線が第２選択ゲート
を介して共通ソース線に接続されてなるメモリセルは、
ビット線に並列に接続されたＮＯＲ構造を有することを
特徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項８】複数のパルスによるデータの書き込みにお
いて、１回目の書き込みパルスは、最も書き込まれ安い
メモリセルがオーバプログラムをしない電位に設定する
手段を有することを特徴とする請求項１記載の不揮発性
半導体記憶装置。
【請求項９】複数のパルスによるデータの書き込みにお
いて、書き込みパルスの上限電位は、前記メモリセル及
びその周辺回路の耐圧に設定する手段を有することを特
徴とする請求項１記載の不揮発性半導体記憶装置。
【請求項１０】半導体基板と、前記半導体基板の表面に形成されたソース及びドレイン
領域と、前記半導体基板上に順次積層された第１ゲート
絶縁膜と、電荷蓄積層と、第２ゲート絶縁膜と、制御ゲ
ートとを有し、前記電荷蓄積層と前記半導体基板との電
荷の授受により電気的書き替えが可能なメモリセルと、データを消去する場合に、１回目に前記半導体基板に高
電位を与え、前記制御ゲートに中間電位を与え、２回目
以降は前記半導体基板に高電位を与え、前記制御ゲート
に低電位を与えて、前記電荷蓄積層から電荷を引き抜く
手段と、を具備してなることを特徴とする不揮発性半導
体記憶装置。
【請求項１１】前記高電位は昇圧電位であり、前記中間
電位は電源電位であり、前記低電位は接地電位であるこ
とを特徴とする請求項１０記載の不揮発性半導体記憶装
置。
【請求項１２】半導体基板と、前記半導体基板の表面に形成されたソース及びドレイン
領域と、前記半導体基板上に順次積層された第１ゲート
絶縁膜と、電荷蓄積層と、第２ゲート絶縁膜と、制御ゲ
ートとを有し、前記電荷蓄積層と前記半導体基板との間
の電荷の授受により電気的書き替えが可能な複数のメモ
リセルと、前記メモリセルはマトリックス状に配置され
ていて、データを消去する場合に、１回目に前記半導体基板及び
非選択メモリセルの制御ゲートに高電位を与え、選択メ
モリセルの制御ゲートに中間電位を与え、２回目以降は
前記半導体基板及び非選択メモリセルの制御ゲートに高
電位を与え、選択メモリセルの制御ゲートに中間電位よ
り低い電位を与えて、前記電荷蓄積層から電荷を引き抜
く手段と、を具備してなることを特徴とする不揮発性半
導体記憶装置。
【請求項１３】前記高電位は昇圧電位であり、前記中間
電位は電源電位であり、前記低電位は接地電位であるこ
とを特徴とする請求項１２記載の不揮発性半導体記憶装
置。
【請求項１４】電気的書き替え消去可能な複数のメモリ
セルがマトリックス状に配置されたメモリセルアレイ
と、前記メモリセルアレイのドレインに接続されたビット線
を複数持ち、前記メモリセルの制御ゲートに接続された
ワード線を複数持ち、前記同一ワード線に接続された複
数のメモリセルに対して、各メモリセル毎に、異なるプ
ログラム若しくは消去パルスを印加することによって、
上記選択メモリセルを同一動作内にプログラム若しくは
消去する手段と、を具備してなることを特徴とする不揮
発性半導体記憶装置。
【請求項１５】前記プログラムパルス若しくは消去パル
スは、前記複数のメモリセルのプログラム若しくは消去
期間中に与えられるものであることを特徴とする請求項
１４記載の不揮発性半導体記憶装置。
【請求項１６】前記複数のメモリセルをプログラム若し
くは消去する動作期間中に、各メモリセル毎にチャネル
と制御ゲート間に印加される電圧の最大値が異なるよう
にする手段によって、上記ワード線に接続された複数の
選択メモリセルをプログラム若しくは消去する手段を有
することを特徴とする請求項１５記載の不揮発性半導体
記憶装置。
【請求項１７】前記選択ワード線に時間的に増加してい
く電圧を印加する手段と、各メモリセル毎に、異なるプ
ログラム若しくは消去パルスを印加することによって、
上記選択メモリセルを同一動作内にプログラム若しくは
消去する手段と、各メモリセル毎に異なる時間の間だ
け、上記ワード線電圧を印加する手段によって、上記選
択メモリセルをプログラム若しくは消去する手段とを有
することを特徴とする請求項１５記載の不揮発性半導体
記憶装置。