JPH098288A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH098288A JPH098288A JP14735595A JP14735595A JPH098288A JP H098288 A JPH098288 A JP H098288A JP 14735595 A JP14735595 A JP 14735595A JP 14735595 A JP14735595 A JP 14735595A JP H098288 A JPH098288 A JP H098288A
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- 238000004519 manufacturing process Methods 0.000 title claims description 16
- 239000012535 impurity Substances 0.000 claims abstract description 54
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000009792 diffusion process Methods 0.000 claims description 22
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- 238000010438 heat treatment Methods 0.000 claims description 10
- 238000005468 ion implantation Methods 0.000 claims description 9
- 239000007943 implant Substances 0.000 abstract 3
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Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 ゲート電極の加工寸法に左右されずに、実効
的なゲート長を常に一定に保ち、所望のトランジスタ特
性を得ることのできる半導体装置の製造方法を提供す
る。 【構成】 ゲート酸化膜３とゲート電極４を形成した
後、ゲート電極４の寸法（ゲート長）を走査型電子顕微
鏡を用いて測定する。測定したゲート電極４の寸法と目
標値とのずれ量に見合った分だけ、ソース・ドレイン領
域を形成するための不純物５の注入量を調整し、半導体
基板内１にドーピングする。すなわち、測定したゲート
電極４の寸法が目標値より小さかった場合は、不純物５
の注入量を減らし、不純物拡散層６のゲート電極４下へ
の入り込みを抑制する。また、ゲート電極４の寸法が目
標値より大きかった場合は、不純物５の注入量を増や
し、不純物拡散層６のゲート電極４下への入り込みを助
長させる。
的なゲート長を常に一定に保ち、所望のトランジスタ特
性を得ることのできる半導体装置の製造方法を提供す
る。 【構成】 ゲート酸化膜３とゲート電極４を形成した
後、ゲート電極４の寸法（ゲート長）を走査型電子顕微
鏡を用いて測定する。測定したゲート電極４の寸法と目
標値とのずれ量に見合った分だけ、ソース・ドレイン領
域を形成するための不純物５の注入量を調整し、半導体
基板内１にドーピングする。すなわち、測定したゲート
電極４の寸法が目標値より小さかった場合は、不純物５
の注入量を減らし、不純物拡散層６のゲート電極４下へ
の入り込みを抑制する。また、ゲート電極４の寸法が目
標値より大きかった場合は、不純物５の注入量を増や
し、不純物拡散層６のゲート電極４下への入り込みを助
長させる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置の製造方
法に関するものである。
法に関するものである。
【０００２】
【従来の技術】近年、サブミクロンからハーフミクロ
ン、さらにクォーターミクロンへと微細化が進む半導体
装置において、そのトランジスタ特性はゲート電極の寸
法の影響を大変強く受け、今やいかに安定して、目標通
りのゲート電極寸法を得るプロセス条件を確立すること
ができるかが、安定したトランジスタ特性を実現する上
で、最も重要なものとなってきている。
ン、さらにクォーターミクロンへと微細化が進む半導体
装置において、そのトランジスタ特性はゲート電極の寸
法の影響を大変強く受け、今やいかに安定して、目標通
りのゲート電極寸法を得るプロセス条件を確立すること
ができるかが、安定したトランジスタ特性を実現する上
で、最も重要なものとなってきている。
【０００３】以下に従来のＭＯＳトランジスタを搭載し
た半導体装置の製造方法について説明する。従来の半導
体装置の製造方法の工程順断面図は、図１に示す実施例
における工程順断面図と同様であり、図１を用いて説明
する。図１において、１は半導体基板、２は素子分離用
絶縁膜、３はゲート酸化膜（ゲート絶縁膜）、４はゲー
ト電極、５は不純物、６は不純物拡散層である。
た半導体装置の製造方法について説明する。従来の半導
体装置の製造方法の工程順断面図は、図１に示す実施例
における工程順断面図と同様であり、図１を用いて説明
する。図１において、１は半導体基板、２は素子分離用
絶縁膜、３はゲート酸化膜（ゲート絶縁膜）、４はゲー
ト電極、５は不純物、６は不純物拡散層である。
【０００４】まず、図１の（ａ）に示すように、半導体
基板１の上に選択酸化法により素子分離用絶縁膜２を形
成した後、ＭＯＳトランジスタ形成のため、通常のリソ
グラフィ技術とエッチング技術により、ゲート酸化膜３
とゲート電極４を形成する。次に、図１の（ｂ）に示す
ように、ゲート電極４をマスクとして、半導体基板１表
面に、イオン注入技術により不純物５をドーピングす
る。そして、図１の（ｃ）に示すように、アニールによ
って不純物５を半導体基板１内で活性化させ、ソース・
ドレイン領域となる不純物拡散層６を形成する。通常、
不純物５の注入量や、不純物５を活性化させるためのア
ニール条件は、予め決定されており、条件変更されるこ
となく決められた条件で処理するのが一般的である。
基板１の上に選択酸化法により素子分離用絶縁膜２を形
成した後、ＭＯＳトランジスタ形成のため、通常のリソ
グラフィ技術とエッチング技術により、ゲート酸化膜３
とゲート電極４を形成する。次に、図１の（ｂ）に示す
ように、ゲート電極４をマスクとして、半導体基板１表
面に、イオン注入技術により不純物５をドーピングす
る。そして、図１の（ｃ）に示すように、アニールによ
って不純物５を半導体基板１内で活性化させ、ソース・
ドレイン領域となる不純物拡散層６を形成する。通常、
不純物５の注入量や、不純物５を活性化させるためのア
ニール条件は、予め決定されており、条件変更されるこ
となく決められた条件で処理するのが一般的である。
【０００５】
【発明が解決しようとする課題】しかしながら上記従来
の製造方法では、特に、ゲート電極３の寸法に対応して
敏感に変化するトランジスタ特性を有する半導体装置に
おいては、工程内でのゲート電極の加工寸法のばらつき
（目標寸法からのずれ）によって実効的なゲート長もば
らつき、満足なトランジスタ特性を得ることができない
という問題があった。
の製造方法では、特に、ゲート電極３の寸法に対応して
敏感に変化するトランジスタ特性を有する半導体装置に
おいては、工程内でのゲート電極の加工寸法のばらつき
（目標寸法からのずれ）によって実効的なゲート長もば
らつき、満足なトランジスタ特性を得ることができない
という問題があった。
【０００６】この発明は、上記従来の課題を解決するも
ので、ゲート電極の加工寸法に左右されずに、実効的な
ゲート長を常に一定に保ち、所望のトランジスタ特性を
得ることのできる半導体装置の製造方法を提供すること
を目的とする。
ので、ゲート電極の加工寸法に左右されずに、実効的な
ゲート長を常に一定に保ち、所望のトランジスタ特性を
得ることのできる半導体装置の製造方法を提供すること
を目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の半導体装
置の製造方法は、ゲート電極を形成した後、ゲート長を
測定し、この測定値が目標値より大きいときにはソース
・ドレイン領域を形成するための不純物のイオン注入量
を多くし、測定値が目標値より小さいときには不純物の
イオン注入量を少なくすることを特徴とする。
置の製造方法は、ゲート電極を形成した後、ゲート長を
測定し、この測定値が目標値より大きいときにはソース
・ドレイン領域を形成するための不純物のイオン注入量
を多くし、測定値が目標値より小さいときには不純物の
イオン注入量を少なくすることを特徴とする。
【０００８】請求項２記載の半導体装置の製造方法は、
ゲート電極を形成した後、ゲート長を測定し、この測定
値が目標値より大きいときにはソース・ドレイン領域と
なる不純物拡散層を形成するための熱処理条件を不純物
の拡散が大きくなるようにし、測定値が目標値より小さ
いときには熱処理条件を不純物の拡散が小さくなるよう
にすることを特徴とする。
ゲート電極を形成した後、ゲート長を測定し、この測定
値が目標値より大きいときにはソース・ドレイン領域と
なる不純物拡散層を形成するための熱処理条件を不純物
の拡散が大きくなるようにし、測定値が目標値より小さ
いときには熱処理条件を不純物の拡散が小さくなるよう
にすることを特徴とする。
【０００９】
【作用】この発明の製造方法によれば、ゲート長の測定
値が目標値より大きいときにはソース・ドレイン領域を
形成するための不純物のイオン注入量を多くし、測定値
が目標値より小さいときには不純物のイオン注入量を少
なくすることにより、または、ゲート長の測定値が目標
値より大きいときにはソース・ドレイン領域となる不純
物拡散層を形成するための熱処理条件を不純物の拡散が
大きくなるようにし、測定値が目標値より小さいときに
は熱処理条件を不純物の拡散が小さくなるようにするこ
とにより、ゲート電極の加工寸法に左右されずに、実効
的なゲート長を常に一定に保ち、所望のトランジスタ特
性を得ることができる。
値が目標値より大きいときにはソース・ドレイン領域を
形成するための不純物のイオン注入量を多くし、測定値
が目標値より小さいときには不純物のイオン注入量を少
なくすることにより、または、ゲート長の測定値が目標
値より大きいときにはソース・ドレイン領域となる不純
物拡散層を形成するための熱処理条件を不純物の拡散が
大きくなるようにし、測定値が目標値より小さいときに
は熱処理条件を不純物の拡散が小さくなるようにするこ
とにより、ゲート電極の加工寸法に左右されずに、実効
的なゲート長を常に一定に保ち、所望のトランジスタ特
性を得ることができる。
【００１０】
【実施例】以下この発明の一実施例について、図面を参
照しながら説明する。図１はこの発明の一実施例の半導
体装置の製造方法の工程順断面図である。ここでは主
に、従来の製造方法と異なる点について説明する。図１
の（ａ）に示すように、通常のリソグラフィ技術とエッ
チング技術により、ゲート酸化膜３とゲート電極４を形
成した後、ゲート電極４の寸法（ゲート長）を走査型電
子顕微鏡を用いて測定する。特に、ランダムパターンを
搭載しているマイコン・ロジックＬＳＩについては、マ
イクロローディング効果の影響により、一般にゲート電
極の面積が異なると、リソグラフィ工程でのゲート電極
の寸法とエッチング工程での寸法との差（寸法変換差、
ＣＤロス）も異なることが多く、目標とする寸法（目標
値）からずれを生じていることがある。この実施例で
は、測定したゲート電極４の寸法（ゲート長）と目標値
とのずれ量に見合った分だけ、ソース・ドレイン領域を
形成するための注入すべき不純物５の量を調整し、半導
体基板内１にドーピングする。すなわち、測定したゲー
ト電極４の寸法が目標値より小さかった場合は、図１の
（ｂ）の不純物注入工程において、不純物５の量を減ら
し、図１の（ｃ）のアニールによって形成される不純物
拡散層６のゲート電極４下への入り込みを抑制する。ま
た、ゲート電極４の寸法が目標値より大きかった場合
は、図１の（ｂ）の不純物注入工程において、不純物５
の量を増やし、図１の（ｃ）アニールによって形成され
る不純物拡散層６のゲート電極４下への入り込みを助長
させるのである。
照しながら説明する。図１はこの発明の一実施例の半導
体装置の製造方法の工程順断面図である。ここでは主
に、従来の製造方法と異なる点について説明する。図１
の（ａ）に示すように、通常のリソグラフィ技術とエッ
チング技術により、ゲート酸化膜３とゲート電極４を形
成した後、ゲート電極４の寸法（ゲート長）を走査型電
子顕微鏡を用いて測定する。特に、ランダムパターンを
搭載しているマイコン・ロジックＬＳＩについては、マ
イクロローディング効果の影響により、一般にゲート電
極の面積が異なると、リソグラフィ工程でのゲート電極
の寸法とエッチング工程での寸法との差（寸法変換差、
ＣＤロス）も異なることが多く、目標とする寸法（目標
値）からずれを生じていることがある。この実施例で
は、測定したゲート電極４の寸法（ゲート長）と目標値
とのずれ量に見合った分だけ、ソース・ドレイン領域を
形成するための注入すべき不純物５の量を調整し、半導
体基板内１にドーピングする。すなわち、測定したゲー
ト電極４の寸法が目標値より小さかった場合は、図１の
（ｂ）の不純物注入工程において、不純物５の量を減ら
し、図１の（ｃ）のアニールによって形成される不純物
拡散層６のゲート電極４下への入り込みを抑制する。ま
た、ゲート電極４の寸法が目標値より大きかった場合
は、図１の（ｂ）の不純物注入工程において、不純物５
の量を増やし、図１の（ｃ）アニールによって形成され
る不純物拡散層６のゲート電極４下への入り込みを助長
させるのである。
【００１１】以上のようにこの実施例によれば、ゲート
電極４の加工寸法に応じて不純物５の注入量を調整する
ことにより、アニールによる不純物拡散層６のゲート電
極４下への入り込みを制御して、実効的なゲート長をゲ
ート電極４の加工寸法に左右されずに常に一定に保ち、
所望のトランジスタ特性を得ることができる。なお、こ
の実施例では、不純物５の注入量によって、実効的なゲ
ート長の安定化を図ったが、不純物５の注入量は一定に
しておき、不純物５の注入後に実施されるアニールの温
度や時間によって調整するようにしても同様の効果を得
ることができる。すなわち、測定したゲート電極４の寸
法が目標値より小さかった場合は、アニールの温度を下
げたり時間を短くして、不純物拡散層６のゲート電極４
下への入り込みを抑制し、また、ゲート電極４の寸法が
目標値より大きかった場合は、アニールの温度を上げた
り時間を長くして、不純物拡散層６のゲート電極４下へ
の入り込みを助長させるようにすればよい。
電極４の加工寸法に応じて不純物５の注入量を調整する
ことにより、アニールによる不純物拡散層６のゲート電
極４下への入り込みを制御して、実効的なゲート長をゲ
ート電極４の加工寸法に左右されずに常に一定に保ち、
所望のトランジスタ特性を得ることができる。なお、こ
の実施例では、不純物５の注入量によって、実効的なゲ
ート長の安定化を図ったが、不純物５の注入量は一定に
しておき、不純物５の注入後に実施されるアニールの温
度や時間によって調整するようにしても同様の効果を得
ることができる。すなわち、測定したゲート電極４の寸
法が目標値より小さかった場合は、アニールの温度を下
げたり時間を短くして、不純物拡散層６のゲート電極４
下への入り込みを抑制し、また、ゲート電極４の寸法が
目標値より大きかった場合は、アニールの温度を上げた
り時間を長くして、不純物拡散層６のゲート電極４下へ
の入り込みを助長させるようにすればよい。
【００１２】
【発明の効果】以上のようにこの発明の半導体装置の製
造方法は、ゲート長の測定値が目標値より大きいときに
はソース・ドレイン領域を形成するための不純物のイオ
ン注入量を多くし、測定値が目標値より小さいときには
不純物のイオン注入量を少なくすることにより、また
は、ゲート長の測定値が目標値より大きいときにはソー
ス・ドレイン領域となる不純物拡散層を形成するための
熱処理条件を不純物の拡散が大きくなるようにし、測定
値が目標値より小さいときには熱処理条件を不純物の拡
散が小さくなるようにすることにより、ゲート電極の加
工寸法に左右されずに、実効的なゲート長を常に一定に
保ち、所望のトランジスタ特性を得ることができる。
造方法は、ゲート長の測定値が目標値より大きいときに
はソース・ドレイン領域を形成するための不純物のイオ
ン注入量を多くし、測定値が目標値より小さいときには
不純物のイオン注入量を少なくすることにより、また
は、ゲート長の測定値が目標値より大きいときにはソー
ス・ドレイン領域となる不純物拡散層を形成するための
熱処理条件を不純物の拡散が大きくなるようにし、測定
値が目標値より小さいときには熱処理条件を不純物の拡
散が小さくなるようにすることにより、ゲート電極の加
工寸法に左右されずに、実効的なゲート長を常に一定に
保ち、所望のトランジスタ特性を得ることができる。
【図１】この発明の一実施例における半導体装置の製造
方法の工程順断面図である。
方法の工程順断面図である。
１ 半導体基板 ２ 素子分離用絶縁膜 ３ ゲート酸化膜（ゲート絶縁膜） ４ ゲート電極 ５ 不純物 ６ 不純物拡散層
Claims (2)
- 【請求項１】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成し、前記ゲート電極をマスクとして前記
半導体基板表面にソース・ドレイン領域を形成するため
の不純物をイオン注入した後、熱処理により前記不純物
を拡散して前記ソース・ドレイン領域となる不純物拡散
層を形成する半導体装置の製造方法であって、 前記ゲート電極を形成した後、ゲート長を測定し、この
測定値が目標値より大きいときには前記不純物のイオン
注入量を多くし、前記測定値が前記目標値より小さいと
きには前記不純物のイオン注入量を少なくすることを特
徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート絶縁膜を介してゲ
ート電極を形成し、前記ゲート電極をマスクとして前記
半導体基板表面にソース・ドレイン領域を形成するため
の不純物をイオン注入した後、熱処理により前記不純物
を拡散して前記ソース・ドレイン領域となる不純物拡散
層を形成する半導体装置の製造方法であって、 前記ゲート電極を形成した後、ゲート長を測定し、この
測定値が目標値より大きいときには前記不純物拡散層を
形成するための熱処理条件を前記不純物の拡散が大きく
なるようにし、前記測定値が前記目標値より小さいとき
には前記熱処理条件を前記不純物の拡散が小さくなるよ
うにすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735595A JPH098288A (ja) | 1995-06-14 | 1995-06-14 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14735595A JPH098288A (ja) | 1995-06-14 | 1995-06-14 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH098288A true JPH098288A (ja) | 1997-01-10 |
Family
ID=15428326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14735595A Pending JPH098288A (ja) | 1995-06-14 | 1995-06-14 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH098288A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347420A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体製造装置および半導体装置の製造方法 |
| JP2006108498A (ja) * | 2004-10-07 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
-
1995
- 1995-06-14 JP JP14735595A patent/JPH098288A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347420A (ja) * | 2004-06-01 | 2005-12-15 | Nec Electronics Corp | 半導体製造装置および半導体装置の製造方法 |
| JP2006108498A (ja) * | 2004-10-07 | 2006-04-20 | Matsushita Electric Ind Co Ltd | 電子デバイスの製造方法 |
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