JPH088401A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH088401A JPH088401A JP13560794A JP13560794A JPH088401A JP H088401 A JPH088401 A JP H088401A JP 13560794 A JP13560794 A JP 13560794A JP 13560794 A JP13560794 A JP 13560794A JP H088401 A JPH088401 A JP H088401A
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Abstract
(57)【要約】
【目的】本発明の目的は、同一半導体基板上に複数の異
なった耐圧の素子を、酸化工程を増加させることなしに
形成することである。 【構成】半導体基板内に形成された不純物層と、該不純
物層上に形成された酸化膜と、該酸化膜を挟んで前記不
純物層と対向する側に形成された電極とを備えた半導体
装置の製造方法であって、前記半導体基板を酸化するこ
とによって複数の領域に異なった膜厚の酸化膜を形成す
る酸化膜形成工程を有する半導体装置の製造方法におい
て、前記不純物層の不純物の濃度を前記酸化膜の膜厚に
応じて調整して形成する不純物層形成工程を備えたこと
を特徴とする半導体装置の製造方法。
なった耐圧の素子を、酸化工程を増加させることなしに
形成することである。 【構成】半導体基板内に形成された不純物層と、該不純
物層上に形成された酸化膜と、該酸化膜を挟んで前記不
純物層と対向する側に形成された電極とを備えた半導体
装置の製造方法であって、前記半導体基板を酸化するこ
とによって複数の領域に異なった膜厚の酸化膜を形成す
る酸化膜形成工程を有する半導体装置の製造方法におい
て、前記不純物層の不純物の濃度を前記酸化膜の膜厚に
応じて調整して形成する不純物層形成工程を備えたこと
を特徴とする半導体装置の製造方法。
Description
【０００１】
【産業上の利用分野】本発明は同一の半導体基板の一面
側に特性の異なる複数の素子を有する半導体装置の製造
方法に関するものである。
側に特性の異なる複数の素子を有する半導体装置の製造
方法に関するものである。
【０００２】
【従来技術】電子部品の小型化、高性能化に伴い、半導
体装置においては高集積、高速化を目的とした微細な素
子と、高エネルギーの出力を目的とした比較的大型の素
子を同一の半導体基板上に形成することが重要となって
きた。
体装置においては高集積、高速化を目的とした微細な素
子と、高エネルギーの出力を目的とした比較的大型の素
子を同一の半導体基板上に形成することが重要となって
きた。
【０００３】そこで、特開平２−５１２６６号公報に係
る発明では、同一半導体基板上に複数の異なる耐圧の素
子（例えば、コンデンサ）を形成する場合、それぞれの
素子の性能が十分に引き出されるように、耐圧に応じた
酸化膜厚を設定して半導体装置を形成している。以下、
図５を参照しながら、上記発明に係る技術を説明する。
る発明では、同一半導体基板上に複数の異なる耐圧の素
子（例えば、コンデンサ）を形成する場合、それぞれの
素子の性能が十分に引き出されるように、耐圧に応じた
酸化膜厚を設定して半導体装置を形成している。以下、
図５を参照しながら、上記発明に係る技術を説明する。
【０００４】まず、通常の選択酸化法により、素子領域
１５以外のＰ型Ｓｉ基板１０上にフィールド酸化膜３が
形成された後、素子領域１５に残された酸化膜が除去さ
れる（図５（ａ））。次に、摂氏１１００度の乾燥酸素
中で熱処理が行われることによって、素子領域１５に酸
化膜９が形成される（図５（ｂ））。次いで、一方の素
子領域１５以外の部分が、パターニング法によりフォト
レジスト５で覆われた後、前記の素子領域１５部分の酸
化膜９がふっ酸によるウェットエッチングにより除去さ
れる（図５（ｃ））。その後、フォトレジスト５がＯ2
プラズマによるレジスト灰化により除去された後、今度
は摂氏１０００度の乾燥酸素中で熱処理が行われ、素子
領域１５を含む基板全面が酸化される（図５（ｄ））。
１５以外のＰ型Ｓｉ基板１０上にフィールド酸化膜３が
形成された後、素子領域１５に残された酸化膜が除去さ
れる（図５（ａ））。次に、摂氏１１００度の乾燥酸素
中で熱処理が行われることによって、素子領域１５に酸
化膜９が形成される（図５（ｂ））。次いで、一方の素
子領域１５以外の部分が、パターニング法によりフォト
レジスト５で覆われた後、前記の素子領域１５部分の酸
化膜９がふっ酸によるウェットエッチングにより除去さ
れる（図５（ｃ））。その後、フォトレジスト５がＯ2
プラズマによるレジスト灰化により除去された後、今度
は摂氏１０００度の乾燥酸素中で熱処理が行われ、素子
領域１５を含む基板全面が酸化される（図５（ｄ））。
【０００５】
【発明が解決しようとする課題】しかしながら、上述の
ような複数の異なる厚さの酸化膜を得るためには、下記
するように複数の酸化工程と、不要な酸化膜が部分的に
除去されるフォトリングラフィー及びエッチング工程が
必要となり製造工程が長くなってしまう。すなわち一般
に、半導体基板中の不純物濃度が一定であり酸化雰囲気
および温度が同一であれば、半導体基板が酸化されて得
られる酸化膜厚は酸化時間に対して図６に示すように、
酸化初期の時は酸化膜厚が厚く、時間がたつにつれ酸化
膜厚が薄くなるような傾向をもつことが知られている。
ような複数の異なる厚さの酸化膜を得るためには、下記
するように複数の酸化工程と、不要な酸化膜が部分的に
除去されるフォトリングラフィー及びエッチング工程が
必要となり製造工程が長くなってしまう。すなわち一般
に、半導体基板中の不純物濃度が一定であり酸化雰囲気
および温度が同一であれば、半導体基板が酸化されて得
られる酸化膜厚は酸化時間に対して図６に示すように、
酸化初期の時は酸化膜厚が厚く、時間がたつにつれ酸化
膜厚が薄くなるような傾向をもつことが知られている。
【０００６】従って、同一半導体基板上に異なる厚さの
酸化膜を得るためには、膜厚の異なる酸化膜厚毎にトー
タルの酸化時間を変える必要がある。そのため図５の
（ａ）から（ｄ）に示すように、高耐圧用として厚い酸
化膜を必要とする部分は２回酸化が行われ、トータル酸
化時間を長くし、また低耐圧用として薄い酸化膜しか必
要としない部分は１回目の酸化の後にエッチングにより
酸化膜が除去され、実質的に２回目に行う酸化のみの短
い時間で酸化が行われている。
酸化膜を得るためには、膜厚の異なる酸化膜厚毎にトー
タルの酸化時間を変える必要がある。そのため図５の
（ａ）から（ｄ）に示すように、高耐圧用として厚い酸
化膜を必要とする部分は２回酸化が行われ、トータル酸
化時間を長くし、また低耐圧用として薄い酸化膜しか必
要としない部分は１回目の酸化の後にエッチングにより
酸化膜が除去され、実質的に２回目に行う酸化のみの短
い時間で酸化が行われている。
【０００７】従って、上記従来技術においては複数の異
なる酸化膜を得るために、その酸化膜厚の数だけ酸化工
程が必要となる。
なる酸化膜を得るために、その酸化膜厚の数だけ酸化工
程が必要となる。
【０００８】しかも１回目の、酸化工程は、半導体装置
を洗浄した後乾燥させ、酸化工程、フォトリングラフィ
ー工程、エッチング工程、剥離の工程を経なければなら
ないため、同一の半導体基板上に異なった酸化膜厚を得
るためには、上記の酸化工程を繰り返すこととなり、半
導体装置の製造にかかるリードタイムを大幅に増加させ
てしまうといった問題が生じる。
を洗浄した後乾燥させ、酸化工程、フォトリングラフィ
ー工程、エッチング工程、剥離の工程を経なければなら
ないため、同一の半導体基板上に異なった酸化膜厚を得
るためには、上記の酸化工程を繰り返すこととなり、半
導体装置の製造にかかるリードタイムを大幅に増加させ
てしまうといった問題が生じる。
【０００９】本発明は、半導体基板中の不純物濃度が変
わると同一の条件での酸化作用により得られる酸化膜厚
が異なることに着目したものである。すなわち本発明
は、これから酸化膜を得たい素子領域の酸化膜厚に応じ
て不純物層の不純物の濃度を調整することにより、酸化
膜厚の種類が増えたとしても、酸化工程数を増加させず
に同一の半導体基板上に異なった膜厚の酸化膜を形成す
ることを目的とする。
わると同一の条件での酸化作用により得られる酸化膜厚
が異なることに着目したものである。すなわち本発明
は、これから酸化膜を得たい素子領域の酸化膜厚に応じ
て不純物層の不純物の濃度を調整することにより、酸化
膜厚の種類が増えたとしても、酸化工程数を増加させず
に同一の半導体基板上に異なった膜厚の酸化膜を形成す
ることを目的とする。
【００１０】
【課題を解決するための手段】上記課題を解決するため
の手段として、本発明に係る請求項１は、半導体基板内
に形成された不純物層と、該不純物層上に形成された酸
化膜と、該酸化膜を挟んで前記不純物層と対向する側に
形成された電極とを備えた半導体装置の製造方法であっ
て、前記半導体基板を酸化することによって複数の領域
に異なった膜厚の酸化膜を形成する酸化膜形成工程とを
有する半導体装置の製造方法において、前記不純物層の
不純物の濃度を前記酸化膜の膜厚に応じて調整して形成
する不純物層形成工程を備えた半導体装置の製造方法で
あって、請求項２は、前記不純物層形成工程において、
１回の前記不純物注入時に、所定の領域毎に前記不純物
層の不純物の濃度を調整する請求項１に記載の半導体装
置の製造方法である。
の手段として、本発明に係る請求項１は、半導体基板内
に形成された不純物層と、該不純物層上に形成された酸
化膜と、該酸化膜を挟んで前記不純物層と対向する側に
形成された電極とを備えた半導体装置の製造方法であっ
て、前記半導体基板を酸化することによって複数の領域
に異なった膜厚の酸化膜を形成する酸化膜形成工程とを
有する半導体装置の製造方法において、前記不純物層の
不純物の濃度を前記酸化膜の膜厚に応じて調整して形成
する不純物層形成工程を備えた半導体装置の製造方法で
あって、請求項２は、前記不純物層形成工程において、
１回の前記不純物注入時に、所定の領域毎に前記不純物
層の不純物の濃度を調整する請求項１に記載の半導体装
置の製造方法である。
【００１１】
【作用】本発明の作用として、請求項１では、半導体基
板に不純物が注入され不純物層が形成される際に、不純
物の濃度が、酸化膜厚に応じて調整される。請求項２で
は、不純物層形成工程において、１回の不純物注入工程
で、それぞれの領域の不純物の濃度調整が行われる。
板に不純物が注入され不純物層が形成される際に、不純
物の濃度が、酸化膜厚に応じて調整される。請求項２で
は、不純物層形成工程において、１回の不純物注入工程
で、それぞれの領域の不純物の濃度調整が行われる。
【００１２】
【実施例】以下、本発明に係る第１の実施例を図１及び
図２に基づいて説明する。まず、図２にＳｉ中の不純物
濃度と酸化時間の関係を示す。この図から分かるよう
に、Ｓｉ中の不純物濃度が変わると、同一時間で且つ同
一の酸化雰囲気の酸化によって異なる厚さの酸化膜が得
られる。これを一般に増速酸化効果といい、周知の技術
である。
図２に基づいて説明する。まず、図２にＳｉ中の不純物
濃度と酸化時間の関係を示す。この図から分かるよう
に、Ｓｉ中の不純物濃度が変わると、同一時間で且つ同
一の酸化雰囲気の酸化によって異なる厚さの酸化膜が得
られる。これを一般に増速酸化効果といい、周知の技術
である。
【００１３】この効果に着目し、コンデンサ酸化膜形成
前にＳｉ中の不純物濃度が予め調整されることにより、
１回の酸化工程で異なる膜厚（耐圧）のコンデンサが得
られる技術を以下第１の実施例として示す。
前にＳｉ中の不純物濃度が予め調整されることにより、
１回の酸化工程で異なる膜厚（耐圧）のコンデンサが得
られる技術を以下第１の実施例として示す。
【００１４】酸化膜形成前に行われる不純物の濃度調整
は、半導体装置の製造過程における他の部分の拡散層が
流用されることによって行われることが可能であり、従
って異なる耐圧のコンデンサが得られる。３５Ｖ耐圧の
Ｂｉｐトランジスタと、３５Ｖ耐圧用として１２０mmの
酸化膜厚を持つコンデンサ、５Ｖ耐圧用として５０mmの
酸化膜厚をもつコンデンサが形成される場合を例にとっ
て図１に本発明に係る第１の実施例を示す。まず、ＰＮ
接合分離された不純物濃度１×１０15cm-3程度のＮ型Ｓ
ｉ基板１にＢｉｐトランジスタのコレクタに用いるディ
ープＮ+ 拡散層２とフィールド酸化膜３とが形成される
（図１（ａ））。次にＢｉｐトランジスタのベース４が
拡散された後、エミッタが形成されるためのＮ型不純物
が高耐圧コンデンサの素子領域１５にイオン注入される
（図１（ｂ））。この時、低耐圧コンデンサの素子領域
１６は、レジスト５によってカバーされており、不純物
は注入されない。レジストをアッシング除去した後エミ
ッタ６が拡散される（図１（ｃ））。この時点で高耐圧
コンデンサ部のＳｉ表面の不純物濃度は１×１０18〜１
×１０19cm-3程度となる。その後摂氏９５０度で酸素
（Ｏ2 ）と塩酸（ＨＣｌ）の比率が１０対１とされ約５
０分程度酸化されることにより、１２０nmと５０nmの２
種類の酸化膜が同時に得られる（図１（ｄ））。不純物
は酸化までに導入されていればよく、またその不純物濃
度はＳｉ表面で１×１０18cm-3以上程度が得られていれ
ば、実用的な増速酸化効果が得られる。従って、今回の
例ではＢｉｐトランジスタのコレクタ部に用いられるデ
ィープＮ＋拡散層２が高耐圧コンデンサ部に導入されて
いても、Ｓｉ表面で１×１０18cm -3以上の不純物濃度が
得られているため同様の効果が得られる。あとは低耐圧
コンデンサの下部電極としてのＮ+ 不純物７がイオン注
入により導入され、上部電極のポリＳｉ８が減圧ＣＶＤ
により堆積され、ドライエッチングにより加工されれば
コンデンサが形成される（図１（ｅ））。
は、半導体装置の製造過程における他の部分の拡散層が
流用されることによって行われることが可能であり、従
って異なる耐圧のコンデンサが得られる。３５Ｖ耐圧の
Ｂｉｐトランジスタと、３５Ｖ耐圧用として１２０mmの
酸化膜厚を持つコンデンサ、５Ｖ耐圧用として５０mmの
酸化膜厚をもつコンデンサが形成される場合を例にとっ
て図１に本発明に係る第１の実施例を示す。まず、ＰＮ
接合分離された不純物濃度１×１０15cm-3程度のＮ型Ｓ
ｉ基板１にＢｉｐトランジスタのコレクタに用いるディ
ープＮ+ 拡散層２とフィールド酸化膜３とが形成される
（図１（ａ））。次にＢｉｐトランジスタのベース４が
拡散された後、エミッタが形成されるためのＮ型不純物
が高耐圧コンデンサの素子領域１５にイオン注入される
（図１（ｂ））。この時、低耐圧コンデンサの素子領域
１６は、レジスト５によってカバーされており、不純物
は注入されない。レジストをアッシング除去した後エミ
ッタ６が拡散される（図１（ｃ））。この時点で高耐圧
コンデンサ部のＳｉ表面の不純物濃度は１×１０18〜１
×１０19cm-3程度となる。その後摂氏９５０度で酸素
（Ｏ2 ）と塩酸（ＨＣｌ）の比率が１０対１とされ約５
０分程度酸化されることにより、１２０nmと５０nmの２
種類の酸化膜が同時に得られる（図１（ｄ））。不純物
は酸化までに導入されていればよく、またその不純物濃
度はＳｉ表面で１×１０18cm-3以上程度が得られていれ
ば、実用的な増速酸化効果が得られる。従って、今回の
例ではＢｉｐトランジスタのコレクタ部に用いられるデ
ィープＮ＋拡散層２が高耐圧コンデンサ部に導入されて
いても、Ｓｉ表面で１×１０18cm -3以上の不純物濃度が
得られているため同様の効果が得られる。あとは低耐圧
コンデンサの下部電極としてのＮ+ 不純物７がイオン注
入により導入され、上部電極のポリＳｉ８が減圧ＣＶＤ
により堆積され、ドライエッチングにより加工されれば
コンデンサが形成される（図１（ｅ））。
【００１５】上記製造工程は、酸化膜形成工程が減らさ
れることとなるため、半導体装置製造におけるリードタ
イムが削減されるといった効果がある。
れることとなるため、半導体装置製造におけるリードタ
イムが削減されるといった効果がある。
【００１６】次に第２の実施例を図３に基づいて説明す
る。酸化膜形成前にＳｉ基板の不純物濃度の調整が微小
開口群を有するマスクを用いて行われることが可能であ
る。これは、本出願人の特願平５−１０４３９２に記載
の技術が用いられたものであるが、一度の不純物層形成
工程で複数の異なる不純物濃度が得られるため、第１の
実施例で述べた低耐圧コンデンサの不純物層形成の為の
不純物導入工程が削減されることや３水準以上の耐圧系
のコンデンサが同時に形成されることが可能となる。
る。酸化膜形成前にＳｉ基板の不純物濃度の調整が微小
開口群を有するマスクを用いて行われることが可能であ
る。これは、本出願人の特願平５−１０４３９２に記載
の技術が用いられたものであるが、一度の不純物層形成
工程で複数の異なる不純物濃度が得られるため、第１の
実施例で述べた低耐圧コンデンサの不純物層形成の為の
不純物導入工程が削減されることや３水準以上の耐圧系
のコンデンサが同時に形成されることが可能となる。
【００１７】第１の実施例と同様にＰＮ接合分離された
不純物濃度１×１０15cm-3程度のＮ型ＳｉにディープＮ
+ 拡散層２と、フィールド酸化膜３とが形成される（図
３（ａ））。次に、コンデンサの下部の電極となるＮ型
不純物が注入される。ここで、耐圧系毎に開口率の異な
る微小開口群を有するマスク５が用いられ、イオン注入
が行われる（図３（ｂ））。この不純物の注入は図中に
は示されていないが当然第１の実施例で示すように、Ｂ
ｉｐトランジスタのエミッタと共用が可能であり、また
ディープＮ+ 拡散層に微小開口マスクが適用され、それ
がＢｉｐトランジスタの下部の電極とされることも可能
である。
不純物濃度１×１０15cm-3程度のＮ型ＳｉにディープＮ
+ 拡散層２と、フィールド酸化膜３とが形成される（図
３（ａ））。次に、コンデンサの下部の電極となるＮ型
不純物が注入される。ここで、耐圧系毎に開口率の異な
る微小開口群を有するマスク５が用いられ、イオン注入
が行われる（図３（ｂ））。この不純物の注入は図中に
は示されていないが当然第１の実施例で示すように、Ｂ
ｉｐトランジスタのエミッタと共用が可能であり、また
ディープＮ+ 拡散層に微小開口マスクが適用され、それ
がＢｉｐトランジスタの下部の電極とされることも可能
である。
【００１８】また、Ｓｉ基板中に注入される不純物量は
マスクの開口率によって調整可能となるため、仕上がり
酸化膜厚、すなわち耐圧系の調整は、この開口率により
行われることが可能である。
マスクの開口率によって調整可能となるため、仕上がり
酸化膜厚、すなわち耐圧系の調整は、この開口率により
行われることが可能である。
【００１９】次にレジストがアッシング除去された後、
最低限、微小開口マスクの用いられている不純物注入部
の表面濃度が、それぞれほぼ均一となるまでＮ型不純物
６の拡散が行われる（図３（ｃ））。
最低限、微小開口マスクの用いられている不純物注入部
の表面濃度が、それぞれほぼ均一となるまでＮ型不純物
６の拡散が行われる（図３（ｃ））。
【００２０】その後、酸化が行われることによって、例
えば、１２０nm、８０nm、５０nmのような３種類の異な
る酸化膜厚が得られる（図３（ｄ））。後は、電極のポ
リＳｉ８が堆積されてエッチング加工されれば、コンデ
ンサが形成される（図３（ｅ））。
えば、１２０nm、８０nm、５０nmのような３種類の異な
る酸化膜厚が得られる（図３（ｄ））。後は、電極のポ
リＳｉ８が堆積されてエッチング加工されれば、コンデ
ンサが形成される（図３（ｅ））。
【００２１】次に、ＭＯＳ型トランジスタに本発明を適
用する第３の実施例を図４に基づいて説明する。ＭＯＳ
型トランジスタもコンデンサと同様、ゲート酸化膜を介
してゲート電極がＳｉ基板上にあるため、ゲート酸化膜
の耐圧によりＭＯＳ型トランジスタの耐圧が決まる。従
って、同一基板上に耐圧系の異なるＭＯＳ型トランジス
タが形成される場合、異なるゲート酸化膜が形成される
必要がある。このゲート酸化膜形成に本発明を適用させ
る。
用する第３の実施例を図４に基づいて説明する。ＭＯＳ
型トランジスタもコンデンサと同様、ゲート酸化膜を介
してゲート電極がＳｉ基板上にあるため、ゲート酸化膜
の耐圧によりＭＯＳ型トランジスタの耐圧が決まる。従
って、同一基板上に耐圧系の異なるＭＯＳ型トランジス
タが形成される場合、異なるゲート酸化膜が形成される
必要がある。このゲート酸化膜形成に本発明を適用させ
る。
【００２２】不純物濃度１×１０15ｃｍ-3程度のＮ型Ｓ
ｉにフィールド酸化膜３が形成される。このフィールド
酸化膜の下にはＮ- 拡散層３０が導入されているが、こ
れは寄生フィールドＭＯＳの反転防止のために導入され
ており、低耐圧系の電源電圧で反転が起こらないよう
に、表面濃度が調整されている（図４（ａ））。次に高
耐圧系素子を形成する部分にＮ型不純物が導入されるこ
とによって、高濃度の不純物層２０が得られる。ここで
図番５はレジストマスクを示す（図４（ｂ））。不純物
導入マスクのレジストが除去された後、ゲート酸化膜が
形成されるのであるが、ここで増速酸化効果により高耐
圧系と低耐圧系の２種類のゲート酸化膜が得られる（図
４（ｃ））。
ｉにフィールド酸化膜３が形成される。このフィールド
酸化膜の下にはＮ- 拡散層３０が導入されているが、こ
れは寄生フィールドＭＯＳの反転防止のために導入され
ており、低耐圧系の電源電圧で反転が起こらないよう
に、表面濃度が調整されている（図４（ａ））。次に高
耐圧系素子を形成する部分にＮ型不純物が導入されるこ
とによって、高濃度の不純物層２０が得られる。ここで
図番５はレジストマスクを示す（図４（ｂ））。不純物
導入マスクのレジストが除去された後、ゲート酸化膜が
形成されるのであるが、ここで増速酸化効果により高耐
圧系と低耐圧系の２種類のゲート酸化膜が得られる（図
４（ｃ））。
【００２３】次にＭＯＳ型トランジスタのチャネル部分
に不純物が導入される。高耐圧系トランジスタは、増速
酸化効果を得るために、基板表面のＮ型不純物濃度が高
くなっているが、逆導電型のＰ型不純物が導入されるこ
とにより、導電率が調整されることが可能である。（図
４（ｄ））。
に不純物が導入される。高耐圧系トランジスタは、増速
酸化効果を得るために、基板表面のＮ型不純物濃度が高
くなっているが、逆導電型のＰ型不純物が導入されるこ
とにより、導電率が調整されることが可能である。（図
４（ｄ））。
【００２４】更に、ゲート電極としてのポリＳｉ８が堆
積され、エッチング加工された後、ソース・ドレイン部
へ高濃度のＰ型不純物２１が導入されると、ＭＯＳ型ト
ランジスタが得られる（図４（ｅ））。
積され、エッチング加工された後、ソース・ドレイン部
へ高濃度のＰ型不純物２１が導入されると、ＭＯＳ型ト
ランジスタが得られる（図４（ｅ））。
【００２５】また、増速酸化効果を得るために導入され
た高濃度のＮ型不純物層は、最終仕上げ時においては図
４の（ｃ）に示すように高耐圧トランジスタを取り囲む
ような形となり、高耐圧素子のフィールド反転防止用の
拡散層としても有効に働く。尚、ここではＰＭＯＳ型の
例が述べられたが、ＮＭＯＳ型についてもＰ型とＮ型の
不純物タイプが入れ換えられることにより、形成が可能
となる。
た高濃度のＮ型不純物層は、最終仕上げ時においては図
４の（ｃ）に示すように高耐圧トランジスタを取り囲む
ような形となり、高耐圧素子のフィールド反転防止用の
拡散層としても有効に働く。尚、ここではＰＭＯＳ型の
例が述べられたが、ＮＭＯＳ型についてもＰ型とＮ型の
不純物タイプが入れ換えられることにより、形成が可能
となる。
【００２６】上記３つの実施例は、酸化工程が減ってい
るが、不純物イオン注入工程が増加しているため、工程
数と半導体装置を製造するためのリードタイムは減少さ
れていないように考えられ得る。しかし、半導体装置を
製造するためのリードタイムといった観点では、酸化工
程は半導体基板を洗浄した後乾燥させ、フォトリングラ
フィー工程、エッチング工程、剥離の工程を経なければ
ならないのに対し、不純物イオン注入工程は、フォトリ
ングラフィー工程、不純物イオン注入工程、剥離の工程
だけを経て行われる。従って、半導体基板を酸化させる
ために経なければならない工程は、不純物イオン注入工
程より少ないため、本発明に係る実施例のように、不純
物イオン注入工程を増加させてでも酸化工程を減少させ
ることは、半導体装置の製造工程全体をみた際にはリー
ドタイムの削減といった効果がある。
るが、不純物イオン注入工程が増加しているため、工程
数と半導体装置を製造するためのリードタイムは減少さ
れていないように考えられ得る。しかし、半導体装置を
製造するためのリードタイムといった観点では、酸化工
程は半導体基板を洗浄した後乾燥させ、フォトリングラ
フィー工程、エッチング工程、剥離の工程を経なければ
ならないのに対し、不純物イオン注入工程は、フォトリ
ングラフィー工程、不純物イオン注入工程、剥離の工程
だけを経て行われる。従って、半導体基板を酸化させる
ために経なければならない工程は、不純物イオン注入工
程より少ないため、本発明に係る実施例のように、不純
物イオン注入工程を増加させてでも酸化工程を減少させ
ることは、半導体装置の製造工程全体をみた際にはリー
ドタイムの削減といった効果がある。
【００２７】
【発明の効果】本発明に係る請求項１の効果として、同
一の半導体基板上に複数の異なった厚さの酸化膜を得る
際に、酸化工程数が酸化膜厚の種類の数より少なくてす
むため、得たい酸化膜厚の種類と同じだけ酸化工程が必
要な従来のものに比べ、半導体装置の製造のリードタイ
ムを削減することができる。また、本発明に係る請求項
２の効果として、請求項１の効果に加えて、現在汎用的
に用いられている半導体装置の製造設備をそのまま用い
て、異なった厚さの酸化膜を得ることができ、新たな酸
化工程を不要とし、効率のよい半導体装置の製造を可能
とする。
一の半導体基板上に複数の異なった厚さの酸化膜を得る
際に、酸化工程数が酸化膜厚の種類の数より少なくてす
むため、得たい酸化膜厚の種類と同じだけ酸化工程が必
要な従来のものに比べ、半導体装置の製造のリードタイ
ムを削減することができる。また、本発明に係る請求項
２の効果として、請求項１の効果に加えて、現在汎用的
に用いられている半導体装置の製造設備をそのまま用い
て、異なった厚さの酸化膜を得ることができ、新たな酸
化工程を不要とし、効率のよい半導体装置の製造を可能
とする。
【図１】本発明に係る第１の実施例の半導体装置の製造
過程における連続断面図である。
過程における連続断面図である。
【図２】不純物濃度による酸化時間と酸化膜厚の関係を
示す図である。
示す図である。
【図３】本発明に係る第２の実施例の半導体装置の製造
過程における連続断面図である。
過程における連続断面図である。
【図４】本発明に係る第３の実施例の半導体装置の製造
過程における連続断面図である。
過程における連続断面図である。
【図５】従来の半導体装置の製造過程における連続断面
図である。
図である。
【図６】不純物濃度が一定の場合の酸化時間と酸化膜厚
の関係を示す図である。
の関係を示す図である。
１…Ｎ型Ｓｉ ２…ディープＮ+ 拡散層 ３…フィールド酸化膜 ４…ベース ５…レジスト ６…エミッタ ７…Ｎ＋不純物 ８…ポリＳｉ ９…酸化膜 １０…Ｐ型Ｓｉ １１…微小マスク １５…素子領域
Claims (2)
- 【請求項１】半導体基板内に形成された不純物層と、該
不純物層上に形成された酸化膜と、該酸化膜を挟んで前
記不純物層と対向する側に形成された電極とを備えた半
導体装置の製造方法であって、前記半導体基板を酸化す
ることによって複数の領域に異なった膜厚の酸化膜を形
成する酸化膜形成工程を有する半導体装置の製造方法に
おいて、前記不純物層の不純物の濃度を前記酸化膜の膜
厚に応じて調整して形成する不純物層形成工程を備えた
ことを特徴とする半導体装置の製造方法。 - 【請求項２】前記不純物層形成工程において、１回の前
記不純物注入時に、所定の領域毎に前記不純物層の不純
物の濃度を調整することを特徴とする請求項１に記載の
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13560794A JPH088401A (ja) | 1994-06-17 | 1994-06-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13560794A JPH088401A (ja) | 1994-06-17 | 1994-06-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH088401A true JPH088401A (ja) | 1996-01-12 |
Family
ID=15155775
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13560794A Pending JPH088401A (ja) | 1994-06-17 | 1994-06-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH088401A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294771A (ja) * | 2004-04-06 | 2005-10-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
| JP2010165739A (ja) * | 2009-01-13 | 2010-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2011091437A (ja) * | 2011-01-24 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路装置 |
-
1994
- 1994-06-17 JP JP13560794A patent/JPH088401A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005294771A (ja) * | 2004-04-06 | 2005-10-20 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2006066897A (ja) * | 2004-07-30 | 2006-03-09 | Semiconductor Energy Lab Co Ltd | 容量素子及び半導体装置 |
| JP2010165739A (ja) * | 2009-01-13 | 2010-07-29 | Toshiba Corp | 半導体装置の製造方法 |
| JP2011091437A (ja) * | 2011-01-24 | 2011-05-06 | Renesas Electronics Corp | 半導体集積回路装置 |
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