JPH0844465A - 消費電力を効率化した情報処理装置 - Google Patents
消費電力を効率化した情報処理装置Info
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- JPH0844465A JPH0844465A JP7086508A JP8650895A JPH0844465A JP H0844465 A JPH0844465 A JP H0844465A JP 7086508 A JP7086508 A JP 7086508A JP 8650895 A JP8650895 A JP 8650895A JP H0844465 A JPH0844465 A JP H0844465A
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- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
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Abstract
(57)【要約】
【目的】 消費電力の低減と適度な動作速度とを同時に
実現する。 【構成】 ＰＬＬ回路部３で生成される動作クロック信
号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書
き込む分周値Ｎ，Ｍによって任意の値に設定する。ま
た、ＰＬＬ回路部３内の電圧制御発振器に入力される電
圧制御信号ＬＰＳを、電源電圧制御部９にも供給する。
電源電圧制御部９は、電圧制御信号ＬＰＳに応じて、Ｃ
ＰＵ部１などの他の回路に供給する電源電圧Ｅのレベル
を制御する。動作クロック信号ＣＰＣＫの周波数と電源
電圧Ｅのレベルは、いずれも電圧制御信号ＬＰＳの電圧
レベルに依存しているので、消費電力の低減と適度な動
作速度とを同時に実現することができる。
実現する。 【構成】 ＰＬＬ回路部３で生成される動作クロック信
号ＣＰＣＫの周波数を２つの分周値記憶部２，１２に書
き込む分周値Ｎ，Ｍによって任意の値に設定する。ま
た、ＰＬＬ回路部３内の電圧制御発振器に入力される電
圧制御信号ＬＰＳを、電源電圧制御部９にも供給する。
電源電圧制御部９は、電圧制御信号ＬＰＳに応じて、Ｃ
ＰＵ部１などの他の回路に供給する電源電圧Ｅのレベル
を制御する。動作クロック信号ＣＰＣＫの周波数と電源
電圧Ｅのレベルは、いずれも電圧制御信号ＬＰＳの電圧
レベルに依存しているので、消費電力の低減と適度な動
作速度とを同時に実現することができる。
Description
【産業上の利用分野】消費電力を効率化した情報処理装
置に関する。
置に関する。
【０００１】
【従来の技術】図１０は、従来の情報処理装置を示すブ
ロック図である。この情報処理装置は、ＣＰＵ（中央演
算処理装置）部１００にＲＯＭ（リードオンリメモリ）
部１０５、ＲＡＭ（ランダムアクセスメモリ）部１０
６、記憶装置部１０７、入出力部１０８で構成されたシ
ステムである。従来の装置では、未操作時にＣＰＵ１０
０の動作クロック周波数をスイッチ１０４で３０ＭＨｚ
から数ＫＨｚに切換えたり、システムへの供給電源を設
計段階で５Ｖから３．３Ｖへと低下させることによって
低消費電力化が行われていた。
ロック図である。この情報処理装置は、ＣＰＵ（中央演
算処理装置）部１００にＲＯＭ（リードオンリメモリ）
部１０５、ＲＡＭ（ランダムアクセスメモリ）部１０
６、記憶装置部１０７、入出力部１０８で構成されたシ
ステムである。従来の装置では、未操作時にＣＰＵ１０
０の動作クロック周波数をスイッチ１０４で３０ＭＨｚ
から数ＫＨｚに切換えたり、システムへの供給電源を設
計段階で５Ｖから３．３Ｖへと低下させることによって
低消費電力化が行われていた。
【０００２】図１０に示す装置では、さらに、２系統の
発振部１０１，１０２が発生する２種類のクロック信号
の一方を選択してＣＰＵ１００に与えることによって、
ＣＰＵ１００の動作周波数を切り替えることができるよ
うになっている。２つの発振部１０１，１０２の切換え
がスイッチ１０９で指示されると、スイッチ１０９から
の指示に応じてタイミング制御部１０３がＣＰＵクロッ
クの切換えタイミングを発生し、これに応じてスイッチ
１０４で切換えを実行する。このようにクロックを切換
える目的は、アプリケーションプログラムの動作速度を
調整することにある。例えば、比較的低速なＣＰＵで実
行されることを前提として作成されたゲーム用ソフトウ
ェアを高速なＣＰＵ部１００で実行すると、操作者にと
って動作速度が早すぎるような場合がある。このような
場合に、クロック周波数を低減すれば動作速度を緩和す
ることができる。
発振部１０１，１０２が発生する２種類のクロック信号
の一方を選択してＣＰＵ１００に与えることによって、
ＣＰＵ１００の動作周波数を切り替えることができるよ
うになっている。２つの発振部１０１，１０２の切換え
がスイッチ１０９で指示されると、スイッチ１０９から
の指示に応じてタイミング制御部１０３がＣＰＵクロッ
クの切換えタイミングを発生し、これに応じてスイッチ
１０４で切換えを実行する。このようにクロックを切換
える目的は、アプリケーションプログラムの動作速度を
調整することにある。例えば、比較的低速なＣＰＵで実
行されることを前提として作成されたゲーム用ソフトウ
ェアを高速なＣＰＵ部１００で実行すると、操作者にと
って動作速度が早すぎるような場合がある。このような
場合に、クロック周波数を低減すれば動作速度を緩和す
ることができる。
【０００３】
【発明が解決しようとする課題】しかし、上述した従来
の情報処理装置については、次のような問題がある。
の情報処理装置については、次のような問題がある。
【０００４】１．Ｃ−ＭＯＳトランジスタを用いた回路
では、電源電圧を下げると動作速度が低下してしまう。
従って、情報処理装置の電源電圧を下げることによって
低消費電力を達成する方法では、電圧低下に伴って装置
全体の性能が低下する。
では、電源電圧を下げると動作速度が低下してしまう。
従って、情報処理装置の電源電圧を下げることによって
低消費電力を達成する方法では、電圧低下に伴って装置
全体の性能が低下する。
【０００５】２．入力操作を行なわない時にＣＰＵクロ
ックを切換えることによって低消費電力を達成する方法
では、入力操作時には常にＣＰＵクロックが最大周波数
になるので、入力操作時には消費電力を低減することが
できない。
ックを切換えることによって低消費電力を達成する方法
では、入力操作時には常にＣＰＵクロックが最大周波数
になるので、入力操作時には消費電力を低減することが
できない。
【０００６】３．２種類のＣＰＵクロックを切換える方
法では、アプリケーションプログラム毎に適切な動作速
度を得ることは困難である。
法では、アプリケーションプログラム毎に適切な動作速
度を得ることは困難である。
【０００７】本発明は、従来技術における上述の課題を
解決するためになされたものであり、消費電力の低減と
適度な動作速度とを同時に実現できる情報処理装置を提
供することを目的とする。
解決するためになされたものであり、消費電力の低減と
適度な動作速度とを同時に実現できる情報処理装置を提
供することを目的とする。
【０００８】
【課題を解決するための手段および作用】上述の課題を
解決するため、請求項１に記載された発明は、マイクロ
プロセッサを備える情報処理装置であって、所望の周波
数を有する動作クロック信号を生成して前記マイクロプ
ロセッサに供給するクロック信号生成手段と、前記動作
クロック信号の周波数に応じた電圧レベルを有する出力
電圧を発生し、前記マイクロプロセッサに電源として供
給する電源電圧制御手段と、を備えることを特徴とす
る。
解決するため、請求項１に記載された発明は、マイクロ
プロセッサを備える情報処理装置であって、所望の周波
数を有する動作クロック信号を生成して前記マイクロプ
ロセッサに供給するクロック信号生成手段と、前記動作
クロック信号の周波数に応じた電圧レベルを有する出力
電圧を発生し、前記マイクロプロセッサに電源として供
給する電源電圧制御手段と、を備えることを特徴とす
る。
【０００９】電源電圧制御手段は、マイクロプロセッサ
の動作クロック信号の周波数に応じた電圧レベルの電源
電圧をマイクロプロセッサに供給する。従って、動作ク
ロック信号の周波数を適切な値に設定することによっ
て、適切な動作速度を達成しつつ、消費電力を低減する
ことができる。
の動作クロック信号の周波数に応じた電圧レベルの電源
電圧をマイクロプロセッサに供給する。従って、動作ク
ロック信号の周波数を適切な値に設定することによっ
て、適切な動作速度を達成しつつ、消費電力を低減する
ことができる。
【００１０】請求項２に記載された情報処理装置では、
前記クロック信号生成手段は、基準クロック信号を発生
する基準クロック信号発生手段と、所望の第１の分周値
に応じて前記動作クロック信号を分周することによっ
て、分周クロック信号を生成する第１の分周器と、前記
基準クロック信号と前記分周クロック信号との位相を一
致させるように、前記動作クロック信号の周波数を調整
しつつ前記動作クロック信号を生成するＰＬＬ回路と、
を備える。
前記クロック信号生成手段は、基準クロック信号を発生
する基準クロック信号発生手段と、所望の第１の分周値
に応じて前記動作クロック信号を分周することによっ
て、分周クロック信号を生成する第１の分周器と、前記
基準クロック信号と前記分周クロック信号との位相を一
致させるように、前記動作クロック信号の周波数を調整
しつつ前記動作クロック信号を生成するＰＬＬ回路と、
を備える。
【００１１】こうすれば、第１の分周値を調整すること
によって、動作クロック信号の周波数を所望の値に設定
することができる。
によって、動作クロック信号の周波数を所望の値に設定
することができる。
【００１２】請求項３に記載された情報処理装置では、
前記ＰＬＬ回路は、前記基準クロック信号と前記分周ク
ロック信号の位相を比較し、前記位相の差分に応じた誤
差信号を生成する位相比較器と、前記誤差信号を入力と
するローパスフィルタと、前記ローパスフィルタの出力
信号に応じて前記動作クロック信号を生成する電圧制御
発振器とを備えており、前記電源電圧制御手段は、前記
ローパスフィルタの出力信号の電圧レベルに応じて前記
出力電圧を制御する電圧制御回路を備える。
前記ＰＬＬ回路は、前記基準クロック信号と前記分周ク
ロック信号の位相を比較し、前記位相の差分に応じた誤
差信号を生成する位相比較器と、前記誤差信号を入力と
するローパスフィルタと、前記ローパスフィルタの出力
信号に応じて前記動作クロック信号を生成する電圧制御
発振器とを備えており、前記電源電圧制御手段は、前記
ローパスフィルタの出力信号の電圧レベルに応じて前記
出力電圧を制御する電圧制御回路を備える。
【００１３】電圧制御発振器で生成される動作クロック
信号の周波数は、ローパスフィルタの出力信号の電圧レ
ベルに依存する。このローパスフィルタの出力信号の電
圧レベルに応じてマイクロプロセッサに与えられる電源
電圧を制御するので、マイクロプロセッサの電源電圧と
動作クロック周波数を互いに関連づけて制御することが
できる。
信号の周波数は、ローパスフィルタの出力信号の電圧レ
ベルに依存する。このローパスフィルタの出力信号の電
圧レベルに応じてマイクロプロセッサに与えられる電源
電圧を制御するので、マイクロプロセッサの電源電圧と
動作クロック周波数を互いに関連づけて制御することが
できる。
【００１４】請求項４に記載された情報処理装置では、
前記クロック信号生成手段は、さらに、前記所望の第１
の分周値を記憶する第１の分周値メモリを備えており、
前記情報処理装置は、さらに、前記第１の分周値メモリ
と前記マイクロプロセッサとを電気的に接続する第１の
バス、を備える。
前記クロック信号生成手段は、さらに、前記所望の第１
の分周値を記憶する第１の分周値メモリを備えており、
前記情報処理装置は、さらに、前記第１の分周値メモリ
と前記マイクロプロセッサとを電気的に接続する第１の
バス、を備える。
【００１５】こうすれば、マイクロプロセッサにより第
１の分周値を書き換えることによって、動作クロック信
号の周波数を所望の値に設定することができる。
１の分周値を書き換えることによって、動作クロック信
号の周波数を所望の値に設定することができる。
【００１６】請求項５に記載された情報処理装置では、
前記基準クロック信号発生手段は、さらに、所定の周波
数を有する原クロック信号を発生する原クロック信号発
生手段と、前記前記原クロックを所望の第２の分周値で
分周することによって前記基準クロック信号を生成する
第２の分周器と、前記所望の第２の分周値を記憶する第
２の分周値メモリと、を備えており、前記情報処理装置
は、さらに、前記第２の分周値メモリと前記マイクロプ
ロセッサとを電気的に接続する第２のバス、を備える。
前記基準クロック信号発生手段は、さらに、所定の周波
数を有する原クロック信号を発生する原クロック信号発
生手段と、前記前記原クロックを所望の第２の分周値で
分周することによって前記基準クロック信号を生成する
第２の分周器と、前記所望の第２の分周値を記憶する第
２の分周値メモリと、を備えており、前記情報処理装置
は、さらに、前記第２の分周値メモリと前記マイクロプ
ロセッサとを電気的に接続する第２のバス、を備える。
【００１７】こうすれば、マイクロプロセッサにより第
１と第２の分周値を書き換えることによって、動作クロ
ック信号の周波数を任意の所望の値に設定することがで
きる。
１と第２の分周値を書き換えることによって、動作クロ
ック信号の周波数を任意の所望の値に設定することがで
きる。
【００１８】請求項６に記載された情報処理装置では、
前記電源電圧制御手段は、前記動作クロック信号を入力
とし、前記動作クロック信号の周波数に応じて前記出力
電圧を制御する電圧制御回路を備える。
前記電源電圧制御手段は、前記動作クロック信号を入力
とし、前記動作クロック信号の周波数に応じて前記出力
電圧を制御する電圧制御回路を備える。
【００１９】こうすれば、マイクロプロセッサの電源電
圧と動作クロック周波数を互いに関連づけて制御するこ
とができる。
圧と動作クロック周波数を互いに関連づけて制御するこ
とができる。
【００２０】請求項７に記載された情報処理装置では、
前記電源電圧制御手段は、前記出力電圧の上限を規定す
る上位電圧限界制御手段と、前記出力電圧の下限を規定
する下位電圧限界制御手段と、を備える。
前記電源電圧制御手段は、前記出力電圧の上限を規定す
る上位電圧限界制御手段と、前記出力電圧の下限を規定
する下位電圧限界制御手段と、を備える。
【００２１】こうすれば、マクロプロセッサに与えられ
る電源の電圧を適切な範囲に限定することができる。
る電源の電圧を適切な範囲に限定することができる。
【００２２】請求項８に記載された情報処理装置では、
クロック信号生成手段は、前記動作クロック信号の最大
周波数を規制する周波数リミッタを備える。
クロック信号生成手段は、前記動作クロック信号の最大
周波数を規制する周波数リミッタを備える。
【００２３】こうすれば、マイクロプロセッサの動作ク
ロック信号の周波数が、過渡的にも所定の上限周波数を
越えないようにすることができるので、安定した動作を
維持することができる。
ロック信号の周波数が、過渡的にも所定の上限周波数を
越えないようにすることができるので、安定した動作を
維持することができる。
【００２４】
【実施例】図１は、本発明の第１の実施例としてのコン
ピュータシステムを示すブロック図である。このコンピ
ュータシステムは、ＣＰＵ部１と、ＣＰＵバス１０と、
ＲＯＭ部４と、ＲＡＭ部５と、記憶装置部６と、入出力
部７と、加減速発振部８とを備えている。ＲＯＭ部４、
ＲＡＭ部５、記憶装置部６、入出力部７、および加減速
発振部８は、ＣＰＵバス１０に接続されている。加減速
発振部８は、ＣＰＵ部１の同期動作を規定する動作クロ
ック信号ＣＰＣＫを生成してＣＰＵ部１に供給するとと
もに、コンピュータシステムの他の回路（ＣＰＵ部１、
ＲＯＭ部４、ＲＡＭ部５等）に供給する電源電圧Ｅを発
生している。ＣＰＵ部１は、ＣＰＵバス１０を通じてシ
ステム全体の動作を制御する。入出力部７への入力は、
キ−ボ−ド、マウス、スタイラスペン、タッチパネル、
ネットワークの受信回路などの入力デバイスから入力さ
れるデータである。入出力部７からの出力は、ＣＲＴデ
ィスプレイ、液晶等の平面表示体などの出力デバイスに
与えられる信号である。加減速発振部８は、ＰＬＬ（位
相同期ループ）回路部３と、分周値記憶部２と、基準分
周値記憶部１２と、電源電圧制御部９とを備えている。
ピュータシステムを示すブロック図である。このコンピ
ュータシステムは、ＣＰＵ部１と、ＣＰＵバス１０と、
ＲＯＭ部４と、ＲＡＭ部５と、記憶装置部６と、入出力
部７と、加減速発振部８とを備えている。ＲＯＭ部４、
ＲＡＭ部５、記憶装置部６、入出力部７、および加減速
発振部８は、ＣＰＵバス１０に接続されている。加減速
発振部８は、ＣＰＵ部１の同期動作を規定する動作クロ
ック信号ＣＰＣＫを生成してＣＰＵ部１に供給するとと
もに、コンピュータシステムの他の回路（ＣＰＵ部１、
ＲＯＭ部４、ＲＡＭ部５等）に供給する電源電圧Ｅを発
生している。ＣＰＵ部１は、ＣＰＵバス１０を通じてシ
ステム全体の動作を制御する。入出力部７への入力は、
キ−ボ−ド、マウス、スタイラスペン、タッチパネル、
ネットワークの受信回路などの入力デバイスから入力さ
れるデータである。入出力部７からの出力は、ＣＲＴデ
ィスプレイ、液晶等の平面表示体などの出力デバイスに
与えられる信号である。加減速発振部８は、ＰＬＬ（位
相同期ループ）回路部３と、分周値記憶部２と、基準分
周値記憶部１２と、電源電圧制御部９とを備えている。
【００２５】図２は、加減速発振部８の内部構成を示す
回路ブロック図である。ＰＬＬ回路部３は、位相比較部
２０と、ループフィルタ（ＬＰＦ）２１と、電圧制御発
振器（ＶＣＯ）２２と、分周器２３と、基準発振部２４
と、発振子２５と、基準分周器２７とを備えている。な
お、位相比較部２０とループフィルタ２１と電圧制御発
振器２２とは、狭義のＰＬＬ回路を構成している。電源
電圧制御部９は、上位電圧限界制御部９ａと、下位電圧
限界制御部９ｂと、電源電圧制御回路９ｃとを備えてい
る。
回路ブロック図である。ＰＬＬ回路部３は、位相比較部
２０と、ループフィルタ（ＬＰＦ）２１と、電圧制御発
振器（ＶＣＯ）２２と、分周器２３と、基準発振部２４
と、発振子２５と、基準分周器２７とを備えている。な
お、位相比較部２０とループフィルタ２１と電圧制御発
振器２２とは、狭義のＰＬＬ回路を構成している。電源
電圧制御部９は、上位電圧限界制御部９ａと、下位電圧
限界制御部９ｂと、電源電圧制御回路９ｃとを備えてい
る。
【００２６】基準分周値記憶部１２と分周値記憶部２
は、バスを介してＣＰＵ部１に接続されており、ＣＰＵ
部１により設定された基準分周値Ｍと分周値Ｎとをそれ
ぞれ記憶している。水晶振動子などの発振子２５が設け
られた基準発振部２４は、原クロック信号ＲＣＫ０を生
成する。基準分周器２７は、基準分周値記憶部１２に記
憶された分周値Ｍで原クロック信号ＲＣＫ０を分周する
ことによって、基準クロック信号ＲＣＫ１を生成する。
は、バスを介してＣＰＵ部１に接続されており、ＣＰＵ
部１により設定された基準分周値Ｍと分周値Ｎとをそれ
ぞれ記憶している。水晶振動子などの発振子２５が設け
られた基準発振部２４は、原クロック信号ＲＣＫ０を生
成する。基準分周器２７は、基準分周値記憶部１２に記
憶された分周値Ｍで原クロック信号ＲＣＫ０を分周する
ことによって、基準クロック信号ＲＣＫ１を生成する。
【００２７】なお、分周値Ｎと基準分周値Ｍは、本願発
明における第１と第２の分周値にそれぞれ相当してい
る。
明における第１と第２の分周値にそれぞれ相当してい
る。
【００２８】基準分周器２７で生成された基準クロック
信号ＲＣＫ１は、位相比較部２０に基準信号として入力
される。分周器２３によって生成される分周信号ＤＶＣ
Ｋは、位相比較部２０に比較信号として入力される。位
相比較部２０は、これら２つの信号ＲＣＫ１，ＤＶＣＫ
の位相差を示す誤差信号ＣＰＳを生成する。この誤差信
号ＣＰＳは、チャ−ジポンプ回路を内蔵するループフィ
ルタ２１に送られる。ループフィルタ２１内のチャージ
ポンプ回路は、誤差信号ＣＰＳのパルスレベルとパルス
数とに応じた電圧レベルを有する電圧制御信号ＬＰＳを
生成して出力する。
信号ＲＣＫ１は、位相比較部２０に基準信号として入力
される。分周器２３によって生成される分周信号ＤＶＣ
Ｋは、位相比較部２０に比較信号として入力される。位
相比較部２０は、これら２つの信号ＲＣＫ１，ＤＶＣＫ
の位相差を示す誤差信号ＣＰＳを生成する。この誤差信
号ＣＰＳは、チャ−ジポンプ回路を内蔵するループフィ
ルタ２１に送られる。ループフィルタ２１内のチャージ
ポンプ回路は、誤差信号ＣＰＳのパルスレベルとパルス
数とに応じた電圧レベルを有する電圧制御信号ＬＰＳを
生成して出力する。
【００２９】ループフィルタ２１で生成された電圧制御
信号ＬＰＳは、電圧制御発振器２２と電源電圧制御部９
とに供給される。電圧制御発振器２２は、電圧制御信号
ＬＰＳの電圧レベルに応じた発振周波数を有する動作ク
ロック信号ＣＰＣＫを出力する。この動作クロック信号
ＣＰＣＫは、分周値記憶部２に記憶された分周値Ｎに基
づいて、分周器２３で１／Ｎに分周される。分周器２３
で生成された分周信号ＤＶＣＫは、前述したように、位
相比較部２０に送られて基準クロック信号ＲＣＫ１と位
相比較される。そして、２つの信号ＲＣＫ１，ＤＶＣＫ
の位相差が０になるように、動作クロック信号ＣＰＣＫ
の周波数が収束していく。収束後の動作クロック信号Ｃ
ＰＣＫの周波数は、第１の基準クロック信号ＲＣＫ１の
周波数ｆRCK1に分周値Ｎを乗じた値となる。
信号ＬＰＳは、電圧制御発振器２２と電源電圧制御部９
とに供給される。電圧制御発振器２２は、電圧制御信号
ＬＰＳの電圧レベルに応じた発振周波数を有する動作ク
ロック信号ＣＰＣＫを出力する。この動作クロック信号
ＣＰＣＫは、分周値記憶部２に記憶された分周値Ｎに基
づいて、分周器２３で１／Ｎに分周される。分周器２３
で生成された分周信号ＤＶＣＫは、前述したように、位
相比較部２０に送られて基準クロック信号ＲＣＫ１と位
相比較される。そして、２つの信号ＲＣＫ１，ＤＶＣＫ
の位相差が０になるように、動作クロック信号ＣＰＣＫ
の周波数が収束していく。収束後の動作クロック信号Ｃ
ＰＣＫの周波数は、第１の基準クロック信号ＲＣＫ１の
周波数ｆRCK1に分周値Ｎを乗じた値となる。
【００３０】原クロック信号ＲＣＫ０の周波数ｆRCK0
と、基準クロック信号ＲＣＫ１の周波数ｆRCK1と、動作
クロック信号ＣＰＣＫの周波数ｆCPCKとの関係は次の通
りである。 ｆRCK1＝ｆRCK0／Ｍ …（１） ｆCPCK＝Ｎ×ｆRCK1＝Ｎ×ｆRCK0／Ｍ …（２）
と、基準クロック信号ＲＣＫ１の周波数ｆRCK1と、動作
クロック信号ＣＰＣＫの周波数ｆCPCKとの関係は次の通
りである。 ｆRCK1＝ｆRCK0／Ｍ …（１） ｆCPCK＝Ｎ×ｆRCK1＝Ｎ×ｆRCK0／Ｍ …（２）
【００３１】例えば、ｆRCK0＝１０ＫＨｚ，Ｍ＝４，Ｎ
＝２とすれば、ｆRCK1＝２．５ＫＨｚ，ｆCPCK＝５ＫＨ
ｚとなる。
＝２とすれば、ｆRCK1＝２．５ＫＨｚ，ｆCPCK＝５ＫＨ
ｚとなる。
【００３２】ＣＰＵ部１が、分周値記憶部２に記憶され
た分周値Ｎと、基準分周値記憶部１２に記憶された基準
分周値Ｍの値を書き換えると、動作クロック信号ＣＰＣ
Ｋの周波数ｆCPCKを連続的に任意の所望の値に設定する
ことができる。これは、分周値記憶部２と基準分周値記
憶部１２とを設けるようにした利点である。
た分周値Ｎと、基準分周値記憶部１２に記憶された基準
分周値Ｍの値を書き換えると、動作クロック信号ＣＰＣ
Ｋの周波数ｆCPCKを連続的に任意の所望の値に設定する
ことができる。これは、分周値記憶部２と基準分周値記
憶部１２とを設けるようにした利点である。
【００３３】電源電圧制御部９は、電源電圧Ｅの上限電
圧と下限電圧とを規定するための上位電圧限界制御部９
ａおよび下位電圧限界制御部９ｂと、電源電圧Ｅのレベ
ルを制御するための電源電圧制御回路９ｃとを備えてい
る。ループフィルタ２１で得られた電圧制御信号ＬＰＳ
は電源電圧制御部９に供給され、システムの他の回路に
供給される電源電圧Ｅがこの電圧制御信号ＬＰＳに応じ
て制御される。但し、ループフィルタ２１と電圧制御発
振器２２には、電源電圧制御部９からの出力電圧Ｅとは
別に、図示しない他の電源から固定電圧が供給されてい
る。
圧と下限電圧とを規定するための上位電圧限界制御部９
ａおよび下位電圧限界制御部９ｂと、電源電圧Ｅのレベ
ルを制御するための電源電圧制御回路９ｃとを備えてい
る。ループフィルタ２１で得られた電圧制御信号ＬＰＳ
は電源電圧制御部９に供給され、システムの他の回路に
供給される電源電圧Ｅがこの電圧制御信号ＬＰＳに応じ
て制御される。但し、ループフィルタ２１と電圧制御発
振器２２には、電源電圧制御部９からの出力電圧Ｅとは
別に、図示しない他の電源から固定電圧が供給されてい
る。
【００３４】電源電圧制御部９は、電圧制御信号ＬＰＳ
の電圧レベルに応じて出力電圧Ｅのレベルを制御してい
る。前述したように、ＣＰＵ部１に与えられる動作クロ
ック信号ＣＰＣＫの周波数ｆCPCKも、電圧制御信号ＬＰ
Ｓの電圧レベルに応じて制御されている。換言すれば、
動作クロック信号ＣＰＣＫの周波数とシステムの電源電
圧Ｅとは互いに関連付けられており、従って、コンピュ
ータシステムは、動作クロック信号ＣＰＣＫの周波数に
応じた適切な速度で動作し、かつ、その消費電力も動作
クロック信号ＣＰＣＫの周波数に応じて低減される。
の電圧レベルに応じて出力電圧Ｅのレベルを制御してい
る。前述したように、ＣＰＵ部１に与えられる動作クロ
ック信号ＣＰＣＫの周波数ｆCPCKも、電圧制御信号ＬＰ
Ｓの電圧レベルに応じて制御されている。換言すれば、
動作クロック信号ＣＰＣＫの周波数とシステムの電源電
圧Ｅとは互いに関連付けられており、従って、コンピュ
ータシステムは、動作クロック信号ＣＰＣＫの周波数に
応じた適切な速度で動作し、かつ、その消費電力も動作
クロック信号ＣＰＣＫの周波数に応じて低減される。
【００３５】図３は、電源電圧制御部９の内部構成を示
すブロック図である。上位電圧限界制御部９ａと下位電
圧限界制御部９ｂは、それぞれ一定の電圧Ｖ0 と接地電
位との間を２つの抵抗で分圧することによって、上限電
圧ＶMAX と下限電圧ＶMIN を発生する回路である。電源
電圧制御回路９ｃは、２つのコンパレータ４１，４２
と、ＡＮＤ回路４３と、２つのインバータ（ＮＯＴ回
路）４４，４５と、３つのスイッチ５１〜５３と、ＤＣ
−ＤＣコンバータ６０とを備えている。
すブロック図である。上位電圧限界制御部９ａと下位電
圧限界制御部９ｂは、それぞれ一定の電圧Ｖ0 と接地電
位との間を２つの抵抗で分圧することによって、上限電
圧ＶMAX と下限電圧ＶMIN を発生する回路である。電源
電圧制御回路９ｃは、２つのコンパレータ４１，４２
と、ＡＮＤ回路４３と、２つのインバータ（ＮＯＴ回
路）４４，４５と、３つのスイッチ５１〜５３と、ＤＣ
−ＤＣコンバータ６０とを備えている。
【００３６】第１のコンパレータ４１は、上位電圧限界
制御部９ａから供給された上限電圧ＶMAX のレベルと、
ループフィルタ２１から出力された電圧制御信号ＬＰＳ
の電圧レベルとを比較する。ＬＰＳ≦ＶMAX であればコ
ンパレータ４１の出力信号Ｑ４１はＨレベルとなり、Ｖ
MAX ＜ＬＰＳであればＬレベルとなる。第２のコンパレ
ータ４２は、下位電圧限界制御部９ｂから供給された下
限電圧ＶMIN のレベルと、電圧制御信号ＬＰＳの電圧レ
ベルとを比較する。ＶMIN ≦ＬＰＳであればコンパレー
タ４２の出力信号Ｑ４２はＨレベルとなり、ＬＰＳ＜Ｖ
MIN であればＬレベルとなる。第１のコンパレータ４１
の出力Ｑ４１は、ＡＮＤ回路４３と第１のインバータ４
４に与えられている。また、第２のコンパレータ４２の
出力Ｑ４２は、ＡＮＤ回路４３と第２のインバータ４５
に与えられている。ＡＮＤ回路４３の出力は、第１のス
イッチ５１をＯＮ／ＯＦＦ制御する切換信号である。２
つのインバータ４４，４５の出力は、第２と第３のスイ
ッチ５２，５３をそれぞれＯＮ／ＯＦＦ制御する切換信
号である。３つのスイッチ５１〜５３の入力端子には電
圧制御信号ＬＰＳと上限電圧ＶMAX と下限電圧ＶMIN と
がそれぞれ入力されており、３つのスイッチ５１〜５３
の出力は基準電圧ＶREF としてＤＣ−ＤＣコンバータ６
０に入力されている。従って、２つのコンパレータ４
１，４２における比較結果に応じて、電圧制御信号ＬＰ
Ｓと上限電圧ＶMAX と下限電圧ＶMIN との３つの中のい
ずれか１つが基準電圧ＶREF としてＤＣ−ＤＣコンバー
タ６０に供給される。
制御部９ａから供給された上限電圧ＶMAX のレベルと、
ループフィルタ２１から出力された電圧制御信号ＬＰＳ
の電圧レベルとを比較する。ＬＰＳ≦ＶMAX であればコ
ンパレータ４１の出力信号Ｑ４１はＨレベルとなり、Ｖ
MAX ＜ＬＰＳであればＬレベルとなる。第２のコンパレ
ータ４２は、下位電圧限界制御部９ｂから供給された下
限電圧ＶMIN のレベルと、電圧制御信号ＬＰＳの電圧レ
ベルとを比較する。ＶMIN ≦ＬＰＳであればコンパレー
タ４２の出力信号Ｑ４２はＨレベルとなり、ＬＰＳ＜Ｖ
MIN であればＬレベルとなる。第１のコンパレータ４１
の出力Ｑ４１は、ＡＮＤ回路４３と第１のインバータ４
４に与えられている。また、第２のコンパレータ４２の
出力Ｑ４２は、ＡＮＤ回路４３と第２のインバータ４５
に与えられている。ＡＮＤ回路４３の出力は、第１のス
イッチ５１をＯＮ／ＯＦＦ制御する切換信号である。２
つのインバータ４４，４５の出力は、第２と第３のスイ
ッチ５２，５３をそれぞれＯＮ／ＯＦＦ制御する切換信
号である。３つのスイッチ５１〜５３の入力端子には電
圧制御信号ＬＰＳと上限電圧ＶMAX と下限電圧ＶMIN と
がそれぞれ入力されており、３つのスイッチ５１〜５３
の出力は基準電圧ＶREF としてＤＣ−ＤＣコンバータ６
０に入力されている。従って、２つのコンパレータ４
１，４２における比較結果に応じて、電圧制御信号ＬＰ
Ｓと上限電圧ＶMAX と下限電圧ＶMIN との３つの中のい
ずれか１つが基準電圧ＶREF としてＤＣ−ＤＣコンバー
タ６０に供給される。
【００３７】図３の下部にも示すように、ＤＣ−ＤＣコ
ンバータ６０の基準電圧ＶREF は、電圧制御信号ＬＰＳ
の電圧レベルに応じて次のように切換られる。
ンバータ６０の基準電圧ＶREF は、電圧制御信号ＬＰＳ
の電圧レベルに応じて次のように切換られる。
【００３８】 ＬＰＳ＜ＶMIN の場合 ：ＶREF ＝ＶMIN ＶMIN ≦ＬＰＳ≦ＶMAX の場合：ＶREF ＝ＬＰＳ ＶMAX ＜ＬＰＳの場合：ＶREF ＝ＶMAX
【００３９】このように、図３の回路では、ＤＣ−ＤＣ
コンバータ６０に入力される基準電圧ＶREF を、上限電
圧ＶMAX と下限電圧ＶMIN で規定される電圧範囲内にお
いて電圧制御信号ＬＰＳの電圧レベルに比例するように
設定する。この結果、ＤＣ−ＤＣコンバータ６０の出力
電圧Ｅ、すなわち、コンピュータシステムの他の回路に
供給される電源電圧Ｅも、所定の電圧範囲内において電
圧制御信号ＬＰＳの電圧レベルに比例する。
コンバータ６０に入力される基準電圧ＶREF を、上限電
圧ＶMAX と下限電圧ＶMIN で規定される電圧範囲内にお
いて電圧制御信号ＬＰＳの電圧レベルに比例するように
設定する。この結果、ＤＣ−ＤＣコンバータ６０の出力
電圧Ｅ、すなわち、コンピュータシステムの他の回路に
供給される電源電圧Ｅも、所定の電圧範囲内において電
圧制御信号ＬＰＳの電圧レベルに比例する。
【００４０】ＣＰＵ部１の消費電力は次式で示される。 Ｗ＝ΣＥ2×Ｐ×ｆ×Ｃ …（３） Ｗ：消費電力［Ｗ］ Ｅ：電源電圧［Ｖ］ Ｐ：信号動作要素［命令／クロック］ ｆCPCK：クロック信号ＣＰＣＫの周波数［ＭＨｚ］ Ｃ：信号の負荷要素［ｐＦ］
【００４１】ここで、信号動作要素Ｐとは、ＣＰＵ部１
が１クロックで幾つの命令を実行するかを示す値であ
る。近年のマイクロプロセッサには、１クロックで複数
の命令を実行するものが存在する。このようなマイクロ
プロセッサでは、１クロック当たりの命令数に比例して
消費電力が増加するので、信号動作要素Ｐによってその
効果を考慮している。この信号動作要素Ｐの値は、ＣＰ
Ｕ部１として使用されるマイクロプロセッサの種類に依
存している。負荷要素Ｃも、コンピュータシステム仕様
で決定される固定的な値である。上記の（３）式におい
て変更が可能な要素は、電源電圧Ｅとクロック周波数ｆ
CPCKである。従って、電源電圧Ｅとクロック周波数ｆCP
CKとを変化させることにより、消費電力の低減と適切な
動作速度とを同時に実現することができる。すなわち、
アプリケ−ションソフトの適切な動作速度が得られるよ
うにＣＰＵ部１のクロック信号ＣＰＣＫの周波数ｆCPCK
を任意に設定することができ、また、このクロック周波
数ｆCPCKに連動して電源電圧Ｅも変更される。
が１クロックで幾つの命令を実行するかを示す値であ
る。近年のマイクロプロセッサには、１クロックで複数
の命令を実行するものが存在する。このようなマイクロ
プロセッサでは、１クロック当たりの命令数に比例して
消費電力が増加するので、信号動作要素Ｐによってその
効果を考慮している。この信号動作要素Ｐの値は、ＣＰ
Ｕ部１として使用されるマイクロプロセッサの種類に依
存している。負荷要素Ｃも、コンピュータシステム仕様
で決定される固定的な値である。上記の（３）式におい
て変更が可能な要素は、電源電圧Ｅとクロック周波数ｆ
CPCKである。従って、電源電圧Ｅとクロック周波数ｆCP
CKとを変化させることにより、消費電力の低減と適切な
動作速度とを同時に実現することができる。すなわち、
アプリケ−ションソフトの適切な動作速度が得られるよ
うにＣＰＵ部１のクロック信号ＣＰＣＫの周波数ｆCPCK
を任意に設定することができ、また、このクロック周波
数ｆCPCKに連動して電源電圧Ｅも変更される。
【００４２】例えば、基準発振部２４が発生する原クロ
ック信号ＲＣＫ０の周波数ｆRCK0が１０ＫＨｚ，基準分
周器２７に設定された基準分周値Ｍが４であると仮定す
る。この時、Ｎ＝２に設定すれば、ｆRCK1＝２．５ＫＨ
ｚ，ｆCPCK＝５ＫＨｚとなる。ワ−ドプロセッサ等のア
プリケーションプログラムを実行している場合におい
て、入力デバイスの未操作時に分周値Ｎを２に設定すれ
ば、上述した（２）式に従って、動作クロック周波数ｆ
CPCKは５ＫＨｚとなる。一方、入力デバイスの操作時に
分周値Ｎを４０に設定すれば、動作クロック周波数ｆCP
CKは１００ＫＨｚとなる。同様に、画面のスクロ−ル時
は動作クロック周波数ｆCPCKを５ＭＨｚに設定し、計算
処理時には動作クロック周波数ｆCPCKを３０ＭＨｚに設
定することができる。このように、コンピュータシステ
ムの各種の動作モードに応じて分周値Ｎの値を書き換え
ることによって、その動作モードに適した動作速度と消
費電力の制御を同時に実現することができる。また、分
周値Ｎの値を、アプリケーションプログラムに応じて変
更するようにすれば、各アプリケーションプログラムに
応じた適切な動作速度を達成することができる。
ック信号ＲＣＫ０の周波数ｆRCK0が１０ＫＨｚ，基準分
周器２７に設定された基準分周値Ｍが４であると仮定す
る。この時、Ｎ＝２に設定すれば、ｆRCK1＝２．５ＫＨ
ｚ，ｆCPCK＝５ＫＨｚとなる。ワ−ドプロセッサ等のア
プリケーションプログラムを実行している場合におい
て、入力デバイスの未操作時に分周値Ｎを２に設定すれ
ば、上述した（２）式に従って、動作クロック周波数ｆ
CPCKは５ＫＨｚとなる。一方、入力デバイスの操作時に
分周値Ｎを４０に設定すれば、動作クロック周波数ｆCP
CKは１００ＫＨｚとなる。同様に、画面のスクロ−ル時
は動作クロック周波数ｆCPCKを５ＭＨｚに設定し、計算
処理時には動作クロック周波数ｆCPCKを３０ＭＨｚに設
定することができる。このように、コンピュータシステ
ムの各種の動作モードに応じて分周値Ｎの値を書き換え
ることによって、その動作モードに適した動作速度と消
費電力の制御を同時に実現することができる。また、分
周値Ｎの値を、アプリケーションプログラムに応じて変
更するようにすれば、各アプリケーションプログラムに
応じた適切な動作速度を達成することができる。
【００４３】なお、アプリケ−ションプログラムが、所
望の動作速度ＦＴと、ＣＰＵ部１の処理能力を示す能力
係数ＣＴとを設定し、これらのパラメータＦＴ，ＣＴを
用いて、次の（４）式に従って動作クロック周波数ｆCP
CKを調整することも可能である。
望の動作速度ＦＴと、ＣＰＵ部１の処理能力を示す能力
係数ＣＴとを設定し、これらのパラメータＦＴ，ＣＴを
用いて、次の（４）式に従って動作クロック周波数ｆCP
CKを調整することも可能である。
【００４４】 ｆCPCK＝ｆRCK1×ＦＴ×ＣＴ …（４）
【００４５】この能力係数ＣＴは、基準となるマイクロ
プロセッサの処理速度ＳREF と、コンピュータシステム
で実際に使用されているマイクロプロセッサの処理速度
ＳCMP との比ＳREF ／ＳCMP で与えられる。例えば、ｉ
４８６プロセッサ（インテル社の商標）の処理速度ＳRE
F を１．０と仮定し、ペンティアムプロセッサ（インテ
ル社の商標）の処理速度ＳCMP を４．０と仮定すると、
ｉ４８６の能力係数ＣＴは１、ペンティアムの能力係数
ＣＴは０．２５である。（４）式から解るように、同じ
動作速度ＦＴを得るためには、能力係数ＣＴの小さなマ
イクロプロセッサほど（すなわち、処理速度の早いプロ
セッサほど）動作クロック周波数ｆCPCKは小さくなる。
プロセッサの処理速度ＳREF と、コンピュータシステム
で実際に使用されているマイクロプロセッサの処理速度
ＳCMP との比ＳREF ／ＳCMP で与えられる。例えば、ｉ
４８６プロセッサ（インテル社の商標）の処理速度ＳRE
F を１．０と仮定し、ペンティアムプロセッサ（インテ
ル社の商標）の処理速度ＳCMP を４．０と仮定すると、
ｉ４８６の能力係数ＣＴは１、ペンティアムの能力係数
ＣＴは０．２５である。（４）式から解るように、同じ
動作速度ＦＴを得るためには、能力係数ＣＴの小さなマ
イクロプロセッサほど（すなわち、処理速度の早いプロ
セッサほど）動作クロック周波数ｆCPCKは小さくなる。
【００４６】能力係数ＣＴと動作速度ＦＴは、アプリケ
ーションプログラムの動作環境として各アプリケーショ
ンプログラム内に設定することができる。能力係数ＣＴ
は、ＣＰＵ部１として用いられているマイクロプロセッ
サの種類に応じて決まるので、ユーザがアプリケーショ
ンプログラムを最初に実行する際に一度設定すればよ
い。この時、複数のマイクロプロセッサの種類の選択肢
を画面に表示して、その中の１つを選択するようにする
ことが可能である。動作速度ＦＴは、ユーザの好みに応
じて適宜変更することが可能である。
ーションプログラムの動作環境として各アプリケーショ
ンプログラム内に設定することができる。能力係数ＣＴ
は、ＣＰＵ部１として用いられているマイクロプロセッ
サの種類に応じて決まるので、ユーザがアプリケーショ
ンプログラムを最初に実行する際に一度設定すればよ
い。この時、複数のマイクロプロセッサの種類の選択肢
を画面に表示して、その中の１つを選択するようにする
ことが可能である。動作速度ＦＴは、ユーザの好みに応
じて適宜変更することが可能である。
【００４７】上述した（２）式と（４）式から、分周値
記憶部２に書き込むべき分周値Ｎは次の（５）式で与え
られる。
記憶部２に書き込むべき分周値Ｎは次の（５）式で与え
られる。
【００４８】Ｎ＝ＦＴ×ＣＴ …（５）
【００４９】この分周値ＮをＣＰＵ部１が分周値記憶部
２に書き込むことによって、ユーザが指定した所望の動
作速度ＦＴを達成することが出来る。
２に書き込むことによって、ユーザが指定した所望の動
作速度ＦＴを達成することが出来る。
【００５０】例えば、ＣＰＵ部１の能力係数ＣＴが１、
基準クロック周波数ｆRCK1が２．５ＫＨｚであると仮定
する。思考的な処理を行なうゲ−ムを行なう場合に、キ
−入力待ち時に動作速度ＦＴを４０に（すなわち分周値
Ｎを４０に）設定すれば動作クロック周波数ｆCPCは１
００ＫＨｚとなるので消費電力を低減できる。また、思
考的な処理時に動作速度ＦＴを１２０００に（すなわち
分周値Ｎを１２０００に）設定すれば動作クロック周波
数ｆCPCKを３０ＭＨｚとなるので、思考処理の結果を高
速に求めることができる。
基準クロック周波数ｆRCK1が２．５ＫＨｚであると仮定
する。思考的な処理を行なうゲ−ムを行なう場合に、キ
−入力待ち時に動作速度ＦＴを４０に（すなわち分周値
Ｎを４０に）設定すれば動作クロック周波数ｆCPCは１
００ＫＨｚとなるので消費電力を低減できる。また、思
考的な処理時に動作速度ＦＴを１２０００に（すなわち
分周値Ｎを１２０００に）設定すれば動作クロック周波
数ｆCPCKを３０ＭＨｚとなるので、思考処理の結果を高
速に求めることができる。
【００５１】一方、能力係数ＣＴが０．２５のマイクロ
プロセッサを用いている場合には、動作速度ＦＴを４０
に設定した時に分周値Ｎは１０となり、動作クロック周
波数ｆCPCKは２５ＫＨｚとなる。また、動作速度を１２
０００に設定した時には、分周値Ｎは３０００となり、
動作クロック周波数ｆCPCKは７．５ＭＨｚとなる。この
ように、マイクロプロセッサの処理能力とアプリケーシ
ョンプログラムの処理内容に応じた適切な動作速度を容
易に設定することが可能である。更に、動作クロックを
数百Ｈｚと数十ＭＨｚ間を任意に変動させ、動作速度Ｆ
Ｔを加速したり減速したりする高度なゲ−ムを容易に行
うことも可能である。
プロセッサを用いている場合には、動作速度ＦＴを４０
に設定した時に分周値Ｎは１０となり、動作クロック周
波数ｆCPCKは２５ＫＨｚとなる。また、動作速度を１２
０００に設定した時には、分周値Ｎは３０００となり、
動作クロック周波数ｆCPCKは７．５ＭＨｚとなる。この
ように、マイクロプロセッサの処理能力とアプリケーシ
ョンプログラムの処理内容に応じた適切な動作速度を容
易に設定することが可能である。更に、動作クロックを
数百Ｈｚと数十ＭＨｚ間を任意に変動させ、動作速度Ｆ
Ｔを加速したり減速したりする高度なゲ−ムを容易に行
うことも可能である。
【００５２】また、１つのコンピュータシステムが複数
のオペレーションシステム（ＯＳ）によって同時に管理
される、いわゆるマルチＯＳ下では、望ましい動作速度
がそれぞれのＯＳによって異なる場合が発生する。例え
ば、異なったＯＳ上で複数の異なったアプリケーション
プログラムを動作させるた場合には、それぞれに対する
望ましい動作速度ＦＴはそれぞれ異なるのが普通であ
る。このような場合に、本発明によって動作速度と消費
電力とを同時に調整するようにすれば、それぞれの望ま
しい動作速度ＦＴを達成しつつ、消費電力を低減するこ
とが可能である。
のオペレーションシステム（ＯＳ）によって同時に管理
される、いわゆるマルチＯＳ下では、望ましい動作速度
がそれぞれのＯＳによって異なる場合が発生する。例え
ば、異なったＯＳ上で複数の異なったアプリケーション
プログラムを動作させるた場合には、それぞれに対する
望ましい動作速度ＦＴはそれぞれ異なるのが普通であ
る。このような場合に、本発明によって動作速度と消費
電力とを同時に調整するようにすれば、それぞれの望ま
しい動作速度ＦＴを達成しつつ、消費電力を低減するこ
とが可能である。
【００５３】図４は、本発明の第２の実施例における加
減速発振部８の内部構成を示す回路ブロック図である。
図４の回路は、図２の回路に周波数リミッタ部２６を追
加した構成を有している。周波数リミッタ部２６には、
基準発振部２４によって生成された原クロック信号ＲＣ
Ｋ０と、分周器２３によって生成された分周信号ＤＶＣ
Ｋと、電圧制御発振器２２によって生成された動作クロ
ック信号ＣＰＣＫとが入力されている。周波数リミッタ
部２６は、これらの入力信号に応じて周波数制御信号Ｃ
ＰＳＷを生成して、位相比較部２０に供給する。後述す
るように、動作クロック信号ＣＰＣＫが所定の最大周波
数に達すると、周波数リミッタ部２６が周波数制御信号
ＣＰＳＷのレベルを変更して、位相比較部２０から出力
される誤差信号ＣＰＳをハイインピーダンス状態に設定
する。この結果、動作クロック信号ＣＰＣＫの最大周波
数が規制される。
減速発振部８の内部構成を示す回路ブロック図である。
図４の回路は、図２の回路に周波数リミッタ部２６を追
加した構成を有している。周波数リミッタ部２６には、
基準発振部２４によって生成された原クロック信号ＲＣ
Ｋ０と、分周器２３によって生成された分周信号ＤＶＣ
Ｋと、電圧制御発振器２２によって生成された動作クロ
ック信号ＣＰＣＫとが入力されている。周波数リミッタ
部２６は、これらの入力信号に応じて周波数制御信号Ｃ
ＰＳＷを生成して、位相比較部２０に供給する。後述す
るように、動作クロック信号ＣＰＣＫが所定の最大周波
数に達すると、周波数リミッタ部２６が周波数制御信号
ＣＰＳＷのレベルを変更して、位相比較部２０から出力
される誤差信号ＣＰＳをハイインピーダンス状態に設定
する。この結果、動作クロック信号ＣＰＣＫの最大周波
数が規制される。
【００５４】図５は、周波数リミッタ部２６の内部構成
を示すブロック図である。周波数リミッタ部２６は、カ
ウンタ部３０とフリプフロップ（ＦＦ）３１とを備えて
いる。原クロック信号ＲＣＫ０がＨレベルになると、カ
ウンタ部３０の内部カウンタが０にリセットされる。ま
た、原クロック信号ＲＣＫ０がＬレベルに立下ると、カ
ウンタ部３０が動作クロック信号ＣＰＣＫのパルス数の
カウントアップを開始する。そして、カウント値が、動
作クロック周波数ｆCPCKの最大許容値に対応する所定の
値以上になると、カウンタ部３０がアップ信号ＵＰＳを
ＬレベルからＨレベルにセットする。このアップ信号Ｕ
ＰＳは、カウンタ部３０のイネーブル端子とフリップフ
ロップ３１のクロック端子とに入力されている。アップ
信号ＵＰＳがＨレベルになると、カウンタ部３０のカウ
ントアップが停止し、また、フリップフロップ３１の出
力である周波数制御信号ＣＰＳＷは、ＬレベルからＨレ
ベルになる。位相比較部２０から出力される誤差信号Ｃ
ＰＳ（図４）は、周波数制御信号ＣＰＳＷがＨレベルに
なると強制的にハイインピーダンス状態に設定される。
そして、分周器２３からの分周信号ＤＶＣＫのパルスが
フリップフロップ３１に与えられると、フリップフロッ
プ３１がリセットされて周波数制御信号ＣＰＳＷがＬレ
ベルとなり、この結果、誤差信号ＣＰＳの抑制が解除さ
れる。
を示すブロック図である。周波数リミッタ部２６は、カ
ウンタ部３０とフリプフロップ（ＦＦ）３１とを備えて
いる。原クロック信号ＲＣＫ０がＨレベルになると、カ
ウンタ部３０の内部カウンタが０にリセットされる。ま
た、原クロック信号ＲＣＫ０がＬレベルに立下ると、カ
ウンタ部３０が動作クロック信号ＣＰＣＫのパルス数の
カウントアップを開始する。そして、カウント値が、動
作クロック周波数ｆCPCKの最大許容値に対応する所定の
値以上になると、カウンタ部３０がアップ信号ＵＰＳを
ＬレベルからＨレベルにセットする。このアップ信号Ｕ
ＰＳは、カウンタ部３０のイネーブル端子とフリップフ
ロップ３１のクロック端子とに入力されている。アップ
信号ＵＰＳがＨレベルになると、カウンタ部３０のカウ
ントアップが停止し、また、フリップフロップ３１の出
力である周波数制御信号ＣＰＳＷは、ＬレベルからＨレ
ベルになる。位相比較部２０から出力される誤差信号Ｃ
ＰＳ（図４）は、周波数制御信号ＣＰＳＷがＨレベルに
なると強制的にハイインピーダンス状態に設定される。
そして、分周器２３からの分周信号ＤＶＣＫのパルスが
フリップフロップ３１に与えられると、フリップフロッ
プ３１がリセットされて周波数制御信号ＣＰＳＷがＬレ
ベルとなり、この結果、誤差信号ＣＰＳの抑制が解除さ
れる。
【００５５】図６は、周波数リミッタ部２６の動作を示
すタイミングチャ−トである。但し、図６（ｃ），
（ｄ）は、周波数リミッタ部２６が無い回路（図２の回
路）の動作を示しており、図６（ｅ）〜（ｇ）は、周波
数リミッタ部２６を設けた回路（図４の回路）の動作を
示している。図６（ａ），（ｂ）は両者に共通である。
すタイミングチャ−トである。但し、図６（ｃ），
（ｄ）は、周波数リミッタ部２６が無い回路（図２の回
路）の動作を示しており、図６（ｅ）〜（ｇ）は、周波
数リミッタ部２６を設けた回路（図４の回路）の動作を
示している。図６（ａ），（ｂ）は両者に共通である。
【００５６】図６の期間Ａにおいて、クロック周波数ｆ
CPCKを増加させるために、ＣＰＵ部１が分周値記憶部２
の分周値Ｎをより大きな値に書き換える。時刻Ｂは、書
き換える前の分周値Ｎに応じて分周器２３が分周信号Ｄ
ＶＣＫ（図６（ｂ））のパルスを発生するはずであった
時刻である。期間Ａにおいて分周値Ｎを大きな値に書き
換えると、時刻Ｂでは分周信号ＤＶＣＫのパルスが発生
しないので、位相比較部２０は誤差信号ＣＰＳ（図６
（ｃ））をハイインピ−ダンス状態からＨレベルに変化
させる。なお、図６（ｃ）における斜線部はハイインピ
ーダンス状態であることを示している。時刻Ｂで誤差信
号ＣＰＳがＨレベルになると、ループフィルタ２１で生
成される電圧制御信号ＬＰＳ（図６（ｄ））の電位が徐
々に増加し、これに応じて電圧制御発振器２２で生成さ
れる動作クロック信号ＣＰＣＫの周波数ｆCPCK（図６
（ｇ））も徐々に上昇する。なお、図６（ｇ）の中央付
近以降においてハッチングされている部分は、高周波数
のために波形を正確に図示できない部分を示している。
CPCKを増加させるために、ＣＰＵ部１が分周値記憶部２
の分周値Ｎをより大きな値に書き換える。時刻Ｂは、書
き換える前の分周値Ｎに応じて分周器２３が分周信号Ｄ
ＶＣＫ（図６（ｂ））のパルスを発生するはずであった
時刻である。期間Ａにおいて分周値Ｎを大きな値に書き
換えると、時刻Ｂでは分周信号ＤＶＣＫのパルスが発生
しないので、位相比較部２０は誤差信号ＣＰＳ（図６
（ｃ））をハイインピ−ダンス状態からＨレベルに変化
させる。なお、図６（ｃ）における斜線部はハイインピ
ーダンス状態であることを示している。時刻Ｂで誤差信
号ＣＰＳがＨレベルになると、ループフィルタ２１で生
成される電圧制御信号ＬＰＳ（図６（ｄ））の電位が徐
々に増加し、これに応じて電圧制御発振器２２で生成さ
れる動作クロック信号ＣＰＣＫの周波数ｆCPCK（図６
（ｇ））も徐々に上昇する。なお、図６（ｇ）の中央付
近以降においてハッチングされている部分は、高周波数
のために波形を正確に図示できない部分を示している。
【００５７】周波数リミッタ部２６が設けられていない
回路（図２）では、図６（ｂ）〜（ｄ）に示すように、
時刻Ｄにおいて分周信号ＤＶＣＫの次のパルスが発生す
るまで電圧制御信号ＬＰＳの電位が上昇を続けるので、
これに応じて動作クロック信号ＣＰＣＫの周波数ｆCPCK
も増大を続ける。
回路（図２）では、図６（ｂ）〜（ｄ）に示すように、
時刻Ｄにおいて分周信号ＤＶＣＫの次のパルスが発生す
るまで電圧制御信号ＬＰＳの電位が上昇を続けるので、
これに応じて動作クロック信号ＣＰＣＫの周波数ｆCPCK
も増大を続ける。
【００５８】ここで、時刻Ｅにおいて動作クロック信号
ＣＰＣＫの周波数ｆCPCKがＣＰＵ部１の動作範囲を超え
る場合を考える。このような場合に、周波数リミッタ部
２６を設けた回路（図４）では、時刻Ｅにおいて動作ク
ロック信号ＣＰＣＫの周波数の上昇を抑制する。すなわ
ち、図６（ｅ），（ｆ）に示すように、時刻Ｅで誤差信
号ＣＰＳをハイインピ−ダンス状態に設定して電圧制御
信号ＬＰＳの上昇を停止させる。ＰＬＬ回路（図４の要
素２０〜２３）は、基準クロック信号ＲＣＫ１の立ち上
がりと、分周信号ＤＶＣＫの立ち上がりの位相が同位相
に収束するように動作し、この結果、動作クロック信号
ＣＰＣＫの周波数ｆCPCKが分周値記憶部２によって設定
された周波数に収束する。図７は、周波数リミッタ部２
６の有無の場合におけるクロック周波数ｆCPCKの収束の
状態を比較して示す説明図である。図７（Ａ）に示すよ
うに、周波数リミッタ部２６が無い回路では、クロック
周波数ｆCPCKの上限はない。一方、図７（Ｂ）に示すよ
うに、周波数リミッタ部２６を設けた回路では、クロッ
ク周波数ｆCPCKが上限値ｆMAX 以下の範囲で次第に目標
値に収束していく。どちらの場合にもクロック周波数ｆ
CPCKは同じ目標値に収束していくが、周波数リミッタ部
２６を設けることによって、ＣＰＵ部１が正常に動作す
る範囲にクロック周波数ｆCPCKを納めることができる。
また、通常は、周波数リミッタ部２６を設けた方が、目
標値への収束も早いという利点がある。
ＣＰＣＫの周波数ｆCPCKがＣＰＵ部１の動作範囲を超え
る場合を考える。このような場合に、周波数リミッタ部
２６を設けた回路（図４）では、時刻Ｅにおいて動作ク
ロック信号ＣＰＣＫの周波数の上昇を抑制する。すなわ
ち、図６（ｅ），（ｆ）に示すように、時刻Ｅで誤差信
号ＣＰＳをハイインピ−ダンス状態に設定して電圧制御
信号ＬＰＳの上昇を停止させる。ＰＬＬ回路（図４の要
素２０〜２３）は、基準クロック信号ＲＣＫ１の立ち上
がりと、分周信号ＤＶＣＫの立ち上がりの位相が同位相
に収束するように動作し、この結果、動作クロック信号
ＣＰＣＫの周波数ｆCPCKが分周値記憶部２によって設定
された周波数に収束する。図７は、周波数リミッタ部２
６の有無の場合におけるクロック周波数ｆCPCKの収束の
状態を比較して示す説明図である。図７（Ａ）に示すよ
うに、周波数リミッタ部２６が無い回路では、クロック
周波数ｆCPCKの上限はない。一方、図７（Ｂ）に示すよ
うに、周波数リミッタ部２６を設けた回路では、クロッ
ク周波数ｆCPCKが上限値ｆMAX 以下の範囲で次第に目標
値に収束していく。どちらの場合にもクロック周波数ｆ
CPCKは同じ目標値に収束していくが、周波数リミッタ部
２６を設けることによって、ＣＰＵ部１が正常に動作す
る範囲にクロック周波数ｆCPCKを納めることができる。
また、通常は、周波数リミッタ部２６を設けた方が、目
標値への収束も早いという利点がある。
【００５９】図８は、図４と図５の回路の動作を示すタ
イミングチャ−トであり、図６の動作の詳細を示したも
のである。図５の回路図から解るように、カウンタ部３
０は、原クロック信号ＲＣＫ０（図８（ｃ））がＬレベ
ルである期間中に動作クロック信号ＣＰＣＫのパルスを
カウントアップし、原クロック信号ＲＣＫ０がＨレベル
になるとリセットされる。図８（ｄ）の例では時刻Ｅの
直前の期間Ｆの間に動作クロック信号ＣＰＣＫの周波数
ｆCPCKが大幅に上昇するため、時刻Ｅにおいてカウンタ
部３０が所定数のカウントアップを終了して、アップ信
号ＵＰＳ（図８（ｅ））をＬレベルからＨレベルに変化
させる。すると、アップ信号ＵＰＳに応じてカウンタ部
３０が停止し、フリップフロップ３１から出力される周
波数制御信号ＣＰＳＷ（図８（ｆ））がＬレベルからＨ
レベルになる。この周波数制御信号ＣＰＳＷに応じて、
位相比較部２０が誤差信号ＣＰＳを強制的にハイインピ
−ダンス状態に設定する。この後、時刻Ｄにおいて分周
信号ＤＶＣＫ（図８（ｂ））のパルスが発生すると、フ
リップフロップ３１がリセットされ、この結果、周波数
制御信号ＣＰＳＷはＨレベルからＬレベルに戻る。但
し、分周信号ＤＶＣＫのパルスに応じて位相比較部２０
が誤差信号ＣＰＳをハイインピーダンス状態に設定する
ので、時刻Ｄ以降も誤差信号ＣＰＳはハイインピーダン
ス状態に保たれる。時刻Ｃ以降は、Ｂ〜Ｃの期間と類似
の動作を繰返しつつ、基準クロック信号ＲＣＫ１と分周
信号ＤＶＣＫとが同位相になるように動作クロック信号
ＣＰＣＫの周波数が収束する。
イミングチャ−トであり、図６の動作の詳細を示したも
のである。図５の回路図から解るように、カウンタ部３
０は、原クロック信号ＲＣＫ０（図８（ｃ））がＬレベ
ルである期間中に動作クロック信号ＣＰＣＫのパルスを
カウントアップし、原クロック信号ＲＣＫ０がＨレベル
になるとリセットされる。図８（ｄ）の例では時刻Ｅの
直前の期間Ｆの間に動作クロック信号ＣＰＣＫの周波数
ｆCPCKが大幅に上昇するため、時刻Ｅにおいてカウンタ
部３０が所定数のカウントアップを終了して、アップ信
号ＵＰＳ（図８（ｅ））をＬレベルからＨレベルに変化
させる。すると、アップ信号ＵＰＳに応じてカウンタ部
３０が停止し、フリップフロップ３１から出力される周
波数制御信号ＣＰＳＷ（図８（ｆ））がＬレベルからＨ
レベルになる。この周波数制御信号ＣＰＳＷに応じて、
位相比較部２０が誤差信号ＣＰＳを強制的にハイインピ
−ダンス状態に設定する。この後、時刻Ｄにおいて分周
信号ＤＶＣＫ（図８（ｂ））のパルスが発生すると、フ
リップフロップ３１がリセットされ、この結果、周波数
制御信号ＣＰＳＷはＨレベルからＬレベルに戻る。但
し、分周信号ＤＶＣＫのパルスに応じて位相比較部２０
が誤差信号ＣＰＳをハイインピーダンス状態に設定する
ので、時刻Ｄ以降も誤差信号ＣＰＳはハイインピーダン
ス状態に保たれる。時刻Ｃ以降は、Ｂ〜Ｃの期間と類似
の動作を繰返しつつ、基準クロック信号ＲＣＫ１と分周
信号ＤＶＣＫとが同位相になるように動作クロック信号
ＣＰＣＫの周波数が収束する。
【００６０】上述の説明からように、原クロック信号Ｒ
ＣＫ０がＬレベルに保たれる期間Ｔ（図８（ｃ））は、
動作クロック信号ＣＰＣＫの周波数を監視するための監
視期間Ｔとして利用されている。周波数リミッタ部２６
は、この監視期間Ｔにおいて動作クロック信号ＣＰＣＫ
のパルス数をカウントし、そのカウント値が最大周波数
に対応した値以上に達すると、周波数制御信号ＣＰＳＷ
を位相比較部２０に送り、位相比較部２０から出力され
る誤差信号ＣＰＳをハイインピーダンス状態に設定す
る。その結果、ＣＰＵ部１に与えられるクロック信号Ｃ
ＰＣＫの最大周波数を抑制することができる。従って、
動作クロック周波数ｆCPCKが変化してもＣＰＵ部１が安
定した動作を保つことができる。
ＣＫ０がＬレベルに保たれる期間Ｔ（図８（ｃ））は、
動作クロック信号ＣＰＣＫの周波数を監視するための監
視期間Ｔとして利用されている。周波数リミッタ部２６
は、この監視期間Ｔにおいて動作クロック信号ＣＰＣＫ
のパルス数をカウントし、そのカウント値が最大周波数
に対応した値以上に達すると、周波数制御信号ＣＰＳＷ
を位相比較部２０に送り、位相比較部２０から出力され
る誤差信号ＣＰＳをハイインピーダンス状態に設定す
る。その結果、ＣＰＵ部１に与えられるクロック信号Ｃ
ＰＣＫの最大周波数を抑制することができる。従って、
動作クロック周波数ｆCPCKが変化してもＣＰＵ部１が安
定した動作を保つことができる。
【００６１】尚、上記説明に用いられた電圧制御発振器
２２としては、例えば特開平２−２５６３１１号公報の
第１図から第３図に示されたミラー積分回路を伴った回
路を用いることができる。こうすることにより、発振周
波数が数Ｈｚから百数十ＭＨｚまでの周波数範囲を取り
扱える電圧制御発振器を容易に実現することができる。
２２としては、例えば特開平２−２５６３１１号公報の
第１図から第３図に示されたミラー積分回路を伴った回
路を用いることができる。こうすることにより、発振周
波数が数Ｈｚから百数十ＭＨｚまでの周波数範囲を取り
扱える電圧制御発振器を容易に実現することができる。
【００６２】また、電圧制御発振器２２から得られた動
作クロック信号ＣＰＣＫの発振振幅比（デューティ比）
が１：１とならなかった場合は、動作クロック信号ＣＰ
ＣＫをフリップフロップ素子により１／２分周して発振
振幅比を１：１することも可能である。
作クロック信号ＣＰＣＫの発振振幅比（デューティ比）
が１：１とならなかった場合は、動作クロック信号ＣＰ
ＣＫをフリップフロップ素子により１／２分周して発振
振幅比を１：１することも可能である。
【００６３】また、ループフィルタ２１と電圧制御発振
器２２の電源として、電源電圧制御部９で制御された電
源電圧Ｅを供給することも可能である。
器２２の電源として、電源電圧制御部９で制御された電
源電圧Ｅを供給することも可能である。
【００６４】また、図３に示すＤＣ−ＤＣコンバータ６
０の代わりに、電圧制御信号ＬＰＳの電圧レベルに応じ
て出力電圧Ｅのレベルを調整するような他の電源回路を
用いることができ、例えば、スイッチングレギューレー
タなどを使用することができる。動作クロック周波数ｆ
CPCKは電圧制御信号ＬＰＳの電圧レベルに依存している
ので、このような他の電源回路は、動作クロック周波数
ｆCPCKに応じたレベルの出力電圧Ｅを発生する回路であ
ると言い換えることもできる。
０の代わりに、電圧制御信号ＬＰＳの電圧レベルに応じ
て出力電圧Ｅのレベルを調整するような他の電源回路を
用いることができ、例えば、スイッチングレギューレー
タなどを使用することができる。動作クロック周波数ｆ
CPCKは電圧制御信号ＬＰＳの電圧レベルに依存している
ので、このような他の電源回路は、動作クロック周波数
ｆCPCKに応じたレベルの出力電圧Ｅを発生する回路であ
ると言い換えることもできる。
【００６５】あるいは、電源電圧制御部９として、動作
クロック信号ＣＰＣＫを入力とし、動作クロック周波数
ｆCPCKに応じた電圧制御を行なうような電源回路を用い
ることも可能である。図９は、動作クロック周波数ｆCP
CKに応じた電圧制御を行なう電源電圧制御回路９ｄを備
えた回路構成を示すブロック図である。図９の回路は、
図２の回路の電圧制御信号ＬＰＳの代わりに、動作クロ
ック信号ＣＰＣＫを電源電圧制御回路９ｄに入力するよ
うにしたものである。
クロック信号ＣＰＣＫを入力とし、動作クロック周波数
ｆCPCKに応じた電圧制御を行なうような電源回路を用い
ることも可能である。図９は、動作クロック周波数ｆCP
CKに応じた電圧制御を行なう電源電圧制御回路９ｄを備
えた回路構成を示すブロック図である。図９の回路は、
図２の回路の電圧制御信号ＬＰＳの代わりに、動作クロ
ック信号ＣＰＣＫを電源電圧制御回路９ｄに入力するよ
うにしたものである。
【００６６】上述のように、電源電圧制御部９として
は、一般に、動作クロック信号ＣＰＣＫの周波数ｆCPCK
に応じた電圧レベルを有する出力電圧Ｅを発生するよう
な電源回路を用いることができる。
は、一般に、動作クロック信号ＣＰＣＫの周波数ｆCPCK
に応じた電圧レベルを有する出力電圧Ｅを発生するよう
な電源回路を用いることができる。
【００６７】また上記実施例では、電源電圧制御部９で
得られた出力電圧Ｅをコンピュータシステムの各回路に
供給するものとして説明したが、特に消費電力の大きな
回路（例えばＣＰＵ部１、ＲＡＭ部５、グラフィックコ
ントローラ（図示せず）等）に対してのみ電源電圧制御
部９の出力電圧Ｅを供給し、他の回路には一定電圧を供
給するようにしてもよい。また、消費電力の大きな回路
のそれぞれに、各回路に応じた適切な電圧範囲内で電源
電圧を制御する電源電圧制御部９を内蔵することも可能
である。
得られた出力電圧Ｅをコンピュータシステムの各回路に
供給するものとして説明したが、特に消費電力の大きな
回路（例えばＣＰＵ部１、ＲＡＭ部５、グラフィックコ
ントローラ（図示せず）等）に対してのみ電源電圧制御
部９の出力電圧Ｅを供給し、他の回路には一定電圧を供
給するようにしてもよい。また、消費電力の大きな回路
のそれぞれに、各回路に応じた適切な電圧範囲内で電源
電圧を制御する電源電圧制御部９を内蔵することも可能
である。
【００６８】また、ＣＰＵ部１として、ＤＳＰ（デジタ
ル・シグナル・プロセッサ）、映像プロセッサ（ビデオ
プロセッサ）、３Ｄプロセッサ、認識プロセッサ、判断
プロセッサ等の種々のタイプのマイクロプロセッサを用
いたシステムにも本発明を適用することができる。
ル・シグナル・プロセッサ）、映像プロセッサ（ビデオ
プロセッサ）、３Ｄプロセッサ、認識プロセッサ、判断
プロセッサ等の種々のタイプのマイクロプロセッサを用
いたシステムにも本発明を適用することができる。
【００６９】
【発明の効果】以上説明したように、請求項１に記載し
た発明によれば、動作クロック信号の周波数を適切な値
に設定することによって、適切な動作速度を達成しつ
つ、消費電力を低減することができる。
た発明によれば、動作クロック信号の周波数を適切な値
に設定することによって、適切な動作速度を達成しつ
つ、消費電力を低減することができる。
【００７０】請求項２に記載した発明によれば、第１の
分周値を調整することによって、動作クロック信号の周
波数を所望の値に設定することができる。
分周値を調整することによって、動作クロック信号の周
波数を所望の値に設定することができる。
【００７１】請求項３に記載した発明によれば、ローパ
スフィルタの出力信号の電圧レベルに応じてマイクロプ
ロセッサに与えられる電源電圧を制御するので、マイク
ロプロセッサの電源電圧と動作クロック周波数を互いに
関連づけて制御することができる。
スフィルタの出力信号の電圧レベルに応じてマイクロプ
ロセッサに与えられる電源電圧を制御するので、マイク
ロプロセッサの電源電圧と動作クロック周波数を互いに
関連づけて制御することができる。
【００７２】請求項４に記載した発明によれば、マイク
ロプロセッサにより第１の分周値を書き換えることによ
って、動作クロック信号の周波数を所望の値に設定する
ことができる。
ロプロセッサにより第１の分周値を書き換えることによ
って、動作クロック信号の周波数を所望の値に設定する
ことができる。
【００７３】請求項５に記載した発明によれば、マイク
ロプロセッサにより第１と第２の分周値を書き換えるこ
とによって、動作クロック信号の周波数を任意の所望の
値に設定することができる。
ロプロセッサにより第１と第２の分周値を書き換えるこ
とによって、動作クロック信号の周波数を任意の所望の
値に設定することができる。
【００７４】請求項６に記載した発明によれば、マイク
ロプロセッサの電源電圧と動作クロック周波数を互いに
関連づけて制御することができる。
ロプロセッサの電源電圧と動作クロック周波数を互いに
関連づけて制御することができる。
【００７５】請求項７に記載した発明によれば、マクロ
プロセッサに与えられる電源の電圧を適切な範囲に限定
することができる。
プロセッサに与えられる電源の電圧を適切な範囲に限定
することができる。
【００７６】請求項８に記載した発明によれば、マイク
ロプロセッサの動作クロック信号の周波数が、過渡的に
も所定の上限周波数を越えないようにすることができる
ので、安定した動作を維持することができる。
ロプロセッサの動作クロック信号の周波数が、過渡的に
も所定の上限周波数を越えないようにすることができる
ので、安定した動作を維持することができる。
【図１】本発明の実施例によるシステム構成図。
【図２】加減速発振部８の内部構成を示す回路ブロック
図。
図。
【図３】電源電圧制御部９の内部構成を示すブロック
図。
図。
【図４】第２の実施例における加減速発振部８の内部構
成を示す回路ブロック図。
成を示す回路ブロック図。
【図５】周波数リミッタ部２６の内部構成を示す回路ブ
ロック図。
ロック図。
【図６】第２の実施例の動作を示すタイミングチャ−
ト。
ト。
【図７】周波数リミッタ部２６の有無の場合におけるク
ロック周波数ｆCPCKの収束の状態を比較して示す説明
図。
ロック周波数ｆCPCKの収束の状態を比較して示す説明
図。
【図８】周波数リミッタ部２６の動作を示すタイミング
チャ−ト。
チャ−ト。
【図９】動作クロック周波数ｆCPCKに応じた電圧制御を
行なう電源電圧制御回路９ｄを備えた回路構成を示すブ
ロック図。
行なう電源電圧制御回路９ｄを備えた回路構成を示すブ
ロック図。
【図１０】従来のシステム構成図。
２…分周値記憶部 ３…ＰＬＬ回路部 ４…ＲＯＭ部 ５…ＲＡＭ部 ６…記憶装置部 ７…入出力部 ８…加減速発振部 ９…電源電圧制御部 ９ａ…上位電圧限界制御部 ９ｂ…下位電圧限界制御部 ９ｃ…電源電圧制御回路 ９ｄ…電源電圧制御回路 １０…ＣＰＵバス １２…基準分周値記憶部 ２０…位相比較部 ２１…ループフィルタ ２２…電圧制御発振器 ２３…分周器 ２４…基準発振部 ２５…発振子 ２６…周波数リミッタ部 ２７…基準分周器 ３０…カウンタ部 ３１…フリップフロップ ４１，４２…コンパレータ ４３…ＡＮＤ回路 ４４，４５…インバータ ５１〜５３…スイッチ ６０…ＤＣ−ＤＣコンバータ １００…ＣＰＵ １０１，１０２…発振部 １０３…タイミング制御部 １０４…スイッチ １０５…ＲＯＭ部 １０６…ＲＡＭ部 １０７…記憶装置部 １０８…入出力部 １０９…スイッチ
Claims (8)
- 【請求項１】 マイクロプロセッサを備える情報処理装
置であって、 所望の周波数を有する動作クロック信号を生成して前記
マイクロプロセッサに供給するクロック信号生成手段
と、 前記動作クロック信号の周波数に応じた電圧レベルを有
する出力電圧を発生し、前記マイクロプロセッサに電源
として供給する電源電圧制御手段と、を備えることを特
徴とする情報処理装置。 - 【請求項２】 請求項１記載の情報処理装置であって、 前記クロック信号生成手段は、 基準クロック信号を発生する基準クロック信号発生手段
と、 所望の第１の分周値に応じて前記動作クロック信号を分
周することによって、分周クロック信号を生成する第１
の分周器と、 前記基準クロック信号と前記分周クロック信号との位相
を一致させるように、前記動作クロック信号の周波数を
調整しつつ前記動作クロック信号を生成するＰＬＬ回路
と、を備える情報処理装置。 - 【請求項３】 請求項２記載の情報処理装置であって、 前記ＰＬＬ回路は、 前記基準クロック信号と前記分周クロック信号の位相を
比較し、前記位相の差分に応じた誤差信号を生成する位
相比較器と、 前記誤差信号を入力とするローパスフィルタと、 前記ローパスフィルタの出力信号に応じて前記動作クロ
ック信号を生成する電圧制御発振器とを備えており、 前記電源電圧制御手段は、 前記ローパスフィルタの出力信号の電圧レベルに応じて
前記出力電圧を制御する電圧制御回路を備える、情報処
理装置。 - 【請求項４】 請求項２または３記載の情報処理装置で
あって、 前記クロック信号生成手段は、さらに、 前記所望の第１の分周値を記憶する第１の分周値メモリ
を備えており、 前記情報処理装置は、さらに、 前記第１の分周値メモリと前記マイクロプロセッサとを
電気的に接続する第１のバス、を備える情報処理装置。 - 【請求項５】 請求項４記載の情報処理装置であって、 前記基準クロック信号発生手段は、さらに、 所定の周波数を有する原クロック信号を発生する原クロ
ック信号発生手段と、 前記前記原クロックを所望の第２の分周値で分周するこ
とによって前記基準クロック信号を生成する第２の分周
器と、 前記所望の第２の分周値を記憶する第２の分周値メモリ
と、を備えており、 前記情報処理装置は、さらに、 前記第２の分周値メモリと前記マイクロプロセッサとを
電気的に接続する第２のバス、を備える情報処理装置。 - 【請求項６】 請求項１ないし５のいずれかに記載の情
報処理装置であって、 前記電源電圧制御手段は、 前記動作クロック信号を入力とし、前記動作クロック信
号の周波数に応じて前記出力電圧を制御する電圧制御回
路を備える、情報処理装置。 - 【請求項７】 請求項１ないし６のいずれかに記載の情
報処理装置であって、 前記電源電圧制御手段は、 前記出力電圧の上限を規定する上位電圧限界制御手段
と、 前記出力電圧の下限を規定する下位電圧限界制御手段
と、を備える情報処理装置。 - 【請求項８】 請求項１ないし７のいずれかに記載の情
報処理装置であって、 クロック信号生成手段は、 前記動作クロック信号の最大周波数を規制する周波数リ
ミッタを備える、情報処理装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP08650895A JP3866781B2 (ja) | 1994-05-26 | 1995-03-17 | 消費電力を効率化した情報処理装置 |
| US08/444,268 US5727193A (en) | 1994-05-26 | 1995-05-18 | Clock signal and line voltage control for efficient power consumption |
| TW084112291A TW347491B (en) | 1995-03-17 | 1995-11-20 | Information processor with efficient power consumption |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-113040 | 1994-05-26 | ||
| JP11304094 | 1994-05-26 | ||
| JP08650895A JP3866781B2 (ja) | 1994-05-26 | 1995-03-17 | 消費電力を効率化した情報処理装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003285803A Division JP4344194B2 (ja) | 1994-05-26 | 2003-08-04 | 消費電力を効率化した情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0844465A true JPH0844465A (ja) | 1996-02-16 |
| JP3866781B2 JP3866781B2 (ja) | 2007-01-10 |
Family
ID=26427613
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP08650895A Expired - Lifetime JP3866781B2 (ja) | 1994-05-26 | 1995-03-17 | 消費電力を効率化した情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5727193A (ja) |
| JP (1) | JP3866781B2 (ja) |
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Also Published As
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|---|---|
| JP3866781B2 (ja) | 2007-01-10 |
| US5727193A (en) | 1998-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060614 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061006 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101013 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111013 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121013 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131013 Year of fee payment: 7 |
|
| EXPY | Cancellation because of completion of term |