JPH08204002A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH08204002A JPH08204002A JP7009413A JP941395A JPH08204002A JP H08204002 A JPH08204002 A JP H08204002A JP 7009413 A JP7009413 A JP 7009413A JP 941395 A JP941395 A JP 941395A JP H08204002 A JPH08204002 A JP H08204002A
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- integrated circuit
- circuit device
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- H10W20/069—
-
- H10W20/0693—
-
- H10W20/42—
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【目的】 多層配線構造を有するＬＳＩの製造工程を短
縮する。 【構成】 層間絶縁膜１２上に形成したフォトレジスト
１４をマスクにしたエッチングで層間絶縁膜１２に接続
孔１５Ａ，１５Ｂを形成した後、フォトレジスト１４と
配線１０Ａ，１０Ｂとをマスクにしたエッチングで配線
１０Ａ，１０Ｂの下層の絶縁膜９に接続孔１６Ａ，１６
Ｂを形成することにより、層間絶縁膜１２の接続孔１５
Ａ，１５Ｂと絶縁膜９の接続孔１６Ａ，１６Ｂとを同一
工程で形成する。
縮する。 【構成】 層間絶縁膜１２上に形成したフォトレジスト
１４をマスクにしたエッチングで層間絶縁膜１２に接続
孔１５Ａ，１５Ｂを形成した後、フォトレジスト１４と
配線１０Ａ，１０Ｂとをマスクにしたエッチングで配線
１０Ａ，１０Ｂの下層の絶縁膜９に接続孔１６Ａ，１６
Ｂを形成することにより、層間絶縁膜１２の接続孔１５
Ａ，１５Ｂと絶縁膜９の接続孔１６Ａ，１６Ｂとを同一
工程で形成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、多層配線を有する半導体集積回
路装置の製造に適用して有効な技術に関するものであ
る。
製造技術に関し、特に、多層配線を有する半導体集積回
路装置の製造に適用して有効な技術に関するものであ
る。
【０００２】
【従来の技術】近年、ＬＳＩの高集積化に伴い、論理Ｌ
ＳＩでは６〜７層以上の多層配線が採用され、またメモ
リＬＳＩでも３〜４層以上の多層配線が採用されてい
る。
ＳＩでは６〜７層以上の多層配線が採用され、またメモ
リＬＳＩでも３〜４層以上の多層配線が採用されてい
る。
【０００３】この種の多層配線を形成するには、一例と
して、半導体基板上に素子を形成した後、絶縁膜の堆積
→絶縁膜のエッチングによる接続孔の形成→Ｗ（タング
ステン）などによる接続孔の埋込み→メタル膜の堆積→
メタル膜のエッチングによるメタル配線の形成、という
プロセスを配線層の数だけ繰り返す必要がある。
して、半導体基板上に素子を形成した後、絶縁膜の堆積
→絶縁膜のエッチングによる接続孔の形成→Ｗ（タング
ステン）などによる接続孔の埋込み→メタル膜の堆積→
メタル膜のエッチングによるメタル配線の形成、という
プロセスを配線層の数だけ繰り返す必要がある。
【０００４】また、半導体素子の微細化に伴って、接続
孔と配線や半導体素子との合わせ余裕が小さくなってい
ることから、場合によっては、接続孔の底部に多結晶シ
リコンのパッドを形成する工程を追加することによっ
て、マスク合わせずれによるショート防止を図ってい
る。
孔と配線や半導体素子との合わせ余裕が小さくなってい
ることから、場合によっては、接続孔の底部に多結晶シ
リコンのパッドを形成する工程を追加することによっ
て、マスク合わせずれによるショート防止を図ってい
る。
【０００５】なお、前記Ｗ（タングステン）による接続
孔の埋込み技術については、例えば特開昭５８−２８８
５６号公報などに記載がある。
孔の埋込み技術については、例えば特開昭５８−２８８
５６号公報などに記載がある。
【０００６】
【発明が解決しようとする課題】前述したように、ＬＳ
Ｉの製造工程では、配線層の数が一層増えるごとに、絶
縁膜の堆積→接続孔の形成→接続孔の埋込み→メタル膜
の堆積→メタル配線の形成、というプロセスが繰り返さ
れるため、配線層の多いＬＳＩの場合は、配線の形成だ
けでもかなりの工程数となり、これが多層配線を有する
ＬＳＩの製造歩留りを低下させる大きな原因となってい
る。また、接続孔のマスク合わせ余裕を確保するため
に、多結晶シリコンのパッドを形成した場合は、工程数
がさらに増加する。しかも、微細化の進行によって配線
の幅や接続孔の径が小さくなると、接続孔の内部におけ
る上下層配線間の接触面積が小さくなるため、コンタク
ト抵抗の増大も懸念される。
Ｉの製造工程では、配線層の数が一層増えるごとに、絶
縁膜の堆積→接続孔の形成→接続孔の埋込み→メタル膜
の堆積→メタル配線の形成、というプロセスが繰り返さ
れるため、配線層の多いＬＳＩの場合は、配線の形成だ
けでもかなりの工程数となり、これが多層配線を有する
ＬＳＩの製造歩留りを低下させる大きな原因となってい
る。また、接続孔のマスク合わせ余裕を確保するため
に、多結晶シリコンのパッドを形成した場合は、工程数
がさらに増加する。しかも、微細化の進行によって配線
の幅や接続孔の径が小さくなると、接続孔の内部におけ
る上下層配線間の接触面積が小さくなるため、コンタク
ト抵抗の増大も懸念される。
【０００７】このように、ＬＳＩの製造工程では、配線
層数の増加につれて製造歩留りの低下やコンタクト抵抗
の増大による回路設計の制約が深刻な問題となり、高性
能のＬＳＩを安価に提供することが困難となる。
層数の増加につれて製造歩留りの低下やコンタクト抵抗
の増大による回路設計の制約が深刻な問題となり、高性
能のＬＳＩを安価に提供することが困難となる。
【０００８】本発明の目的は、多層配線構造を有するＬ
ＳＩの製造歩留りを向上させることのできる技術を提供
することにある。
ＳＩの製造歩留りを向上させることのできる技術を提供
することにある。
【０００９】本発明の他の目的は、接続孔内部の配線の
コンタクト抵抗を低減してＬＳＩの微細化を促進するこ
とのできる技術を提供することにある。
コンタクト抵抗を低減してＬＳＩの微細化を促進するこ
とのできる技術を提供することにある。
【００１０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１２】（１）本発明の半導体集積回路装置の製造
方法は、所定の配線層を覆う第１の絶縁膜上に形成した
フォトレジストをマスクにしたエッチングで前記第１の
絶縁膜に接続孔を形成した後、前記フォトレジストと、
一部を前記接続孔と重なるように配置した前記配線層の
配線とをマスクにしたエッチングで前記配線層よりも下
層の第２の絶縁膜に接続孔を形成するものである。
方法は、所定の配線層を覆う第１の絶縁膜上に形成した
フォトレジストをマスクにしたエッチングで前記第１の
絶縁膜に接続孔を形成した後、前記フォトレジストと、
一部を前記接続孔と重なるように配置した前記配線層の
配線とをマスクにしたエッチングで前記配線層よりも下
層の第２の絶縁膜に接続孔を形成するものである。
【００１３】（２）本発明の半導体集積回路装置の製造
方法は、前記フォトレジストの開孔部の一端と前記配線
の一端との水平方向の距離を露光光の解像度以下の寸法
とするものである。
方法は、前記フォトレジストの開孔部の一端と前記配線
の一端との水平方向の距離を露光光の解像度以下の寸法
とするものである。
【００１４】
【作用】上記した手段（１）によれば、フォトレジスト
をマスクにしたエッチングで第１の絶縁膜に接続孔を形
成した後、前記フォトレジストと、一部を前記接続孔と
重なるように配置した配線とをマスクにしたエッチング
で前記配線よりも下層の第２の絶縁膜に接続孔を形成す
ることにより、第２の絶縁膜の接続孔を前記配線に対し
てセルフアラインで形成することができるので、第１の
絶縁膜の接続孔と第２の絶縁膜の接続孔を１工程で形成
することができる。
をマスクにしたエッチングで第１の絶縁膜に接続孔を形
成した後、前記フォトレジストと、一部を前記接続孔と
重なるように配置した配線とをマスクにしたエッチング
で前記配線よりも下層の第２の絶縁膜に接続孔を形成す
ることにより、第２の絶縁膜の接続孔を前記配線に対し
てセルフアラインで形成することができるので、第１の
絶縁膜の接続孔と第２の絶縁膜の接続孔を１工程で形成
することができる。
【００１５】また、上記した手段（１）によれば、接続
孔の内部の導電膜と配線とがこの配線の上面のみならず
側面でも接触するため、接続孔の径が微細な場合でも、
十分な接触面積を確保してコンタクト抵抗を低減するこ
とができる。
孔の内部の導電膜と配線とがこの配線の上面のみならず
側面でも接触するため、接続孔の径が微細な場合でも、
十分な接触面積を確保してコンタクト抵抗を低減するこ
とができる。
【００１６】上記した手段（２）によれば、フォトレジ
ストの開孔部の一端と配線の一端との水平方向の距離を
露光光の解像度以下の寸法とすることにより、第２の絶
縁膜に形成される接続孔の径をデバイスの最小加工寸法
以下とすることができる。
ストの開孔部の一端と配線の一端との水平方向の距離を
露光光の解像度以下の寸法とすることにより、第２の絶
縁膜に形成される接続孔の径をデバイスの最小加工寸法
以下とすることができる。
【００１７】
【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、その繰り
返しの説明は省略する。
【００１８】（実施例１）本発明の実施例１であるＡｌ
（アルミニウム）２層配線を有するＭＯＳ・ＬＳＩの製
造方法を図１〜図９を用いて説明する。
（アルミニウム）２層配線を有するＭＯＳ・ＬＳＩの製
造方法を図１〜図９を用いて説明する。
【００１９】まず、図１に示すように、常法に従ってｐ
- 型の単結晶シリコンからなる半導体基板１の主面にｐ
型のウエル２を形成した後、このウエル２の主面上に素
子分離用のフィールド絶縁膜３を形成し、続いてアクテ
ィブ領域のウエル２の主面上にｎチャネル型のＭＯＳＦ
ＥＴＱn を形成する。
- 型の単結晶シリコンからなる半導体基板１の主面にｐ
型のウエル２を形成した後、このウエル２の主面上に素
子分離用のフィールド絶縁膜３を形成し、続いてアクテ
ィブ領域のウエル２の主面上にｎチャネル型のＭＯＳＦ
ＥＴＱn を形成する。
【００２０】ＭＯＳＦＥＴＱn は、ウエル２の主面上に
形成された酸化シリコンのゲート絶縁膜４と、このゲー
ト絶縁膜４上に形成された多結晶シリコンのゲート電極
５と、ゲート電極５の両側のウエル２の主面に形成され
たｎ型の半導体領域６Ａ，６Ｂ（ソース領域、ドレイン
領域）とで構成され、ゲート電極５の一部はフィールド
絶縁膜３の上にも配置される。また、ゲート電極５の側
壁には酸化シリコンのサイドウォールスペーサ７が形成
され、ゲート電極５の上部には酸化シリコンのキャップ
絶縁膜８が形成される。
形成された酸化シリコンのゲート絶縁膜４と、このゲー
ト絶縁膜４上に形成された多結晶シリコンのゲート電極
５と、ゲート電極５の両側のウエル２の主面に形成され
たｎ型の半導体領域６Ａ，６Ｂ（ソース領域、ドレイン
領域）とで構成され、ゲート電極５の一部はフィールド
絶縁膜３の上にも配置される。また、ゲート電極５の側
壁には酸化シリコンのサイドウォールスペーサ７が形成
され、ゲート電極５の上部には酸化シリコンのキャップ
絶縁膜８が形成される。
【００２１】次に、図２に示すように、ＭＯＳＦＥＴＱ
n の上層にＣＶＤ法でＢＰＳＧ（Boro Phospho Silicat
e Glass ）からなる絶縁膜９を堆積した後、スパッタ法
で第１層目のメタル膜１０を堆積する。このメタル膜１
０は、例えばＴｉＮ膜、Ａｌ膜、ＴｉＮ膜の３層膜で構
成する。
n の上層にＣＶＤ法でＢＰＳＧ（Boro Phospho Silicat
e Glass ）からなる絶縁膜９を堆積した後、スパッタ法
で第１層目のメタル膜１０を堆積する。このメタル膜１
０は、例えばＴｉＮ膜、Ａｌ膜、ＴｉＮ膜の３層膜で構
成する。
【００２２】次に、図３に示すように、フォトレジスト
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第１層目の配線１０Ａ，１０Ｂ，
１０Ｃ，１０Ｄを形成する。
１１をマスクにしてメタル膜１０をエッチングすること
により、絶縁膜９上に第１層目の配線１０Ａ，１０Ｂ，
１０Ｃ，１０Ｄを形成する。
【００２３】このとき、図中の破線で示す接続孔形成領
域（ａ）の近傍の配線１０Ａの端部を接続孔形成領域
（ａ）と重なるように配置する。回路設計の都合上、所
定の接続孔形成領域の近傍に配線が存在しない場合は、
その接続孔形成領域の近傍にダミー配線を形成し、この
ダミー配線の端部をその接続孔形成領域と重なるように
配置する。例えば配線１０Ｂはこの種のダミー配線であ
り、その端部は図中の接続孔形成領域（ｂ）と重なるよ
うに配置される。ダミー配線は、フローティング状態で
あってもよく、あるいは実際の配線の一部を分岐させて
形成してもよい。
域（ａ）の近傍の配線１０Ａの端部を接続孔形成領域
（ａ）と重なるように配置する。回路設計の都合上、所
定の接続孔形成領域の近傍に配線が存在しない場合は、
その接続孔形成領域の近傍にダミー配線を形成し、この
ダミー配線の端部をその接続孔形成領域と重なるように
配置する。例えば配線１０Ｂはこの種のダミー配線であ
り、その端部は図中の接続孔形成領域（ｂ）と重なるよ
うに配置される。ダミー配線は、フローティング状態で
あってもよく、あるいは実際の配線の一部を分岐させて
形成してもよい。
【００２４】次に、フォトレジスト１１を除去した後、
図４に示すように、配線１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄの上層に酸化シリコン膜およびスピンオングラス（Sp
in On Glass ）膜からなる層間絶縁膜１２を堆積する。
図４に示すように、配線１０Ａ，１０Ｂ，１０Ｃ，１０
Ｄの上層に酸化シリコン膜およびスピンオングラス（Sp
in On Glass ）膜からなる層間絶縁膜１２を堆積する。
【００２５】次に、図５に示すように、接続孔形成領域
（ａ），（ｂ）の上方に開孔１３Ａ，１３Ｂを設けたフ
ォトレジスト１４を層間絶縁膜１２上に被着し、このフ
ォトレジスト１４をマスクにして層間絶縁膜１２をエッ
チングすることにより、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂを形成する。このとき、接続孔１５Ａの底部
には配線１０Ａの端部が露出し、接続孔１５Ｂの底部に
は配線１０Ｂの端部が露出する。
（ａ），（ｂ）の上方に開孔１３Ａ，１３Ｂを設けたフ
ォトレジスト１４を層間絶縁膜１２上に被着し、このフ
ォトレジスト１４をマスクにして層間絶縁膜１２をエッ
チングすることにより、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂを形成する。このとき、接続孔１５Ａの底部
には配線１０Ａの端部が露出し、接続孔１５Ｂの底部に
は配線１０Ｂの端部が露出する。
【００２６】続いて、図６に示すように、上記フォトレ
ジスト１４と配線１０Ａ，１０Ｂとをマスクにして層間
絶縁膜１２の残部、層間絶縁膜１２の下層の絶縁膜９、
さらにその下層のゲート絶縁膜４を連続してエッチング
することにより、ＭＯＳＦＥＴＱn の半導体領域６Ａ，
６Ｂに達する接続孔１６Ａ，１６Ｂを形成する。
ジスト１４と配線１０Ａ，１０Ｂとをマスクにして層間
絶縁膜１２の残部、層間絶縁膜１２の下層の絶縁膜９、
さらにその下層のゲート絶縁膜４を連続してエッチング
することにより、ＭＯＳＦＥＴＱn の半導体領域６Ａ，
６Ｂに達する接続孔１６Ａ，１６Ｂを形成する。
【００２７】すなわち、配線１０Ａの下層の接続孔１６
Ａは、配線１０Ａに対してセルフアラインで形成され、
配線１０Ｂの下層の接続孔１６Ｂは、配線１０Ｂに対し
てセルフアラインで形成される。従って、フォトレジス
ト１４の開孔１３Ａの端部と配線１０Ａの端部の相対的
なレイアウトを規定することにより、配線１０Ａの下層
の接続孔１６Ａを所望の寸法および形状で形成すること
ができる。同様に、フォトレジスト１４の開孔１３Ｂの
端部と配線１０Ｂの端部の相対的なレイアウトを規定す
ることにより、配線１０Ｂの下層の接続孔１６Ｂを所望
の寸法および形状で形成することができる。
Ａは、配線１０Ａに対してセルフアラインで形成され、
配線１０Ｂの下層の接続孔１６Ｂは、配線１０Ｂに対し
てセルフアラインで形成される。従って、フォトレジス
ト１４の開孔１３Ａの端部と配線１０Ａの端部の相対的
なレイアウトを規定することにより、配線１０Ａの下層
の接続孔１６Ａを所望の寸法および形状で形成すること
ができる。同様に、フォトレジスト１４の開孔１３Ｂの
端部と配線１０Ｂの端部の相対的なレイアウトを規定す
ることにより、配線１０Ｂの下層の接続孔１６Ｂを所望
の寸法および形状で形成することができる。
【００２８】次に、フォトレジスト１４を除去した後、
アスペクト比の大きい接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部に配線材料を確実に埋め込むため、まず図
７に示すように、カバレージに優れたＣＶＤ法によるＴ
ｉＮ／Ｔｉ膜１７を接続孔１５Ａ，１６Ａ，１５Ｂ，１
６Ｂの内部を含む半導体基板１の全面に堆積した後、図
８に示すように、接続孔１５Ａ，１６Ａ，１５Ｂ，１６
Ｂの内部にＷ（タングステン）膜１８を埋め込む。Ｗ膜
１８の埋め込みは、例えば接続孔１５Ａ，１６Ａ，１５
Ｂ，１６Ｂの内部を含む半導体基板１の全面にＣＶＤ法
でＷ膜１８を堆積し、これをエッチバックして接続孔１
５Ａ，１６Ａ，１５Ｂ，１６Ｂの内部に残す。
アスペクト比の大きい接続孔１５Ａ，１６Ａ，１５Ｂ，
１６Ｂの内部に配線材料を確実に埋め込むため、まず図
７に示すように、カバレージに優れたＣＶＤ法によるＴ
ｉＮ／Ｔｉ膜１７を接続孔１５Ａ，１６Ａ，１５Ｂ，１
６Ｂの内部を含む半導体基板１の全面に堆積した後、図
８に示すように、接続孔１５Ａ，１６Ａ，１５Ｂ，１６
Ｂの内部にＷ（タングステン）膜１８を埋め込む。Ｗ膜
１８の埋め込みは、例えば接続孔１５Ａ，１６Ａ，１５
Ｂ，１６Ｂの内部を含む半導体基板１の全面にＣＶＤ法
でＷ膜１８を堆積し、これをエッチバックして接続孔１
５Ａ，１６Ａ，１５Ｂ，１６Ｂの内部に残す。
【００２９】次に、図９に示すように、層間絶縁膜１２
上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜の
２層膜をパターニングして、第２層目の配線１９Ａ，１
９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５
Ａ，１６Ａを通じて第１層目の配線１０ＡおよびＭＯＳ
ＦＥＴＱn の半導体領域６Ａにそれぞれ接続され、配線
１９Ｂは、接続孔１５Ｂ，１６Ｂを通じてＭＯＳＦＥＴ
Ｑn の半導体領域６Ｂに接続される。なお、ＭＯＳＦＥ
ＴＱn の半導体領域６Ａを第１層目の配線１０Ａとのみ
接続したい場合は、第２層目の配線１９Ａをダミー配線
で構成すればよい。
上にスパッタ法で堆積した、例えばＡｌ膜、ＴｉＮ膜の
２層膜をパターニングして、第２層目の配線１９Ａ，１
９Ｂ，１９Ｃを形成する。配線１９Ａは、接続孔１５
Ａ，１６Ａを通じて第１層目の配線１０ＡおよびＭＯＳ
ＦＥＴＱn の半導体領域６Ａにそれぞれ接続され、配線
１９Ｂは、接続孔１５Ｂ，１６Ｂを通じてＭＯＳＦＥＴ
Ｑn の半導体領域６Ｂに接続される。なお、ＭＯＳＦＥ
ＴＱn の半導体領域６Ａを第１層目の配線１０Ａとのみ
接続したい場合は、第２層目の配線１９Ａをダミー配線
で構成すればよい。
【００３０】上記した本実施例の製造方法によれば、従
来は２工程で行っていた接続孔（１５Ａ，１５Ｂ）およ
び接続孔（１６Ａ，１６Ｂ）の形成を１工程で行うこと
ができるので、Ａｌ２層配線を有するＭＯＳ・ＬＳＩの
製造工程を短縮して製造歩留りを向上させることができ
る。
来は２工程で行っていた接続孔（１５Ａ，１５Ｂ）およ
び接続孔（１６Ａ，１６Ｂ）の形成を１工程で行うこと
ができるので、Ａｌ２層配線を有するＭＯＳ・ＬＳＩの
製造工程を短縮して製造歩留りを向上させることができ
る。
【００３１】また、本実施例の製造方法によれば、接続
孔１５Ａ，１６Ａの内部の導電膜（ＴｉＮ／Ｔｉ膜１
７）と第１層目の配線１０Ａとが配線１０Ａの上面のみ
ならず側面でも接触するため、接続孔１５Ａ，１６Ａの
径が微細な場合でも、十分な接触面積を確保してコンタ
クト抵抗を低減することができる。また、これにより、
回路設計の自由度も向上する。
孔１５Ａ，１６Ａの内部の導電膜（ＴｉＮ／Ｔｉ膜１
７）と第１層目の配線１０Ａとが配線１０Ａの上面のみ
ならず側面でも接触するため、接続孔１５Ａ，１６Ａの
径が微細な場合でも、十分な接触面積を確保してコンタ
クト抵抗を低減することができる。また、これにより、
回路設計の自由度も向上する。
【００３２】さらに、本実施例の製造方法によれば、フ
ォトレジスト１４の開孔１３Ａ（１３Ｂ）の端部から第
１層目の配線１０Ａ（１０Ｂ）の端部までの水平方向の
距離を露光光の解像度以下の寸法とすることにより、配
線１０Ａ（１０Ｂ）の下層の接続孔１６Ａ（１６Ｂ）の
径をデバイスの最小加工寸法以下とすることができる。
すなわち、本実施例の製造方法によれば、位相シフトマ
スクのような高価なフォトマスクを使用したり、電子線
直描装置のようなスループットの低い装置を使用したり
しなくとも、設計ルール以下の微細な径の接続孔１６Ａ
（１６Ｂ）を形成することができるので、ＭＯＳ・ＬＳ
Ｉの微細化、高集積化を促進することができる。
ォトレジスト１４の開孔１３Ａ（１３Ｂ）の端部から第
１層目の配線１０Ａ（１０Ｂ）の端部までの水平方向の
距離を露光光の解像度以下の寸法とすることにより、配
線１０Ａ（１０Ｂ）の下層の接続孔１６Ａ（１６Ｂ）の
径をデバイスの最小加工寸法以下とすることができる。
すなわち、本実施例の製造方法によれば、位相シフトマ
スクのような高価なフォトマスクを使用したり、電子線
直描装置のようなスループットの低い装置を使用したり
しなくとも、設計ルール以下の微細な径の接続孔１６Ａ
（１６Ｂ）を形成することができるので、ＭＯＳ・ＬＳ
Ｉの微細化、高集積化を促進することができる。
【００３３】（実施例２）本発明の実施例２であるＡｌ
３層配線を有するＭＯＳ・ＬＳＩの製造方法を図１０〜
図１３を用いて説明する。
３層配線を有するＭＯＳ・ＬＳＩの製造方法を図１０〜
図１３を用いて説明する。
【００３４】ウエル２の主面上にＭＯＳＦＥＴＱn を形
成した後、第１層目の配線１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄの上層に層間絶縁膜１２を堆積するまでの工程（図
１〜図４参照）は、前記実施例１と同じである。
成した後、第１層目の配線１０Ａ，１０Ｂ，１０Ｃ，１
０Ｄの上層に層間絶縁膜１２を堆積するまでの工程（図
１〜図４参照）は、前記実施例１と同じである。
【００３５】次に、図１０に示すように、層間絶縁膜１
２の上層に第２層目の配線２０Ａ，２０Ｂ，２０Ｃを形
成し、続いてその上層に第２層目の層間絶縁膜２１を堆
積する。配線２０Ａ，２０Ｂ，２０Ｃは、例えばＴｉＮ
膜、Ａｌ膜、ＴｉＮ膜の３層膜で構成し、層間絶縁膜２
１は、例えば酸化シリコン膜とスピンオングラス膜とで
構成する。このとき、接続孔形成領域（ａ）の近傍の配
線２０Ａの端部を接続孔形成領域（ａ）と重なるように
配置する。また、フィールド絶縁膜３上に配置したゲー
ト電極５上の接続孔形成領域（ｃ）の近傍の配線２０Ｃ
の端部を接続孔形成領域（ｃ）と重なるように配置す
る。
２の上層に第２層目の配線２０Ａ，２０Ｂ，２０Ｃを形
成し、続いてその上層に第２層目の層間絶縁膜２１を堆
積する。配線２０Ａ，２０Ｂ，２０Ｃは、例えばＴｉＮ
膜、Ａｌ膜、ＴｉＮ膜の３層膜で構成し、層間絶縁膜２
１は、例えば酸化シリコン膜とスピンオングラス膜とで
構成する。このとき、接続孔形成領域（ａ）の近傍の配
線２０Ａの端部を接続孔形成領域（ａ）と重なるように
配置する。また、フィールド絶縁膜３上に配置したゲー
ト電極５上の接続孔形成領域（ｃ）の近傍の配線２０Ｃ
の端部を接続孔形成領域（ｃ）と重なるように配置す
る。
【００３６】次に、図１１に示すように、接続孔形成領
域（ａ），（ｂ），（ｃ）のそれぞれの上方に開孔２２
Ａ，２２Ｂ，２２Ｃを設けたフォトレジスト２３を層間
絶縁膜２１上に被着し、フォトレジスト２３、第２層目
の配線２０Ａ，２０Ｂ，２０Ｃ、第１層目の配線１０
Ａ，１０Ｂ，１０Ｃをマスクにして層間絶縁膜２１、層
間絶縁膜１２、絶縁膜９、ゲート絶縁膜４を連続してエ
ッチングすることにより、層間絶縁膜２１に接続孔２４
Ａ，２４Ｂ，２４Ｃを、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂ，１５Ｃを、絶縁膜９に接続孔１６Ａ，１６
Ｂ，１６Ｃをそれぞれ形成する。
域（ａ），（ｂ），（ｃ）のそれぞれの上方に開孔２２
Ａ，２２Ｂ，２２Ｃを設けたフォトレジスト２３を層間
絶縁膜２１上に被着し、フォトレジスト２３、第２層目
の配線２０Ａ，２０Ｂ，２０Ｃ、第１層目の配線１０
Ａ，１０Ｂ，１０Ｃをマスクにして層間絶縁膜２１、層
間絶縁膜１２、絶縁膜９、ゲート絶縁膜４を連続してエ
ッチングすることにより、層間絶縁膜２１に接続孔２４
Ａ，２４Ｂ，２４Ｃを、層間絶縁膜１２に接続孔１５
Ａ，１５Ｂ，１５Ｃを、絶縁膜９に接続孔１６Ａ，１６
Ｂ，１６Ｃをそれぞれ形成する。
【００３７】このとき、第１層目の層間絶縁膜１２の接
続孔１５Ａ，１５Ｂ，１５Ｃは、それぞれ第２層目の配
線２０Ａ，２０Ｂ，２０Ｃに対してセルフアラインで形
成され、絶縁膜９の接続孔１６Ａ，１６Ｂ，１６Ｃは、
それぞれ第２層目の配線２０Ａ，２０Ｃおよび第１層目
の配線１０Ａ，１０Ｂ，１０Ｃに対してセルフアライン
で形成される。
続孔１５Ａ，１５Ｂ，１５Ｃは、それぞれ第２層目の配
線２０Ａ，２０Ｂ，２０Ｃに対してセルフアラインで形
成され、絶縁膜９の接続孔１６Ａ，１６Ｂ，１６Ｃは、
それぞれ第２層目の配線２０Ａ，２０Ｃおよび第１層目
の配線１０Ａ，１０Ｂ，１０Ｃに対してセルフアライン
で形成される。
【００３８】次に、フォトレジスト２３を除去した後、
アスペクト比の大きい接続孔（２４Ａ，２４Ｂ，２４
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部に配線材料を確実に埋め込むため、図１２に
示すように、カバレージに優れたＣＶＤ法によるＴｉＮ
／Ｔｉ膜１７を接続孔（２４Ａ，２４Ｂ，２４Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
を含む半導体基板１の全面に堆積した後、第３層目の配
線材料であるＡｌ膜２５を接続孔（２４Ａ，２４Ｂ，２
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部を含む半導体基板１の全面にスパッタ法で堆
積する。
アスペクト比の大きい接続孔（２４Ａ，２４Ｂ，２４
Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部に配線材料を確実に埋め込むため、図１２に
示すように、カバレージに優れたＣＶＤ法によるＴｉＮ
／Ｔｉ膜１７を接続孔（２４Ａ，２４Ｂ，２４Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
を含む半導体基板１の全面に堆積した後、第３層目の配
線材料であるＡｌ膜２５を接続孔（２４Ａ，２４Ｂ，２
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部を含む半導体基板１の全面にスパッタ法で堆
積する。
【００３９】このとき、半導体基板１を高温に加熱した
状態でＡｌ膜２５を堆積する。このようにすると、融点
の低い金属材料であるＡｌの流動性が高くなるので、ア
スペクト比の大きい接続孔（２４Ａ，２４Ｂ，２４Ｃ，
１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の
内部にＡｌ膜２５を良好に埋め込むことができる。
状態でＡｌ膜２５を堆積する。このようにすると、融点
の低い金属材料であるＡｌの流動性が高くなるので、ア
スペクト比の大きい接続孔（２４Ａ，２４Ｂ，２４Ｃ，
１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の
内部にＡｌ膜２５を良好に埋め込むことができる。
【００４０】また、通常のスパッタ法でＡｌ膜２５を堆
積した後、半導体基板１を高圧雰囲気中で高温に加熱し
てもよい。通常のスパッタ法でＡｌ膜２５を堆積する
と、アスペクト比の大きい接続孔（２４Ａ，２４Ｂ，２
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部にボイド（空隙）が発生する。その後、Ａｌ
膜２５の表面が酸化しないようにしたまま半導体基板１
を高圧雰囲気中で高温に加熱すると、Ａｌの流動性が高
くなると共にボイドが高圧で押し潰されるので、アスペ
クト比の大きい接続孔（２４Ａ，２４Ｂ，２４Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にＡｌ膜２５を良好に埋め込むことができる。
積した後、半導体基板１を高圧雰囲気中で高温に加熱し
てもよい。通常のスパッタ法でＡｌ膜２５を堆積する
と、アスペクト比の大きい接続孔（２４Ａ，２４Ｂ，２
４Ｃ，１５Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６
Ｃ）の内部にボイド（空隙）が発生する。その後、Ａｌ
膜２５の表面が酸化しないようにしたまま半導体基板１
を高圧雰囲気中で高温に加熱すると、Ａｌの流動性が高
くなると共にボイドが高圧で押し潰されるので、アスペ
クト比の大きい接続孔（２４Ａ，２４Ｂ，２４Ｃ，１５
Ａ，１５Ｂ，１５Ｃ，１６Ａ，１６Ｂ，１６Ｃ）の内部
にＡｌ膜２５を良好に埋め込むことができる。
【００４１】その後、Ａｌ膜２５上にスパッタ法でＴｉ
Ｎ膜を堆積した後、図１３に示すように、このＴｉＮ膜
およびＡｌ膜２５をパターニングして、第３層目の配線
２５Ａ，２５Ｂ，２５Ｃを形成する。配線２５Ａは、接
続孔２４Ａ，１５Ａ，１６Ａを通じて第２層目の配線２
０Ａ、第１層目の配線１０ＡおよびＭＯＳＦＥＴＱnの
半導体領域６Ａにそれぞれ接続され、配線２５Ｂは、接
続孔２４Ｂ，１５Ｂ，１６Ｂを通じて第２層目の配線２
０Ｂ、第１層目の配線１０ＢおよびＭＯＳＦＥＴＱn の
半導体領域６Ｂにそれぞれ接続され、配線２５Ｃは、接
続孔２４Ｃ，１５Ｃ，１６Ｃを通じてフィールド絶縁膜
３上のゲート電極５にそれぞれ接続される。なお、第３
層目の配線２５Ａ，２５Ｂ，２５Ｃ、第２層目の配線２
０Ａ，２０Ｂ，２０Ｃ、第１層目の配線１０Ａ，１０
Ｂ，１０Ｃのそれぞれの一部は、必要に応じてダミー配
線で構成してもよい。
Ｎ膜を堆積した後、図１３に示すように、このＴｉＮ膜
およびＡｌ膜２５をパターニングして、第３層目の配線
２５Ａ，２５Ｂ，２５Ｃを形成する。配線２５Ａは、接
続孔２４Ａ，１５Ａ，１６Ａを通じて第２層目の配線２
０Ａ、第１層目の配線１０ＡおよびＭＯＳＦＥＴＱnの
半導体領域６Ａにそれぞれ接続され、配線２５Ｂは、接
続孔２４Ｂ，１５Ｂ，１６Ｂを通じて第２層目の配線２
０Ｂ、第１層目の配線１０ＢおよびＭＯＳＦＥＴＱn の
半導体領域６Ｂにそれぞれ接続され、配線２５Ｃは、接
続孔２４Ｃ，１５Ｃ，１６Ｃを通じてフィールド絶縁膜
３上のゲート電極５にそれぞれ接続される。なお、第３
層目の配線２５Ａ，２５Ｂ，２５Ｃ、第２層目の配線２
０Ａ，２０Ｂ，２０Ｃ、第１層目の配線１０Ａ，１０
Ｂ，１０Ｃのそれぞれの一部は、必要に応じてダミー配
線で構成してもよい。
【００４２】上記した本実施例の製造方法によれば、従
来は３工程で行っていた接続孔（２４Ａ，２４Ｂ，２４
Ｃ）、接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ３層配線を有するＭＯＳ・ＬＳＩの製造工程を大幅
に短縮して製造歩留りを向上させることができる。
来は３工程で行っていた接続孔（２４Ａ，２４Ｂ，２４
Ｃ）、接続孔（１５Ａ，１５Ｂ）および接続孔（１６
Ａ，１６Ｂ）の形成を１工程で行うことができるので、
Ａｌ３層配線を有するＭＯＳ・ＬＳＩの製造工程を大幅
に短縮して製造歩留りを向上させることができる。
【００４３】（実施例３）前記実施例２では、第１層目
の層間絶縁膜１２の接続孔１５Ａを第２層目の配線２０
Ａに対してセルフアラインで形成し、絶縁膜９の接続孔
１６Ａを第２層目の配線２０Ａおよび第１層目の配線１
０Ａに対してセルフアラインで形成したが、例えば図１
４に示すように、第２層目の配線２０Ａ，２０Ｄをマス
クにして層間絶縁膜１２および絶縁膜９をエッチングす
ることにより、半導体領域６Ａに達する接続孔２６Ａを
形成することもできる。
の層間絶縁膜１２の接続孔１５Ａを第２層目の配線２０
Ａに対してセルフアラインで形成し、絶縁膜９の接続孔
１６Ａを第２層目の配線２０Ａおよび第１層目の配線１
０Ａに対してセルフアラインで形成したが、例えば図１
４に示すように、第２層目の配線２０Ａ，２０Ｄをマス
クにして層間絶縁膜１２および絶縁膜９をエッチングす
ることにより、半導体領域６Ａに達する接続孔２６Ａを
形成することもできる。
【００４４】また、接続孔（２４Ａ，２４Ｂ，２４Ｃ，
２６Ａ，１５Ｂ，１５Ｃ，１６Ｃ）の内部に前記実施例
２で説明した方法でＡｌ膜２５を埋め込んだ後、図１４
に示すように、層間絶縁膜２１上のＡｌ膜２５をエッチ
バックで除去し、次いで接続孔２４Ａ，２４Ｂ，２４Ｃ
のそれぞれの上部にバリアメタル２７を介してバンプ電
極２８Ａ，２８Ｂ，２８Ｃを形成してもよい。この場
合、バンプ電極２８Ａ，２８Ｂ，２８Ｃの一部はダミー
のバンプ電極であってもよい。
２６Ａ，１５Ｂ，１５Ｃ，１６Ｃ）の内部に前記実施例
２で説明した方法でＡｌ膜２５を埋め込んだ後、図１４
に示すように、層間絶縁膜２１上のＡｌ膜２５をエッチ
バックで除去し、次いで接続孔２４Ａ，２４Ｂ，２４Ｃ
のそれぞれの上部にバリアメタル２７を介してバンプ電
極２８Ａ，２８Ｂ，２８Ｃを形成してもよい。この場
合、バンプ電極２８Ａ，２８Ｂ，２８Ｃの一部はダミー
のバンプ電極であってもよい。
【００４５】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。
【００４６】前記実施例では、Ａｌ２層配線およびＡｌ
３層配線を有するＬＳＩの製造に適用した例を説明した
が、４層またはそれ以上の配線層を有するＬＳＩの製造
に適用することができる。
３層配線を有するＬＳＩの製造に適用した例を説明した
が、４層またはそれ以上の配線層を有するＬＳＩの製造
に適用することができる。
【００４７】図１５は、第２層目の配線３０および第１
層目の配線３１をエッチングのマスクにして、第３層目
の配線３２からアクティブ領域３３（例えばＭＯＳＦＥ
Ｔのソース領域、ドレイン領域）に達する接続孔３４を
形成する場合の配線レイアウトの一例を示す平面図であ
り、この例では３層の配線３０，３１，３２を同一方向
に延在している。これは、合わせ余裕がＸ，Ｙのいずれ
か一方向しか取れない場合に有効である。この場合、配
線３０，３１，３２の一部はダミー配線であってもよ
い。
層目の配線３１をエッチングのマスクにして、第３層目
の配線３２からアクティブ領域３３（例えばＭＯＳＦＥ
Ｔのソース領域、ドレイン領域）に達する接続孔３４を
形成する場合の配線レイアウトの一例を示す平面図であ
り、この例では３層の配線３０，３１，３２を同一方向
に延在している。これは、合わせ余裕がＸ，Ｙのいずれ
か一方向しか取れない場合に有効である。この場合、配
線３０，３１，３２の一部はダミー配線であってもよ
い。
【００４８】図１６は、Ｘ方向に延在する第４層目の配
線３５および第３層目の配線３２と、Ｙ方向に延在する
第２層目の配線３０および第１層目の配線３１とでアク
ティブ領域３３に達する接続孔３４を形成する場合の配
線レイアウトの一例を示す平面図であり、この例では、
ゲート電極５とのショートを避けるために、第４層目の
配線３５および第３層目の配線３２をダミー配線で構成
している。これは、Ｘ，Ｙ両方向の合わせ余裕が取れな
い場合に有効である。
線３５および第３層目の配線３２と、Ｙ方向に延在する
第２層目の配線３０および第１層目の配線３１とでアク
ティブ領域３３に達する接続孔３４を形成する場合の配
線レイアウトの一例を示す平面図であり、この例では、
ゲート電極５とのショートを避けるために、第４層目の
配線３５および第３層目の配線３２をダミー配線で構成
している。これは、Ｘ，Ｙ両方向の合わせ余裕が取れな
い場合に有効である。
【００４９】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【００５０】（１）本発明によれば、上下層の配線を接
続する接続孔および下層配線と半導体素子とを接続する
接続孔を１工程で形成することができるので、多層配線
を有するＬＳＩの製造工程を短縮して製造歩留りを向上
させることができる。
続する接続孔および下層配線と半導体素子とを接続する
接続孔を１工程で形成することができるので、多層配線
を有するＬＳＩの製造工程を短縮して製造歩留りを向上
させることができる。
【００５１】（２）本発明によれば、接続孔の径が微細
な場合でも、十分な接触面積を確保してコンタクト抵抗
を低減することができるので、ＬＳＩの信頼性、製造歩
留まりを向上させることができる。
な場合でも、十分な接触面積を確保してコンタクト抵抗
を低減することができるので、ＬＳＩの信頼性、製造歩
留まりを向上させることができる。
【００５２】（３）本発明によれば、デバイスの最小加
工寸法以下の径を有する接続孔を容易に形成することが
できるので、ＬＳＩの高集積化を促進することができ
る。
工寸法以下の径を有する接続孔を容易に形成することが
できるので、ＬＳＩの高集積化を促進することができ
る。
【図１】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図３】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施例１である半導体集積回路装置の
製造方法を示す半導体基板の要部断面図である。
製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施例２である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の実施例３である半導体集積回路装置
の製造方法を示す半導体基板の要部断面図である。
の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の他の実施例である半導体集積回路装
置の製造方法を示す平面図である。
置の製造方法を示す平面図である。
【図１６】本発明の他の実施例である半導体集積回路装
置の製造方法を示す平面図である。
置の製造方法を示す平面図である。
１ 半導体基板 ２ ウエル ３ フィールド絶縁膜 ４ ゲート絶縁膜 ５ ゲート電極 ６Ａ 半導体領域 ６Ｂ 半導体領域 ７ サイドウォールスペーサ ８ キャップ絶縁膜 ９ 絶縁膜 １０ メタル膜 １０Ａ 配線 １０Ｂ 配線 １０Ｃ 配線 １０Ｄ 配線 １１ フォトレジスト １２ 層間絶縁膜 １３Ａ 開孔 １３Ｂ 開孔 １４ フォトレジスト １５Ａ 接続孔 １５Ｂ 接続孔 １５Ｃ 接続孔 １６Ａ 接続孔 １６Ｂ 接続孔 １６Ｃ 接続孔 １７ ＴｉＮ／Ｔｉ膜 １８ Ｗ膜 １９Ａ 配線 １９Ｂ 配線 １９Ｃ 配線 ２０Ａ 配線 ２０Ｂ 配線 ２０Ｃ 配線 ２０Ｄ 配線 ２１ 層間絶縁膜 ２２Ａ 開孔 ２２Ｂ 開孔 ２２Ｃ 開孔 ２３ フォトレジスト ２４Ａ 接続孔 ２４Ｂ 接続孔 ２４Ｃ 接続孔 ２５ Ａｌ膜 ２５Ａ 配線 ２５Ｂ 配線 ２５Ｃ 配線 ２６Ａ 接続孔 ２７ バリアメタル ２８Ａ バンプ電極 ２８Ｂ バンプ電極 ２８Ｃ バンプ電極 ３０ 配線 ３１ 配線 ３２ 配線 ３３ アクティブ領域 ３４ 接続孔 ３５ 配線
Claims (8)
- 【請求項１】 半導体基板の主面上に複数の配線層を備
えた半導体集積回路装置の製造方法であって、所定の配
線層を覆う第１の絶縁膜上に形成したフォトレジストを
マスクにしたエッチングで前記第１の絶縁膜に接続孔を
形成した後、前記フォトレジストと、一部を前記接続孔
と重なるように配置した前記配線層の配線とをマスクに
したエッチングで前記配線層よりも下層の第２の絶縁膜
に接続孔を形成することを特徴とする半導体集積回路装
置の製造方法。 - 【請求項２】 請求項１記載の半導体集積回路装置の製
造方法であって、前記配線層の配線の一部をダミー配線
で構成することを特徴とする半導体集積回路装置の製造
方法。 - 【請求項３】 請求項１または２記載の半導体集積回路
装置の製造方法であって、前記フォトレジストの開孔部
の一端と前記配線層の配線の一端との水平方向の距離を
露光光の解像度以下の寸法とすることを特徴とする半導
体集積回路装置の製造方法。 - 【請求項４】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２の絶縁膜に前記接
続孔を形成した後、前記接続孔の内部にＣＶＤ法でＴｉ
Ｎ／Ｔｉ膜を堆積することを特徴とする半導体集積回路
装置の製造方法。 - 【請求項５】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２の絶縁膜に前記接
続孔を形成した後、前記半導体基板の全面に堆積した導
電膜をエッチバックすることにより、前記接続孔の内部
に前記導電膜を埋め込むことを特徴とする半導体集積回
路装置の製造方法。 - 【請求項６】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２の絶縁膜に前記接
続孔を形成した後、前記半導体基板を高温に加熱した状
態でその全面にＡｌ膜を堆積することにより、前記接続
孔の内部に前記Ａｌ膜を埋め込むことを特徴とする半導
体集積回路装置の製造方法。 - 【請求項７】 請求項１記載の半導体集積回路装置の製
造方法であって、前記第１および第２の絶縁膜に前記接
続孔を形成した後、前記半導体基板の全面にＡｌ膜を堆
積し、次いで前記半導体基板を高圧雰囲気中で高温に加
熱することにより、前記接続孔の内部に前記Ａｌ膜を埋
め込むことを特徴とする半導体集積回路装置の製造方
法。 - 【請求項８】 請求項１〜７のいずれか１項に記載の半
導体集積回路装置の製造方法であって、前記第１および
第２の絶縁膜に前記接続孔を形成した後、前記接続孔の
上部にバンプ電極を形成することを特徴とする半導体集
積回路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009413A JPH08204002A (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7009413A JPH08204002A (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08204002A true JPH08204002A (ja) | 1996-08-09 |
Family
ID=11719711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7009413A Pending JPH08204002A (ja) | 1995-01-25 | 1995-01-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08204002A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6034436A (en) * | 1996-11-28 | 2000-03-07 | Nec Corporation | Semiconductor device having an improved through-hole structure |
| JP2008072044A (ja) * | 2006-09-15 | 2008-03-27 | Nec Electronics Corp | 半導体装置及びその製造方法 |
| JP2009037115A (ja) * | 2007-08-03 | 2009-02-19 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
| JP2009302372A (ja) * | 2008-06-16 | 2009-12-24 | Nec Electronics Corp | 半導体装置 |
| JP2012182428A (ja) * | 2011-02-09 | 2012-09-20 | Canon Inc | 半導体装置の製造方法及び半導体ウエハ |
| JP2012231148A (ja) * | 2012-06-04 | 2012-11-22 | Sony Corp | 半導体装置およびその製造方法、並びに表示装置 |
-
1995
- 1995-01-25 JP JP7009413A patent/JPH08204002A/ja active Pending
Cited By (7)
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