JPH069366B2 - 感熱記録装置 - Google Patents
感熱記録装置Info
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- JPH069366B2 JPH069366B2 JP11646484A JP11646484A JPH069366B2 JP H069366 B2 JPH069366 B2 JP H069366B2 JP 11646484 A JP11646484 A JP 11646484A JP 11646484 A JP11646484 A JP 11646484A JP H069366 B2 JPH069366 B2 JP H069366B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- recording
- data
- drive circuit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D15/00—Component parts of recorders for measuring arrangements not specially adapted for a specific variable
- G01D15/10—Heated recording elements acting on heatsensitive layers
-
- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41J—TYPEWRITERS; SELECTIVE PRINTING MECHANISMS, i.e. MECHANISMS PRINTING OTHERWISE THAN FROM A FORME; CORRECTION OF TYPOGRAPHICAL ERRORS
- B41J2/00—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed
- B41J2/315—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material
- B41J2/32—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads
- B41J2/35—Typewriters or selective printing mechanisms characterised by the printing or marking process for which they are designed characterised by selective application of heat to a heat sensitive printing or impression-transfer material using thermal heads providing current or voltage to the thermal head
- B41J2/355—Control circuits for heating-element selection
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Electronic Switches (AREA)
- Facsimile Heads (AREA)
- Fax Reproducing Arrangements (AREA)
Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は感熱記録装置に係り、とくに多数の発熱体を高
速に駆動するのに好適な感熱記録装置及び駆動ＩＣに関
する。
速に駆動するのに好適な感熱記録装置及び駆動ＩＣに関
する。
〔発明の背景〕 感熱記録装置は、第１図のように一般に多数の発熱体を
並べた記録ヘッド１と、これを記録信号に応じて駆動す
る駆動回路２、また記録手順に従って記録信号を駆動回
路に分配しまた駆動条件を制御する制御回路３から成っ
ているが、ファクシミリのような多数の発熱体を駆動す
る必要のある装置では発熱体部分と駆動回路を一まとめ
のブロックとして用いる。とくに最近の感熱記録装置で
は、発熱体を並べたデバイスを薄膜や厚膜印刷技術によ
って作成するようになり、駆動回路も集積化してＩＣと
し、同一基板上に搭載する例が多い。
並べた記録ヘッド１と、これを記録信号に応じて駆動す
る駆動回路２、また記録手順に従って記録信号を駆動回
路に分配しまた駆動条件を制御する制御回路３から成っ
ているが、ファクシミリのような多数の発熱体を駆動す
る必要のある装置では発熱体部分と駆動回路を一まとめ
のブロックとして用いる。とくに最近の感熱記録装置で
は、発熱体を並べたデバイスを薄膜や厚膜印刷技術によ
って作成するようになり、駆動回路も集積化してＩＣと
し、同一基板上に搭載する例が多い。
以下従来の実施例について第１図〜第６図を用いて説明
する。
する。
第２図は、記録ヘッドと駆動回路を結合した形で示した
ものであり第２図において、１０はR1，R2，R3…R2048
の2048個から成る発熱（抵抗）体２０はＩＣ１，ＩＣ
２，ＩＣ３…ＩＣ６４から成る駆動ＩＣであり各ＩＣの
出力は３２本あり各々発熱体１０の一方に接続されてお
り発熱体１０のもう一方は共通線に接続される。駆動Ｉ
Ｃ２０には記録データの入力及び出力端子があり、図の
ように左端から順にカスケードに接続する。駆動ＩＣを
論理動作させるための制御信号は、削記の記録データの
入出力信号のほかに、データ転送用クロックＣＬＫ、デ
ータのラッチタイミングＳＴＢ、電源投入時等に各ＩＣ
を一斉に回路的に初期化するRESET、駆動出力をＯＮ，
ＯＦＦ ＥＮＢ端子があり、ＥＮＢ以外は各ＩＣ共通の
信号としている。ＥＮＢは、同時に駆動する発熱体１０
の数に対応したグループ毎に共通接続する。本例では８
グループなので８個のＩＣを共通に接続する。また、Ｉ
Ｃ動作用の電源供給としてＶｃｃ、また記録電流のリタ
ーン及びＩＣ２０用電源の接続端子の共通線ＧＮＤが各
ＩＣ２０に共通接続される。なお、発熱体１０と配線が
記録ヘッド１と、ＩＣ２０と配線とが駆動回路２と対応
する。
ものであり第２図において、１０はR1，R2，R3…R2048
の2048個から成る発熱（抵抗）体２０はＩＣ１，ＩＣ
２，ＩＣ３…ＩＣ６４から成る駆動ＩＣであり各ＩＣの
出力は３２本あり各々発熱体１０の一方に接続されてお
り発熱体１０のもう一方は共通線に接続される。駆動Ｉ
Ｃ２０には記録データの入力及び出力端子があり、図の
ように左端から順にカスケードに接続する。駆動ＩＣを
論理動作させるための制御信号は、削記の記録データの
入出力信号のほかに、データ転送用クロックＣＬＫ、デ
ータのラッチタイミングＳＴＢ、電源投入時等に各ＩＣ
を一斉に回路的に初期化するRESET、駆動出力をＯＮ，
ＯＦＦ ＥＮＢ端子があり、ＥＮＢ以外は各ＩＣ共通の
信号としている。ＥＮＢは、同時に駆動する発熱体１０
の数に対応したグループ毎に共通接続する。本例では８
グループなので８個のＩＣを共通に接続する。また、Ｉ
Ｃ動作用の電源供給としてＶｃｃ、また記録電流のリタ
ーン及びＩＣ２０用電源の接続端子の共通線ＧＮＤが各
ＩＣ２０に共通接続される。なお、発熱体１０と配線が
記録ヘッド１と、ＩＣ２０と配線とが駆動回路２と対応
する。
各ＩＣの内部は第３図のような構成である。第３図にお
いて、２３〜３４は反転論理回路、３５，３５′，３
５″，３５…３５３１，３６，３６′，３６″，３６
…３６３１及び３７，３７′，３７″，３７…３７
３１は１時記憶回路、３８，３８′，３８″，３８…
３８３１は論理積回路、３９，３９′，３９″，３９
…３９３１は出力トランジスタである。１時記憶回路３
５と３６は記憶タイミングを違えてありシフトレジスタ
として動作する。従ってこの一連のレジスタによって３
２段のシフトレジスタが構成され、ＣＬＫタイミングに
合わせた入力データーが、次々と内部に転送され、内部
のデータは逆にDout端子より出力される。各シフトレジ
スタの出力は次のシフトレジスタのの入力に入ると同時
に、もう一組の１時記憶回路３７に入力されており、所
定のタイミングでＳＴＢ入力により、シフトレジスタの
出力をラッチするように動作する。ラッチされたデータ
の値は、論理積回路３８によってＥＮＢ信号と論理積が
とられて、出力トランジスタへのデータの供給をゲート
される。出力トランジスタはゲートされたデータに応じ
て出力端子に接続された負荷をスイッチングする。つま
り本ＩＣ２０は入力信号をシリアルに入力すると内部に
てパラレルに変換すると同時にシリアル信号として出力
する機能と、記録動作中、一時的に記録データを記録す
る機能と、実際に負荷に与える記録パルス幅を制御でき
る機能を持っている。
いて、２３〜３４は反転論理回路、３５，３５′，３
５″，３５…３５３１，３６，３６′，３６″，３６
…３６３１及び３７，３７′，３７″，３７…３７
３１は１時記憶回路、３８，３８′，３８″，３８…
３８３１は論理積回路、３９，３９′，３９″，３９
…３９３１は出力トランジスタである。１時記憶回路３
５と３６は記憶タイミングを違えてありシフトレジスタ
として動作する。従ってこの一連のレジスタによって３
２段のシフトレジスタが構成され、ＣＬＫタイミングに
合わせた入力データーが、次々と内部に転送され、内部
のデータは逆にDout端子より出力される。各シフトレジ
スタの出力は次のシフトレジスタのの入力に入ると同時
に、もう一組の１時記憶回路３７に入力されており、所
定のタイミングでＳＴＢ入力により、シフトレジスタの
出力をラッチするように動作する。ラッチされたデータ
の値は、論理積回路３８によってＥＮＢ信号と論理積が
とられて、出力トランジスタへのデータの供給をゲート
される。出力トランジスタはゲートされたデータに応じ
て出力端子に接続された負荷をスイッチングする。つま
り本ＩＣ２０は入力信号をシリアルに入力すると内部に
てパラレルに変換すると同時にシリアル信号として出力
する機能と、記録動作中、一時的に記録データを記録す
る機能と、実際に負荷に与える記録パルス幅を制御でき
る機能を持っている。
第２図の駆動回路２に接続される制御回路を第４図に示
す。第４図において、４１はマイクロプロセッサ４２用
の主タイミングクロック発生器、４３はマイクロプロセ
ッサ４２に代って直接に高速にデータ転送処理を行うタ
イレクトメモリアクセスコントローラ（以下DMACと称
す）、４４はマイクロプロセッサ４２とＤＭＡＣ４３の
発生するバス、４５は制御回路への外部装置からコマン
ドや記録データを入力する入力回路、４６はマイコン動
作のためのプログラムや処理に必要なデータを格納する
メモリ（ＲＯＭ）、４７はプログラム動作に必要なデー
タや入力したコマンドや記録データを一時的に格納する
ための読み書き可能なメモリ（ＲＡＭ）、４８はバスに
メモリや入出力要素のデータを接続するに用いるアドレ
スデコーダ、４９はバス上の並列データを出力するとク
ロックＣＬＫのタイミングに応じてシリアルにデータを
出力するパラシリ変換回路、５０はそのＣＬＫを発生す
る分周回路、５１はマイクロプロセッサによって指定さ
れたインターバルのクロックを発生するプログラマブル
タイマＰＴＭ、５２はシフトレジスタ、５３〜５５は反
転回路、５６及び５７は負論理の論理積回路、５８〜６
０は論理積回路である。各要素は第４図のように接続さ
れており、次のようなプログラムとタイミングで動作す
る。
す。第４図において、４１はマイクロプロセッサ４２用
の主タイミングクロック発生器、４３はマイクロプロセ
ッサ４２に代って直接に高速にデータ転送処理を行うタ
イレクトメモリアクセスコントローラ（以下DMACと称
す）、４４はマイクロプロセッサ４２とＤＭＡＣ４３の
発生するバス、４５は制御回路への外部装置からコマン
ドや記録データを入力する入力回路、４６はマイコン動
作のためのプログラムや処理に必要なデータを格納する
メモリ（ＲＯＭ）、４７はプログラム動作に必要なデー
タや入力したコマンドや記録データを一時的に格納する
ための読み書き可能なメモリ（ＲＡＭ）、４８はバスに
メモリや入出力要素のデータを接続するに用いるアドレ
スデコーダ、４９はバス上の並列データを出力するとク
ロックＣＬＫのタイミングに応じてシリアルにデータを
出力するパラシリ変換回路、５０はそのＣＬＫを発生す
る分周回路、５１はマイクロプロセッサによって指定さ
れたインターバルのクロックを発生するプログラマブル
タイマＰＴＭ、５２はシフトレジスタ、５３〜５５は反
転回路、５６及び５７は負論理の論理積回路、５８〜６
０は論理積回路である。各要素は第４図のように接続さ
れており、次のようなプログラムとタイミングで動作す
る。
第５図及び第６図は各々、上記実施例による制御回路３
の動作を示すフローチャート及びタイミングチャートで
ある。
の動作を示すフローチャート及びタイミングチャートで
ある。
プログラムは、装置の電源を投入した時にマイクロプロ
セッサ４２が回路的に発生するリセットパルスにより割
込ＩＲＱ１，ＩＲＱ２，ＩＲＱ３は受付禁止の状態とな
りメインのプログラムのみが動作する。メインのプログ
ラムは各入出力要素や処理の為のＲＡＭ等の初期化を行
い（システムイニシャル及びフラグＯＦＦ）、割込を許
可する。割込許可後が通常の処理である。この部分は処
理の必要があるかどうかを入出力やフラグに問い合わせ
て巡回しながら処理を進める構造になっている。初めの
コマンド入力は外部装置からこの記録装置の制御機能の
動作を指令するもので、例えば図示していないが機構部
を制御して紙送りをさせたり記録用電源をＯＮ，ＯＦＦ
したりする。次の処理は記録用データ機能の起動処理部
分で、ＲＡＭ４７に一時記憶用のバッファ領域がありそ
こに空き領域があって記録データの入力が可能かどうか
を問い合わせている。また現在入力中であるかどうかを
入力中フラグによって認識し２重起動を防いでいる。し
たがって入力バッファに空きがあり入力中であれば、Ｄ
ＭＡＣ４３に対して入力回路４５から要求があればＤＭ
Ａで入力データをＲＡＭ４７に格納せよという起動を与
え、一定量のデータ入力を許可すると同時に入力中であ
るフラグを立てる。この起動により入力回路４５は外部
より入力があればＤＭＡＣ４３に転送を要求し、ＤＭＡ
Ｃ４３は入力データをＲＡＭ４７に格納する。ＤＭＡＣ
４３はデータの転送回数をプログラムされているから入
力回数がその数に一致すると転送終了ＴＣとそのＤＭＡ
チャネル動作を表わすDACK0との論理積出力により割込
ＩＲＱ１が発生する。この割込に対応した処理では(IRQ
1)、１まとまりのデータの入力数を記録ヘッドの一走査
線に対応させれば、この割込により一走査線分のデータ
入力を完了し記録動作が可能になったことになり記録の
走査線数を１つ加算する。また、ここで入力中のフラグ
をＯＦＦする。したがってメインでは、記録の進み具合
を調べながら入力を起動しバッファオーバを生じないよ
うに制御することができる。
セッサ４２が回路的に発生するリセットパルスにより割
込ＩＲＱ１，ＩＲＱ２，ＩＲＱ３は受付禁止の状態とな
りメインのプログラムのみが動作する。メインのプログ
ラムは各入出力要素や処理の為のＲＡＭ等の初期化を行
い（システムイニシャル及びフラグＯＦＦ）、割込を許
可する。割込許可後が通常の処理である。この部分は処
理の必要があるかどうかを入出力やフラグに問い合わせ
て巡回しながら処理を進める構造になっている。初めの
コマンド入力は外部装置からこの記録装置の制御機能の
動作を指令するもので、例えば図示していないが機構部
を制御して紙送りをさせたり記録用電源をＯＮ，ＯＦＦ
したりする。次の処理は記録用データ機能の起動処理部
分で、ＲＡＭ４７に一時記憶用のバッファ領域がありそ
こに空き領域があって記録データの入力が可能かどうか
を問い合わせている。また現在入力中であるかどうかを
入力中フラグによって認識し２重起動を防いでいる。し
たがって入力バッファに空きがあり入力中であれば、Ｄ
ＭＡＣ４３に対して入力回路４５から要求があればＤＭ
Ａで入力データをＲＡＭ４７に格納せよという起動を与
え、一定量のデータ入力を許可すると同時に入力中であ
るフラグを立てる。この起動により入力回路４５は外部
より入力があればＤＭＡＣ４３に転送を要求し、ＤＭＡ
Ｃ４３は入力データをＲＡＭ４７に格納する。ＤＭＡＣ
４３はデータの転送回数をプログラムされているから入
力回数がその数に一致すると転送終了ＴＣとそのＤＭＡ
チャネル動作を表わすDACK0との論理積出力により割込
ＩＲＱ１が発生する。この割込に対応した処理では(IRQ
1)、１まとまりのデータの入力数を記録ヘッドの一走査
線に対応させれば、この割込により一走査線分のデータ
入力を完了し記録動作が可能になったことになり記録の
走査線数を１つ加算する。また、ここで入力中のフラグ
をＯＦＦする。したがってメインでは、記録の進み具合
を調べながら入力を起動しバッファオーバを生じないよ
うに制御することができる。
次の領域ブロックは、記録起動処理である。記録処理
は、記録用のデータ転送処理と実際の記録動作とがあ
り、これらは並行して動作する。メイン処理では記録デ
ータ転送の起動処理のみを行う。すなわち、入力データ
が蓄積して記録すべき走査線数が１以上になったことを
調べてまた既に記録データ転送が起動されていないこと
をフラグにより確認してから記録データ転送用ＤＭＡを
起動しまた記録動作起動済フラグを立てる。このように
すると記録部分では記録データが蓄積されている限り、
割込処理の中だけ処理を継続することができる。すなわ
ち記録データの転送はＤＭＡＣ４３によってパラシリ変
換回路４９にＲＡＭ４７中より読み出されて与えられ
る。分周回路５０はパラシリ変換回路４９にデータが与
えられたことを検出して８個のクロックパルスＣＬＫを
発生する。このようにすると、ＣＬＫに同期して記録デ
ータがData端子よりシリアルに出力される。８個のデー
タを出力し終えると次のデータ転送要求ＤＲＱ１を発生
しＤＭＡＣ４３に通する。これを繰り返して一走査線分
の転送が終了すると割込ＩＲＱ２を発生する。割込処理
（ＩＲＱ２）では、既に実際の記録パルスをタイマ５１
が発生中でなければ（これはタイマ５１の内部フラグに
よって分かる）記録ストローブＳＴＢ（これはＩＣ２０
のラッチタイミングである）を発生し、ＤＭＡ転送が完
全に終了したこととなる。この点において更に記録待ち
の走査線があれば、ここで次のＤＭＡ転送の起動をして
しまう。もちろん記録動作中であれば終りまで待つため
のフラグを用意して処理を終える。
は、記録用のデータ転送処理と実際の記録動作とがあ
り、これらは並行して動作する。メイン処理では記録デ
ータ転送の起動処理のみを行う。すなわち、入力データ
が蓄積して記録すべき走査線数が１以上になったことを
調べてまた既に記録データ転送が起動されていないこと
をフラグにより確認してから記録データ転送用ＤＭＡを
起動しまた記録動作起動済フラグを立てる。このように
すると記録部分では記録データが蓄積されている限り、
割込処理の中だけ処理を継続することができる。すなわ
ち記録データの転送はＤＭＡＣ４３によってパラシリ変
換回路４９にＲＡＭ４７中より読み出されて与えられ
る。分周回路５０はパラシリ変換回路４９にデータが与
えられたことを検出して８個のクロックパルスＣＬＫを
発生する。このようにすると、ＣＬＫに同期して記録デ
ータがData端子よりシリアルに出力される。８個のデー
タを出力し終えると次のデータ転送要求ＤＲＱ１を発生
しＤＭＡＣ４３に通する。これを繰り返して一走査線分
の転送が終了すると割込ＩＲＱ２を発生する。割込処理
（ＩＲＱ２）では、既に実際の記録パルスをタイマ５１
が発生中でなければ（これはタイマ５１の内部フラグに
よって分かる）記録ストローブＳＴＢ（これはＩＣ２０
のラッチタイミングである）を発生し、ＤＭＡ転送が完
全に終了したこととなる。この点において更に記録待ち
の走査線があれば、ここで次のＤＭＡ転送の起動をして
しまう。もちろん記録動作中であれば終りまで待つため
のフラグを用意して処理を終える。
記録づさの終了割込（ＩＲＱ３）は、一走査線の記録終
了パルスであって、シフトレジスタ５２によってＳＴＢ
パルスを転送して記録ヘッドの各ブロックを順次駆動し
た後で、シフトレジスタの出力として与えられる。この
割込が入ると記録待ち走査線数を１つ減算し、記録デー
タのＤＭＡが終って記録待ちになっていれば記録を起動
し、そうでない場合には、記録データのＤＭＡ中であれ
ばそのままリターンし、ＤＭＡ中でない場合には記録中
フラグをリセットする。タイミングチャート上のＩＲＱ
１〜３は各々割込処理の最後にリセットされる。
了パルスであって、シフトレジスタ５２によってＳＴＢ
パルスを転送して記録ヘッドの各ブロックを順次駆動し
た後で、シフトレジスタの出力として与えられる。この
割込が入ると記録待ち走査線数を１つ減算し、記録デー
タのＤＭＡが終って記録待ちになっていれば記録を起動
し、そうでない場合には、記録データのＤＭＡ中であれ
ばそのままリターンし、ＤＭＡ中でない場合には記録中
フラグをリセットする。タイミングチャート上のＩＲＱ
１〜３は各々割込処理の最後にリセットされる。
以上のように従来の感熱記録装置は駆動回路と制御回路
をシリアルのデータの流れで結合するために接続線が少
なくなる利点がある。しかしながら、転送ＣＬＫの上限
には限度があり、より高性能な装置の実現には問題があ
る。また、制御装置や駆動回路の内部では複数ビット並
列で記録データを扱うのに対し転送の為にパラシリ及び
シリパラの回路を必要とするなど、回路素子数を多く必
要とする欠点があった。
をシリアルのデータの流れで結合するために接続線が少
なくなる利点がある。しかしながら、転送ＣＬＫの上限
には限度があり、より高性能な装置の実現には問題があ
る。また、制御装置や駆動回路の内部では複数ビット並
列で記録データを扱うのに対し転送の為にパラシリ及び
シリパラの回路を必要とするなど、回路素子数を多く必
要とする欠点があった。
本発明の目的は、上記した従来技術の欠点にかんがみ、
高性能（高速転送）を得ながら、回路の規模を小さくす
る新しい感熱記録装置を提供することにある。
高性能（高速転送）を得ながら、回路の規模を小さくす
る新しい感熱記録装置を提供することにある。
本発明は、出力ドライバとゲートとラッチを主構成と
し、並列のデータ入力端子を備えた駆動回路と、これを
バス接続によって制御回路のマイクロプロセッサに結合
して、あたかもマイコンバスのメモリ等と等価になるよ
うに駆動回路のレジスタを設定したことに特徴があり、
並列バスによって高速に記録データの転送を行えるよう
にしたものである。
し、並列のデータ入力端子を備えた駆動回路と、これを
バス接続によって制御回路のマイクロプロセッサに結合
して、あたかもマイコンバスのメモリ等と等価になるよ
うに駆動回路のレジスタを設定したことに特徴があり、
並列バスによって高速に記録データの転送を行えるよう
にしたものである。
以下、本発明を第７図〜第１１図に示す実施例によって
説明する。
説明する。
第７図は本発明による駆動回路をＩＣ化した実施例であ
る。第７図において、２３〜３９６３までは第３図と同
一機能、同一作用である。ただ各要素の数は第３図の２
倍とし６４の出力及び信号系を持っている。なお、１時
記憶回路３７〜３７６３への記録信号入力は、図のよう
に、順に８つの群に分かれて、インバータ６１〜６８か
ら成る入力バッファを経由して外部（Ｄ０〜Ｄ８）に引
き出されており、また８本ずつの８群の１時記憶回路の
記憶タイミングは、アドレスデコーダを主構成とする記
憶タイミング発生回路６９の出力を用いる。すなわち、
この回路は、このＩＣへのデータ入力であることを示す
チップエネーブル信号▲▼と、チップ内の群を選択
するアドレスＡ０〜Ａ２によって選択した８ビットの一
時記憶回路に記憶タイミングパルス▲▼を与えて、
Ｄ０〜Ｄ７に入力された記録データを記憶する機能があ
る。記憶動作はランダムに自在に▲▼、Ａ０〜Ａ２
によって選択可能である。記憶した記録データは第３図
の従来素子同様にＥＮＢによってゲートされて出力トラ
ンジスタに与えられる。ここで、この駆動ＩＣの素子数
（トランジスタの数）を数えると出力回路の数が第３図
の２倍になっているのにもかかわらず総素子数は第３図
の素子の約1/2となる。つまり、多く素子を必要とする
シフトレジスタを削除したためである。
る。第７図において、２３〜３９６３までは第３図と同
一機能、同一作用である。ただ各要素の数は第３図の２
倍とし６４の出力及び信号系を持っている。なお、１時
記憶回路３７〜３７６３への記録信号入力は、図のよう
に、順に８つの群に分かれて、インバータ６１〜６８か
ら成る入力バッファを経由して外部（Ｄ０〜Ｄ８）に引
き出されており、また８本ずつの８群の１時記憶回路の
記憶タイミングは、アドレスデコーダを主構成とする記
憶タイミング発生回路６９の出力を用いる。すなわち、
この回路は、このＩＣへのデータ入力であることを示す
チップエネーブル信号▲▼と、チップ内の群を選択
するアドレスＡ０〜Ａ２によって選択した８ビットの一
時記憶回路に記憶タイミングパルス▲▼を与えて、
Ｄ０〜Ｄ７に入力された記録データを記憶する機能があ
る。記憶動作はランダムに自在に▲▼、Ａ０〜Ａ２
によって選択可能である。記憶した記録データは第３図
の従来素子同様にＥＮＢによってゲートされて出力トラ
ンジスタに与えられる。ここで、この駆動ＩＣの素子数
（トランジスタの数）を数えると出力回路の数が第３図
の２倍になっているのにもかかわらず総素子数は第３図
の素子の約1/2となる。つまり、多く素子を必要とする
シフトレジスタを削除したためである。
第８図は、このＩＣ２０１を用いた記録ヘッド１の駆動
回路２′の構成を示したものである。第８図において、
１〜１０は従来と同一機能、同一作用である。多くの駆
動ＩＣ２００，２００′…２００３１は、図のように、
接続されている。すなわち、各ＩＣ２００の出力は従来
のＩＣ同様各々、各発熱体の一方の端子に接続してあ
り、他方各ＩＣへの記録データの入力端子Ｄ０〜Ｄ７は
共通接続をしている。また、端子、▲▼、Ａ０〜Ａ
２もまた共通に接続している。しかし、▲▼は各々
別個にデコーダ２０２に接続しており入力端子Ａ３〜７
によって記録データを入力すべきＩＣ２００を選択する
機能を有する。また各ＩＣのＥＮＢ端子は４個ずつ８群
に分けて、ＥＮＢ１〜８の８本の入力端子に接続してあ
る。なお、ＩＣの論理動作用電源及び記録用電源の接続
は従来と同様である。つまりこのようにすると、各ＩＣ
の中の一時記憶回路は全体としてアドレスＡ０〜Ａ７で
任意に選択可能なマイコンと同じデータ幅のメモリと考
えることができる。メモリに書かれたデータが即ち発熱
体に直接に接続されることになる。
回路２′の構成を示したものである。第８図において、
１〜１０は従来と同一機能、同一作用である。多くの駆
動ＩＣ２００，２００′…２００３１は、図のように、
接続されている。すなわち、各ＩＣ２００の出力は従来
のＩＣ同様各々、各発熱体の一方の端子に接続してあ
り、他方各ＩＣへの記録データの入力端子Ｄ０〜Ｄ７は
共通接続をしている。また、端子、▲▼、Ａ０〜Ａ
２もまた共通に接続している。しかし、▲▼は各々
別個にデコーダ２０２に接続しており入力端子Ａ３〜７
によって記録データを入力すべきＩＣ２００を選択する
機能を有する。また各ＩＣのＥＮＢ端子は４個ずつ８群
に分けて、ＥＮＢ１〜８の８本の入力端子に接続してあ
る。なお、ＩＣの論理動作用電源及び記録用電源の接続
は従来と同様である。つまりこのようにすると、各ＩＣ
の中の一時記憶回路は全体としてアドレスＡ０〜Ａ７で
任意に選択可能なマイコンと同じデータ幅のメモリと考
えることができる。メモリに書かれたデータが即ち発熱
体に直接に接続されることになる。
第９図は、第８図の回路を制御する制御回路であり、各
要素の名称及び機能は第４図と同一であるが、負論理の
論理積回路５６と、反転回路５３の入力が異っているこ
と、またマイクロプロセッサへの割込が１つ少ないこと
である。この回路の特徴は第４図よりパラシリ変換回路
４９に係わる回路を除いたことに特長がありこれによっ
て約３００個の回路素子（トランジスタ数）を削減する
ことが可能である。
要素の名称及び機能は第４図と同一であるが、負論理の
論理積回路５６と、反転回路５３の入力が異っているこ
と、またマイクロプロセッサへの割込が１つ少ないこと
である。この回路の特徴は第４図よりパラシリ変換回路
４９に係わる回路を除いたことに特長がありこれによっ
て約３００個の回路素子（トランジスタ数）を削減する
ことが可能である。
上記した第８図及び第９図の回路及びプログラム動作を
第１０図のプログラムフローチャート及び第１１図のタ
イミングチャートによって説明する。回路に電源が投入
されて割込を許可し、コマンド及び記録データを入力す
るメイン処理や、入力ＤＷＡの終了割込処理（ＩＲＱ
１）は、第５図と比較すれば明らかなように従来と全く
同じである。しかし、記録制御の部分は駆動ＩＣにシフ
トレジスタを有しないこと及びＤＭＡ終了タイミングを
記録パルス発生起動タイミングに用いたことなどにより
従来よりは単純になっている。すなわち記録制御は、メ
イン処理にて、入力バッファに記録可能なデータ入力が
あったことを記録待ち走査線数より知り、記録中フラグ
を立っていなければ、記録データを出力するＤＷＡを起
動する。このようにすると、ＤＭＡＣ４３が、データの
読み出しの為にＲＡＭ４７を参照すると、これら、ＲＡ
Ｍ４７の参照信号は記録制御信号として駆動回路２００
に接続されているから、ＲＡＭのアドレスの下位８ビッ
トと等価なアドレスの駆動回路が選択される。このとき
負論理の論理積回路はＤＭＡによってＲＡＭから駆動回
路に記録データを転送する時のみ▲▼信号を発生
し、駆動回路内に記録データを書くように動作する。し
たがってマイクロプロセッサは、記録ヘッドをプロセッ
サ内のＲＡＭ４７と等価に扱うことが可能である。ま
た、このようにすることにより、記録データはパラシリ
やシリパラ変換を経由することなく転送されるので各々
素子の限界性能を使えば必らずシリアル転送の８倍の性
能を得ることが可能である。またパラシリ、シリアル転
送回路が不要なためにＩＣ内のトランジスタ素子の削減
が可能であり、逆に出力回路数の多いＩＣを同程度のチ
ップサイズで実現できる効果がある。
第１０図のプログラムフローチャート及び第１１図のタ
イミングチャートによって説明する。回路に電源が投入
されて割込を許可し、コマンド及び記録データを入力す
るメイン処理や、入力ＤＷＡの終了割込処理（ＩＲＱ
１）は、第５図と比較すれば明らかなように従来と全く
同じである。しかし、記録制御の部分は駆動ＩＣにシフ
トレジスタを有しないこと及びＤＭＡ終了タイミングを
記録パルス発生起動タイミングに用いたことなどにより
従来よりは単純になっている。すなわち記録制御は、メ
イン処理にて、入力バッファに記録可能なデータ入力が
あったことを記録待ち走査線数より知り、記録中フラグ
を立っていなければ、記録データを出力するＤＷＡを起
動する。このようにすると、ＤＭＡＣ４３が、データの
読み出しの為にＲＡＭ４７を参照すると、これら、ＲＡ
Ｍ４７の参照信号は記録制御信号として駆動回路２００
に接続されているから、ＲＡＭのアドレスの下位８ビッ
トと等価なアドレスの駆動回路が選択される。このとき
負論理の論理積回路はＤＭＡによってＲＡＭから駆動回
路に記録データを転送する時のみ▲▼信号を発生
し、駆動回路内に記録データを書くように動作する。し
たがってマイクロプロセッサは、記録ヘッドをプロセッ
サ内のＲＡＭ４７と等価に扱うことが可能である。ま
た、このようにすることにより、記録データはパラシリ
やシリパラ変換を経由することなく転送されるので各々
素子の限界性能を使えば必らずシリアル転送の８倍の性
能を得ることが可能である。またパラシリ、シリアル転
送回路が不要なためにＩＣ内のトランジスタ素子の削減
が可能であり、逆に出力回路数の多いＩＣを同程度のチ
ップサイズで実現できる効果がある。
なお、他方の割込処理（ＩＲＱ２）は、単にＤＭＡ転送
に引き続いて回路的に起動される記録パルスの終了を確
認するだけである。
に引き続いて回路的に起動される記録パルスの終了を確
認するだけである。
なお、上記実施例では、記録データの転送をＤＭＡＣに
よって実施したが、記録速度が低くて良い場合には、マ
イクロプロセッサバスのメモリ空間にＲＡＭとは別個に
アドレスを割付けることが可能であり、ソフト処理は若
干増えるものの、ＤＭＡＣは不要となり、マクロプロセ
ッサの豊富なメモリ参照命令が使用できる。このため、
駆動ＩＣは読み書き可能な一時記憶レジスタとすること
が望ましい。
よって実施したが、記録速度が低くて良い場合には、マ
イクロプロセッサバスのメモリ空間にＲＡＭとは別個に
アドレスを割付けることが可能であり、ソフト処理は若
干増えるものの、ＤＭＡＣは不要となり、マクロプロセ
ッサの豊富なメモリ参照命令が使用できる。このため、
駆動ＩＣは読み書き可能な一時記憶レジスタとすること
が望ましい。
さらに、第１２図のごとくＩＣチップへの入力用一時記
憶レジスタの外に１段以上のレジスタを設けて、記録パ
ルスを出力中に記録データを並行して転送できるように
しても良い。この場合には駆動ＩＣ中の素子数（トラン
ジスタ）が増えるが、動作速度を限界まで使うような時
には有効である。
憶レジスタの外に１段以上のレジスタを設けて、記録パ
ルスを出力中に記録データを並行して転送できるように
しても良い。この場合には駆動ＩＣ中の素子数（トラン
ジスタ）が増えるが、動作速度を限界まで使うような時
には有効である。
本発明によれば、出力ドライバとゲートとラッチを主構
成とし、並列のデータ入力端子を備えた駆動回路と、こ
れをバス接続によって制御回路のマイクロプロセッサに
結合して、あたかもマイコンバスのメモリ等と等価にな
るように駆動回路のレジスタを設定したために、記録デ
ータの転送速度を上げたり、マイクロプロセッサの命令
を用いて多種の機能を持たせたりできる効果がある。ま
た、データ転送をパラレルにできるようにしたために、
制御回路にはパラシリ変換回路が、駆動回路にはシリパ
ラ変換回路が不要なために回路素子が少なくなる効果が
ある。
成とし、並列のデータ入力端子を備えた駆動回路と、こ
れをバス接続によって制御回路のマイクロプロセッサに
結合して、あたかもマイコンバスのメモリ等と等価にな
るように駆動回路のレジスタを設定したために、記録デ
ータの転送速度を上げたり、マイクロプロセッサの命令
を用いて多種の機能を持たせたりできる効果がある。ま
た、データ転送をパラレルにできるようにしたために、
制御回路にはパラシリ変換回路が、駆動回路にはシリパ
ラ変換回路が不要なために回路素子が少なくなる効果が
ある。
第１図は、感熱記録装置の機能ブロック図、第２図は、
従来の感熱記録装置の記録ヘッドと駆動回路の実施例の
回路図、第３図は第２図の駆動回路に用いる駆動ＩＣの
回路図、第４図は従来の感熱記録装置の制御回路、第５
図は第４図制御回路のマイクロプロセッサのプログラム
のフローチャート、第６図はそのタイミングチャートで
ある。第７図は本発明になる駆動ＩＣの一実施例の回路
図、第８図は、このＩＣを用いた駆動回路と記録ヘッド
との回路図、第９図は本発明の実施例の制御回路の回路
図、第１０図は、その制御回路内のマイクロプロセッサ
のプログラムフローチャート、第１１図は第９図制御回
路の動作タイミングチャート、第１２図は、本発明によ
る駆動ＩＣの他の実施例の回路図である。 １……記録ヘッド、２……駆動回路、３……制御回路、
３７……一時記憶回路（レジスタ）、６９……デコーダ
回路、２００……駆動ＩＣ、２０２……デコーダ、４１
……発振器、４５……入力回路、４６……ＲＯＭ、４７
……ＲＡＭ、４８……アドレスデコーダ、４３……ＤＭ
ＡＣ、４４……バス、５１……プログラマブルタイマ、
５２……シフトレジスタ。
従来の感熱記録装置の記録ヘッドと駆動回路の実施例の
回路図、第３図は第２図の駆動回路に用いる駆動ＩＣの
回路図、第４図は従来の感熱記録装置の制御回路、第５
図は第４図制御回路のマイクロプロセッサのプログラム
のフローチャート、第６図はそのタイミングチャートで
ある。第７図は本発明になる駆動ＩＣの一実施例の回路
図、第８図は、このＩＣを用いた駆動回路と記録ヘッド
との回路図、第９図は本発明の実施例の制御回路の回路
図、第１０図は、その制御回路内のマイクロプロセッサ
のプログラムフローチャート、第１１図は第９図制御回
路の動作タイミングチャート、第１２図は、本発明によ
る駆動ＩＣの他の実施例の回路図である。 １……記録ヘッド、２……駆動回路、３……制御回路、
３７……一時記憶回路（レジスタ）、６９……デコーダ
回路、２００……駆動ＩＣ、２０２……デコーダ、４１
……発振器、４５……入力回路、４６……ＲＯＭ、４７
……ＲＡＭ、４８……アドレスデコーダ、４３……ＤＭ
ＡＣ、４４……バス、５１……プログラマブルタイマ、
５２……シフトレジスタ。
Claims (3)
- 【請求項１】複数の発熱体を有する感熱記録ヘッドと、
トランジスタとトランジスタの出力をオンオフ制御する
ゲートと記録信号を一時記憶するための複数のレジスタ
とレジスタの選択的書き込み手段とを含む駆動回路と、
入出力回路とメモリとタイマとアドレスデコーダとマイ
クロプロセッサとを含む制御回路とを具備し、感熱ヘッ
ドと駆動回路とを一体化すると同時に駆動回路のレジス
タと制御回路のマイクロプロセッサバスとを並列にバス
結合して、駆動回路のレジスタをプロセッサの制御アド
レス空間に割付けて、制御回路上の入出力回路やメモリ
と同様に駆動回路上のレジスタを扱えるようにしたこと
を特徴とする感熱記録装置。 - 【請求項２】特許請求の範囲第１項において、前記駆動
回路は、複数のトランジスタと、トランジスタの出力を
オンオフ制御するゲートと、トランジスタを駆動する記
録信号を一時記憶するための複数のレジスタと、レジス
タの選択的書き込み手段とレジスタに並列にデータを与
えるための複数のデータ入力端子とを具備するように集
積化されたことを特徴とする感熱記録装置。 - 【請求項３】特許請求の範囲第２項において、前記集積
化された駆動回路は、データ入力端子に接続するレジス
タとゲートの間に少くとも一段以上のレジスタを備えた
ことを特徴とする感熱記録装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11646484A JPH069366B2 (ja) | 1984-06-08 | 1984-06-08 | 感熱記録装置 |
| US06/742,239 US4649401A (en) | 1984-06-08 | 1985-06-07 | Thermal recording apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11646484A JPH069366B2 (ja) | 1984-06-08 | 1984-06-08 | 感熱記録装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60261246A JPS60261246A (ja) | 1985-12-24 |
| JPH069366B2 true JPH069366B2 (ja) | 1994-02-02 |
Family
ID=14687754
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11646484A Expired - Lifetime JPH069366B2 (ja) | 1984-06-08 | 1984-06-08 | 感熱記録装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4649401A (ja) |
| JP (1) | JPH069366B2 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0424684Y2 (ja) * | 1985-10-28 | 1992-06-11 | ||
| US5515267A (en) * | 1986-04-04 | 1996-05-07 | Alsenz; Richard H. | Apparatus and method for refrigeration system control and display |
| US5191643A (en) * | 1986-04-04 | 1993-03-02 | Alsenz Richard H | Method and apparatus for refrigeration control and display |
| JP2524980B2 (ja) * | 1986-06-27 | 1996-08-14 | 沖電気工業株式会社 | 発熱体の過熱防止方法 |
| JPH07112745B2 (ja) * | 1987-07-24 | 1995-12-06 | 沖電気工業株式会社 | プリンタ |
| DE59102678D1 (de) * | 1990-02-23 | 1994-10-06 | Mannesmann Ag | Thermodruckwerk mit Heizdot-Vorgeschichtenbetrachtung. |
| JP3154789B2 (ja) * | 1992-03-11 | 2001-04-09 | ローム株式会社 | サーマルヘッド駆動回路及びサーマルヘッド |
| JPH0839809A (ja) * | 1994-07-29 | 1996-02-13 | Canon Inc | 記録ヘッド及び該記録ヘッドを用いた記録装置 |
| JP3081986B2 (ja) * | 1995-11-16 | 2000-08-28 | セイコーインスツルメンツ株式会社 | 小型プリンタ |
| DE69737796T2 (de) | 1996-06-07 | 2008-02-14 | Canon K.K. | Aufzeichnungskopf und Aufzeichnungsgerät |
| JP3665704B2 (ja) * | 1998-05-18 | 2005-06-29 | 理想科学工業株式会社 | 画像形成装置 |
| US6350004B1 (en) | 1998-07-29 | 2002-02-26 | Lexmark International, Inc. | Method and system for compensating for skew in an ink jet printer |
| SG89371A1 (en) * | 2000-01-31 | 2002-06-18 | Canon Kk | Printhead, printhead driving method, and data output apparatus |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4415907A (en) * | 1980-11-07 | 1983-11-15 | Hitachi, Ltd. | Printing pulse control circuit for thermal printing head |
| DE3273429D1 (en) * | 1981-06-19 | 1986-10-30 | Toshiba Kk | Thermal printer |
-
1984
- 1984-06-08 JP JP11646484A patent/JPH069366B2/ja not_active Expired - Lifetime
-
1985
- 1985-06-07 US US06/742,239 patent/US4649401A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60261246A (ja) | 1985-12-24 |
| US4649401A (en) | 1987-03-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |