JPH0628243A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0628243A JPH0628243A JP4182512A JP18251292A JPH0628243A JP H0628243 A JPH0628243 A JP H0628243A JP 4182512 A JP4182512 A JP 4182512A JP 18251292 A JP18251292 A JP 18251292A JP H0628243 A JPH0628243 A JP H0628243A
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- integrated circuit
- circuit
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/06—Addressing a physical block of locations, e.g. base addressing, module addressing, memory dedication
- G06F12/0646—Configuration or reconfiguration
- G06F12/0653—Configuration or reconfiguration with centralised address assignment
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】
【目的】 チップセレクト信号とアドレス空間との対応
関係を任意に選択することのできる半導体集積回路に関
し、１つのチップを選択的に複数のアドレス空間で見え
るようにして、必要最小限のチップ数でシステムを構成
することを目的とする。 【構成】 ＣＰＵ１からのアドレスに応じてチップセレ
クト信号CSを出力し、所定のメモリチップ10を有効化す
る半導体集積回路であって、複数の書き換え可能なレジ
スタ51〜5Nと、該複数のレジスタ51〜5Nに記憶している
アドレスおよび前記ＣＰＵ１からのアドレスを比較する
複数の比較回路61〜6Nと、該各比較回路61〜6Nが出力す
る結果の有効または無効の制御を行う制御回路８と、該
制御回路８および前記比較回路61〜6Nの出力に応じて前
記チップセレクト信号CSを生成する選択回路７とを具備
するように構成する。
関係を任意に選択することのできる半導体集積回路に関
し、１つのチップを選択的に複数のアドレス空間で見え
るようにして、必要最小限のチップ数でシステムを構成
することを目的とする。 【構成】 ＣＰＵ１からのアドレスに応じてチップセレ
クト信号CSを出力し、所定のメモリチップ10を有効化す
る半導体集積回路であって、複数の書き換え可能なレジ
スタ51〜5Nと、該複数のレジスタ51〜5Nに記憶している
アドレスおよび前記ＣＰＵ１からのアドレスを比較する
複数の比較回路61〜6Nと、該各比較回路61〜6Nが出力す
る結果の有効または無効の制御を行う制御回路８と、該
制御回路８および前記比較回路61〜6Nの出力に応じて前
記チップセレクト信号CSを生成する選択回路７とを具備
するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特に、チップセレクト信号とアドレス空間との対応関係
を任意に選択することのできる半導体集積回路に関す
る。近年、コンピュータ組み込み製品の小型化に伴っ
て、コンピュータシステム全体の小型化、低消費電力
化、および、低価格化が要求されている。そのため、コ
ンピュータシステム全体のチップ数を削減することが要
望されている。
特に、チップセレクト信号とアドレス空間との対応関係
を任意に選択することのできる半導体集積回路に関す
る。近年、コンピュータ組み込み製品の小型化に伴っ
て、コンピュータシステム全体の小型化、低消費電力
化、および、低価格化が要求されている。そのため、コ
ンピュータシステム全体のチップ数を削減することが要
望されている。
【０００２】
【従来の技術】図５は従来の半導体集積回路の一例を示
すブロック図である。同図において、参照符号101 はＣ
ＰＵを示し,102はアドレスバス,103はデータバス,104は
半導体集積回路,111および112 はメモリチップを示して
いる。また、参照符号105 はレジスタ,106は比較回路,1
07は選択ゲート（選択回路),そして,108は制御回路を示
している。
すブロック図である。同図において、参照符号101 はＣ
ＰＵを示し,102はアドレスバス,103はデータバス,104は
半導体集積回路,111および112 はメモリチップを示して
いる。また、参照符号105 はレジスタ,106は比較回路,1
07は選択ゲート（選択回路),そして,108は制御回路を示
している。
【０００３】図５に示されるように、半導体集積回路
は、複数のメモリチップ111,112 に対応したアドレスデ
コーダ部141,142 で構成され、各アドレスデコーダ部14
1,142は、それぞれレジスタ105,比較回路106,選択ゲー
ト107,および, 制御回路108 を備えている。比較回路10
6 は、ＣＰＵ１からのアドレス（例えば、上位４ビッ
ト）とレジスタ105 に設定されたアドレスとを比較し、
両方のアドレスが一致した場合には、制御回路108 によ
って制御される選択ゲート107 を介して、各メモリチッ
プ111,112 に対してチップセレクト信号を出力するよう
になっている。ここで、例えば、１６ビットのアドレス
の内の下位１２ビットは、複数のメモリチップ111,112
に対してそれぞれ供給されるようになっている。
は、複数のメモリチップ111,112 に対応したアドレスデ
コーダ部141,142 で構成され、各アドレスデコーダ部14
1,142は、それぞれレジスタ105,比較回路106,選択ゲー
ト107,および, 制御回路108 を備えている。比較回路10
6 は、ＣＰＵ１からのアドレス（例えば、上位４ビッ
ト）とレジスタ105 に設定されたアドレスとを比較し、
両方のアドレスが一致した場合には、制御回路108 によ
って制御される選択ゲート107 を介して、各メモリチッ
プ111,112 に対してチップセレクト信号を出力するよう
になっている。ここで、例えば、１６ビットのアドレス
の内の下位１２ビットは、複数のメモリチップ111,112
に対してそれぞれ供給されるようになっている。
【０００４】メモリチップ111 には、初期化プログラム
（初期化ルーチン）を格納する初期化領域111aが割り当
てられており、また、メモリチップ112 には、例えば、
ユーザプログラムを格納するユーザ領域が割り当てられ
るようになっている。
（初期化ルーチン）を格納する初期化領域111aが割り当
てられており、また、メモリチップ112 には、例えば、
ユーザプログラムを格納するユーザ領域が割り当てられ
るようになっている。
【０００５】
【発明が解決しようとする課題】上述した図５に示す従
来の半導体集積回路においては、１つのメモリチップに
対して２つ以上の離れたアドレス空間を割当てることは
出来なかった。そのため、ＣＰＵ１のリセット時の初期
化ルーチンの必要なアドレスと、ユーザプログラムのア
ドレスが離れている場合は、１つのメモリチップに納め
ることができなかった。
来の半導体集積回路においては、１つのメモリチップに
対して２つ以上の離れたアドレス空間を割当てることは
出来なかった。そのため、ＣＰＵ１のリセット時の初期
化ルーチンの必要なアドレスと、ユーザプログラムのア
ドレスが離れている場合は、１つのメモリチップに納め
ることができなかった。
【０００６】ところで、図５に示されるように、メモリ
チップ111 において、初期化プログラムが占有する初期
化領域111aは、通常、メモリチップ111 の容量の一部に
過ぎず、また、メモリチップ111 を複数のアドレスに割
り当てることができないため、メモリチップ111 内の初
期化プログラム以外の領域111bは、使われずに無駄にな
っているのが現状である。
チップ111 において、初期化プログラムが占有する初期
化領域111aは、通常、メモリチップ111 の容量の一部に
過ぎず、また、メモリチップ111 を複数のアドレスに割
り当てることができないため、メモリチップ111 内の初
期化プログラム以外の領域111bは、使われずに無駄にな
っているのが現状である。
【０００７】さらに、従来の半導体集積回路は、割り当
てアドレスをプログラムの実行開始後に変更することが
できないため、メモリの容量ではなく、プログラムおよ
びデータの割り当てアドレスの問題に起因して、複数の
メモリチップが必要となっていた。本発明は、上述した
従来の半導体集積回路が有する課題に鑑み、１つのチッ
プを選択的に複数のアドレス空間で見えるようにして、
必要最小限のチップ数でシステムを構成することを目的
とする。
てアドレスをプログラムの実行開始後に変更することが
できないため、メモリの容量ではなく、プログラムおよ
びデータの割り当てアドレスの問題に起因して、複数の
メモリチップが必要となっていた。本発明は、上述した
従来の半導体集積回路が有する課題に鑑み、１つのチッ
プを選択的に複数のアドレス空間で見えるようにして、
必要最小限のチップ数でシステムを構成することを目的
とする。
【０００８】
【課題を解決するための手段】本発明によれば、ＣＰＵ
１からのアドレスに応じてチップセレクト信号CSを出力
し、所定のメモリチップ10を有効化する半導体集積回路
であって、複数の書き換え可能なレジスタ51〜5Nと、該
複数のレジスタ51〜5Nに記憶しているアドレスおよび前
記ＣＰＵ１からのアドレスを比較する複数の比較回路61
〜6Nと、該各比較回路61〜6Nが出力する結果の有効また
は無効の制御を行う制御回路８と、該制御回路８および
前記比較回路61〜6Nの出力に応じて前記チップセレクト
信号CSを生成する選択回路７とを具備することを特徴と
する半導体集積回路が提供される。
１からのアドレスに応じてチップセレクト信号CSを出力
し、所定のメモリチップ10を有効化する半導体集積回路
であって、複数の書き換え可能なレジスタ51〜5Nと、該
複数のレジスタ51〜5Nに記憶しているアドレスおよび前
記ＣＰＵ１からのアドレスを比較する複数の比較回路61
〜6Nと、該各比較回路61〜6Nが出力する結果の有効また
は無効の制御を行う制御回路８と、該制御回路８および
前記比較回路61〜6Nの出力に応じて前記チップセレクト
信号CSを生成する選択回路７とを具備することを特徴と
する半導体集積回路が提供される。
【０００９】
【作用】本発明の半導体集積回路によれば、複数の比較
回路61〜6Nは複数のレジスタ51〜5Nに記憶しているアド
レスとＣＰＵ１からのアドレスとを比較し、制御回路８
は各比較回路61〜6Nが出力する結果の有効または無効の
制御を行い、そして、選択回路７は制御回路８および比
較回路61〜6Nの出力に応じてチップセレクト信号CSを生
成するようになっている。
回路61〜6Nは複数のレジスタ51〜5Nに記憶しているアド
レスとＣＰＵ１からのアドレスとを比較し、制御回路８
は各比較回路61〜6Nが出力する結果の有効または無効の
制御を行い、そして、選択回路７は制御回路８および比
較回路61〜6Nの出力に応じてチップセレクト信号CSを生
成するようになっている。
【００１０】これによって、１つのチップを選択的に複
数のアドレス空間で見えるようにすることができ、必要
最小限のチップ数でシステムを構成することができる。
数のアドレス空間で見えるようにすることができ、必要
最小限のチップ数でシステムを構成することができる。
【００１１】
【実施例】以下、図面を参照して本発明に係る半導体集
積回路の実施例を説明する。図１は本発明に係る半導体
集積回路の一実施例を示すブロック図である。同図にお
いて、参照符号１はＣＰＵ, ２はアドレスバス, ３はデ
ータバス, ４は半導体集積回路、61〜6NはＣＰＵ１から
のアドレスとレジスタ51〜5Nに設定されたアドレスを比
較する比較回路、７は制御回路８によって制御され比較
回路61〜6Nの出力のうち有効とするもののみの論理和を
取る選択回路、９はチップセレクトの信号線、10はメモ
リチップを示している。ここで、制御回路８は、Ｎ個の
レジスタを有し、ＣＰＵから出力されるデータを保持す
るようになっている。
積回路の実施例を説明する。図１は本発明に係る半導体
集積回路の一実施例を示すブロック図である。同図にお
いて、参照符号１はＣＰＵ, ２はアドレスバス, ３はデ
ータバス, ４は半導体集積回路、61〜6NはＣＰＵ１から
のアドレスとレジスタ51〜5Nに設定されたアドレスを比
較する比較回路、７は制御回路８によって制御され比較
回路61〜6Nの出力のうち有効とするもののみの論理和を
取る選択回路、９はチップセレクトの信号線、10はメモ
リチップを示している。ここで、制御回路８は、Ｎ個の
レジスタを有し、ＣＰＵから出力されるデータを保持す
るようになっている。
【００１２】図１に示されるように、本実施例の半導体
集積回路４は、１つのメモリチップ10に対して複数のレ
ジスタ51〜5Nおよび該レジスタ51〜5Nに対応する数の比
較回路61〜6Nが設けられている。そして、各比較回路61
〜6Nは、ＣＰＵ１からのアドレス（例えば、上位４ビッ
ト）と各レジスタ51〜5Nに設定されたアドレスとを比較
し、両方のアドレスが一致した場合には、制御回路８に
よって制御される選択回路７を介して、メモリチップ10
に対してチップセレクト信号CSを出力するようになって
いる。ここで、例えば、１６ビットのアドレスの内の下
位１２ビットは、メモリチップ10に対して直接に供給さ
れている。また、ＣＰＵ１およびメモリ10のデータは、
データバス３を介して遣り取りされるようになってい
る。また、制御回路８は、Ｎ個のレジスタを有し、出力
“１”が１つだけ出力されるようになっている。
集積回路４は、１つのメモリチップ10に対して複数のレ
ジスタ51〜5Nおよび該レジスタ51〜5Nに対応する数の比
較回路61〜6Nが設けられている。そして、各比較回路61
〜6Nは、ＣＰＵ１からのアドレス（例えば、上位４ビッ
ト）と各レジスタ51〜5Nに設定されたアドレスとを比較
し、両方のアドレスが一致した場合には、制御回路８に
よって制御される選択回路７を介して、メモリチップ10
に対してチップセレクト信号CSを出力するようになって
いる。ここで、例えば、１６ビットのアドレスの内の下
位１２ビットは、メモリチップ10に対して直接に供給さ
れている。また、ＣＰＵ１およびメモリ10のデータは、
データバス３を介して遣り取りされるようになってい
る。また、制御回路８は、Ｎ個のレジスタを有し、出力
“１”が１つだけ出力されるようになっている。
【００１３】図１において、参照符号10a は、初期化プ
ログラム（初期化ルーチン）を格納する初期化領域10a
を示し、また、10b は、ユーザプログラムを格納するユ
ーザ領域を示している。すなわち、本実施例の半導体集
積回路においては、１つのメモリチップ10に対して、初
期化プログラムが格納された初期化領域10a およびユー
ザプログラムを格納するユーザ領域10b が設けられてお
り、複数のレジスタ51〜5Nに格納した異なるデータによ
り、１つのチップを選択的に複数のアドレス空間でアク
セスできるようになっている。
ログラム（初期化ルーチン）を格納する初期化領域10a
を示し、また、10b は、ユーザプログラムを格納するユ
ーザ領域を示している。すなわち、本実施例の半導体集
積回路においては、１つのメモリチップ10に対して、初
期化プログラムが格納された初期化領域10a およびユー
ザプログラムを格納するユーザ領域10b が設けられてお
り、複数のレジスタ51〜5Nに格納した異なるデータによ
り、１つのチップを選択的に複数のアドレス空間でアク
セスできるようになっている。
【００１４】図２は図１の半導体集積回路における選択
回路の一例を示す図である。同図に示されるように、選
択回路７は、複数のＡＮＤゲート 721〜72N およびＯＲ
ゲート73を備えている。各ＡＮＤゲート 721〜72N の一
方の入力には制御回路８からの制御信号が供給され、ま
た、各ＡＮＤゲート 721〜72N の他方の入力には対応す
る比較回路61〜6Nの出力(711〜71N)が供給されている。
そして、ＡＮＤゲート721〜72N の出力はＯＲゲート73
に供給されて論理和が取られ、該ＯＲゲート73の出力と
してチップセレクト信号CSが生成されるようになってい
る。すなわち、選択回路７は、ＣＰＵ１からのアドレス
と各レジスタ51〜5Nに設定されたアドレスとが一致した
場合に各比較回路61〜6Nから出力される信号の論理和を
取って、メモリチップ10を選択するようになっている。
ここで、制御回路８は、各ＡＮＤゲート 721〜72N の一
方の入力に供給する制御信号のレベルにより、比較回路
(61〜6N) が出力する結果の有効または無効をそれぞれ
制御するようになっている。
回路の一例を示す図である。同図に示されるように、選
択回路７は、複数のＡＮＤゲート 721〜72N およびＯＲ
ゲート73を備えている。各ＡＮＤゲート 721〜72N の一
方の入力には制御回路８からの制御信号が供給され、ま
た、各ＡＮＤゲート 721〜72N の他方の入力には対応す
る比較回路61〜6Nの出力(711〜71N)が供給されている。
そして、ＡＮＤゲート721〜72N の出力はＯＲゲート73
に供給されて論理和が取られ、該ＯＲゲート73の出力と
してチップセレクト信号CSが生成されるようになってい
る。すなわち、選択回路７は、ＣＰＵ１からのアドレス
と各レジスタ51〜5Nに設定されたアドレスとが一致した
場合に各比較回路61〜6Nから出力される信号の論理和を
取って、メモリチップ10を選択するようになっている。
ここで、制御回路８は、各ＡＮＤゲート 721〜72N の一
方の入力に供給する制御信号のレベルにより、比較回路
(61〜6N) が出力する結果の有効または無効をそれぞれ
制御するようになっている。
【００１５】次に、図１に示す半導体集積回路におい
て、各メモリチップに割り当ててあるアドレスをプログ
ラム実行中に変更する動作を説明する。まず、起動され
たら初期領域10a をＣＰＵが読み出し、その命令により
レジスタにデータを書き込む。データは、１つだけが
“１”となるものである。そして、制御回路８により、
例えば、レジスタ51に設定してあるアドレスを有効とす
る。次に、例えば、レジスタ5Nに新しいアドレスを設定
する。さらに、制御回路８を操作して比較回路61および
6Nの出力を有効とし、レジスタ51および5Nに設定された
２つのアドレスでチップを有効にする。すなわち、例え
ば、ＣＰＵ１からのアドレスの上位４ビットがレジスタ
51および5Nに設定されたアドレスと一致する時に、メモ
リチップ10を選択する（アクティブにする）チップセレ
クト信号CSを出力する。
て、各メモリチップに割り当ててあるアドレスをプログ
ラム実行中に変更する動作を説明する。まず、起動され
たら初期領域10a をＣＰＵが読み出し、その命令により
レジスタにデータを書き込む。データは、１つだけが
“１”となるものである。そして、制御回路８により、
例えば、レジスタ51に設定してあるアドレスを有効とす
る。次に、例えば、レジスタ5Nに新しいアドレスを設定
する。さらに、制御回路８を操作して比較回路61および
6Nの出力を有効とし、レジスタ51および5Nに設定された
２つのアドレスでチップを有効にする。すなわち、例え
ば、ＣＰＵ１からのアドレスの上位４ビットがレジスタ
51および5Nに設定されたアドレスと一致する時に、メモ
リチップ10を選択する（アクティブにする）チップセレ
クト信号CSを出力する。
【００１６】そして、プログラムの実行アドレスを、レ
ジスタ51の領域からレジスタ5Nの領域に分岐させ、制御
回路８を操作して比較回路61の出力を無効にし、メモリ
チップ10をレジスタ5Nにより示される領域でアクセスで
きないようにする。従って、本実施例の半導体集積回路
によれば、初期化プログラム10a を格納するメモリチッ
プ10における初期化プログラム以外の領域10b を、例え
ば、ユーザ領域として使用することができる。このこと
は、リセット直後に実行される初期化プログラムとユー
ザプログラムが離れている場合、従来は２個以上のメモ
リチップが必要であったが、本発明ではメモリチップ10
の容量が十分であれば１つのチップで足りることをも意
味する。
ジスタ51の領域からレジスタ5Nの領域に分岐させ、制御
回路８を操作して比較回路61の出力を無効にし、メモリ
チップ10をレジスタ5Nにより示される領域でアクセスで
きないようにする。従って、本実施例の半導体集積回路
によれば、初期化プログラム10a を格納するメモリチッ
プ10における初期化プログラム以外の領域10b を、例え
ば、ユーザ領域として使用することができる。このこと
は、リセット直後に実行される初期化プログラムとユー
ザプログラムが離れている場合、従来は２個以上のメモ
リチップが必要であったが、本発明ではメモリチップ10
の容量が十分であれば１つのチップで足りることをも意
味する。
【００１７】図３は本発明の半導体集積回路の他の実施
例を示すブロック図である。同図において、図１と同じ
ものは同一の番号で示してある。図３に示されるよう
に、本実施例のアドレスデコーダ４は、５つのレジスタ
51〜55, ４つの比較回路61〜64, 結線論理回路13, ２つ
の選択回路（選択回路)71,72, 制御回路８および２つの
マルチプレクサ11,12 を備えている。
例を示すブロック図である。同図において、図１と同じ
ものは同一の番号で示してある。図３に示されるよう
に、本実施例のアドレスデコーダ４は、５つのレジスタ
51〜55, ４つの比較回路61〜64, 結線論理回路13, ２つ
の選択回路（選択回路)71,72, 制御回路８および２つの
マルチプレクサ11,12 を備えている。
【００１８】ＣＰＵ１からのアドレスは、アドレスバス
２を介してメモリチップ 101〜103に供給されると共
に、アドレスデコーダ４の各比較回路61〜64に供給され
ている。ここで、例えば、アドレスが１６ビットの場
合、アドレスの上位４ビットが比較回路61〜64に供給さ
れ、下位１２ビットがメモリチップ 101〜103 に供給さ
れるようになっている。また、ＣＰＵ１およびメモリチ
ップ 101〜103 のデータは、データバス３を介して遣り
取りするようになっている。
２を介してメモリチップ 101〜103に供給されると共
に、アドレスデコーダ４の各比較回路61〜64に供給され
ている。ここで、例えば、アドレスが１６ビットの場
合、アドレスの上位４ビットが比較回路61〜64に供給さ
れ、下位１２ビットがメモリチップ 101〜103 に供給さ
れるようになっている。また、ＣＰＵ１およびメモリチ
ップ 101〜103 のデータは、データバス３を介して遣り
取りするようになっている。
【００１９】４つのレジスタ51〜54に格納されたアドレ
スは、マルチプレクサ11により３つが選択され、それぞ
れ３つの比較回路61〜63に供給される。そして、各比較
回路61〜63において、ＣＰＵ１からのアドレス（例え
ば、上位４ビット）とマルチプレクサ11により選択され
たレジスタ51〜54のアドレスとが比較されるようになっ
ている。また、レジスタ55に格納されたアドレスは、比
較回路64において、直接にＣＰＵ１からのアドレス（上
位４ビット）と比較されるようになっている。ここで、
ＣＰＵ１からのアドレス（上位４ビット）は、結線論理
回路13にも供給されているが、この結線論理回路13は、
例えば、メモリチップ103 の初期化プログラム（初期化
ルーチン）が格納された初期化領域103aの先頭アドレス
が結線論理により与えられている。そして、例えば、電
源を投入してシステムを立ち上げる場合やリセット時等
において、所定の初期化プログラムを実行できるように
なっている。尚、レジスタおよび比較回路の構成は、必
要に応じて様々に変化させることができる。さらに、レ
ジスタ51〜55および結線論理回路13のアドレス、すなわ
ち、比較回路61〜64において比較するアドレスは、上位
４ビットに限定されないのはいうまでもない。
スは、マルチプレクサ11により３つが選択され、それぞ
れ３つの比較回路61〜63に供給される。そして、各比較
回路61〜63において、ＣＰＵ１からのアドレス（例え
ば、上位４ビット）とマルチプレクサ11により選択され
たレジスタ51〜54のアドレスとが比較されるようになっ
ている。また、レジスタ55に格納されたアドレスは、比
較回路64において、直接にＣＰＵ１からのアドレス（上
位４ビット）と比較されるようになっている。ここで、
ＣＰＵ１からのアドレス（上位４ビット）は、結線論理
回路13にも供給されているが、この結線論理回路13は、
例えば、メモリチップ103 の初期化プログラム（初期化
ルーチン）が格納された初期化領域103aの先頭アドレス
が結線論理により与えられている。そして、例えば、電
源を投入してシステムを立ち上げる場合やリセット時等
において、所定の初期化プログラムを実行できるように
なっている。尚、レジスタおよび比較回路の構成は、必
要に応じて様々に変化させることができる。さらに、レ
ジスタ51〜55および結線論理回路13のアドレス、すなわ
ち、比較回路61〜64において比較するアドレスは、上位
４ビットに限定されないのはいうまでもない。
【００２０】マルチプレクサ11に接続される４つのレジ
スタ51〜54のうち、例えば、レジスタ51,52,53を書き換
え可能な記憶装置（ＲＡＭ）で構成し、また、レジスタ
54を書き換え不可能な記憶装置（ＲＯＭ）で構成するよ
うにしてもよい。比較回路（選択回路)71 は、制御回路
８によって制御され、比較回路61,62,63の出力のうち有
効とするもののみの論理和を取るようになっている。同
様に、比較回路（選択回路)72 は、制御回路８によって
制御され、比較回路64および結線論理回路13の出力のう
ち有効とするもののみの論理和を取るようになってい
る。そして、比較回路71の出力(CS1) および比較回路72
の出力(CS2) は、マルチプレクサ12およびチップセレク
ト信号線91〜93を介して３つのメモリチップ 101〜103
のチップセレクト端子101c〜103cへ割り振られるように
なっている。ここで、選択回路, マルチプレクサおよび
メモリチップの構成も、必要に応じて様々に変化させる
ことができるのはもちろんである。尚、マルチプレクサ
への入力と出力の数は一致している必要はないが、出力
の方が入力より多い場合等は、空き端子をマルチプレク
サ内部でインアクティブのレベルに保持することにな
る。
スタ51〜54のうち、例えば、レジスタ51,52,53を書き換
え可能な記憶装置（ＲＡＭ）で構成し、また、レジスタ
54を書き換え不可能な記憶装置（ＲＯＭ）で構成するよ
うにしてもよい。比較回路（選択回路)71 は、制御回路
８によって制御され、比較回路61,62,63の出力のうち有
効とするもののみの論理和を取るようになっている。同
様に、比較回路（選択回路)72 は、制御回路８によって
制御され、比較回路64および結線論理回路13の出力のう
ち有効とするもののみの論理和を取るようになってい
る。そして、比較回路71の出力(CS1) および比較回路72
の出力(CS2) は、マルチプレクサ12およびチップセレク
ト信号線91〜93を介して３つのメモリチップ 101〜103
のチップセレクト端子101c〜103cへ割り振られるように
なっている。ここで、選択回路, マルチプレクサおよび
メモリチップの構成も、必要に応じて様々に変化させる
ことができるのはもちろんである。尚、マルチプレクサ
への入力と出力の数は一致している必要はないが、出力
の方が入力より多い場合等は、空き端子をマルチプレク
サ内部でインアクティブのレベルに保持することにな
る。
【００２１】以下、図３の半導体集積回路の動作例を説
明する。まず、例えば、リセット時は、制御回路８のレ
ジスタにリセット信号が入力されたのを受けて、レジス
タは比較回路72の結線論理回路13側を選択する。すなわ
ち、制御回路８により結線論理回路13の出力のみ有効に
なっており、また、チップセレクト信号線93には、マル
チプレクサ12により選択された比較回路72の出力が供給
される。この状態では、結線論理回路13に設定されてい
る特定のアドレスのみでマッチするので、チップセレク
ト信号線93により選択（アクティブ）されるメモリチッ
プ103 は、リセット直後、結線論理回路13に設定された
アドレスでアクセスすることができる。すなわち、結線
論理回路13に設定されたアドレスを先頭アドレスとする
領域（初期化領域)103a に初期化プログラムを格納して
おけば、メモリにリセット直後に必要な初期化プログラ
ムによりシステムを起動できることになる。
明する。まず、例えば、リセット時は、制御回路８のレ
ジスタにリセット信号が入力されたのを受けて、レジス
タは比較回路72の結線論理回路13側を選択する。すなわ
ち、制御回路８により結線論理回路13の出力のみ有効に
なっており、また、チップセレクト信号線93には、マル
チプレクサ12により選択された比較回路72の出力が供給
される。この状態では、結線論理回路13に設定されてい
る特定のアドレスのみでマッチするので、チップセレク
ト信号線93により選択（アクティブ）されるメモリチッ
プ103 は、リセット直後、結線論理回路13に設定された
アドレスでアクセスすることができる。すなわち、結線
論理回路13に設定されたアドレスを先頭アドレスとする
領域（初期化領域)103a に初期化プログラムを格納して
おけば、メモリにリセット直後に必要な初期化プログラ
ムによりシステムを起動できることになる。
【００２２】次に、初期化プログラムによりレジスタ55
にユーザプログラムを配置したい領域（初期化領域103a
が格納されているのと同一のメモリチップ103 内のユー
ザ領域)103b のアドレスを設定し、制御回路８により比
較回路64の出力を有効にすれば、プログラムの格納され
た１つのメモリチップ103 を初期化プログラムの領域10
3aおよびユーザプログラムの領域103bで同時にアクセス
することができるようになる。この後、制御回路８を操
作して結線論理回路13の出力を無効にすれば、メモリチ
ップ103 は、比較回路64で選択される領域のみでアクセ
スできるようになる。
にユーザプログラムを配置したい領域（初期化領域103a
が格納されているのと同一のメモリチップ103 内のユー
ザ領域)103b のアドレスを設定し、制御回路８により比
較回路64の出力を有効にすれば、プログラムの格納され
た１つのメモリチップ103 を初期化プログラムの領域10
3aおよびユーザプログラムの領域103bで同時にアクセス
することができるようになる。この後、制御回路８を操
作して結線論理回路13の出力を無効にすれば、メモリチ
ップ103 は、比較回路64で選択される領域のみでアクセ
スできるようになる。
【００２３】図４は図３における結線論理回路の具体的
な構成例を示す図である。同図に示されるように、結線
論理回路13は、例えば、複数入力を有する ANDゲート13
0 および複数のインバータ 131〜137 で構成され、リセ
ット後の起動時にＣＰＵ１から上位８ビットが“０００
０１０００”のアドレスを受けて、“１”を出力するよ
うになっている。このとき、比較回路72は、結線論理回
路13を選択しており、その出力がチップセレクト信号CS
2 としてメモリチップ103 へ供給されるようになってい
る。
な構成例を示す図である。同図に示されるように、結線
論理回路13は、例えば、複数入力を有する ANDゲート13
0 および複数のインバータ 131〜137 で構成され、リセ
ット後の起動時にＣＰＵ１から上位８ビットが“０００
０１０００”のアドレスを受けて、“１”を出力するよ
うになっている。このとき、比較回路72は、結線論理回
路13を選択しており、その出力がチップセレクト信号CS
2 としてメモリチップ103 へ供給されるようになってい
る。
【００２４】ここで、レジスタ51〜54にアドレスを設定
し、マルチプレクサ11の接続の設定を変えれば、比較回
路の個数以上のアドレス空間で１つのメモリチップ（メ
モリ）をアクセスしたい場合等に、高速の切り替えが可
能となり、レジスタへのアドレス再設定に伴うオーバー
ヘッドを避けることができる。
し、マルチプレクサ11の接続の設定を変えれば、比較回
路の個数以上のアドレス空間で１つのメモリチップ（メ
モリ）をアクセスしたい場合等に、高速の切り替えが可
能となり、レジスタへのアドレス再設定に伴うオーバー
ヘッドを避けることができる。
【００２５】
【発明の効果】以上、詳述したように、本発明に係る半
導体集積回路によれば、１つのチップを選択的に複数の
アドレス空間で見えるようにすることができ、必要最小
限のチップ数でシステムを構成することができる。その
結果、システム全体の低消費電力化、小型化を進めるこ
とができる。
導体集積回路によれば、１つのチップを選択的に複数の
アドレス空間で見えるようにすることができ、必要最小
限のチップ数でシステムを構成することができる。その
結果、システム全体の低消費電力化、小型化を進めるこ
とができる。
【図１】本発明に係る半導体集積回路の一実施例を示す
ブロック図である。
ブロック図である。
【図２】図１の半導体集積回路における選択回路の一例
を示す図である。
を示す図である。
【図３】本発明の半導体集積回路の他の実施例を示すブ
ロック図である。
ロック図である。
【図４】図３における結線論理回路の具体的な構成例を
示す図である。
示す図である。
【図５】従来の半導体集積回路の一例を示すブロック図
である。
である。
１…ＣＰＵ ２…アドレスバス ３…データバス ４…半導体集積回路 51〜5N…レジスタ 61〜6N…比較回路 ７,71,72…選択回路（比較回路） ８…制御回路 ９…チップセレクト信号線 10,101,102,103…メモリチップ 11,12 …マルチプレクサ 13…結線論理回路 CS,CS1,CS2…チップセレクト信号
Claims (7)
- 【請求項１】 ＣＰＵ（１）からのアドレスに応じてチ
ップセレクト信号（CS）を出力し、所定のメモリチップ
(10)を有効化する半導体集積回路であって、複数の書き
換え可能なレジスタ (51〜5N) と、 該複数のレジスタ (51〜5N) に記憶しているアドレスお
よび前記ＣＰＵ（１）からのアドレスを比較する複数の
比較回路 (61〜6N) と、 該各比較回路 (61〜6N) が出力する結果の有効または無
効の制御を行う制御回路（８）と、 該制御回路（８）および前記比較回路 (61〜6N) の出力
に応じて前記チップセレクト信号（CS）を生成する選択
回路（７）とを具備することを特徴とする半導体集積回
路。 - 【請求項２】 前記半導体集積回路は、さらに、前記生
成された複数のチップセレクト信号(CS1,CS2) を複数の
メモリチップ(101,102,103) の各チップセレクト端子(1
01c,102c,103c)に割り振るマルチプレクサ(12)を備えて
いることを特徴とする請求項１の半導体集積回路。 - 【請求項３】 前記選択回路（７）は、論理和ゲートと
して構成されていることを特徴とする請求項１の半導体
集積回路。 - 【請求項４】 前記半導体集積回路は、さらに、前記レ
ジスタおよび比較回路の組(51,52,53,54,55; 61,62,63;
64) と並列に、少なくとも１つの予め論理が固定された
結線論理回路(13)を備えていることを特徴とする請求項
１の半導体集積回路。 - 【請求項５】 前記複数の比較回路 (61〜6N) は、前記
複数のレジスタ (51〜5N) に対してそれぞれ１個ずつ設
けられていることを特徴とする請求項１の半導体集積回
路。 - 【請求項６】 前記半導体集積回路は、さらに、前記複
数のレジスタ(51,52,53,54) と前記アドレス比較回路(6
1,62,63)との間に設けたマルチプレクサ(11)を備え、該
複数のレジスタに対して設ける前記複数の比較回路の数
を任意に設定するようになっていることを特徴とする請
求項１の半導体集積回路。 - 【請求項７】 前記複数のレジスタ(51,52,53,54) は、
複数の書き換え可能な記憶装置(51,52,53)、および、少
なくとも１個の書き換え不可能な記憶装置(54)によって
構成されていることを特徴とする請求項１の半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182512A JPH0628243A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
| US08/087,460 US5530818A (en) | 1992-07-09 | 1993-07-08 | Semiconductor integrated circuit device for optionally selecting the correspondence between a chip-select signal and address space |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4182512A JPH0628243A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0628243A true JPH0628243A (ja) | 1994-02-04 |
Family
ID=16119599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4182512A Pending JPH0628243A (ja) | 1992-07-09 | 1992-07-09 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5530818A (ja) |
| JP (1) | JPH0628243A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5802541A (en) * | 1996-02-28 | 1998-09-01 | Motorola, Inc. | Method and apparatus in a data processing system for using chip selects to perform a memory management function |
| JP3484296B2 (ja) * | 1996-06-28 | 2004-01-06 | ブラザー工業株式会社 | 半導体集積回路 |
| US6260101B1 (en) | 1997-03-07 | 2001-07-10 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion supporting both static and dynamic memory devices |
| US6023750A (en) * | 1997-03-07 | 2000-02-08 | Advanced Micro Devices, Inc. | Microcontroller having dedicated hardware for memory address space expansion via auxilliary address signal generation |
| JP2004087867A (ja) * | 2002-08-28 | 2004-03-18 | Renesas Technology Corp | 半導体集積回路装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5960786A (ja) * | 1982-09-30 | 1984-04-06 | Fujitsu Ltd | 半導体集積回路 |
-
1992
- 1992-07-09 JP JP4182512A patent/JPH0628243A/ja active Pending
-
1993
- 1993-07-08 US US08/087,460 patent/US5530818A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5530818A (en) | 1996-06-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020917 |