JPH0496825A - データ・プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【産業上の利用分野］ 本発明は、データ・プロセッサに関し、特に二つの命令
を同時に実行することの可能な３２ビツトＲＩＳＣマイ
クロプロセツサに関する。 ［従来の技術］ 命令を高速に実行可能な縮小命令セット・コンピュータ
（Ｒｅｄｕｃｅｄ　Ｉｎ５ｔｒｕｃｔｉｏｎ　Ｓｅｔ　
Ｃｏｍｐｕｔｅｒ。 以下ＲＩＳＣと言う）は米国ＩＢＭ社による１９８６年
８月１８日の米国特許出願第８９６．１５６号を優先権
主張とした特開昭６３−４９８４３号公報に詳細に説明
されている。 複雑命令セット・コンピュータ（ＣｏｍｐｌｅｘＩｎｓ
ｔｒｕｃｔｉｏｎ　Ｓｅｔ　Ｃｏｍｐｕｔｅｒ、以下Ｃ
ｌ５Ｃと言う）はソフトウェアからハードウェアに移さ
れる機能の増加に伴ってマイクロプロセッサのハードウ
ェアが複雑になるのに対し、ＲＩＳＣコンピュータは処
理速度を高速とするため簡単な機能を実行するようにそ
のアーキテクチアが構成される。 このＲＩＳＣコンピュータとして、すへての基本命令を
１マシーン・サイクルで実行するよう基本命令セットを
ハードウェアで直接実行する基本縮小命令セット櫂マシ
ーン（ＰｒｉｍｉｔｉｖｅＩｎｓｔｒｕｃｔｉｏｎ　Ｓ
ｅｔ　Ｃｏｍｐｕｔｉｎｇ　Ｍａｃｈｉｎｅ　Ｓｙｓｔ
ｅｍ　。 以下ＰＲＩＳＭと言う）も公知である。 一方、性能向上の速度が鈍りはじめたＣｌ５Ｃからまだ
性能向上の速度が向上するＲＩＳＣへと、高性能のマイ
クロプロセッサのアーキテクチュアの主流が大きく変わ
りつつある。 最近の高性能のＲＩＳＣマイクロプロセッサでは、命令
の長さが３２ビツトに固定された固定長命令を採用して
おり、この固定長命令は１マシン・サイクルで実行され
ることができる。 一方、１９８９年の技術文献ｒ■ＥＥＥ　Ｉｎｔｅｒｎ
ａｔｉａｎａｌＳｏｌｉｄ−３ｔａｔｅ　Ｃ１ｒｃｕｉ
ｔｓ　Ｃｏｎｆｅｒｅｎｃｅ　ＤＴＧＥＳＴ　０ＦＴＥ
Ｃ）ＩＮＴＣＡＬ　ＰＡＰＥＲ５Ｊ、ＰＰ５４−５５に
は米国Ｉｎｔｅ１社によって開発されたマイクロプロセ
ッサが開示されており、メモリと接続される外部バスの
データ幅は６４ビツトであり、バスのバンド幅拡張によ
る処理性能が向上されてる。すなわち、６４ピノ１への
外部データバスを介してメモリから１サイクルで２つの
３２ピント命令がマイクロプロセッサにフェッチされ、
この２つの命令が整数演算命令と浮動小数点演算命令で
ある場合は、この・整数演算命令とこの浮動小数点演算
命令とは、整数演算ユニットと浮動小数点演算ユニット
とによって同時に並行して実行されることができる。 一方、上記の特開昭６３−１９８４３号公報には、同時
に２つの命令を実行する機能を有するＲＩＳＣプロセッ
サが開示されている。このプロセッサは、第１と第２の
実行ユニットと、第１と第２の命令デコード・ユニット
と、メモリから命令をフェッチして第１と第２の命令デ
コード・ユニットに命令を供給する命令バッファと、レ
ジスタ・ファイル等を具備し、第１と第２の実行ユニツ
）−はレジスタ・ファイルの出力を同時に受は取って並
行して処理を行うことができる。 さらに、上記の特開昭６３−４９８４３号公報には、２
つの並列命令を同時に実行することが不可能である特別
な状況（（１）２つの並列命令のうち第２の命令が、第
１の命令の結果を必要とする場合、（２）２つの並列命
令が同じ命令に部類に属する場合、（３）並列命令の一
方が他方よりも多くのサイクルを必要とする場合、（４
）並列命令の一方が両方の実行ユニットを必要とする場
合、（５）２つの並列命令のディスティネーション・レ
ジスタが同じ場合に、一方の命令を取り消すことによっ
て、２つの命令が順序をはずれて実行されないようにす
る必要が有る場合）が開示されるとともに、この特別な
状況の対応策（上記（１）、（２）の状態はコンパイラ
によるコード・スケジューリングで対応すべきこと、Ｒ
ＩＳＣプロセッサは基本命令を有し、また複数サイクル
を必要とする命令は非常に僅かなので上記（３）、（４
）の状態は頻繁には発生しないこと、上記（５）の状態
に対処するためには例外処理ハードウェアを用いること
）が開示されている。 ［発明が解決しようとする課題］ しかしながら本発明者等の検討によれば、上記従来技術
では下記の如き問題が生ずると言うことが明らかとされ
た。 すなわち、上記の技術文献に開示されたアーキテクチャ
においては、整数演算命令は整数演算ユニットを制御し
、浮動小数点演算命令は浮動小数点演算ユニットを制御
するので、ふたつの演算ユニットの間でコンフリクトが
生じないことを利用しているが、整数を扱う数値演算命
令を２つ同時に実行する方式にはこのアーキテクチャは
適用できないと言う問題がある。 一方、上記の特開昭６３−４９８４３号公報に開示され
た方式においては、コンパイラによる過度の命令コード
・スケジューリング処理を強要しているので、ソフトウ
ェア作成上の制約が多いと言う間厘がある。 さらに、上記の公開特許公報に開示された方式において
は、命令コード・スケジューリングをコンパイラで行う
ので、複数の命令をシリアル実行する従来のハードウェ
アのために作成されたプログラムをこの並列実行ハード
ウェアのために変換する必要が有り、従来のハードウェ
アとの互換性を保つことができないと言う問題が有る。 従って、本発明の目的は、数値を扱う数値演算命令を２
つ同時に実行することの可能なデータ・プロセッサを提
供することにある。 本発明の他の目的は、コンパイラに対する命令スケジュ
ーリングの負担を軽減できるハードウェアを具備したデ
ータ・プロセッサを提供することにある。 本発明の他の目的は、従来の直列実行ハードウェアとプ
ログラムの互換性を有する並列実行可能なデータ・プロ
セッサを提供することにある。 １課題を解決するための手段】 本願において開示される発明のうち、代表的な実施例に
よるマイクロプロセッサの概要は下記の通りである。 すなわち、（１）所定のビット’＠（３２ビツト）の命
令長の第１及び第２の命令をメモリからフェッチし、上
記第１及び第２の命令を並行に出力する命令フェッチユ
ニット（６４０）と、 （２）その入力に上記命令フェッチユニット（６４０）
から出力される上記第１の命令が供給される第１の命令
デコーダ（６４４）と。 （３）その入力に上記命令フェッチユニット（６４５）
から出力される−上記第２の命令が供給される第２の命
令デコーダ（６４５）と、 （４）上記第１の命令デコーダ（６４４）のデコー１へ
結果によって制御される第１の命令実行ユニット（６５
１）と、 （５）上記第２の命令デコーダ（６４５）のデコード結
果によって制御される第２の命令実行ユニット（６５２
）と。 （６）上記命令フェッチユニット（６４０）から出力さ
れる上記第１の命令のデスティネーションフィールドの
情報と上記命令フェッチユニット（６４０）から出力さ
れる上記第２の命令のソースフィールドの情報とを比較
する比較器（１３１゜１３２）とを具備してなり。 上記命令フェッチユニット（６４０）から出力される上
記第１の命令のデスティネーションフィールドの情報と
上記命令フェッチユニット（６４０）から出力される上
記第２の命令のソースフイールドの情報とが一致する際
、上記比較器（１３１゜１３２）の出力は上記第１の命
令実行ユニット（６５１）と上記第２の命令実行ユニッ
ト（６５２）とにおける上記第１及び第２の命令の並行
実行を禁止する。 ［作用］ １サイクルでメモリ（６２０）から第１と第２の命令が
命令フェッチユニット（６４０）によってフェッチされ
、このフェッチされた第１と第２の命令は第１と第２の
デコーダ（６４４，６４５）によってデコードされる。 第１と第２のデコーダ（６４４，６４５）のデコード結
果に従って、命令実行ユニット（６５１゜６５２）が制
御される。 命令フェッチユニット（６４０）から呂カされる第１の
命令のデスティネーションフィールドの情報と命令フェ
ッチユニット（６４０）がら出力される第２の命令のソ
ースフィールドの情報とが一致しない際は、第１及び第
２の命令を並行して実行することができる。従って、比
較器（１３１゜１３２）の出力は第１の命令実行ユニッ
ト（６５１）と第２の命令実行ユニット（６５２）とに
おける第１及び第２の命令の並行実行を許可する。 一方、命令フェッチユニット（６４０）から出力される
第１の命令のデスティネーションフィールドの情報と命
令フェッチユニット（６４０）から出力される第２の命
令のソースフィールドの情報とが一致する際は、第１及
び第２の命令を並行しで実行することがでない。従って
、比較器（１３１゜１３２）の出力は第１の命令実行ユ
ニット（６５１）と第２の命令実行ユニット（６５２）
とにおける第１及び第２の命令の並行実行を禁止する。 本発明のその他の目的と特徴は、以下の実施例の説明か
ら明らかとなろう。 ［実施例］ 以下、本発明の一実施例を図面に冶って、詳細に説明す
る。 データ・プロセッサの　要 第１図は本発明の一実施例であるデータ・プロセッサの
ブロック図である。このデータ・プロセッサは、大きく
分類すると、プロセッサ部６１０、プログラムメモリ６
２０、及び、データメモリ６３０から構成されている。 プログラムメモリ６２０は、命令アドレスバス６２１及
び命令データバス６２２によって、プロセッサ６１０と
接続されている。 命令アドレスバス６２１は、３２ビット幅で、４Ｇ（ギ
ガ）バイトまでアドレッシング可能である。 命令データバス６２２は６４ビット幅で、１回の転送で
２つの命令が同時にプログラムメモリ６２０かＣ〕フェ
ッチされることができる。 データメモリ６３０は、オペランドアドレスバス６３１
及びオペランドデータバス６３２によって、プロセッサ
６１０と接続されている。 オペランドアドレスバス６３１は、３３２ビット幅で、
４Ｇ（ギガ）バイトまでアドレッシング可能である。 オペランドデータバス６３２は、３２ビット幅で、１回
の転送で１ワードのデータがデータメモリ６３０からフ
ェッチ又はストアされることができる。 また、プログラムメモリ６２０およびデータメモリ６３
０は、それぞ才し、例えば命令キャッシュメモリとデー
タキャッシュメモリであり、メインメモリ（図示せず）
の命令およびデータの一部のコピーを保持するものであ
る。 プロセッサの内部４戒 プロセッサ６１０は、命令のアドレスを計算するプログ
ラムカウンタ６４３．及び、ブリフェッチした命令を保
持するブリフエソチハッファ６４０、第１命令レジスタ
６４１、第２命令レジスタ６４２、第１命令デコーダ６
４４、第２命令デコーダ６４５、レジスタファイル６５
ｏ、第１演算器６５１、第２？′ｉＩ算器６５２、メモ
リアドレスレジスタ（ＭＡＲ）６５３、メモリデータレ
ジスタ（ＭＤＲ）６５４．、並列動作制御ユニット６４
６から成る。 ブリフェッチユニツｌへ ブリフェッチユニツ］・であるブリフェッチバッファ６
４０は、６４ビツト幅で、プログラムメモリ６２０から
１度にフェッチしてきた２命令を保持することができる
。 ブリフェッチバッファ６４０の内容は、第１命令レジス
タ６４１、及び、第２命令レジスタ６４２に空きができ
た時点で、左側命令は第１命令レジスタ６４１へ、右側
の命令は第２命令レジスタ６４２へ転送される。 本実施例ではビッグエンデイアンのアドレス付けを採用
しており、ブリフェッチバッファ６４０に保持された２
つの命令の内、左側の命令が若いアドレスの命令であり
先に実行され、その次に右側の命令が実行される。 レジスタファイル レジスタファイル６５０は３２ビツト幅のレジスタ、８
２本ＲＯ，Ｒ１，Ｒ２，・・Ｒ３１から成り、５ポート
の読み出し及び３ポートの書き込みが同時に可能である
６ 命令デコーダ １サイクルでプログラムメモリ６２０から命令フェッチ
バッファ６４０にフェッチされた第１と第２の命令が、
それぞれ第１と第２のデコーダ６４４．６４５によって
デコードされる。 第１と第２のデコーダ６４４，６４５のデコード結果に
従って、命令実行ユニット６５１゜６５２が制御される
。 全土３オドし玉ＬΣ 命令実行ユニットの演算器６５１及び６５２は、それぞ
れ３２ビツトのＡ側人力６５５及び６５７とＢ側入力６
５６及び６５８を持ち、２人力の数値演算（算術論理演
算）を行なうＡＬＵ、及び、Ｂ側入力６５６及び６５８
をＡ側人力６５５及び６５７の桁だけシフトするバレル
シフタＳＦから構成されている。 ル絞塁 命令ブリフェッチバッファ６４０から出力される第１の
命令のデスティネーションフィールドの情報と命令ブリ
フェッチバッファ６４０から出力される第２の命令のソ
ースフィールドの情報とが一致しない際は、第１及び第
２の命令を並行して実行することができる。従って、こ
の際、第１の命令のデスティネーションフィールドの情
報と第２の命令のソースフィールドの情報とに応答して
。 比較器１３１，１３２の出力は第１の命令実行ユニット
６５１と第２の命令実行ユニット６５２とにおける第１
及び第２の命令の並行実行を許可する。 一方、命令フェッチユニット６４０から出力される第１
の命令のデスティネーションフィールドの情報と命令フ
ェッチユニット６４０から出力される第２の命令のソー
スフィールドの情報とが一致する際は、第１及び第２の
命令を並行して実行することができない。従って、この
際、第１の命令のデスティネーションフィールドの情報
と第２の命令のソースフィールドの情報とに応答して。 比較器１３１，１３２の出力は第１の命令実行ユニット
６５１と第２の命令実行ユニット６５２とにおける第１
及び第２の命令の並行実行を禁止する。 １１　　動　制′ユニット 並列動作制御ユニット６４６は、第１命令デコーダ６４
１および第２命令デコーダ６４５のデコード結果、比較
器１３１．１３２の出力等の情報を受け、第１命令レジ
スタ６４１、第２命令レジスタ６４２にセットされてい
る２つの命令が並列実行できるか否かを判定する。 ２つの命令を並列実行できる場合は、第１命令デコーダ
６４４および第２命令デコーダ６４５のデコード結果を
有効として、２つの命令を第１の命令実行ユニット６５
１と第２の命令実行ユニット６５２とで実行する。 ２つの命令を並列実行できない場合は、第２命令デコー
ダ６４５のデコード結果を無効化し、第１命令デコーダ
６４４のデコード結果のみを有効として、この２つの命
令をシリアルに実行する。 命令ブリフェッチバッファ６４０によって同時にフェッ
チされた２つの命令のうち、（１）第１の命令が数値演
算命令で第２の命令も数値演算命令である場合、及び、
（２）第１の命令が分岐命令で第２の命令が数値演算命
令である場合、（３）第１の命令が数値演算命令で第２
の命令がメモリ操作命令である場合、（４）第１の命令
が分岐命令で第２の命令がメモリ操作命令である場合に
は。 この２つの命令は原則的に同時に実行できる。 しかしながら、（５）第１の命令が分岐命令で第２の命
令も分岐命令である場合、及び、（６）第１の命令がメ
モリ操作命令で第２の命令もメモリ操作命令である場合
には、上述のハードウェアにより、２つの命令の同時実
行を抑止できる。 また、（７）第１の命令のデスティネーションレジスタ
が第２の命令のソースレジスタになった場合も、上述の
ハードウェアにより２つの命令の同時実行を抑止できる
ので、命令間のデータ依存関係を維持することができる
。 一般に、データ・プロセッサの命令実行頻度は、分岐命
令が２０〜３０％、メモリ操作命令も２０〜３０％、残
りが数値演算命令である。また、分岐命令やメモリ操作
命令はそれぞれを２つ連続して実行することは稀である
。 従って、第１図の実施例の２つの命令の同時実行を可能
としたデータ・プロセッサにおいて、第１の命令実行ユ
ニット６５１を数値演算命令と分岐命令用に限定し、第
２の命令実行ユニット６５２を数値演算命令とメモリ操
作命令用に限定しても、性能上はほとんど問題がない。 さらに、上記のように命令実行ユニットの機能を限定し
ているので、実現する回路規模も少なくて済む。 岐とデイレイスロット 分岐命令において、遅延分岐の手法が使われることがよ
くある。この手法では、分岐命令の次の１サイクルをデ
イレイスロットと呼び、ＲＩＳＣプロセッサのためにコ
ンパイルされたプログラムの分岐命令の直後の命令をこ
のサイクルに実行する。この分岐命令の直後の命令の実
行の後、実際の分岐を行なう。 このＲＩＳＣプロセッサのためにコンパイルされたプロ
グラムの分岐命令の直後の命令は、Ｃｌ５Ｃプロセツサ
の如き通常のデータ・プロセッサのためにコンパイルさ
れたプログラムの分岐命令の直前の命令に対応している
。 一方、」二連の如＜、ＲＩＳＣプロセッサにおいては、
分岐命令の直後の命令（通常の場合の分岐命令の直前の
命令）を先に実行し、しかる後、分岐命令を実行する。 遅延分岐およびデイレイスロットに関しては、Ｇｅｒｒ
ｙ　Ｋａｎｅ著によるｒｍｊ、ｐｓ　ＲＩＳＣＡＲＣＨ
ＩＴＥＣ）ＩＴＬＩＲＥＪ第１−９頁乃至第１−１１頁
（１９８８年）に詳しく記載されている。 すなわち、通常のプロセッサは命令フェッチ、命令デコ
ード、命令実行の多段のパイプラインによる命令の並列
処理を実行している。 このパイプライン並列処理のため、分岐命令による分岐
先アドレス計算を行っている間に、命令フェッチユニッ
トは分岐命令に続く命令を続々とフェッチする処理を続
行する。 従来のＣｌ５Ｃプロセツサでは１分岐を実行する時には
、先行的にフェッチした分岐命令に続く命令を無効化し
て１分岐先命令を新たにフェッチし、命令デコード、命
令実行するものである。従って、Ｃｌ５Ｃプロセツサで
は、その実行に２サイクルを必要とする分岐命令の後に
、自動的に何も作業をしない１サイクル（〜ｏ　０ｐｅ
ｒａｔｉｏｎのサイクル）が挿入さ九でしまう。 一方、ＲＩＳＣプロセッサでは、分岐を実行する時には
、先行的にフェッチした分岐命令に続く命令（通常の場
合の分岐命令の直前の命令）を無効化しないで、先にこ
の命令を実行し、しかる後に分岐命令を実行し、新たに
分岐先命令をフェッチするものである。 この様に、ＲＩＳＣプロセッサでは分岐命令の後に、無
効化されることのない有効な命令をプログラム中で配置
することによって、このサイクルを有効に活用すること
ができる。このような分岐命令の仕様は遅延分岐と呼ば
れ、分岐命令の後の１サイクルはデイレイスロットと呼
ばれている。 チーイレイスロットにおける２命令同時〜従って、ＲＩ
ＳＣプロセッサにおける２つの命令の同時実行を行う場
合の、遅延分岐のデイレイスロットの基本的な扱いにつ
いて以下に説明する。 まず、直前の命令が条件分岐命令で、その後に２つの命
令をフェッチした場合には、（１）条件分岐命令の条件
が成立する場合は、デイレイスロットでは第１の命令だ
け実行する。（２）もし条件分岐命令の条件が不成立の
場合は、第２の命令も第１の命令と同時に実行できるも
のであるならば、２つの命令をデイレイスロットで実行
する。 この遅延分岐の動作については、第６図（ｆ）の実施例
において詳細に説明する。 命令のフォーマット 第２図は本発明の一実施例である第１図のプロセッサの
ための命令のフォーマットを説明する図である。 第２図に示すように、１つの命令は３２ビツトの固定長
で、左端より６ビツト、５ビツト、５ビツト、１６ビツ
トのフィールドに分割されている。 左端の６ビツトのフィール１〜２１０は命令の種類を示
すオペレーションコート（○Ｐコード）である。次の５
ビツトのフィールｌ；　２２０は命令の実行結果を格納
するレジスタを指定するデスティネーションフィールド
である。次の５ビツトのフィールド２３０は命令の入力
レジスタの一方を指定する第１ソースフイールドである
。右端の１６ビツトのフィールド２４０はもう一方の入
力を指定する第２ソースフイールドである。第２ソース
フイールド２４０は第２図（ａ）に示すように１６ビツ
トのイミディエイトデータとして用いられる場合と、第
２図（ｂ）に示すように、右端の５ビツト２５０によっ
てレジスタを指定する場合がある。第２ソースフイール
ドを上記のどちらの使い方にするかは、ＯＰコード２１
０の左端のビットで指定され、「Ｏ」のとき（ａ）、「
１」のとき（ｂ）のように使われる。（ａ）の形式の命
令をイミディエイト命令と呼び、（ｂ）の形式の命令を
レジスタ命令と呼ぶ。 なお、本実施例ではレジスタファイルのレジスタの数は
３２本であり、レジスタＲＯ，Ｒ１゜Ｒ２，・・・Ｒ３
１を指定する場合には上記のように５ビツトを必要とす
る。 第５図は○Ｐコード２１０のビット割り当てを示したも
のである。 ■７Ｉ：■（ロー１へ・アッパー・イミデイエイト）命
令５１０は、第２ソースフイールド２４０の１６ビツト
のイミディエイトデータの右側に１６ビツト分の「０」
を連結して、３２ビツトのイミディエイ）へにして、デ
スティネーションフィール１’　２２０に示されるレジ
スタに格納する命令である。 ＡＤＤＩ（アット・イミディエイト）命令５］２は、第
２ソースフイールド２４０の１６ビントのイミディエイ
トデータの左側に第２ソースフイールＦ　２４０の最上
位ビットと同じ値を１６ビツト分、連結して、３２ビツ
トのイミデイエイトに符号拡張した後、第１ソースフイ
ールド２３０で示さ才りるレジスタの内容と加算して、
デスティネーションフィールド２２０に示されるレジス
タに格納する命令である。 ５ＵＢＩ（サブトラクト・イミディエイト）命令５１４
は、第２ソースフイールド２４０をＡＤＤＩ命令５１２
と同様に３２ビツトのイミディエイトＬこ符号拡張した
後、第１ソースフィール１；　２３０で示されるレジス
タの内容から減算して、デスティネーンヨンフイールト
２２０に示されるレジスタに格納する命令である。 ＡＮＤＩ　　（アンド・イミデイエイト）命令５１６は
、第２ソースフイールド２４０の１６ビツトのイミディ
エイトデータの左側に１６ビツト分の「０」を連結して
、３２ビツトのイミデイエイトに拡張した後、第１ソー
スフイールド２３０で示されるレジスタの内容との間で
各ビットごとの論理積を求めて、その結果をデスティネ
ーションフィールド２２０に示されるレジスタに格納す
る命令である。 ○ＲＩ（オア・イミデイエイト）命令５１８、及び、Ｅ
ＯＲＴ　（イクスクルーシブ・オア・イミディエイト）
命令５２０は、ＡＮＤＩ命令５１６と同様に、それぞれ
、論理和、排他的論理和を求める命令である。 ５ＬＬＩ　（シフト・レフト・ロジカル・イミディエイ
ト）命令５２２は、第１ソースフイールド２３０で示さ
れるレジスタの内容を第２ソースフイールド２４０の１
６ビツトのイミデイエイトデータの数だけ左にシフトし
て、その結果をデスティネーションフィールド２２０に
示されるレジスタに格納する命令である。このとき、右
端からシフトインされる値はｒＱＪである。 ５ＲＬＩ　（シフト・ライト・ロジカル・イミディエイ
ト）命令５２４は、５ＬＬＩ命令５２２とは逆に右にシ
フトする命令である。このとき、左端からシフトインさ
れる値は「Ｏ」である。 ５ＲＡＩ　　（シフト・ライト・アリスメツテイツク・
イミディエイト）命令５２６は、５ＲＬＩ命令５２４と
同様に右にシフトする命令であるが、左端からシフトイ
ンされる値は「０」ではなく、第１ソースフイールド２
３０で示されるレジスタの右端のビットと同し値である
。 ＬＤ（ロード）命令５３０は、第２ソースフイールド２
４０をＡＤＤＩ命令５１２と同様に３２ビツトのイミデ
ィエイトに符号拡張した後、第１ソースフイールド２３
０で示されるレジスタの内容と加算した結果をアドレス
とし、そのアドレスで示されたデータメモリの内容をデ
スティネーションフィールド２２０に示されるレジスタ
に格納する命令である。 ＳＴ（ストア）命令５３２は、ＬＤ命令５３０と同様に
アドレスを求め、デスティネーションフィールド２２０
に示されるレジスタの内容を、そのアドレスで示された
データメモリに格納する命令である。 Ｂｅｅ　（ブランチ）命令５３６は、条件付き分岐命令
で、条件が成立したとき、第２ソースフイールド２４０
の１６ビツトのイミデイエイトデータの左側に第２ソー
スフイールド２４０の最」−位ビットと同じ値を１６ビ
ツト分、連結して、３２ビツトのイミデイエイトに符号
拡張した値と、現在の命令のアドレスを示すＰＣ（プロ
グラム　カウンタ）の値を加算したアドレスへ、プログ
ラムの流れを変える命令である。なお、このときの分岐
条件はデスティネーションフィールド２２０の５ビツト
によって指定される。 ＡＤＤ命令５５２からＳＲＡ命令５６６まては、それぞ
れＡ　Ｄ　Ｄ　Ｔ命令５】２からＳＲΔ■命令５２６に
おいて、第２ソースオペランドとしてレジスタの内容を
用いる命令である。 ＪＵＭＰ（ジャンプ）命令５７６は、無条件分岐命令で
、第２ソースフイールド２４０の示すレジスタの内容を
分岐先ア１〜レスとし、そのアドレスへプログラムの流
れを変える命令である。 本実施例では、ＬＵＩ命令５１０から５ＲＡＩ命令５２
６．及びＡＤＤ命令５５２からＳＲＡ命令５６６は数値
演算命令に分類され、ＬＤ命令５３０及びＳＴ命令５３
２はメモリ操作命令に分類され、またＢｃｃ命令５３６
及びＪ　Ｕ　Ｍ　Ｐ命令５７６は分岐命令に分類される
。 一４命玲Ｊ口引大竹（詐 第３図は本発明の特徴である２つの命令を同時に実行す
るときの動作を示す図である。 先ず、第３図（ａ）は分岐命令と数値演算命令を同時に
実行するときの動作を示す図である。分岐命令が６４ビ
ツト命令データバス６２２の左側でフェッチされ、○Ｒ
Ｉ命令が６４ビツト命令デタバス６２２の右側でフェッ
チされた場合である。本実施例によ才

【ば以−ヒの２つ
の命令を同時に実行することができる。 ６・１ピツ１〜命令データバス６２２の左側でフェッチ
された分岐命令は第１命令レジスタ６４１にセ／１、さ
れ、同時に６４ビツト命令データバス６２２の右側でフ
ェッチされたＯＲＩ命令は第２命令レジスタ６４２にセ
ットさ才りる。第１命令デコーダ６４４は第１命令レジ
スタ６４１のＯＰココ−−フィールド１１１を解読して
分岐命令であることを検出し、第２命令デコーダ６４５
は第２命令レジスタ６４２の○Ｐコードフィールド１２
１を解読し数値演算命令（ＯＲＩ命令）であることを検
出する。 並列動作制御ユニット６４６は、第１及び第２命令デコ
ーダ６４４，６４５のデコード結果から、フェッチされ
た分岐命令と数値演算命令とは並列に実行可能な種類の
命令であることが判る。 また、分岐命令では実行結果をデスティネーションレジ
スタにセットしないので、数値演算命令（ＯＲ工命令）
のソースレジスタとコンフリクトを生じないことがわか
る６以上の判定によって、並列動作制御ユニット６４６
はこれら２つの命令を同じサイクルで並列に実行を開始
する。 つまり、分岐命令の動作として、第１命令レジスタ６４
１の第２ソースフイールド１１４の１６ビツトイミデイ
エイトデータの左側に、このイミディエイトデータの符
号を１６ビツト分連結して３２ビツト長に拡張したもの
を、プログラムカウンタ６４３に入力し現在の命令アド
レスと加算することによって、分岐先アドレスを求る。 一方、デスティネーションフィールド１１２で示される
分岐条件を判定して、条件を満たしている場合は。 上記の分岐先アドレスを用いて次回以降の命令フェッチ
を行なう。 また同時に、○ＲＩ命令の動作として、第２命令レジス
タ６４２の第１ソースフイールド１２３に従って、レジ
スタファイル６５０中のＲ３レジスタの内容を読み出し
、また、第２ソースフイールド１２４の１６ビツトイミ
デイエイトを３２ビツト長に拡張する。これら２つのデ
ータの論理和を演算器６５２で求め、その結果をデステ
ィネーションフィールド１２２で示されるレジスタファ
イル６５０中のＲ３レジスタへ格納する。なお、演算器
６５２は、第２命令レジスタ６４２のＯＰコード１２１
を解読する第２デコーダ６４５によって制御される。ま
た、第２ソースフイールド１２４のイミディエイトの拡
張も第２デコーダ６４５によって制御される。 なお、本実施例では、分岐命令の次の命令が分岐命令と
同じサイクルで実行できる場合には、この命令を同時に
実行し、デイレイスロットでは、新たな命令の実行を開
始しないことにしている。 また。分岐命令の次の命令が分岐命令と同じサイクルで
実行できない場合には、この命令をデイレイスロットで
実行することにしている。 従って、本実施例によれば従来のプロセッサと同等の動
作となり、互換性を保証することができる。 他の実施例として、分岐命令の次の命令が分岐命令と回
しサイクルで実行できる場合には、この命イ５を同時に
実行し、デイレイスロットでは新たな命令の実行を開始
する方式が考えられる。この場合には、ディレイスロノ
１−で３つの命令を実行した場合と同等になり、処理性
能をさらに向」−させることができる。 また、ｌｒ、記の説明では、分岐命令の直前の命令は分
岐命令ではない場合について説明した。本実施例では分
岐命令は他の分岐命令のデイレイスロットに配置しない
ように、コンパイラ等のソフトウェアによって制限され
ているので、命令実行回路ではこのような場合はないも
のとして構成されている。 第３図（ｂ）は数値演算命令とメモリ操作命令を同時に
実行するときの動作を示す図である。 ＡＤＤ命令が６４ビツト命令データバス６２２の左側で
フェッチされ、Ｌ　Ｄ命令が右側でフェッチされた場合
である。ＡＤＤ命令でレジスタファイル６５０のＲ１レ
ジスタの内容とＲ２レジスタの内容を加算し、Ｒ３レジ
スタに格納し、ＬＤ命令でＲ５レジスタとイミディエイ
１〜データを加算した値をアドレスとするデータメモリ
６３０の内容を■又４レジスタにセットする。本実施例
によれば以」二の２つの命令を同時に実行することがで
きる。 ６４ピント命令データバス６２２の左側でフェッチされ
たＡＤＤ命令はブリフェッチバッファ６４０から第１命
令レジスタ６４１にセットされ、同時に６４ピント命令
データバス６２２の右側でフェッチされたＬＤ命令はブ
リフェッチバッファ６４、０から第２命令レジスタ６４
２にセットされる。第１命令デコーダ６４４は第１命令
レジスタ６４１のＯＰコートフィールド１４１を解読し
て数値演算命令（ＡＤＤ命令）であることを検出し、第
２命令デコーダ６４５は第２命令レジスタ６４２のＯＰ
コートフィールド１５１を解読してメモリ操作命令（Ｌ
Ｄ命令）であることを検出する。 並列動作制御ユニット６４６は、第１及び第２命令デコ
ーダ６４４，６４５のデコード結果から上記２つの命令
は並列に実行できる種類の命令であることが判る。 また、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド１４２と第２命令レジスタ６４
２の第１ソースフイールド１５３を比較して、一致して
いないことを検出する。以上の判定により、並列動作制
御ユニット６４６はこれら２つの命令を同じサイクルで
並列に実行を開始する。 つまり、ＡＤＤ命令の動作として、第１命令レジスタ６
４１の第１ソースフイールド１４３に従って、Ｒ１レジ
スタの内容を読み出し、また、第２ソースフイールド１
４４に従って、Ｒ２レジスタの内容を読み出す。これら
２つのデータの和を演算器６５１で求め、その結果をデ
スティネーションフィールド１４２で示されるＲ３レジ
スタへ格納する。なお、演算器６５１は、第１命令レジ
スタ６４１の○Ｐコード１４１を解読する第１デコーダ
６４４によって制御される。 また同時に、ＬＤ命令の動作として、第２命令レジスタ
６４２の第２ソースフイールド１５４の１６ビツトイミ
デイエイトデータを３２ビツト長に符号拡張したものと
第２命令レジスタ６４２の第１ソースフイールド１５３
によって指定されたＲ５レジスタとを加算した値を演算
器６５２で求め、この値をＭ　Ａ　Ｒ６５３にセットし
て、これをアドレスとするデータメモリ６３０の内容を
Ｍ　Ｄ　Ｒ６５４に読み出し、この読み出しデータを第
２命令レジスタ６４２のデスティネーションフィールド
１５２で示されるレジスタファイル６５０のＲ４レジス
タにセットする。なお、演算器６５２は、第２命令レジ
スタ６４２のｏｐコート１５１を解読する第２デコーダ
６・１５によって制御される。 次に実行する命令は、ブリフェッチバッファ６４０に保
持されでいる命令であるので、このプリフェッチバッフ
ァ６４０の命令を第１命令レジスタ６４１及び第２命令
レジスタ６４２へ転送して、以下同様に実行する。 なお、上記の説明では、ＬＤ命令の直曲の命令はＡＤＤ
命令で、分岐命令ではない場合について説明した。他の
動作例として直前の命令（左側の命令）がＡＩ）Ｄ命令
でなく分岐命令の場合は、本実施例ではＬＤ命令は分岐
命令とは同時に実行され、分岐命令のデイレイスロット
では新たにフェッチされた命令の実行を抑止する。 第３図（ｃ）は数値演算命令を２つ同時に実行するとき
の動作を示す図である。ＡＤＤ命令が６４ピント命令デ
ータバス６２２の左側でフェッチされ、ＯＲ命令が右側
でフェッチされた場合である。ハＤＤ命令でＲ１レジス
タの内容とＲ２レジスタの内容を加算し、Ｒ３レジスタ
に格納し、ＯＲ命令でＲ５レジスタとＲ６レジスタとの
論理和を求め、Ｒ４レジスタに格納する。本実施例によ
れば以上の２つの命令を同時に実行することができる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＯＲ命令は第２命令レジスタ６４２にセットさ
れる。第１命令デコダ６・１４は第１命令レジスタ６・
１１のＯＰコートフィールド１４１を解読して数値演算
命令（ＡＤＤ命令）であることを検出し、第２命令デコ
ーダ６４５は第２命令レジスタ６・１２のＯＰコトフィ
ールド１６１を解、涜してメモリ操作命令（ＯＲ命令）
であることを検出する。 並列動作制御ユニット６・１６は、上記第１及び第２の
命令デコーダ６４４，６４５のテコ−１〜結果から、上
記２つの命令が並列に実行できる種類の命令であること
が判る。 また、比較器１３１は第１命令レジスタ６・１１のデス
ティネーションフィールド１４２と第２命令レジスタ６
４２の第１ソースフイールド］　（ｉ　３を比較して、
一致していないことを検出する。また更に、比較器１３
２は第１命令レジスタ６４１のデスティネーションフィ
ールド１４２と第２命令レジスタ６４２の第２ソースフ
イールド」６４を比較して、−Ｍしていないことを検出
する。以上の判定により、並列動作制御ユニツ１−６４
６はこれら２つの命令を同じサイクルで並列に実行を開
始する。 つまり、ＡＤＤ命令の動作として、第１命令レジスタ６
４１の第１ソースフイールド１４３に従って、Ｒ１レジ
スタの内容を読み出し、また、第２ソースフイールド１
４４に従って、Ｒ２レジスタの内容を読み出す。これら
２つのデータの和を演算器６５１で求め、その結果をデ
スティネーションフィールド１４２で示されるＲ３レジ
スタへ格納する。なお、演算器６５１は、第１命令レジ
スタ６４１のＯＰコード１４１を解読する第１デコーダ
６４４によって制御される。 また同時に、ＯＲ命令の動作として、第２命令レジスタ
６４２の第１ソースフイールド１６３に従って、Ｒ５レ
ジスタの内容を読み出し、また、第２命令レジスタ６４
２の第２ソースフイールド１６４に従って、Ｒ６レジス
タの内容を読み出す。 これら２つのデータの論理和を演算器６５２で求め、そ
の結果をデスティネーションフィールド１６２で示され
るＲ４レジスタへ格納する。なお、演算器６５２は、第
２命令レジスタ６４２の○Ｐコート１６１を解読する第
２デコーダ６４５によって制御される。 パイプライン処理 第４図は本実施例のプロセッサにおけるパイプライン処
理にについて示した図である。命令ＡからＦが第４図（
Ｃ）に示すようにプログラムメモリ６２０に格納されて
いたとする。 第４図（ｃ）では、同時にフェッチされる２つの命令を
横に並べて示しており、上方にある命令が若いアドレス
の命令であり、下方の命令が大きいアドレスの命令であ
る。従って、プログラムは上の命令からしたの命令への
順に実行される。 第４図（ａ）は本実施例のプロセッサにおいて本発明の
特徴である２つの命令を同時に実行するときのパイプラ
イン処理について示した図である。 命令ＡからＦが第４図（Ｃ）に示すようにプログラムメ
モリ６２０に格納されていたとする。ここで、命令Ａが
命令Ｘへ分岐する分岐命令Ｂｃｃであり、命令Ｂが数値
演算命令であるとする。第４図（ａ）の１つの箱は各パ
イプラインステージの１クロツクサイクルの動作に対応
する。パイプラインのステージはＩＰ（命令フェッチ）
、ＩＤ（命令テコート）、ＥＸ（演算実行）、Ｍ（デー
タフェッチ／ストア）、Ｗ（結果の格納）の５つのステ
ージから成る。 １Ｆステージは、プログラムメモリ６２０から命令をブ
リフェッチバッファ６４０へ読み吊すステージである。 ＩＤステージは、ブリフェッチバッファ６４０から命令
を命令レジスタ６４１，６４２にセットして、命令デコ
ーダ６４４．６４５で解読すると同時に、レジスタファ
イル６５０から必要なオペランド・データを読み出すス
テージである。 ＥＸステージは、演算器６５１．６５２によってオペラ
ンド・データを処理するステージである。 Ｍステージは、命令がもしＬＤ命令又はＳＴ命令であっ
たら、データメモリ６３０をアクセスするステージであ
る。また、それ以外の命令ならば、実行結果をレジスタ
ファイル６５０に格納するステージである。 Ｗステージは、命令がＬＤ命令の時、データメモリ６３
０から読み出したデータをレジスタファイル６５０に格
納するステージである。 以下、第４図（ａ）のパイプライン処理の各クロックサ
イクル毎に説明する。 ［１クロックサイクル目］ プロゲラ１１メモリ６２０から６４ビット分の命令（Ａ
とＢ）をフェッチして、ブリフェッチバッファ６４０に
セットする。 ［２クロックサイクル目］ ブリフェッチバッファ６４０に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ６４１及び第２
命令レジスタ６４２にセットし、第１命令デコーダ６４
４及び第２命令デコーダ６４５で解読を行う。その結果
、命令へが分岐命令であり、命令Ｂが数値演算命令であ
ることが分かるので、次のサイクルでこの２つの命令を
同時に実行する準備を行う。なおこのとき、レジスタの
読み出し及びイミディエイトデータのデータ拡張が必要
な場合にはこのサイクルで行う。また、分岐先アドレス
の計算もこのサイクルで行う。 方、プログラムメモリ６２０からは次の６４ビット分の
命令（ＣとＤ）をフェッチして、ブリフェッチバッファ
６４０にセットしておく。 ［３クロックサイクル目］ 第１命令デコーダ６４４で解読した命令Ａ（分岐命令）
及び、第２命令デコーダ６４５で解読した命令Ｂ（数値
演算命令）を実行する。分岐条件が成立していたら、ブ
リフェッチバッファ６４０をクリアして、前のサイクル
で求めた分岐先アドレスを用いて、命令フェッチをやり
なおす。つまり、プログラムメモリ６２０から次の６４
ビット分の命令（ＸとＹ）をフェッチして、ブリフェッ
チバッファ６４０にセットする。 ［４クロックサイクル目コ 命令Ｂの実行結果をレジスタに格納するとともに、ブリ
フェッチバッファ６４０に保持している２つの命令（Ｘ
とＹ）をそれぞれ第１命令レジスタ６４１及び第２命令
レジスタ６４２にセットし、第１命令デコーダ６４４及
び第２命令デコーダ６４５で解読を行う。なおこのとき
、レジスタの読み出し及びイミディエイトデータのデー
タ拡張が必要な場合にはこのサイクルで行う。 ［５クロックサイクル目コ 第１命令デコーダ６４４及び第２命令デコーダ６４２で
解読した２つの命令（ＸとＹ）を実行する。 以下同様に動作する。 第４図（ｂ）は本実施例のプロセッサにおいて本発明の
特徴である２つの命令を同時に実行するときのパイプラ
イン処理にについて示した図である。命令ＡからＦが第
４図（ｃ）に示すようにプログラムメモリ６２０に格納
されていたとする。 ここで、命令Ａが数値演算命令であり、命令ＢがＬＤ命
令であるとする。以下、各クロックサイクル毎に説明す
る。 ［１クロックサイクル目コ プログラムメモリ６２０から６４ビット分の命令（Ａと
Ｂ）をフェッチして、ブリフェッチバッファ６４０にセ
ントする。 ［２クロックサイクル目］ ブリフェッチバッファ６４０に保持している２つの命令
（ＡとＢ）をそれぞれ第１命令レジスタ６４１及び第２
命令レジスタ６４２にセットし、第１命令デコーダ６４
４及び第２命令デコーダ６４５で解読を行う。その結果
、命令へが数値演算命令であり、命令ＢがＬＤ命令であ
ることが分かるので、次のサイクルでこの２つの命令を
同時に実行する準備を行う。なおこのとき、レジスタの
読み出し及びイミディエイトデータのデータ拡張が必要
な場合にはこのサイクルで行う。一方、プログラムメモ
リ６２０からは次の６４ビット分の命令（ＣとＤ）をフ
ェッチして、ブリフェッチバッファ６４０にセットして
おく。 ［３クロックサイクル目］ 第１命令デコーダ６４４で解Ｍした命令Ａ（数値演算命
令）及び、第２命令デコーダ６４５で解読した命令Ｂ（
ＬＤ命令）を実行する。ＬＤ命令ではオペランドデータ
の実効アドレスの計算を行う。 一方、ブリフェッチバッファ６４０に保持している２つ
の命令（ＣとＤ）をそれぞれ第１命令レジスタ６４１及
び第２命令レジスタ６４２にセットし、第１命令デコー
ダ６４４及び第２命令デコーダ６４５で解読を行う。な
おこのとき、レジスタの読み出し及びイミディエイトデ
ータのデータ拡張が必要な場合にはこのサイクルで行う
。 ［４クロックサイクル目コ 命令Ａの実行結果をレジスタに格納するとともに」−記
のＬＤ命令のオペランドの実効アドレスをもとにデータ
メモリ６３０をアクセスする。一方、第１命令デコーダ
６４４及び第２命令デコーダ６４２で解読した２つの命
令（ＣとＤ又はＸとＹ）を実行する。 ［５クロックサイクル目］ ＬＤ命令のフェッチデータをレジスタに格納する。 以下同様に動作する。 尚、上記の説明では、データメモリ６３０はｌサイクル
でアクセスできるものとしている。しかし、データメモ
リ６３０がキャッシュメモリである場合は、アクセスす
べきデータがキャッシュメモリ中に存在しない時（キャ
ッシュ・ミス）もある。 この時は、メインメモリをアクセスするためには、通常
キャッシュメモリをアクセスする場合に比べ、余分なサ
イクル数を必要とする。そこで、上記の例では、データ
メモリ６３０は１サイクルでアクセス可能であるとして
いるが、キャッシュ・ミスの場合は、必要なサイクルを
上記４クロックサイクル目と５クロックサイクル目との
間にダミーの実行サイクル（ウェイトサイクル）を挿入
するものとする。 以下の説明でも、データメモリ６３０は１サイクルで基
本的にアクセス可能として説明するが、必要に応じて更
なるダミーサイクルの挿入はあるものとする。 ２つの数値演算命令のレジスタ・コンフリクト第６図（
ａ）は２つ数値演算命令の間でレジスタのコンフリクト
がある場合の動作を示す図である。ＡＤＤ命令が６４ビ
ツト命令データバス６２２の左側でフェッチされ、ＯＲ
命令が右側でフェッチされた場合である。ＡＤＤ命令で
Ｒ１レジスタの内容とＲ２レジスタの内容を加算し、Ｒ
３レジスタに格納し、ＯＲ命令でＲ５レジスタとＲ３レ
ジスタとの論理和を求め、Ｒ４レジスタに格納する。本
発明によれば以上の２つの命令のレジスタのコンフリク
トを検出でき、１サイクルでの実行を抑止することがで
きる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＯＲ命令は第２命令レジスタ６４２にセットさ
れる。第１命令デコーダ６４４は第１命令レジスタ６４
１の○Ｐコードフィールド３１１を解読して数値演算命
令（ＡＤＤ命令）であることを検出し、第２命令デコー
ダ６４５は第２命令レジスタ６４２のＯＰコードフィー
ルド３１６を解読してメモリ操作命令（ＯＲ命令）であ
ることを検出する。 並列動作制御ユニット６４６は、第１及び第２の命令デ
コード結果より、上記２つの命令は並列に実行できる種
類の命令であることが判る。 一方、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド３１２と第２命令レジスタ６４
２の第１ソースフイールド３１９を比較して、一致して
いないことを検出する。しかし、比較器１３２は第１命
令レジスタ６４１のデスティネーションフィールド３１
２と第２命令レジスタ６４２の第２ソースフイールド３
１８を比較して、−Ｍしていることを検出する。したが
って、並列動作制御ユニット６４６は比較器１３２の検
出出力からこれら２つの命令を同しサイクルで並列に実
行することはできないと判断し、これらの命令をシリア
ルに実行することになる。 つまりまず初めに、ＡＤＤ命令の動作として、第１命令
レジスタ６４１の第１ソースフイールド３１３に従って
、Ｒ１レジスタの内容を読み出し、また、第２ソースフ
イールド３１４に従って、Ｒ２レジスタの内容を読み出
す。これら２つのデータの和を演算器６５１で求め、そ
の結果をデスティネーションフィールド３１２で示され
るＲ３レジスタへ格納する。なお、演算器６５１は、第
１命令レジスタ６４１のＯＰコート３１１を解読する第
１デコーダ６４４によって制御される。 本実施例では、全ての数値演算命令は１サイクルで実行
を完了する基本的な命令である。 従って、次の命令は１サイクル後に無条件に起動するこ
とができる。 次に、ＯＲ命令の動作として、第２命令レジスタ６４２
の第１ソースフイールド３１９に従って、Ｒ５レジスタ
の内容を読み出し、また、第２命令レジスタ６４２の第
２ソースフイールド３１８に従って、Ｒ３レジスタの内
容を読み出す。これら２つのデータの論理和を演算器６
５２で求め、その結果をデスティネーションフィールド
３１７で示されるＲ４レジスタへ格納する。なお、演算
器６５２は、第２命令レジスタ６４２の○Ｐコート３１
６を解読する第２デコーダ６４５によって制御される。 なお、本実施例によれば、第４図で説明したように、Ｏ
Ｒ命令のためのレジスタ読み出しは、直前のＡＤＤ命令
の実行と同時に行われる。そのため、この時、レジスタ
Ｒ３の内容はＡＤＤ命令の実行結果を未だ格納していな
い。 そこで、比較器１３２によりレジスタ番号が一致した場
合は、レジスタファイル６５０からの読み呂しの代わり
に、演算器６５１の出力を呂カレジスタ６５９にセット
すると同時に、演算器６５２の入力レジスタ６５８にセ
ットするバイパス手段を設けることが望ましい。 以上の様に同時にフェッチされた２つの命令の間でレジ
スタのコンフリクトがある場合でも、本実施例によれば
、コンフリクトを検出し正常に動作することができる。 ２つのメモリ操作命令のバス・コンフリクトメモリ操作
命令はデータメモリ６３０をアクセスする命令であるた
め、もし２つのメモリ操作命令を並行に実行したならば
、オペランドアドレスバス６３１上で２つのメモリ操作
命令のアクセス・アドレスがコンフリクトする可能性が
ある。これを解消するためには、２つのメモリ操作命令
をシリアルに実行する必要がある。 第６図（ｂ）は２つの連続したメモリ操作命令をシリア
ルに実行するときの動作を示す図である。 Ｌ　Ｄ命令が６４ビツト命令データバス６２２の左側と
右側で同時にフェッチされた場合である。左側のＬＤ命
令でＲ１レジスタの内容とイミディエイトデータを加算
した値をアドレスとするデータメモリ６３０の内容をＲ
３レジスタに格納し、右側のＬＤ命令でＲ５レジスタと
イミディエイトデータを加算した値をアドレスとするデ
ータメモリ６３０の内容をＲ４レジスタにセットする。 本実施例によれば以上の２つの命令をシリアライズして
実行することができる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＬＤ命令は第１命令レジスタ６４１にセットされ、同
時に６４ビット命令髪−タバス６２２の右側でフェッチ
されたＬＤ命令は第２命令レジスタ６４２にセットされ
る。第１命令デコーダ６４４は第１命令レジスタ６４１
の○Ｐコードフィールド３２１を解読してメモリ操作命
令（ＬＤ命令）であることを検出し、第２命令デコーダ
６４５は第２命令レジスタ６４２のｏｐコートフィール
ド３２６を解読してメモリ操作命令（ＬＤ命令）である
ことを検出する。 並列動作制御ユニット６４６は上記第１及び第２の命令
デコーダ６４４，６４５のデコード結果より、上記２つ
の命令は並列に実行できる種類の命令でないことが判る
。 本実施例によれば以上の判定により、並列動作制御ユニ
ット６４６は同一サイクルでの２命令の実行を抑止する
。 本実施例では第４図の説明のところで述へたように、Ｌ
Ｄ命令は１サイクル目にアドレスを計算し、２サイクル
ロに実際のメモリアクセスを行い、３サイクル目に結果
をデスティネーションレジスタにセットする。 そこで、上記２つの命令の実行手順をサイクルごとに以
下説明する。 まず第１のサイクルでは、左側のＬＤ命令の動作として
、第１命令レジスタ６４１の第１ソースフイールド３２
３に従って、Ｒ１レジスタの内容を読み出し、また、第
２ソースフイールド３２４の１６ビツトイミデイエイト
データを３２ビツト長に符号拡張したものとを加算した
値を演算器６５１で求め、この値をＭＡＲ６５３にセッ
トする。なお、演算器６５１は、第１命令レジスタ６４
１の○Ｐコード３２１を解読する第１デコーダ６４４に
よって制御される。 第２のサイクルでは、左側のＬＤ命令の動作として、Ｍ
ＡＲ６５３をアドレスとするメモリの内容をＭＤＲ６５
４に読み出す。また、右側のＬＤ命令の動作として、第
２命令レジスタ６４２の第２ソースフイールド３２９の
１６ビツトイミデイエイトデータを３２ビツト長に符号
拡張したものと第２命令レジスタ６４２の第１ソースフ
イールド３２８によって指定されたＲ５レジスタとを加
算した値を演算器６５２で求め、この値をＭＡＲ６５３
にセットする。なお、演算器６５２は、第２命令レジス
タ６４２の○Ｐコード１５１を解読する第２デコーダ６
４５によって制御される。 第３のサイクルでは、左側のＬＤ命令の動作として、Ｍ
ＤＲ６５４の読み出しデータを第１命令レジスタ６４１
のデスティネーションフィールド３２２で示されるＲ３
レジスタにセットする。また、右側のＬＤ命令の動作と
して、ＭＡＲ６５３をアドレスとするデータメモリ６３
０の内容をＭＤＲ６５４に読み出す。 第４のサイクルでは、右側のＬＤ命令の動作として、Ｍ
ＤＲ６５４の読み出しデータを第２命令レジスタ６４２
のデスティネーションフィールド３２７で示されるレジ
スタＲ４にセットする。 以上の様に、メモリ操作命令が２つ同時にフェッチされ
た場合でも、本実施例によれば、これを検出し、シリア
ライズして正常に動作することができる。 なお上記の例では、左側のＬＤ命令のデスティネション
レジスタが右側のＬＤ命令のソースレジスタに一致して
いない場合について説明したが、もし一致している場合
は、比較器１３１によって、これ（レジスタの一致、レ
ジスタコンフリクト）を検出できるので、左側のＬＤ命
令のデイレイスロットを考慮して、並列動作制御ユニッ
ト６４６は１サイクルのウェイトを右側のＬＤ命令のレ
ジスタ読み出しを開始する前に挿入する。 しかし、上記のように、１サイクルのウェイトを挿入し
ても、右側のＬＤ命令のためのソースレジスタの読み出
しは、左側のＬＤ命令のデータメモリ６３０のアクセス
と同時に行われるので、未だ左側のＬＤ命令のソースレ
ジスタには右側のＬＤ命令の実行結果が格納されていな
い。そこで、第６図（ａ）と同様に直前の命令がＬＤ命
令で比較器１３１によりレジスタ番号が一致した場合は
、レジスタファイル６５０からの読み出しの代わりに、
データメモリ６３０からの読み出しデータをＭＤＲ６，
５４にセットするのと同時に演算器６５２の入力レジス
タ６５７にセットするバイパス手段（図示せず）を有す
るのが望ましい。 メモリ操作命令の結果を　う数値演算命令第１図の実施
例で説明したように、第１図において第１の命令実行ユ
ニット６５］は数値演算命令と分岐命令用に限定し、第
２の命令実行ユニット６５２は数値演算命令とメモリ操
作命令用に限定されているとする。 この機能限定に関する前提に反して、メモリ操作命令と
数値演算命令とが第１命令レジスタ６４１と第２命令レ
ジスタ６４２とにセットされたとする。 この２つの命令は、並列に実行されることはできず、シ
リアルに実行する必要がある。 第６図（ｃ）はメモリ操作命令の結果を使って数値演算
命令を実行するときの動作を示す図である。Ｌ　Ｄ命令
が６４ビツト命令データバス６２２の左側でフェッチさ
れ、ＯＲ命令が６４ビツト命令データバス６２２の右側
でフェッチされた場合である。ＬＤ命令でＲ１レジスタ
の内容とイミディエイトデータを加算した値をアドレス
とするデータメモリ６３０の内容をレジスタＲ３に格納
し、ＯＲ命令でレジスタＲ５とレジスタＲ３との論理和
を求め、これをレジスタＲ４にセットする。本実施例に
よれば以」二の２つの命令をシリアライズして実行する
ことができる。 ６４ビツト命令テータバス６２２の左側でフェッチされ
た１、　Ｄ命令は第１命令レジスタに４１にセントされ
、同時に６４ビツト命令データバス６２２の右側でフェ
ッチされた（’Ｊ　Ｒ命令は第２命令レジスタ６４２に
セットされる。第１命令デコーダ６４４は第１命令レジ
スタ６４１の○Ｐコードフィールド３３１を解読してメ
モリ操作命令（ＬＤ命令）であることを検出し、第２命
令デコーダ６４５は第２命令レジスタ６４２のＯＰコー
トフィールｌ”　３３６を解読して数値演算命令（ＯＲ
命令）であることを検出する。 並列動作制御ユニット６４６は、上記第１及び第２の命
令デコーダ６４４，６４５のデコード結果より、上記２
つの命令は並列に実行できる種類の命令ではないことが
判る。 また更に、比較器１３１は第１命令レジスタ６４１のデ
スティ不一ションフィールト３３２と第２命令レジスタ
６４２の第１ソースフィールド３３８を比較して、一致
していないことを検出する。比較器１３２は第１命令レ
ジスタ６４１のデスティネーションフィールド３３２と
第２命令レジスタ６４２の第２ソースフイールド３３９
を比較して、一致していることを検出する。本実施例で
は第４図の説明のところで述べたようしこ、ＬＤ命令の
結果は次々サイクルで有効となる。従って、ＬＤ命令の
結果を次の命令で使おうとすると、並列動作制御ユニッ
ト６４６は次の命令のレジスタ読み出しの前に１サイク
ルのウェイトを挿入して、次の命令を起動する。 本実施例によれば以上の判定により並列動作制御ユニッ
ト６４６は、同一サイクルでの２命令の実行を抑止する
。 上記２つの命令の実行手順をサイクルごとに以下説明す
る。 まず第１のサイクルでは、ＬＤ命令の動作として、第１
命令レジスタ６４］の第１ソースフイールド３３３に従
って、Ｒ１レジスタの内容を入力レジスタ６５５へ読み
出し、また、第２ソースフイールド３３４の１６ビツト
イミデイエイトデータを３２ビツト長に符号拡張したも
のを入力レジスタ６５６ヘセツトする。 第２のサイクルでは演算器６５１でメモリアドレス求め
、この値をＭＡＲ６５３にセットする。 なお、演算器６５１は、第１命令レジスタ６４１のＯＰ
コード３３１を解読する第１デコーダ６４４によって制
御される。なお、このサイクルでは新たな命令（ここで
はＯＲ命令）の実行は開始されず、１サイクルのウェイ
トとなる。 第３のサイクルでは、ＬＤ命令の動作として、ＭＡＲ６
５３をアドレスとするデータメモリ６３０の内容をＭＤ
Ｒ６５４に読み出す。 また、ＯＲ命令の動作として、第２命令レジスタ６４２
の第１ソースフイールド３３８に従って、Ｒ５レジスタ
の内容を入力レジスタ６５７へ読み出し、また、第２命
令レジスタ６４２の第２ソースフイールド３３９に従っ
て、Ｒ３レジスタの内容を入力レジスタ６５８へ読み出
す。尚、Ｒ３レジスタの正しい内容は、次のサイクルに
てＬＤ命令が更新することになっている。そこで、第６
図（ａ）の実施例と同様に直前の命令がＬＤ命令で比較
器１３２によりレジスタ番号が一致した場合は、レジス
タファイル６５０からの読み出しの代わりに、データメ
モリ６３０からの読み出しデータをＭＤＲ６５４に書き
込むのと同時に演算器６５２のＢ個入力レジスタ６５８
ヘバイパスする機能を有する。 第４のサイクルでは、ＬＤ命令の動作として、Ｍ　Ｄ　
Ｒ６５４の読み出しデータを第１命令レジスタ６４１の
デスティネーションフィールド３３２で示されるレジス
タＲ３にセットする。 また、ＯＲ命令の動作として、２つのデータの論理和を
演算器６５２で求める。尚、演算器６５２は、第２命令
レジスタ６４２のｏｐコード３３６を解読する第２デコ
ーダ６４５によって制御される。 第５のサイクルでは、ＯＲ命令の結果をデスティネーシ
ョンフィールド３３７で示されるレジスタＲ４へ格納す
る。 以りの様に、メモリ操作命令の結果を使う命令がメモリ
操作命令と同時にフェッチされた場合でも１本実施例に
よれば、これを検出し、シリアライズして正常に動作す
ることができる。 数値演　　令の結果を　う　岐命令 第１図の実施例で説明したように、第１図において第１
の命令実行ユニット６５１は数値演算命令と分岐命令用
に限定し、第２の命令実行ユニット６５２は数値演算命
令とメモリ操作命令用に限定されているとする。 この機能限定に関する前提に反して、数値演算命令と分
岐命令とが第１命令レジスタ６・１１と第２命令レジス
タ６４２とにセソｈされたとする。 この２つの命令は、並列に実行されることはできず、シ
リアルに実行する必要がある。 第６図（ｄ）は数値演算命令の結果が、分岐命令の分岐
先アドレスである場合の動作を示す図である。 ＡＤＤ命令が６４ビツト命令データバス６２２の左側で
フェッチされ、、ＪＵＭＰ命令が右側でフエッチされた
場合である。 ＡＤＤ命令でレジスタＲ１の内容とレジスタＲ２の内容
を加算し、レジスタＲ３に格納し、ＪＵＭＰ命令でレジ
スタＲ３で示されるアドレスへ分岐する。 本実施例によれば以上の２つの命令のレジスタのコンフ
リクトを検出でき、１サイクルでの並列実行を抑止する
ことができる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＪＵＭＰ命令は第２命令レジスタ６４２にセッ
トされる。第１命令デコーダ６４４は第１命令レジスタ
６４１の○Ｐコードフィールド３４１を解読して数値演
算命令（ＡＤＤ命令）であることを検出し、第２命令デ
コーダ６４５は第２命令レジスタ６４２のＯＰコートフ
ィールド３４６を解読して分岐命令（ＪＵＭＰ命令）で
あることを検出する。 並列動作制御ユニット６４６は、上記第１及び第２の命
令デコーダ６４４，６４５のデコード結果より、上記２
つの命令は並列に実行できる種類の命令でないことが判
る。 また、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド３４２と第２命令レジスタ６４
２の第１ソースフイールド３４８を比較して、一致して
いることを検出する。従って、並列動作制御ユニット６
４６はこれら２つの命令を同じサイクルで並列に実行す
ることはできないと判断し、これらの命令をシリアルに
実行する。 つまり、まず初めに、ＡＤＤ命令の動作として、第１命
令レジスタ６４１の第１ソースフイールド３４３に従っ
て、レジスタＲ１の内容を読み出し、また、第２ソース
フイールド３４４に従って、レジスタＲ２の内容を読み
出す。これら２つのデータの和を演算器６５１で求め、
その結果をデスティネーションフィールド３４２で示さ
れるレジスタＲ３へ格納する。尚、演算器６５１は、第
１命令レジスタ６４１の○Ｐコート３４］を解読する第
１デコーダ６４４によって制御される。 次に、ＪＵＭＰ命令の動作について説明する。 本実施例では通常、分岐命令は第１命令レジスタ６４１
にセットされて実行されることになっている。そこで、
上記のＡＤＤ命令を実行した吹のサイクルで、並列動作
制御ユニット６４６は第２命令レジスタ６４２の内容（
ＪＵＭＰ命令）を第１命令レジスタ６４１に転送して、
ＪＵＭＰ命令の実行を開始する。つまり、第１命令レジ
スタ６４１の第１ソースフイールド３４３’（図示せず
）に従って、Ｒ３レジスタの内容を読み出し、その結果
を分岐先アドレスとして、以降の命令フェッチを行う。 一方、比較器１３１はＡＤＤ命令の実行に先立ち第１命
令レジスタ６４１のデステイ不一ションフィールト３４
２と第２命令レジスタ６４２の第１ソースフイールド３
４８を比較して、−ａしていることを検出する。従って
、第４図に示したように、レジスタＲ３の内容はＪＵＭ
Ｐ命令のためのレジスタ読み出しを行う時点では、ＡＤ
Ｄ命令の結果は格納されていない。 そこで、第６図（ａ）と同様に、比較器１３１によりレ
ジスタ番号が一致して、かつ右側の命令を左側の命令レ
ジスタ６４１へ転送する場合、レジスタファイル６５０
からの読み出しの代オ）りに、演算器６５１の出力を出
力レジスタ６５９へセットするのと同時に、演算器６５
１の入力レジスタ６５５ヘセツトするバイパス手段（図
示せず）を有する。 以上の様に同時にフェッチされた２つの命令の間でレジ
スタのコンフリクトがあり、また１分岐命令が通常の位
置でない場合でも、本実施例によれば、コンフリクト及
び命令の位置を検出し正常に動作することができる。 令が第２命ムレジスタロ４２にセンｌ−第６図（ｅ）は
分岐命令によって６４ピント命令バスの右側の命令に分
岐した時の動作を示す図である。ＯＲ命令が６４ピント
命令データバス６２２の右側でフェッチされた場合であ
る。ＯＲ命令でＲ５レジスタとＲ６レジスタとの論理和
を求め、Ｒ４レジスタに格納する。本発明によれば以上
のように、左側の命令を実行してはいけない場合、同じ
サイクルでの２命令実行を抑止することができる。 ６４ビツト命令データバス６２２の右側でフェッチされ
たＯＲ命令は第２命令レジスタ６４２にセットされる。 並列動作制御ユニット６４６は、直前の分岐命令で６４
ビツト命令バスの右側に分岐したことを検出すると、第
１命令デコーダ６４４を抑止し、第１命令レジスタ６４
１にセットされた命令を無視する。第２命令デコーダ６
４５は第２命令レジスタ６４２のＯＰコートフィールド
３５６を解読して数値演算命令（ＯＲ命令）であること
を検出する。 並列動作制御ユニット６４６は、この命令は右側の演算
器６５２で実行できる命令の種類であることが判るので
、この命令の実行を起動する。 ＯＲ命令の動作として、第２命令レジスタ６４２の第１
ソースフイールド３５８に従って、Ｒ５レジスタの内容
を読み出し、また、第２命令レジスタ６４２の第２ソー
スフイールド３５９に従って、Ｒ６レジスタの内容を読
み呂す。これら２つのデータの論理和を演算器６５２で
求め、その結果をデスティネーションフィールド３５７
で示されるＲ４レジスタへ格納する。なお、演算器６５
２は、第２命令レジスタ６４２の○Ｐコート３５６を解
読する第２デコーダ６４５によって制御される。 以上の様に、分岐命令によって６４ビツト命令バスの右
側に分岐した場合、左側の命令の実行を抑止することが
できる。 デイレイスロットでの命４　行 第６図（ｆ）は直前に条件付き分岐命令がフェッチされ
、その分岐命令の直後の命令がフェッチされた結果、左
側の命令がデイレイスロットになっているときの動作を
示す図である。 つまり、本実施例では１分岐命令の分岐条件の成立・不
成立に関係無く左側の命令を無条件に実行する。一方、
右側の命令は、既に説明したように１分岐条件の不成立
の場合に限って実行する。 尚、本実施例では、ＡＤＤ命令が６４ビツト命令データ
バス６２２の左側でフェッチされ、ＯＲ命令が右側でフ
ェッチされた場合である。デイレイスロットのＡＤＤ命
令でレジスタＲ１の内容とレジスタＲ２の内容を加算し
、レジスタＲ３に格納し、条件付き分岐命令の条件が不
成立の場合は、ＯＲ命令でレジスタＲ５とレジスタＲ６
との論理和を求め、レジスタＲ４Ｌこ格納する。 従って、本実施例によれば、もし分岐条件が成立してい
たら、右側の命令を抑止し、分岐条件が成立しなかった
ら以上の２つの命令を同時に実行することができる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＯＲ命令は第２命令レジスタ６４２にセットさ
れる。第１命令デコーダ６４４は第１命令レジスタ６４
１のｏｐコードフィールド３６１を解読して数値演算命
令（ＡＤＤ命令）であることを検出し、第２命令デコー
ダ６４５は第２命令レジスタ６４２の○Ｐコードフィー
ルド３６６を解読して数値演算命令（ＯＲ命令）である
ことを検出する。 並列動作制御ユニット６４６は上記第１及び第２の命令
デコーダ６４４．６４５のデコード結果より、上記２つ
の命令は並列に実行できる種類の命令であることが判る
。 また、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド３６２と第２命令レジスタ６４
２の第１ソースフイールド３６８を比較して、−敵して
いないことを検出する。比較器１３２は第１命令レジス
タ６４１のデステイ不一ションフィールト３６２と第２
命令レジスタ６４２の第２ソースフイールド３６９を比
較して、−ｅしでいないことを検出する。 従って、並列動作制御ユニット６４６は直前の分岐命令
の条件が成立していなかったら、これら２つの命令を同
しサイクルで並列に実行する。また分岐条件が成立して
いたら第２命令デコーダ６４４を無効化して、右側の命
令の実行を抑止し、左側の命令のみ実行する６ 以上の様に同時にフェッチされた２つの命令の内、一方
が分岐命令のデイレイスロットになっている場合でも、
本発明によれば、分岐の成立／不成立によって他方の命
令を無効化でき、正常に動作することができる。 直前のＬＤ命令のフェッチ結果を　いる命令第６図（ｇ
）は直前にＬＤ命令があり、そのフェッチ結果を利用す
る場合の動作を示す図である。 ＡＤＤ命令が６４ビツト命令データバス６２２の左側で
フェッチされ、ＯＲ命令が右側でフェッチされた場合で
ある。直前のＬＤ命令でレジスタＲ１にデータメモリ６
３０からデータをセットし、次のＡＤＤ命令でレジスタ
Ｒ１の内容とレジスタＲ２の内容を加算し、レジスタＲ
３に格納し５０Ｒ命令でレジスタＲ５とレジスタＲ１と
の論理和を求め、レジスタＲ４に格納する。 本実施例では第４図及び第６図（ｂ）、（ｃ）で説明し
たように、レジスタＲ１の内容はＬＤ命令の実行直後の
サイクルでは有効でない。そこで、直後の命令がレジス
タコンフリクトの場合は、１サイクルのウェイトを挿入
することができる。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＯＲ命令は第２命令レジスタ６４２にセットさ
れる。第１命令デコーダ６４４は第１命令レジスタ６４
１のｏｐコートフィールド３７１を解読して数値演算命
令（ＡＤＤ命令）であることを検出し、第２命令デコー
ダ６４５は第２命令レジスタ６４２の○Ｐコード３７６
を解読して数値演算命令（ＯＲ命令）であることを検出
する。これを受けて、並列動作制御ユニット６４６は上
記２つの命令は並列に実行できる種類の命令であること
が判る。 一方、比較器１３３は第１命令レジスタ６４１の第１ソ
ースフイールド３７３とデイレイトロードレジスタ６４
７を比較して、一致していることを検出する。比較器１
３４は第１命令レジスタ６４１の第２ソースフイールド
３７４とデイレイトロートレジスタ６４７を比較して、
一致していないことを検出する。 比較器１３６は、第２命令レジスタ６４２の第１ソース
フイールド３７８とデイレイトロードレジスタ６４７を
比較し、−１していないことを検出し、比較器１３５は
第２命令レジスタ６４２の第２ソースフイールド３７９
とデイレイトロートレジスタ６４７を比較し、一致して
いることを検出する。 従って、並列動作制御ユニット６４６は、第１命令レジ
スタ６４］のＡＤＤ命令及び第２命令レジスタ６４２の
ＯＲ命令の起動の前に１サイクルのウェイトを挿入し、
その後、２つの命令を並列に実行する。尚、デイレイド
ロー１−レジスタ６４７はＬＤ命令のデスティネーショ
ンレジスタの番号がセットされることになっている。 以上の様に同時にフェッチされた２つの命令が、直前の
ＬＤ命令のメモリ読み出しデータを使用する場合でも、
本実施例によれば、レジスタのコンフリクトを考慮して
、正常に動作することができる。 尚、上記の例では、左右どちらの命令も直前のＬＤ命令
の結果を使用する例を示したが、どちらも使用しない場
合は、並列動作制御ユニソ１．６４６は通常のように２
つの演算器６５１．６５２を並列実行させる。 また、右側の命令だけがＬＤ命令の結果を使用する場合
、先ず左側の命令を実行し、その間にＬＤ命令が完了す
るので、続いて右側の命令を実行することができる。 さらにまた、左側の命令だけがＬＤ命令の結果を使用す
る場合は、並列動作制御ユニット６４６を簡単１こする
ため、第６図（ｇ）と同様に左右両方の命令をウェイト
させるように制御する。 孤五匁１ 第７図（ａ）は２つ数値演算命令を同時に実行中に、左
側の命令で例外が発生した場合の動作を示す図である。 ＡＤＤ命令が６４ビット命令データバス６２２の左側で
フェッチされ、ＯＲ命令が右側でフェッチされた場合で
ある。ＡＤＤ命令でレジスタＲ１の内容とレジスタＲ２
の内容を加算し、レジスタＲ３に格納し、ＯＲ命令でレ
ジスタＲ５とレジスタＲ６との論理和を求め、レジスタ
Ｒ４に格納する。上記２つの命令同時実行において、左
側のＡＤＤ命令で例外が発生した時、並列動作制御ユニ
ット６４６は右側のＯＲ命令の実行結果をレジスタに格
納することを抑止し、右側のＯＲ命令の実行を無効化し
、例外発生時の命令の処理状態を保存する。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡＤＤ命令は第１命令レジスタ６４１にセットされ、
同時に６４ビツト命令データバス６２２の右側でフェッ
チされたＯＲ命令は第２命令レジスタ６４２にセットさ
れる。第１命令デコーダ６４４は第１命令レジスタ６４
１のＯＰコードフィールド７１１を解読して数値演算命
令（Ａ　Ｄ　Ｄ命令）であることを検出し、第２命令デ
コーダ６４５は第２命令レジスタ６４２の○Ｐコードフ
ィールド７１６を解読し数値演算命令（ＯＲ命令）であ
ることを検出する。 これを受けて、並列動作制御ユニット６４６は上記２つ
の命令は並列に実行できる種類の命令であることが判る
。 また、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド７１２と第２命令レジスタ６４
２の第１ソースフイールド７１８を比較して、一致して
いないことを検出する。比較器１３２は第１命令レジス
タ６４１のデスティネーションフィールド７１２と第２
命令レジスタ６４２の第２ソースフイールド７１９を比
較して、−Ｈしていないことを検出する。従って、並列
動作制御ユニット６４６はこれら２つの命令を同しサイ
クルで並列に実行することはできると判断し、これらの
命令を同時に実行することになる。 つまり、ＡＤＤ命令の動作として、第１命令レジスタ６
４１の第１ソースフイールド７１３に従って、レジスタ
Ｒ１の内容を読み出し、また、第２ソースフイールド７
１４に従って、レジスタＲ２の内容を読み出す。これら
２つのデータの和を演算＠６５１で求め、その結果をデ
スティネーションフィールド７１２で示されるレジスタ
Ｒ３へ格納する。演算器６５１は、第１命令レジスタ６
４１の○Ｐコート７】１を解読する第１デコーダ６・１
４によって制御される。なお、この演算に際してオーバ
ーフローが発生したとする。 また、ＯＲ命令の動作として、第２命令レジスタ６４２
の第１ソースフイールド７１８に従って、レジスタＲ５
の内容を読み出し、また、第２命令レジスタ６４２の第
２ソースフイールド７１９に従って、レジスタＲ６の内
容を読み出す。これら２つのデータの論理和を演算器６
５２で求める。 なお、演算器６５２は、第２命令レジスタ６４２のＯＰ
コード７１６を解読する第２デコーダ６４５によって制
御される。並列動作制御ユニット６４６は、左側の命令
（ΔＤＤ命令）においてオーバーフロー例外が発生した
ことを検出して、演算器６５１の結果をレジスタへ格納
することを抑止する。 例外が発生した命令のアドレスは以下のように退避され
る。 先ず、プログラムメモリ６２０をアクセスした命令アド
レス６２１は、ブリフェッチ命令７１〜レスレジスタ７
０１にセットされる。このアｌ〜レスはブリフェッチ命
令バッファ６４０にセットされている命令のアドレスに
対応する。次に、命令がブリフェッチ命令バッファ６４
０から第１命令レジスタ６４１及び第２命令レジスタ６
４２に転送されると、命令のアドレスもブリフェッチ命
令アドレスレジスタ７０１から実行命令アドレスレジス
タ７０２にセソ１〜される。ここで、実行命令アドレス
レジスタ７０２にセットされているアトレ又は第１命令
レジスタ６４１にセットされている命令のアドレスであ
り、第２命令レジスタ６４２にセットされている命令の
アドレスは、実行命令アｌ〜レスレジスタ７０２の値に
４を加算した値である。 従って、上記のように、第１命令レジスタ６４１の命令
（ＡＤＤ命令）を実行中に例外が発生したら、並列動作
制御ユニット６４６は実行命令アドレスレジスタ７０２
の値を例外命令アドレスレジスタ７０３にセットする。 もし、第２命令レジスタ６４２の命令（ＯＲ命令）を実
行中に例外が発生したら、並列動作制御ユニット６４６
は実行命令アドレスレジスタ７０２の値に４を加算して
、その値を例外命令アドレスレジスタ７０３にセットす
る。 例外が発生すると、本実施例では、例外を発生した命令
のアドレスを退避し、プロセッサは、予め決められた例
外処理ルーチンを実行する。この例外処理ルーチンの先
頭アドレスは、予め決められたものであり、プロセッサ
内のＲＯＭ７０５から読み出した値である。このアドレ
スをもとに命令ブリフェッチを行なう。 例外処理ルーチンはユーザが作成するものなので、各ユ
ーザによって色々な処理を行っている。 例を１つ挙げると、例えば例外発生アドレス及び例外発
生の要因をユーザへ表示する一方、そのプログラムの実
行を中止して、他のプログラムを実行させるものがある
。第７図（ａ）の場合では、例外発生アドレスとしてＥ
ＸＰＣ７０３の値を表示し、例外要因として算術オーバ
ーフローであったことを表示する。 以上の様に同時に実行していた２つの命令の一方で例外
が発生しても、本発明によれば、例外発生時の命令アド
レス、及び、その処理状態を保存しておくことができる
。 第７図（ｂ）は２つの命令を同時に実行中に、右側の命
令で例外が発生した場合の動作を示す図である。ＡＤＤ
命令が６４ビツト命令データバス６２２の左側でフェッ
チされ、ＬＤ命令が右側でフェッチされた場合である。 ＡＤＤ命令でＲ１レジスタの内容とＲ２レジスタの内容
を加算し、Ｒ３レジスタに格納し、ＬＤ命令でＲ５レジ
スタと１６ビツトイミデイエイトとの和をアドレスとす
るメモリの内容をフェッチし、Ｒ４レジスタに格納する
。本実施例によれば上記の２つの命令同時実行において
、右側のＬＤ命令で例外が発生した時、並列動作制御ユ
ニット６４６は左側のＡＤＤ命令の処理を完了した後、
例外発生時の命令の処理状態を保存する。 ６４ビツト命令データバス６２２の左側でフェッチされ
たＡ、　Ｄ　Ｄ命令は第１命令レジスタ６４１にセラ）
−され、同時に６４ビツト命令データバス６２２の右側
でフェッチされたＬＤ命令は第２命令レジスタ６４２に
セントされる。第１命令デコ−１’６４４は第１命令レ
ジスタ６４１の○Ｐコードフィールド７２１を解読して
数値演算命令（ＡＤＤ命令）であることを検出し、第２
命令デコーダ６４５は第２命令レジスタ６４２のＯＰコ
ートフィールド７２６を解読してメモリ操作命令（ＬＤ
命令）であることを検出する。 これを受けて並列動作制御ユニット６４６は上記２つの
命令は並列に実行できる種類の命令であることが判る。 また、比較器１３１は第１命令レジスタ６４１のデステ
ィネーションフィールド７２２と第２命令レジスタ６４
２の第１ソースフイールド７２８を比較して、一致して
いないことを検出する。比較器１３２は第１命令レジス
タ６４１のデスティネーションフィールド７２２と第２
命令レジスタ６４２の第２ソースフイールド７２９を比
較して、−Ｍしていないことを検出する。従って、並列
動作制御ユニット６４６はこれら２つの命令を同しサイ
クルで並列に実行することはできると判断し、これらの
命令を同時に実行することになる。 つまり、ＡＤＤ命令の動作として、第１命令レジスタ６
４１の第１ソースフイールド７２３に従って、レジスタ
Ｒ１の内容を読み出し、また、第２ソースフイールド７
２４に従って、レジスタＲ２の内容を読み出す。これら
２つのデータの和を演算器６５１で求め、その結果をデ
スティネーションフィールド７２２で示されるレジスタ
Ｒ３へ格納する。演算器６５１は、第１命令レジスタ６
４１の○Ｐコート７２１を解読する第１デコーダ６４４
によって制御される。 また、ＬＤ命令の動作として、第２命令レジスタ６４２
の第１ソースフイールド７２８に従って、レジスタＲ５
の内容を読み出し、また、第２命令レジスタ６４２の第
２ソースフイールド７２９のイミディエイトデータを３
２ビツトに符号拡張する。これら２つのデータの論理和
を、第２命令レジスタ６４２の○Ｐコード７２６を解読
する第２デコーダ６４５によって制御される演算器６５
２で求め、これをアドレスとして、データメモリ６３０
をアクセスする。この例ではこの時、データメモリ６３
０において何らかのエラー、例えばバスエラーが発生し
たとする。 例外が発生した命令のアドレスは以下のように退避され
る。 第２命令レジスタ６４２の命令（ＬＤ命令）を実行中に
例外が発生したので、並列動作制御ユニット６４６は実
行命令アドレスレジスタ７０２の値に４を加算して、そ
の値を例外命令アドレスレジスタ７０３にセットする。 尚、ここで、実行命令アドレスレジスタ７０２の値に４
を加算すると述べたが、実際には、実行命令アドレスレ
ジスタ７０２の値は８の倍数になっているので、右から
３ビツト目をＯから１にするだけで良い。つまり、桁上
がりが発生するような演算をする必要はない。 また、プロセッサは、ＲＯＭ７０５から読み出した値を
アドレスとして命令ブリフェッチを行ない、予め決めら
れた例外処理ルーチンを実行する。 例外処理ルーチンの内容は、第７図（ａ）の場合と同様
に、例えば、例外発生アドレスとしてＥＸＰＣ７０３の
値を表示し、例外要因としてデータバスアクセスエラー
（例えば、バスエラー等）であったことを表示する。 以上の様に同時に実行していた２つの命令の一方で例外
が発生しても、本実施例によれば、例外発生時の命令ア
ドレス、及び、その処理状態を保存しておくことができ
る。 また、以上のように本実施例では、第１命令レジスタ６
４１及び第２命令レジスタ６４２の２つの命令のアドレ
スを１つのレジスタ７０２に保持できるので、第１命令
レジスタ６４１及び第２命令レジスタ６４２の２つの命
令のアドレスを別々のレジスタに保持する場合に比べて
、レジスタの節約になる。 以上説明してきた本実施例によれば、各命令のフォーマ
ットが限定されているため、命令の解読が容易にでき、
命令デコーダを２重に搭載しても、回路規模はそれほど
増大することはない。 また、本実施例によれば、イミディエイトデータを操作
する命令の○Ｐコードはレジスタを操作する命令の○Ｐ
コードと左端の１ビツトだけが違うだけなので、演算器
の制御信号などの生成するための命令解読がどちらの命
令でも共通化でき命令デコーダの簡略化が可能である。 また、イミディエイトデータを操作するか否かはＯＰコ
ートの左端の１ビツトだけ判断できるので５イミデイ工
イトデータ生成回路の制御信号などの生成するための命
令デコーダの簡略化が可能である。 ［発明の効果］ 以上述へてきたように本発明によれば、命令の前後の依
存関係を考慮しながら、２つの命令を同時に実行する命
令制御方式を容易に実現できる。 従って、ピーク時には従来方式の２倍の処理性能を持つ
データ処理装置を容易に実現することができる。 また、本発明によれば、データ幅の広いバスを用いて１
サイクルでフェッチした２つの命令を同時に実行できる
ので、パイプラインステージ間の負荷を均一にでき、ハ
ードウェア回路の有効利用が可能になる。 特に１本発明によれば、並列に命令を実行する命令実行
回路において、各命令実行回路毎に実行する命令の種類
を限定しているので、それぞれの命令実行回路の回路規
模を小さくすることができる。 また１本実施例では、分岐命令の次にある命令が分岐命
令と同時に実行できる場合には、分岐命令と同時に実行
してしまい、デイレイスロットでは他の命令の同時実行
を抑止しているので、従来のプログラムをそのまま実行
しても、悪影響を与えることはなく、互換性を維持する
ことができる。

【図面の簡単な説明】

第１図は本発明の一実施例であるデータ・プロセッサの
システム構成を示すブロック図、第２図は第１図のデー
タ・プロセッサのための命令フォーマットを示す図、 第３図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行した時の命令制御方式を示す図、 第４図は第１図のデータ・プロセッサのパイプライン処
理の様子を示す図、 第５図は第１図のデータ・プロセッサの命令コードの割
り付けを示す図。 第６図は第１図のデータ・プロセッサにおいて命令をシ
リアルに実行する時の命令制御方式を示す図、 第７図は第１図のデータ・プロセッサにおいて２つの命
令を同時に実行している時に例外が発生したときの処理
方式を示す図である。 ６１０：プロセッサ、６２０ニブログラムメモリ、６３
０：データメモリ、６４０ニブリフエツチバツフア、６
４１．６４２：命令レジスタ、６４４．６４５：命令デ
コーダ、６５０ニレジスタフアイル、６５１．６５２：
演算器、１３１．１３２．１３３．１３４：レジスタ番
号比較器、７０１．７０２．７ｏ３：命令アドレスレジ
スタ。 第１図 第２図（ａ） 第２図（ｂ） 第３図（ａ） 第３図（ｃ） 第４図（ａ） 第４図（ｂ） 第３図（ｂ） 第４図（ｃ） 第５図 第６図（ｌｏ） 第６図（ａ） 第６図（Ｃ） 第６図（ｄ） 第６図（ｆ） 第６図（ｅ） 第６図（ｇ） 第７図（ａ） 第７図（ｂ）

Claims (1)

1. 【特許請求の範囲】 １、（１）所定のビット幅の命令長の第１及び第２の命
   令をメモリからフェッチし、上記第１及び第２の命令を
   並行に出力する命令フェッチユニットと、 （２）その入力に上記命令フェッチユニットから出力さ
   れる上記第１の命令が供給される第１の命令デコーダと
   、 （３）その入力に上記命令フェッチユニットから出力さ
   れる上記第２の命令が供給される第２の命令デコーダと
   、 （４）上記第１の命令デコーダのデコード結果によって
   制御される第１の命令実行ユニットと、（５）上記第２
   の命令デコーダのデコード結果によって制御される第２
   の命令実行ユニットと、（６）上記命令フェッチユニッ
   トから出力される上記第１の命令のデスティネーシヨン
   フィールドの情報と上記命令フェッチユニットから出力
   される上記第２の命令のソースフィールドの情報とを比
   較する比較器とを具備してなり、上記命令フェッチユニ
   ットから出力される上記第１の命令のデスティネーシヨ
   ンフィールドの情報と上記命令フェッチユニットから出
   力される上記第２の命令のソースフィールドの情報とが
   一致する際、上記比較器の出力は上記第１の命令実行ユ
   ニットと上記第２の命令実行ユニットとにおける上記第
   １及び第２の命令の並行実行を禁止することを特徴とす
   るデータ・プロセッサ。 ２、複数のレジスタからなるレジスタファイルをさらに
   具備してなり、 上記第１の命令の上記デスティネーションフィールド情
   報によって指定されるレジスタファイル中のレジスタと
   上記第２の命令のソースフィールドの情報によって指定
   されるレジスタファイル中のレジスタとが一致する際に
   、上記比較器の出力は上記第１の命令実行ユニットと上
   記第２の命令実行ユニットとにおける上記第１及び第２
   の命令の並行実行を禁止することを特徴とする請求項１
   記載のデータ・プロセッサ。 ３、上記第１の命令デコーダと上記第２の命令デコーダ
   の上記デコード結果と上記比較器の上記出力とに応答し
   て上記第１の命令実行ユニットと上記第２の命令実行ユ
   ニットとにおける上記第１及び第２の命令の並行実行を
   禁止する並列動作制御ユニットをさらに具備することを
   特徴とする請求項１乃至２のいずれか記載のデータ・プ
   ロセッサ。 ４、上記第１及び第２の命令の上記所定のビット幅の命
   令長は固定長であり、縮小命令セット・コンピュータと
   して構成されたことを特徴とする請求項１乃至３のいず
   れか記載のデータ・プロセッサ。 ５、上記メモリはメインメモリもしくはキャッシュメモ
   リの少なくともいずれかにより構成されてなることを特
   徴とする請求項１乃至４のいずれか記載のデータ・プロ
   セッサ。