DE68926701T2

DE68926701T2 - Datenverarbeitungsgerät zur parallelen Dekodierung und parallelen Ausführung von Befehlen mit variabler Wortlänge

Info

Publication number: DE68926701T2
Application number: DE68926701T
Authority: DE
Inventors: Toshimichi Matsuzaki; Takashi Sakao
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1988-08-09
Filing date: 1989-08-04
Publication date: 1997-02-20
Anticipated expiration: 2009-08-05
Also published as: EP0354740B1; KR930001055B1; DE68926701D1; EP0354740A2; EP0354740A3; KR900003738A

Description

HINTERGRUND DER ERFINDUNG

Die Erfindung betrifft ein Gerät zum gleichzeitigen Dekodieren einer Mehrzahl von Befehlen und zum gleichzeitigen Ausführen der dekodierten Mehrzahl von Befehlen in einem Befehlsformat mit einer variablen Wortlänge.
In einem herkömmlichen Datenverarbeitungsgerät wird im allgemeinen ein Parallelverarbeitungsbetrieb zum Erhöhen der Datenverarbeitungsgeschwindigkeit ausgeführt. Bei einer Parallelverarbeitung von zwei Befehlen werden beispielsweise zwei Dekodiereinrichtungen vorgesehen, um zwei Befehle gleichzeitig zu dekodieren und zwei Ausführungseinheiten gleichzeitig zu betreiben. Gemäß der japanischen Patentveröffentlichung JP-A-63-49843 dekodieren eine erste Dekodiereinrichtung bzw. eine zweite Dekodiereinrichtung zwei Befehle (arithmetischer und logischer Betrieb), um eine arithmetische Betriebseinheit und eine logische Betriebseinheit gleichzeitig zu betreiben, zur Verbesserung der Systemfunktion. Bei diesem Beispiel werden die Befehle in dem Befehlsformat mit einer festen Wortlänge parallel dekodiert, so daß die Verwirklichung einer derartigen Dekodierung einfach ist.
Bei einem Befehlsformat mit einer variablen Wortlänge, bei dem sich die Länge des Befehlskodes in Abhängigkeit von der Betriebsart und dem Adressiermodus ändert, wird die Position eines auf den gerade dekodierten Befehl folgenden Befehls über das Ergebnis der Dekodierung des vorliegenden Befehls bestimmt, so daß eine gleichzeitige Dekodierung einer Mehrzahl von Befehlen schwierig ist. Zur Bewältigung dieser Situation sind eine Mehrzahl von zweiten Dekodiereinrichtungen vorgesehen, die gleichzeitig auf die gerade dekodierten Befehle folgende Befehlswörter dekodieren, oder es ist eine Wähleinrichtung vorgesehen, die eine Befehlsworteingabe für die zweite Befehlsdekodiereinrichtung wählt und in Übereinstimmung mit dem Ergebnis der Dekodierung mit der ersten Befehlsdekodiereinrichtung gesteuert wird, um die Eingabe für die zweite Befehlsdekodiereinrichtung zu bestimmen. Daher würde die Anzahl der Dekodiereinrichtungen ansteigen und die zur Dekodierung benötigte Zeit würde in unerwünschter Weise ansteigen.
Es gibt ein Datenverarbeitungsgerät, in dem die Ergebnisse einer Dekodierung der jeweiligen Befehle vorab gespeichert werden, weil eine gleichzeitige Dekodierung einer Mehrzahl von Befehlen in einem Befehlsformat mit einer variablen Wortlänge schwierig ist, wobei derartige Ergebnisse für zwei Befehle gleichzeitig an eine Ausführungseinheit abgegeben werden, um gleichzeitig zwei Befehle parallel auszuführen. ("Study of CPU Architecture of 32-Bit- Microprocessor TX3 Based on TRON Specifications", TECHNICAL REPORT OF COMPUTER SYSTEMS, Institute of Electronics, Information and Communication Engineers (IEICE), Band 87, Nr. 422, 1988).
Gemäß dem Datenverarbeitungsgerät dieses Gerätes wird eine vorgegebene Menge der Ergebnisse einer Dekodierung von Befehlen in einem Puffer für dekodierte Befehle gespeichert und die Ergebnisse der Dekodierung werden einer Mehrzahl von Ausführungseinheiten zugeführt, solange die dekodierten Ergebnisse in dem Puffer für dekodierte Befehle über eine Programmschleife wiederholt verwendet werden können. Zum Speichern der dekodierten Ergebnisse und zum Verbessern der Wirkung der Wiederverwendung der dekodierten Ergebnisse wird ein Puffer für dekodierte Ergebnisse mit einer großen Kapazität benötigt. Für die erste Verwendung der Schleife, d.h. bis die Speicherung der dekodierten Ergebnisse in dem Puffer für die dekodierten Ergebnisse abgeschlossen ist, ist die Übertragungsfähigkeit des Puffers für dekodierte Befehle auf den Durchsatz einer Dekodierung für einen Befehl begrenzt.

KURZBESCHREIBUNG DER ERFINDUNG

Eine Aufgabe dieser Erfindung besteht in der Bereitstellung eines Datenverarbeitungsgerätes, mit dem eine Mehrzahl von Befehlen in einem Befehlsformat mit variabler Wortlänge ohne übermäßige Erhöhung des Umfangs der Dekodier-Hardware parallel dekodiert wird.
Erfindungsgemäß wird bereitgestellt ein Datenverarbeitungsgerät zum parallelen Dekodieren einer Mehrzahl von Befehlen aus einem Befehlssystem mit variabler Wortlänge, das mindestens einen Befehl mit einer festen Länge enthält, mit:
einer Befehlszuführeinrichtung zum Bereitstellen eines ersten Befehls mit einer variablen Wortlänge und eines auf den ersten Befehl folgenden zweiten Befehls;
einer ersten Befehlsdekodiereinrichtung zum Empfangen und Dekodieren des ersten Befehls und zum Bereitstellen eines eine Grenze des ersten Befehls angebenden Signals nach Abschluß der Dekodierung des letzten Bytes des ersten Befehls;
einer Einrichtung zum Erfassen einer Möglichkeit für eine parallele Dekodierung zum Empfangen des zweiten Befehls, während der erste Befehl noch mit der ersten Befehlsdekodiereinrichtung dekodiert wird, zum Dekodieren des zweiten Befehls und zum Erfassen, ob der zweite Befehl ein parallel dekodierbarer Befehl ist, der eine feste Länge aufweist und parallel mit einem in der ersten Befehlsdekodiereinrichtung dekodierten Befehl dekodierbar ist;
mindestens einer zweiten Befehlsdekodiereinrichtung zum Dekodieren des parallel dekodierbaren Befehls, der mit der Einrichtung zum Erfassen der Möglichkeit für eine parallele Dekodierung als parallel dekodierbar erfaßt wird, parallel mit einem in der ersten Befehlsdekodiereinrichtung dekodierten Befehl, und bei dem
die Befehlszuführeinrichtung zum selektiven Zulassen des mit der Einrichtung zum Erfassen der Möglichkeit für eine parallele Dekodierung gemäß dem die Grenze des ersten Befehls angebenden Signal, das von der ersten Befehlsdekodiereinrichtung ausgegeben wird, erfaßten parallel dekodierbaren Befehls als zugelassener parallel dekodierbarer Befehl und zum Zuführen des zugelassenen parallel dekodierbaren Befehls zur zweiten Befehlsdekodiereinrichtung und eines auf den zugelassenen parallel dekodierbaren Befehl folgenden Befehls zur ersten Befehlsdekodiereinrichtung betreibbar ist.
Die Erfindung wird nachstehend lediglich beispielhaft unter besonderer Bezugnahme auf die begleitende Zeichnung erläutert. In der Zeichnung zeigt:
Fig. 1 ein Schema eines Datenverarbeitungsgeräts gemäß einer Ausführungsform der Erfindung.
Fig. 2A, 2B und 2C veranschaulichen die parallele Dekodierung von zwei Befehlen bei einem Befehl mit einer variablen Wortlänge unter Verwendung eines erfindungsgemäßen Datenverarbeitungsgerätes;
Fig. 3 veranschaulicht eine Folge ausgeführter Befehle zum Erläutern des Betriebs des Gerätes, bei dem ein mit hoher Geschwindigkeit arbeitender Befehl für eine bedingte Verzweigung verwendet wird;
Fig. 4A und 4B sind Zeitablaufdiagramme zum Erläutern des Betriebs des Gerätes, bei dem ein mit hoher Geschwindigkeit ausgeführter Befehl für eine bedingte Verzweigung verwendet wird;
Fig. 5 veranschaulicht eine Folge ausgeführter Befehle zum Erläutern des Betriebs des Gerätes, bei dem ein Befehl zum Laden mit hoher Geschwindigkeit verwendet wird;
Fig. 6 ist ein Zeitablaufdiagramm zum Erläutern des Betriebs des Gerätes, bei dem ein Befehl zum Laden mit hoher Geschwindigkeit verwendet wird;
Fig. 7 veranschaulicht eine Folge ausgeführter Befehle zum Erläutern des Betriebs des Gerätes, bei dem ein Befehl zum Speichern mit hoher Geschwindigkeit verwendet wird;
Fig. 8 ist ein Zeitablaufdiagramm zum Erläutern des Betriebs des Gerätes, bei dem ein Befehl zum Speichern mit hoher Geschwindigkeit verwendet wird;
Fig. 9 ist ein Schema einer Betriebsverzögerungssteuereinheit;
Fig. 10 ist ein Zeitablaufdiagramm zum Veranschaulichen des Pipeline-Betriebs eines Ladebefehls, wenn ein Registerkonflikt aufgetreten ist, und eines auf den Ladebefehl folgenden Register-zu-Register-Berechnungsbefehls;
Fig. 11 veranschaulicht ein zweites Schema einer zweiten Befehlsdekodiereinrichtung.
Fig. 12A, 12B und 12C veranschaulichen jeweils ein Bitmuster eines Befehls zum Ausführen einer parallelen Dekodierung in der Ausführungsform der Erfindung und
Fig. 13 ist ein Schema einer Einrichtung zum Erfassen der Möglichkeit zur Ausführung einer parallelen Dekodierung in der Ausführungsform der Erfindung.

BESCHREIBUNG BEVORZUGTER AUSFÜHRUNGSFORMEN

Fig. 1 ist ein Blockdiagramm eines Datenverarbeitungsgeräts gemäß einer Ausführungsform der Erfindung. In Fig. 1 bezeichnet 10 eine Befehlsauslesesteuereinheit, mit der ein Befehl vor seiner Ausführung ausgelesen wird. Ein Befehlspuffer 11 speichert von der Auslesesteuereinheit 10 vorbereitete Befehle und führt einer Dekodiereinrichtung notwendige Befehle zu. Eine erste Befehlsdekodiereinrichtung 12 dekodiert einen Befehl mit einer variablen Wortlänge und dekodiert alle Befehle außer einer Mehrzahl parallel dekodierter Befehle (mindestens ein in einem Befehlsformat mit einer variablen Wortlänge enthaltener Befehl mit einer festen Wortlänge). Eine zweite Befehlsdekodiereinrichtung 13 dekodiert lediglich parallel zu dekodierende Befehle. Erfassungseinrichtungen 14, 15, 16 zum Erfassen der Möglichkeit für eine parallele Dekodierung erfassen das Vorliegen einer Kombination von parallel dekodierbaren Befehlen (mindestens ein in einem Befehlsformat mit einer variablen Wortlänge enthaltener Befehl mit einer festen Wortlänge und darauf folgende Befehle) in einer auf den einen von der ersten Befehlsdekodiereinrichtung 12 dekodierten Befehl folgenden Befehlsfolge. Die Bezugszeichen 101, 102, 103 bezeichnen die Ergebnisse einer Erfassung mit den entsprechenden Erfassungseinrichtungen für die Möglichkeit einer parallelen Dekodierung. Ein primäres Befehlsregister 17 hält ein Befehlswort, das die erste Befehlsdekodiereinrichtung 12 dekodiert, und darauf folgende Befehle. Ein sekundäres Befehlsregister 18 hält den Befehl, den die zweite Befehlsdekodiereinrichtung 13 dekodiert. Eine Befehlszuführsteuereinrichtung 19 steuert die Verschiebung der Inhalte in dem primären Befehlsregister 17 und dem sekundären Befehlsregister 18 und läßt in Abhängigkeit von der Ausgabe der primären Befehlsdekodiereinrichtung 12, die die Grenze des von der primären Befehlsdekodiereinrichtung 12 dekodierten Befehls angibt, eines der Ergebnisse einer Erfassung mit den Erfassungseinrichtungen 101, 102 und 103 für die Möglichkeit für eine parallele Dekodierung zu und speichert in dem sekundären Befehlsregister 18 sich von einem unmittelbar vorliegenden Befehlsbereich unterscheidende Befehlsbereiche und eine in dem Befehl enthaltene Verschiebung. Eine Befehlszuführeinrichtung 20 führt den Befehlsdekodiereinrichtungen 12, 13 und der Einrichtung 21 zum Erfassen der Möglichkeit für eine parallele Dekodierung Befehle zu. Ein Puffer (oder Mikrobefehlregister) 22 hält temporär das Ergebnis der Dekodierung mit den Befehlsdekodiereinrichtungen 12 und 13. Eine Datenleseeinrichtung 23 berechnet die Ergebnisse von in einem Speicher abgelegten Daten und liest über eine Bus-Übertragungssteuereinrichtung 32 Daten aus einem externen Speicher. Eine Ausführungseinheit 24 führt Funktionen für eine Mehrzahl von in dem Register gespeicherten Datensegmente aus und speichert die Daten in dem mit der Datenleseeinrichtung 23 gelesenen Speicher in einem internen Register. Eine Datenschreibeinrichtung 25 speichert die von der Ausführungseinrichtung 24 berechneten Daten in dem Speicher. Eine Verzweigungssteuereinrichtung 26 empfängt den Bedingungskode eines in einem Mikrobefehlregister 22 gespeicherten Befehls für eine bedingte Verzweigung und ein von der Ausführungseinrichtung 24 ausgegebenes Funktionsergebniskennzeichen und erfaßt das Vorliegen der Verzweigungsbedingungen in einem Komparator 27. Die Verzweigungssteuereinrichtung 26 unterdrückt die Ausführung des auf den Verzweigungsbefehl folgenden Befehls in der Ausführungseinrichtung gemäß einem Verzweigungsbewirkungssignal 105, wenn die Verzweigungsbedingungen erfüllt sind und steuert die Befehlsausleseeinrichtung 10 gleichzeitig so, daß aus der Verzweigungszieladresse 104 ein neuer Befehl ausgegeben wird. Eine Verzweigungszieladressenberechnungseinrichtung 28 enthält eine Addiereinrichtung 30, die lediglich für eine Adressenberechnung vorgesehen ist, und einen Programmzähler (PC) der die Adresse eines gerade ausgeführten Befehls hält, und berechnet ohne Rücksicht auf die Ausführungseinrichtung 24 die Verzweigungszieladresse 104 des Befehls für eine bedingte Verzweigung oder des Befehls für eine nicht bedingte Verzweigung gemäß einem Befehl des Mikrobefehlregisters 22. Wenn der auf einen Ladebefehl folgende Befehl in der Ausführungseinrichtung die Daten verwendet, welche die Datenleseeinrichtung 23 gemäß dem Ladebefehl aus dem Speicher gelesen hat, verzögert eine Verzögerungssteuereinrichtung 31 den Betrieb des nachfolgenden Befehls, bis das Lesen des Ladebefehls abgeschlossen ist. Eine Bus- Übertragungssteuereinrichtung 32 steuert die Datenübertragung zwischen dem inneren und dem äußeren des Prozessors.
Die Fig. 12A, 12B und 12C veranschaulichen Beispiele für Befehlsbitmuster, die jeweils in der besonderen Ausführungsform der Erfindung parallel dekodiert werden. Die Bezugszeichen CCCC bezeichnen die Bedingung eines Befehls für eine bedingte Verzweigung; Disp 8 bezeichnet einen Versatz der Verzweigungszieladresse, der vorliegt, wenn die Bedingungen erfüllt sind oder die Grundversatzwerte der Lade- und Speicherbefehle, und Rn bezeichnet die Grundregisternummer.
Fig. 13 veranschaulicht den Aufbau der Einrichtung zum Erfassen der Möglichkeit für eine parallele Dekodierung in der besonderen Ausführungsform der Erfindung. Die Einrichtung zum Erfassen der Möglichkeit für eine parallele Dekodierung erfaßt, ob in der im primären Befehlsregister gespeicherten Befehlsfolge ein Bitmuster des Befehls gemäß den Fig. 12A, 12B und 12C vorliegt und durch eine einfache Struktur der dargestellten Art verwirklicht ist.
Fig. 2 veranschaulicht die parallele Dekodierung von zwei Befehlen mit variabler Wortlänge unter Verwendung des erfindungsgemäßen Datenverarbeitungsgerätes. Die parallele Befehlsdekodierung eines Befehls mit variabler Wortlänge in der besonderen Ausführungsform wird unter Bezugnahme auf die Fig. 1, 2A, 2B und 2C erläutert.
Fig. 2A zeigt die Reihenfolge der auszuführenden Befehle, beginnend mit einem A0- Befehl. Der A0-Befehl weist eine 16-Bit-Verschiebung auf und es wird angenommen, daß A1- und A2-Befehle parallel dekodiert werden.
Fig. 2B veranschaulicht den Zustand des primären Befehlsregisters 17 und des sekundären Befehlsregisters 18, wobei die erste Befehlsdekodiereinrichtung 12 den A0-Befehl im primären Befehlsregister dekodiert. Vier das primäre Befehlsregister 17 bildende 16-Bit- Befehlsregister IRM0 bis IRM3 speichern den A0-Befehl, die Verschiebung des A0-Befehls, den A1-Befehl bzw. den A2-Befehl. Zu dieser Zeit dekodiert die erste Befehlsdekodiereinrichtung 12 den A0-Befehl im IRM0 und gibt ein Signal 100 aus, das angibt, daß die Befehlsgrenze des A0- Befehls zwischen IRM1 und IRM2 liegt. Gleichzeitig erfassen die Einrichtungen 14 bis 16 zum Erfassen der Möglichkeit für eine parallele Dekodierung jeweils, ob es irgendeine Möglichkeit gibt, von den Verschiebungs-, A1- und A2-Befehlen zwei Befehle parallel zu dekodieren und geben Ergebnisse der Erfassung bezüglich der Möglichkeiten auf Signalleitungen 101 bis 103 aus. Zu dieser Zeit erkennt die Einrichtung 14 zum Erfassen der Möglichkeit für eine parallele Dekodierung nicht die Grenze des Befehls, so daß die Erfassungseinrichtung 14 ein falsches Ergebnis für die Erfassung der Möglichkeit für eine parallele Dekodierung auf die Signalleitung 101 ausgibt, wenn die Verschiebung im IRM1 mit einem der parallel zu dekodierenden Befehlskode zusammenfällt. Die Befehlszuführsteuereinrichtung 19 beseitigt die falschen Ergebnisse der Erfassung von den Signalleitungen 101 bis 103, gemäß dem die Grenze des Befehls angebenden Signal 100 und bestimmt, daß das Ergebnis der Erfassung 102 ein gültiges Ergebnis ist. Sie steuert die Verschiebung aller in dem primären Befehlsregister 17 und dem sekundären Befehlsregister 18 gespeicherten Befehle gemäß der Bestimmung zum Speichern des A1-Befehls in IRM2 im sekundären Befehlsregister 18 bzw. des A2-Befehls im darauf folgenden IRM3 im Befehlsregister IRM0. Fig. 2C veranschaulicht die Situation, in der die erste Befehlsdekodiereinrichtung 12 den A2-Befehl dekodiert und die zweite Befehlsdekodiereinrichtung 13 den A1-Befehl dekodiert, d.h. die Situation einer parallelen Dekodierung von zwei Befehlen. Die Einrichtung zum Erfassen der Möglichkeit für eine parallele Dekodierung erfaßt lediglich das Vorliegen von parallel dekodierbaren Befehlen (mindestens ein in einem Befehlsformat variabler Wortlänge enthaltener Befehl mit einer festen Wortlänge; bei der Ausführungsform: der Befehl für eine bedingte Verzweigung, der Ladebefehl und der Speicherbefehl) und kann in Form einer einige Gatter (Dekodiereinrichtungen) aufweisenden Hardware realisiert werden. Von der zweiten Befehlsdekodiereinrichtung 13 wird gefordert, die parallel dekodierbaren Befehle zu dekodieren und von der ersten Befehlsdekodiereinrichtung 12 wird gefordert, sich von den parallel dekodierbaren Befehlen unterscheidende Befehle zu dekodieren, so daß es keine doppelten Dekodiereinrichtungen gibt und die Gesamtmenge der zum Dekodieren benötigten Hardware nicht ansteigt.
Die Fig. 3, 4A und 4B veranschaulichen eine Zunahme der Ausführungsgeschwindigkeit eines Befehls für eine bedingte Verzweigung durch eine parallele Dekodierung und Ausführung eines bedingten Befehls und des darauf folgenden Befehls, wenn die mit einer Bedingung versehen Anweisung nicht genommen wird.
Fig. 3 veranschaulicht eine Folge auszuführender Befehle, die sich in Richtung auf einen B1-Befehl verzweigt, wenn die Bedingungen eines Befehls für eine bedingte Verzweigung (Bcc) erfüllt sind, und die Ausführung des darauf folgenden A1-Befehls, wenn die Bedingungen nicht erfüllt sind. Durch das oben angegebene Verfahren für eine parallele Befehlsdekodierung werden der Befehl für die bedingte Verzweigung und der darauf folgende A1-Befehl parallel dekodiert. In den Fig. 4A und 4B bezeichnen die Bezugszeichen IF den Betrieb der Befehlsvorausleseeinrichtung 10; DEC bezeichnet den Betrieb der Befehlsdekodiereinrichtung; R bezeichnet den Lesebetrieb der internen Register; EX bezeichnet den Betrieb der Ausführungseinrichtung 24 und W bezeichnet den Schreibbetrieb in das interne Register. Der A0- Befehl wird zur Zeit 2 dekodiert, der Inhalt des internen Registers zur Zeit 3 gelesen, die Ausführung wird zur Zeit 4 bewirkt und das Ergebnis der Ausführung wird zur Zeit 5 in das interne Register geschrieben, zu der vom Komparator 27 der Verzweigungssteuereinrichtung 26 auch ein A0-Befehl-Berechnungsergebniskennzeichen ausgegeben wird. Zur Zeit 3 werden der Befehl für eine bedingte Verzweigung und der darauf folgende AI-Befehl parallel dekodiert und das Ergebnis der Dekodierung wird im Mikrobefehlregister gespeichert. Zur Zeit 4 wird die Adresse des B1-Befehls in der lediglich zum Berechnen von Adressen dienenden Addiereinrichtung 30 der Verzweigungsadressenberechnungseinrichtung 28 gemäß dem Befehl im Mikrobefehlregister 22 berechnet und temporär gespeichert, bis eine neue Notwendigkeit entsteht. Während die Verzweigungszieladresse üblicherweise durch Addieren eines Versatzwertes, wie etwa einer Verschiebung, die durch den Befehl für eine bedingte Verzweigung dargestellt wird, zum Zählwert des Programmzählers 29 erhalten wird, kann sie stattdessen auch durch Addieren des Inhaltes des internen Registers erhalten werden. Der Inhalt des internen Registers, der zur Berechnung des A1-Befehls notwendig ist, wird in der Ausführungseinrichtung 24 ausgelesen. Zur Zeit 5 wird der A1-Befehl in der Ausführungseinrichtung 24 berechnet und das Ergebnis der Ausführung wird temporär gespeichert. Gleichzeitig vergleicht der Komparator 27 der Verzweigungssteuereinrichtung 26 den Bedingungskode des Befehls für eine bedingte Verzweigung mit dem Berechnungsergebniskennzeichen des zur Zeit 4 berechneten A0-Befehls. Wenn die Bedingungen als Ergebnis des Vergleichs nicht erfüllt sind, schreibt die Verzweigungssteuereinrichtung 26 zur Zeit 5 gespeicherte Ergebnisse einer Berechnung des A0-Befehls zur Zeit 6 in das interne Register, annuliert die zur Zeit 4 berechnete Adresse des B1-Befehls und veranlaßt die Befehlsvorausleseeinrichtung 10 zur Fortsetzung der Auslesung der auf den Befehl für eine bedingte Verzweigung folgenden Befehlsfolge (Fig. 4A, wenn die Bedingungen nicht erfüllt sind). Falls aus dem Vergleichsergebnis bekannt ist, daß die Bedingungen erfüllt sind, verhindert die Verzweigungssteuereinrichtung 26 das Schreiben des Ergebnisses der Berechnung des A1- Befehls und annuliert die Ausführung aller darauf folgenden Befehle zur Zeit 6. Ferner veranlaßt sie die Befehlsvorausleseeinrichtung 10 zur Auslesung des B1-Befehls gemäß der zur Zeit 4 berechneten Adresse des B1-Befehls, zur Ausführung des Verarbeitungsbeginns mit dem B1- Befehl (Fig. 4B, wenn die Bedingungen erfüllt sind).
Nachstehend wird ein Pipeline-Betrieb erläutert, der ausgeführt wird, wenn der Ladebefehl und der Befehl für eine Register-zu-Register-Berechnung parallel dekodiert und ausgeführt werden, während der Speicherbefehl und der Befehl für eine Register-zu-Register-Berechnung gleichzeitig parallel dekodiert und ausgeführt werden. Fig. 5 veranschaulicht eine einen A0- Befehl, einen LD-Befehl, einen A1-Befehl und einen A2-Befehl, die in dieser Reihenfolge ausgeführt werden, aufweisende Befehlsfolge. Der A1-Befehl ist ein Befehl für eine Register-zu- Register-Berechnung. Der LD-Befehl und der darauf folgende A1-Befehl werden parallel dekodiert. Fig. 6 veranschaulicht den Zeitablauf des Pipeline-Betriebs, der ausgeführt wird, wenn der Ladebefehl und der Befehl für eine Register-zu-Register-Berechnung parallel dekodiert und ausgeführt werden. Die Pipeline-Verarbeitung des Befehls für eine Register-zu-Register- Berechnung besteht aus einer Befehlsauslesung, einer Befehlsdekodierung, einer Registerauslesung, einer Berechnung und einer Speicherung in einem Register. Die Pipeline- Verarbeitung des Ladebefehls besteht aus einer Befehlsauslesung, einer Befehlsdekodierung, einer Registerauslesung, einer Adressenberechnung, einer Speicherauslesung und einem Schreiben in ein Register. Bei der Registerauslesung wird das Lesen des internen Registers ausgeführt, das zur Berechnung der Adresse der zu ladenden Daten notwendig ist.
Der A0-Befehl wird ähnlich demjenigen in den Fig. 4A und 4B zur Zeit 2 dekodiert, der Inhalt des internen Registers, der für die Berechnung notwendig ist, wird zur Zeit 3 gelesen, zur Zeit 4 wird eine Berechnung ausgeführt und das Ergebnis der Berechnung wird zur Zeit 5 in das interne Register geschrieben. Der LD-Befehl und der A1-Befehl werden zur Zeit 3 parallel dekodiert. Zur Zeit 4 werden der Inhalt des Registers, der zur Berechnung der Speicheradresse des LD-Befehls notwendig ist, der Inhalt des Quellenregisters, der für eine Registerberechnung des A1-Befehls notwendig ist, und der Inhalt des Bestimmungsregisters ausgelesen. Die Ausführungseinrichtung 24 führt zur Zeit 5 die Register-zu-Register-Berechnung des A1-Befehls aus und schreibt das Ergebnis der Berechnung zur Zeit 6 in das interne Register. Die Datenleseeinrichtung 23 berechnet zur Zeit 5 die Adresse der zu ladenden Daten und liest zur Zeit 6 den Speicher über die Bus-Übertragungssteuereinrichtung 32 aus. Sie schreibt die gelesenen Daten zur Zeit 7 in das interne Register. Auf diese Weise werden die Ladebefehle parallel dekodiert und der unmittelbar auf den Ladebefehl folgende Befehl für eine Register-zu- Register-Berechnung wird mit der Datenleseeinrichtung 23 bzw. der Ausführungseinrichtung 24 parallel verarbeitet.
Fig. 7 veranschaulicht eine Folge aus einem B0-Befehl, einem ST-Befehl, einem B1-Befehl und einem B2-Befehl, die in dieser Reihenfolge ausgeführt werden. Der B1-Befehl ist der Befehl für eine Register-zu-Register-Berechnung und der ST-Befehl und der darauf folgende B1-Befehl werden parallel dekodiert. Fig. 8 veranschaulicht den Zeitablauf eines Pipeline-Betriebs, bei dem der Speicherbefehl und der darauf folgende Befehl für eine Register-zu-Register-Berechnung parallel dekodiert werden.
Die Pipeline-Verarbeitung des Speicher (ST)-Befehls besteht aus einer Befehlsauslesung, einer Befehlsdekodierung, einer Registerauslesung, einer Adressenberechnung und einem Schreiben in einen Speicher. Der B0-Befehl wird wie bei den Fig. 4A und 4B zur Zeit 2 dekodiert, der für die Berechnung notwendige Inhalt des internen Registers wird zur Zeit 3 ausgelesen und zur Zeit 4 berechnet und das Ergebnis der Berechnung wird zur Zeit 5 in das interne Register geschrieben. Der ST-Befehl und der B1-Befehl werden zur Zeit 3 parallel dekodiert. Zur Zeit 4 werden der für die Speicheradressenberechnung des ST-Befehls notwendige Inhalt des Registers bzw. die für die Register-zu-Register-Berechnung des B1-Befehls notwendigen Inhalte des Quellenregisters und des Bestimmungsregisters ausgelesen. Die Ausführungseinrichtung 24 für die Register-zu-Register-Berechnung führt den B1-Befehl zur Zeit 5 aus und schreibt das Ergebnis der Berechnung zur Zeit 6 in das interne Register. Die Datenschreibeinrichtung 25 berechnet zur Zeit 5 die Adresse der zu speichernden Daten und schreibt das Ergebnis zur Zeit 6 über die Bus- Übertragungssteuereinrichtung 32 in den Speicher. Der Speicherbefehl und der darauf folgende Befehl für eine Register-zu-Register-Berechnung, die so parallel dekodiert werden, werden mit der Datenschreibeinrichtung 25 bzw. der Ausführungseinrichtung 24 parallel verarbeitet.
Fig. 6 veranschaulicht den Betrieb, der ausgeführt wird, wenn es keinen Konflikt zwischen internen Register-Hilfsquellen gibt. Beispielsweise, wenn die mit dem LD-Befehl aus dem Speicher gelesenen Daten von dem darauf folgenden A1-Befehl verwendet werden, tritt ein Datenkonflikt auf, so daß es notwendig ist, die Ausführung der parallel dekodierten A1-Befehle zu verzögern, bis die Daten im Speicher ausgelesen sind. Fig. 9 veranschaulicht den Aufbau der Verzögerungssteuereinrichtung 31. Die Verzögerungserfassungseinrichtung prüft das Registerfeld der in den Befehlsregistern IRM1 bis IRM3 gespeicherten Befehlskode, parallel zu dem Betrieb der Einrichtung 21 zur Erfassung einer Möglichkeit für eine parallele Dekodierung und informiert die Befehlszuführsteuereinrichtung 19 darüber, ob das Bestimmungsregister für den Ladebefehl als Quelle für die darauf folgenden Befehle angegeben ist. Die Befehlszuführsteuereinrichtung 19, die die Information empfangen hat, wählt eine gültige Information aus einer Mehrzahl von Informationen, gemäß dem Grenzsignal 100 des von der ersten Befehlsdekodiereinrichtung 12 ausgegebenen Befehls, von den Ergebnissen 101 bis 103 für die Möglichkeit für eine parallele Dekodierung und unterbricht die Zuführung des nächsten Befehls, bis die Ausführung des Ladebefehls beendet ist. Fig. 10 zeigt den zu dieser Zeit verwendeten Zeitablauf für einen Pipeline-Betrieb. Die von dem A1- und den darauf folgenden Befehlen, die zur Zeit 3 parallel dekodiert werden, ausgeführten Funktionen werden hinten angestellt, bis das Lesen der Daten gemäß dem LD-Befehl zur Zeit 6 beendet ist und das zur Ausführung des A1-Befehl notwendige Auslesen des internen Registers wird dann zur Zeit 7 ausgeführt.
Wenngleich die vorstehend veranschaulichte Ausführungsform der Erfindung sich mit der parallelen Dekodierung von zwei Befehlen befaßt, können durch Bereitstellen einer Mehrzahl von sekundären Befehlsregistern drei oder mehr Befehle parallel dekodiert werden. Fig. 11 veranschaulicht den Aufbau der sekundären Befehlsregister, die zur parallelen Dekodierung von vier Befehlen verwendet werden. Auch in diesem Fall wird die Mehrzahl der zweiten Befehlsdekodiereinrichtungen lediglich zur parallelen Dekodierung von Befehlen benötigt und die Gesamtmenge der zum Dekodieren benötigten Hardware steigt nicht an. Zusätzlich ist ein Zugriff mit hoher Geschwindigkeit möglich, wenn die Dekodiereinrichtungen durch PLAs realisiert werden, weil stattdessen eine Mehrzahl kleiner Dekodiereinrichtungen verwendet werden kann.
Die vorstehend erläuterte Ausführungsform der Erfindung kann die folgenden Effekte bereitstellen:
(1) Eine Mehrzahl von Befehlen werden in einem Befehlsformat mit einer variablen Wortlänge parallel dekodiert, ohne Anstieg der Anzahl der Dekodiereinrichtungen.
(2) Wenn die Bedingungen für eine bedingte Verzweigung nicht erfüllt sind, wird die zur Ausführung des Befehls für eine bedingte Verzweigung benötigte Zeit anscheinend gleich Null gesetzt.
(3) Die zur Ausführung des Ladebefehls benötigte Zeit wird anscheinend auf Null gesetzt, wenn der auf den Ladebefehl folgende Befehl sich mit einer Register-zu-Register-Berechnung beschäftigt.
(4) Die zur Ausführung des Speicherbefehls benötigte Zeit wird anscheinend auf Null gesetzt, wenn der auf den Speicherbefehl folgende Befehl sich mit einer Register-zu-Register- Berechnung beschäftigt.
Wenngleich die Bit-Muster gemäß den Fig. 12A, 12B und 12C bei der speziellen Ausführungsform für drei parallel zu dekodierende Befehle verwendet werden, ist die Erfindung nicht auf die spezielle Ausführungsform eingeschränkt und kann selbstverständlich je nach Bedarf ausgelegt werden und Dekodiereinrichtungen und Einrichtungen zum Erfassen der Möglichkeit für eine parallele Dekodierung können entsprechend verwendet werden.

Claims

1. Datenverarbeitungsgerät zum parallelen Dekodieren einer Mehrzahl von Befehlen aus einem Befehlssystem mit variabler Wortlänge, das mindestens einen Befehl mit einer festen Länge enthält, mit:

einer Befehlszuführeinrichtung (19) zum Bereitstellen eines ersten Befehls mit einer variablen Wortlänge und eines auf den ersten Befehl folgenden zweiten Befehls;

einer ersten Befehlsdekodiereinrichtung (12) zum Empfangen und Dekodieren des ersten Befehls und zum Bereitstellen eines eine Grenze des ersten Befehls angebenden Signals nach Abschluß der Dekodierung des letzten Bytes des ersten Befehls;

einer Einrichtung (21) zum Erfassen einer Möglichkeit für eine parallele Dekodierung zum Empfangen des zweiten Befehls, während der erste Befehl noch mit der ersten Befehlsdekodiereinrichtung (12) dekodiert wird, zum Dekodieren des zweiten Befehls und zum Erfassen, ob der zweite Befehl ein parallel dekodierbarer Befehl ist, der eine feste Länge aufweist und parallel mit einem in der ersten Befehlsdekodiereinrichtung dekodierten Befehl dekodierbar ist;

mindestens einer zweiten Befehlsdekodiereinrichtung (13) zum Dekodieren des parallel dekodierbaren Befehls, der mit der Einrichtung (21) zum Erfassen der Möglichkeit für eine parallele Dekodierung als parallel dekodierbar erfaßt wird, parallel mit einem in der ersten Befehlsdekodiereinrichtung (12) dekodierten Befehl, und bei dem

die Befehlszuführeinrichtung (19) zum selektiven Zulassen des mit der Einrichtung (21) zum Erfassen der Möglichkeit für eine parallele Dekodierung gemäß dem die Grenze des ersten Befehls angebenden Signal, das von der ersten Befehlsdekodiereinrichtung (12) ausgegeben wird, erfaßten parallel dekodierbaren Befehls als zugelassener parallel dodierbarer Befehls und zum Zuführen des zugelassenen parallel dekodierbaren Befehls zur zweiten Befehlsdekodiereinrichtung (13) und eines auf den zugelassenen parallel dekodierbaren Befehl folgenden Befehls zur ersten Befehlsdekodiereinrichtung (12) betreibbar ist.

2. Datenverarbeitungsgerät nach Anspruch 1, das zur Parallelverarbeitung von Anweisungen für eine bedingte Verzweigung und darauffolgenden Anweisungen, die bedingte Verzweigungen enthalten, betreibbar ist, wobei das Gerät ferner aufweist:

eine Addiereinrichtung (30) die zum Empfangen eines Befehls von der zweiten Befehlsdekodiereinrichtung (13) angeordnet ist, wenn der parallel dekodierbare Befehl ein Befehl für eine bedingte Verzweigung ist, und zum Berechnen und Ausgeben einer Verzweigungszieladresse des Befehls für eine bedingte Verzweigung betreibbar ist;

einen Komparator (27) zum Erfassen, ob in dem Befehl für eine bedingte Verzweigung definierte Bedingungen erfüllt sind; und

eine Verzweigungssteuereinrichtung (26) zum Unterdrücken einer Ausführung von auf den Befehl für eine bedingte Verzweigung folgenden Befehlen, und zwar lediglich ansprechend auf eine Angabe von dem Komparator (27), daß die Bedingungen erfüllt sind, und zum Beginnen einer Ausführung des von der Addiereinrichtung (30) ausgegebenen Befehls von der Verzweigungszieladresse.

3. Datenverarbeitungsgerät nach Anspruch 1, das zum Einsatz mit einer Speichereinheit betreibbar ist, zur Parallelverarbeitung eines Befehls für eine Datenübertragung zwischen der Speichereinheit und einem internen Register und darauffolgender Befehle, wobei das Gerät ferner aufweist:

eine Leseeinrichtung (23) zum Empfangen eines Befehls von der zweiten Befehlsdekodiereinrichtung (13), wenn der parallel dekodierbare Befehl ein Befehl für eine Datenübertragung ist, und zum Lesen von Daten aus der Speichereinheit gemäß dem Befehl für eine Datenübertragung;

einer Betriebseinrichtung (24) zum Ausführen eines abzuschließenden Betriebs unter Verwendung einer Mehrzahl von Registern, gemäß den folgenden Befehlen;

eine Verzögerungssteuereinrichtung (31) zum Verzögern eines Betriebs der Betriebseinrichtung (24) bis für den Betrieb notwendige Daten erhalten werden, ansprechend auf mit der ersten Befehlsdekodiereinrichtung (12) und der zweiten Befehlsdekodiereinrichtung (13) dekodierte Befehle; und

eine Schreibeinrichtung (25) zum Schreiben von Daten in die Speichereinheit, gemäß dem Befehl für eine Datenübertragung.