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JPH0991136A - 信号処理装置 - Google Patents

信号処理装置

Info

Publication number
JPH0991136A
JPH0991136A JP7245626A JP24562695A JPH0991136A JP H0991136 A JPH0991136 A JP H0991136A JP 7245626 A JP7245626 A JP 7245626A JP 24562695 A JP24562695 A JP 24562695A JP H0991136 A JPH0991136 A JP H0991136A
Authority
JP
Japan
Prior art keywords
instruction
buffer
memory
output
address
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP7245626A
Other languages
English (en)
Inventor
Kazutaka Nogami
一孝 野上
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP7245626A priority Critical patent/JPH0991136A/ja
Priority to US08/717,118 priority patent/US5809326A/en
Publication of JPH0991136A publication Critical patent/JPH0991136A/ja
Pending legal-status Critical Current

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Classifications

    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/38—Concurrent instruction execution, e.g. pipeline or look ahead
    • G06F9/3802—Instruction prefetching
    • G06F9/3808—Instruction prefetching for instruction reuse, e.g. trace cache, branch target cache
    • G06F9/381—Loop buffering

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Advance Control (AREA)
  • Executing Machine-Instructions (AREA)

Abstract

(57)【要約】 【課題】 従来では、命令のステップが命令ループ中に
おいても命令ループ中でない場合と同様に、実行される
命令を命令キャッシュから読み込んでくる必要があり、
命令ループ中の命令、命令ループ中にない命令を命令キ
ャッシュから読み込むためには、同様の電力を消費して
いたため、低消費電力化が図られていなかった。 【解決手段】 命令キャッシュ１１から出力される命令
に関する情報を順次記憶するバッファ１４と、命令が命
令ループに入ったことを検知するレジスタ１７とを有
し、命令が命令ループに入った場合には、コントロール
回路２０により命令キャッシュ１１を活性化させずに、
命令ループの命令をバッファ１１から出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は信号処理装置、特に
命令キャッシュからの命令のうち、命令ループ中の命令
を記憶するバッファを有する信号処理装置に関する。
【０００２】
【従来の技術】従来の信号処理装置について、以下図面
を参照して説明する。従来のマイクロプロセッサはＡＬ
Ｕ（Arithmetic Logic Unit ）に命令を供給するため
に、図３に示すような命令キャッシュ１０１や命令デコ
ーダ１０２を有するものが多い。この命令キャッシュ１
０１は、命令を有する図示せぬメインメモリから、任意
の命令を読み込み記憶しておき、命令アドレス１５１に
より指定された命令１５２が命令デコーダ１０２に出力
され、命令デコーダ１０２によってデコードされ、命令
デコード信号１５３として後段のＡＬＵに出力される。
この命令キャッシュを有するＣＰＵ（Central Processi
ng Unit ）は、命令を保持するメインメモリから命令を
直接読み込む方式のものに比べ、命令を高速に読み込
み、出力させることができる。
【０００３】しかし、ＣＰＵが命令のメインメモリから
直接命令を読み込むのに比べ、命令キャッシュから命令
を読み込む場合には、ミスヒットをする確率も高くな
り、性能の低下を招いてしまう。よって命令キャッシュ
のヒット率をあげるために、命令を複数のキャッシュメ
モリで保持するセット・アソシアティブ方式の命令キャ
ッシュにしている場合が多い。但し、セット・アソシア
ティブ方式の命令キャッシュでは、ダイレクトマップ方
式（１Ｗａｙセット・アソシアティブ方式）の命令キャ
ッシュに比べ、１つのアドレスの指定に対し複数の命令
を読み出すことになるので、消費電力の増加も免れな
い。
【０００４】ところで通常ＣＰＵに与えられるプログラ
ムは、その約８０％程度が同じ動作を繰り返す命令、す
なわち命令ループにより構成されている。この命令ルー
プは、例えば演算中のデータが分岐命令で指定されてい
る一定の値になるまでは、同じ命令によって繰り返し演
算が行われるという命令の集合により構成されている。
従って分岐命令で指定されている条件になるまでは、同
様の命令が繰り返し行われ、その分岐命令で指定された
条件になった後、はじめて次の命令に演算が移行する。
【０００５】従来のＣＰＵにおいては、命令を命令ルー
プ中においても命令ループ中でない場合と同様に、実行
される命令を命令キャッシュから読み込んでくる必要が
ある。このため、命令ループ中の命令、命令ループ中に
ない命令を命令キャッシュから読み込むためには、同様
の電力を消費することになる。またセット・アソシアテ
ィブ方式の命令キャッシュを用いた場合でも、命令が命
令ループ中でない場合には、ヒット率を向上させること
には効果を有するが、命令ループ中の場合では繰り返し
の命令を読み込むだけであり、この単純な作業のためで
あっても、命令ループでない場合と同様に消費電力がか
かってしまう。
【０００６】
【発明が解決しようとする課題】上記のように従来のＣ
ＰＵにおいては、演算処理の高速化を目的として命令の
メインメモリから任意の命令を命令キャッシュに保持
し、この命令キャッシュから読み込んだ命令により演算
を実行する構成としている。さらに命令キャッシュのヒ
ット率をあげるために、命令を複数のキャッシュメモリ
で保持するセット・アソシアティブ方式の命令キャッシ
ュの構造が多く用いられている。
【０００７】しかしセット・アソシアティブ方式の命令
キャッシュでは、ダイレクトマップ方式（１Ｗａｙセッ
ト・アソシアティブ方式）の命令キャッシュに比べ、１
つのアドレスの指定に対し複数の命令を読み出すことに
なるので、消費電力の増加も免れない。
【０００８】ＡＬＵに与えられる演算命令は、約８０％
程度が命令ループにより構成されている。この命令ルー
プは、例えば演算中のデータが分岐命令で指定されてい
る一定値になるまでは、同じ命令によって繰り返し演算
が行われるという命令の集合により構成されている。
【０００９】従来のＣＰＵにおいては、命令のステップ
が命令ループ中においても命令ループ中でない場合と同
様に、実行される命令を命令キャッシュから読み込んで
くる必要がある。このため、命令ループ中の命令、命令
ループ中にない命令を命令キャッシュから読み込むため
には、同様の電力を消費することになる。
【００１０】従って従来のＣＰＵにおいては、この命令
の繰り返しよりなる命令ループの特性を、十分に低消費
電力化や高速化に結び付けることがなられておらず、命
令ループを構成しない命令、命令ループ中の命令共に、
同様の条件より命令キャッシュから読み込んでいるた
め、命令ループの特性を生かしたＣＰＵに係る低消費電
力化が実現できていなかった。
【００１１】
【課題を解決するための手段】本発明は上記の問題点を
鑑み、ＣＰＵの内、ＡＬＵに命令を供給する部分を以下
のような構成とする。すなわち命令を保持する命令メモ
リと、前記命令メモリより出力された命令と、この命令
のうちの条件分岐命令の判断の結果とを記憶する複数の
エントリを有する命令バッファと、前記命令バッファが
記憶した命令に対応したアドレスを記憶し、前記命令バ
ッファに制御を移す命令のアドレスを指定する第一レジ
スタと、前記第一レジスタに記憶されている前記命令バ
ッファに制御を移す命令のアドレスと、プログラムカウ
ンタのアドレスとを比較し比較結果を出力する第一比較
器と、前記命令バッファに記憶された条件分岐命令の判
断の結果と、実行中の条件分岐命令の条件判断の結果と
を比較し比較結果を出力する第二比較器と、前記第一比
較器と前記第二比較器の比較結果の出力に応じて、前記
命令バッファと前記命令メモリの動作を制御するコント
ロール回路とを有する。
【００１２】そして前記命令メモリより出力された命令
のうちの条件分岐命令によって、命令ループが形成され
た際には、前記命令バッファにより、前記第一レジスタ
に記憶された前記命令バッファが記憶した命令に対応し
たアドレスの前記命令バッファが記憶する命令から、前
記命令バッファが記憶する最後のアドレスの命令まで、
或いは前記第二比較器の比較結果が不一致になるまで
は、前記命令バッファが記憶する命令を出力することを
特徴とする信号処理装置を提供する。
【００１３】
【発明の実施の形態】本発明の第一の実施例を図１を参
照して説明する。まず本発明に係るＡＬＵに命令を供給
する部分の構成について説明する。本発明の構成は、図
示せぬプログラム・カウンタが発生する命令アドレス５
１に対応して、命令キャッシュ１１から出力される命令
を順次記憶するメモリ１２と、このメモリ１２に記憶さ
れている命令に対応して、命令のうちの分岐判断を記憶
するメモリ１３とからなる命令バッファ１４と、命令ル
ープに入るときの命令の最初のアドレスを記憶している
メモリ１５と、このアドレスに対応した命令バッファ１
４のエントリを記憶し、命令バッファ１４にエントリを
指定する信号５２を出力するメモリ１６とからなる第一
レジスタ１７と、第一レジスタ１７に記憶されている命
令ループに入るときの最初のアドレス５３とプログラム
・カウンタが発生する命令アドレス５１を比較し、一致
信号或いは不一致信号５４を出力する第一比較器１８
と、命令バッファ１４に記憶された条件分岐命令の条件
判断結果５５と、ＡＬＵから出力される実行中の条件分
岐命令の条件判断の結果５６とを比較し、一致信号或い
は不一致信号５７を出力する第二比較器１９と、第一、
第二の比較器１８、１９の一致或いは不一致信号５４、
５７を受けて命令キャッシュ１１を活性化または非活性
化させる命令５８と、命令バッファ１４から命令を出力
させるための信号５９を出力するコントロール回路２０
と、命令キャッシュから出力される命令６０か命令バッ
ファから出力される命令６１かを、コントロール回路２
０からの制御信号６２により選択するマルチプレクサ２
１とを有する。またマルチプレクサ２１により選択され
た命令キャッシュからの命令６０或いは命令バッファか
らの命令６１は命令デコーデ２２に入力され、デコード
された後、図示しないＡＬＵに命令のデコード信号６３
として出力される。
【００１４】続いて本発明に係る動作について説明す
る。通常ＣＰＵ内でのＡＬＵに与えられる命令は、一連
のプログラムにより構成されている。このプログラムを
実行してゆくと、ある命令とある命令の間でループが形
成され、演算数値がある分岐命令の条件を満たさない限
りはそのループ内の命令を繰り返し実行する部分と、ル
ープを構成せず単に一つの命令を順次実行する命令の繰
り返しのない部分とがある。但し、ある条件分岐命令ま
ではプログラムのアドレスの順に従って命令が出力され
る。
【００１５】本発明の動作においては、はじめに命令ル
ープが形成されない状態で、プログラム・カウンタが発
生する命令アドレス５１に従い命令キャッシュ１１から
出力される命令６０を順次命令バッファ１４に取り込み
記憶する。ここでＡＬＵに与えられた命令に対応して出
力されるＡＬＵからの条件分岐の判断結果を、命令キャ
ッシュ１１から供給され記憶した命令に対応したアドレ
スで、命令バッファ１４内の分岐判断を記憶している部
分１３に記憶する。命令バッファ１４は例えばＦＩＦＯ
（First In First Out）として動作させると、命令バッ
ファ１４の持つエントリの数だけ、命令キャッシュ１１
から最近に出力された命令の順に、またこの命令の順に
対応するＡＬＵからの条件判断の結果５６を記憶させる
ことができる。
【００１６】プログラムの命令がアドレス・カウンタ５
１に応じて順次進行し、ある条件分岐命令によってアド
レスが小さい命令へ分岐する命令が実行されると、プロ
グラム中に命令ループが形成されたことになる。
【００１７】この際に条件分岐命令の指定する現在実行
された命令より前のアドレスの命令、すなわちアドレス
の後ろに飛ぶアドレス数が、命令バッファ１１のエント
リ数よりも小さければ、命令ループに入るときの命令の
最初のアドレスを記憶しているメモリ１５と、このアド
レスに対応した命令バッファ１４のエントリを記憶し、
命令バッファ１４にエントリを指定する信号５２を出力
するメモリ１６とからなる第一レジスタ１７により、飛
び先アドレスを設定し、それに対応する命令バッファ１
１のエントリを設定する。
【００１８】この場合には、形成される命令ループは命
令バッファ１４の保持する命令の中に全て入るので、命
令バッファ１４からその命令ループで必要とする命令の
全てを命令バッファ１４の保持する命令から出力するこ
とができる。従ってこの時には、命令ループに入るとき
の最初のアドレス５３とプログラム・カウンタが発生す
る命令アドレス５１を第一比較器により比較し、一致信
号５４を出力させこれを受けたコントロール回路２０に
よる命令キャッシュ１１を非活性化させる命令５８によ
り、命令キャッシュ１１を停止させる。また命令キャッ
シュの停止と同時に図示しないプログラム・カウンタを
停止させることができる。またコントロール回路２０に
よる制御信号６２によりマルチプレクサ２１が命令バッ
ファからの命令６１を選択するようにする。
【００１９】また条件分岐命令の指定する現在実行され
た命令より前のアドレスの命令、すなわちアドレスの後
ろに飛ぶアドレス数が、命令バッファ１１のエントリ数
よりも大きければ、命令バッファ１１が保持する命令の
みで、この命令ループの命令を供給することは困難とな
る。この場合には、条件分岐がなされる命令のアドレス
から、命令バッファ１１のエントリ数だけさかのぼっ
た、命令バッファ１１に記憶されている最も古くに記憶
された命令のアドレスを、第一レジスタ１７により設定
し、これに対応した命令バッファ１４の最初のエントリ
を設定する。そして、命令ループの必要とする命令のう
ち命令バッファが保持していない部分の命令について
は、命令ループが形成されていない場合と同様に、図示
しないプログラム・カウンタの動作を開始させ、命令キ
ャッシュ１１を活性化させ命令キャッシュ１１から命令
を供給する。
【００２０】この際は、第一比較器１８からの不一致信
号５４によりコントロール回路２０から、命令キャッシ
ュ１１を活性化させる信号を出力し、同時に制御信号６
２によりマルチプレクサ２１を切り替え、命令キャッシ
ュ１１から命令を供給する。
【００２１】ここで命令が命令キャッシュ１１より供給
されている間は、命令バッファ１４は新たな命令を取り
込むことなく、命令ループが形成される直前までの命令
を全て保持したままの状態となる。
【００２２】命令キャッシュ１１から命令が順次供給さ
れ、命令ループ中の命令のアドレスが命令バッファ１４
の保持するもっとも古い命令のアドレスと一致したとき
には、命令ループに入るときの命令の最初のアドレスを
記憶しているメモリ１５からのアドレス５３と、プログ
ラム・カウンタが発生する命令アドレス５１との第一比
較器１８により、一致信号５４が出力される。この一致
信号５４を受けてコントロール回路２０は命令キャッシ
ュを停止させ、図示しないプログラム・カウンタも停止
させる。また命令バッファ１４から保持している命令を
マルチプレクサ２１に出力すると同時に、マルチプレク
サ２１は命令バッファ１４からの命令を選択するように
マルチプレクサ２１を切り替える。命令バッファ１４か
らの命令の供給を続け、再び条件分岐命令まで進むと、
再び条件判断の結果によっては上記と同様の動作を繰り
返し、命令バッファ１４が命令を保持している範囲まで
は命令バッファ１４から、命令バッファ１４が保持して
いない範囲までの命令は、命令キャッシュ１１から供給
される。
【００２３】プログラムが命令ループから抜け出したこ
とは第二比較器１９の出力５７により判断する。命令バ
ッファ１４は実行中の命令のうち、条件分岐命令の判断
結果をメモリ１３により記憶しておりこの結果５５と、
ＡＬＵに与えられた命令により演算が実行された後の条
件分岐の判断結果５６とが、第二比較器１９に出力され
る。この第二比較器１９の出力５７により、例えば過去
に実行された条件分岐命令の条件判断結果と異なった
か、或いは命令バッファ１４に保持されている命令より
も更に先のアドレスの命令に移行したかによって判断す
る。この場合、命令ループは条件分岐命令にて条件が満
たされたため、ループが解消したと判断される。この場
合、命令バッファ１４はエントリを全て無効にして、新
たに命令キャッシュ１１を活性化させ、図示しないプロ
グラムカウンタを動作させ、命令キャッシュ１１から供
給される命令と条件分岐の判断結果を取り込み始め、命
令ループに入った場合にはまた上記の動作を繰り返す。
【００２４】続いて本発明の第二の実施例を図２を参照
して説明する。第一の実施例においては命令バッファは
命令キャッシュからの出力を直接うけるように接続さ
れ、命令デコーダは命令ループの形成に応じて、命令キ
ャッシュからの命令或いは命令バッファからの命令をデ
コードしていた。第一の実施例においてはプログラムが
命令ループに入っている場合には、命令キャッシュを非
活性化させ、命令バッファからの命令を供給し、この命
令バッファから供給された命令を命令デコーダに出力
し、デコードを行って後段のＡＬＵに出力している。こ
の場合には命令デコーダも繰り返し供給される命令につ
いてのデコードを行っていることになる。
【００２５】第二の実施例においてはこの点に着目し、
命令バッファには命令キャッシュから供給される命令
が、既に命令デコーダによりデコードが終了した命令デ
コード信号を、命令バッファに記憶させる構成とする。
本構成は例えば図２に示すような回路によって実現する
ことが可能である。
【００２６】図２の回路構成は、第一の実施例において
命令バッファは命令キャッシュから供給される命令を直
接記憶する構成を、命令に対応した命令デコード信号を
記憶するように変更したものである。主な構成について
は第一の実施例とほぼ同様であり、従って同一機能を有
するものについては同一の符号を付けてある。
【００２７】主な変更点は命令キャッシュ１１からの出
力を、命令バッファ１４に取り込む前に命令デコーダ２
２によりデコードし、命令デコーダ２２によりデコード
された命令デコード信号を、命令バッファ１４に取り込
む点と、コントロール回路２０から命令キャッシュ１１
への制御信号を、命令デコーダ２２にも出力し、命令バ
ッファ１４から命令デコード信号を供給している間は、
命令キャッシュ、命令デコーダともに非活性化させる点
である。その他の構成については第一の実施例と同様で
ある。
【００２８】本発明によれば以下に示すような効果があ
る。すなわち命令キャッシュの保持する命令の一部を命
令バッファに保持し、命令ループが形成された場合に
は、命令の供給を命令バッファから行う。従ってこの間
は命令キャッシュを停止することができ、命令キャッシ
ュを活性化させるためにかかる電力を消費せずに済み、
プログラムの一連の実行にかかる平均の消費電力を低減
することができる。
【００２９】また命令キャッシュの方式がセット・アソ
シアティブ方式の場合には、ダイレクトマップ方式に比
べ消費電力は多いため、命令キャッシュを停止すること
による低電力化には効果がある。また、命令が命令バッ
ファより供給されている間は、プログラム・カウンタは
インクリメントを行わず、カウントが停止しているた
め、プログラム・カウンタの消費電力を低減することが
できる。
【００３０】さらに第二の実施例のような構成により、
命令バッファにて命令デコード信号を供給することによ
り、命令デコード信号が命令バッファより供給されてい
る間には、命令デコーダを活性化する必要がないので、
さらに消費電力を低減することができる。
【００３１】
【発明の効果】本発明によれば、命令ループが形成され
た場合には、命令の供給を命令バッファから行うことに
より、この間は命令キャッシュを停止することができ、
命令キャッシュを活性化させるためにかかる電力を消費
せずに済み、プログラムの一連の実行にかかる平均の消
費電力を低減することができる。
【００３２】また命令キャッシュの方式がセット・アソ
シアティブ方式の場合には、ダイレクトマップ方式に比
べ消費電力は多いため、命令キャッシュを停止すること
により消費電力を低減することができる。
【００３３】また、命令が命令バッファより供給されて
いる間は、プログラム・カウンタはインクリメントを行
わず、カウントが停止しているため、プログラム・カウ
ンタの消費電力を低減することができる。
【図面の簡単な説明】
【図１】本発明の第一の実施例を説明する回路図。
【図２】本発明の第二の実施例を説明する回路図。
【図３】従来例を説明する回路図。
【符号の説明】
１１ 命令キャッシュ １２ 命令キャッシュの命令を順次記憶するメモリ １３ 命令の分岐判断結果を記憶するメモリ １４ 命令バッファ １５ 命令ループの最初のアドレスを記憶するメモリ １６ エントリを指定する信号を出力するメモリ １７ 第一レジスタ １８ 第一比較器 １９ 第二比較器 ２０ コントロール回路 ２１ マルチプレクサ ５１ プログラム・カウンタが発生する命令アドレス ５３ 命令ループに入るときの最初のアドレス ５４、５７ 一致信号、不一致信号 ５５ 命令バッファに記憶されている条件分岐命令の
条件判断結果 ５６ ＡＬＵから出力される条件分岐命令の条件判断
の結果 ５８ 命令キャッシュを活性化または非活性化させる
命令 ５９ 命令バッファから命令を出力させるための信号 ６０ 命令キャッシュから出力される命令 ６１ 命令バッファから出力される命令 ６２ コントロール回路からの制御信号 ６３ 命令のデコード信号 １０１ 命令キャッシュ １０２ 命令デコーダ １５１ 命令アドレス １５２ 命令キャッシュからの命令 １５３ 命令デコード信号

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 命令を保持する命令メモリと、 前記命令メモリより出力された命令と、この命令のうち
    の条件分岐命令の判断の結果とを記憶する複数のエント
    リを有する命令バッファと、 前記命令バッファが記憶した命令に対応したアドレスを
    記憶し、前記命令バッファに制御を移す命令のアドレス
    を指定する第一レジスタと、 前記第一レジスタに記憶されている前記命令バッファに
    制御を移す命令のアドレスと、プログラムカウンタのア
    ドレスとを比較し比較結果を出力する第一比較器と、 前記命令バッファに記憶された条件分岐命令の判断の結
    果と、実行中の条件分岐命令の条件判断の結果とを比較
    し比較結果を出力する第二比較器と、 前記第一比較器と前記第二比較器の比較結果の出力に応
    じて、前記命令バッファと前記命令メモリの動作を制御
    するコントロール回路とを有し、 前記命令メモリより出力された命令のうちの条件分岐命
    令によって、命令ループが形成された際には、前記命令
    バッファにより、前記第一レジスタに記憶された前記命
    令バッファが記憶した命令に対応したアドレスの前記命
    令バッファが記憶する命令から、前記命令バッファが記
    憶する最後のアドレスの命令まで、或いは前記第二比較
    器の比較結果が不一致になるまでは、前記命令バッファ
    が記憶する命令を出力することを特徴とする信号処理装
    置。
  2. 【請求項２】 請求項１記載の信号処理装置において、 前記命令ループが形成された際には、前記コントロール
    回路により前記命令メモリの動作を停止させることを特
    徴とする信号処理装置。
  3. 【請求項３】 請求項１または２記載の信号処理装置に
    おいて、 前記第二比較器は、前記命令バッファに記憶された条件
    分岐命令の判断の結果と、実行中の条件分岐命令の条件
    判断の結果とを比較し、前記命令バッファが記憶する条
    件分岐の条件判断の結果と、実行中の条件分岐命令の条
    件判断の結果とが異なったことによって、命令ループか
    ら抜け出したことを検出し、前記命令メモリの動作を開
    始させることを特徴とする信号処理装置。
  4. 【請求項４】 請求項１乃至３記載の信号処理装置にお
    いて、 前記命令バッファが記憶する命令は、前記命令メモリよ
    り出力された命令が命令デコーダによりデコードされた
    命令であることを特徴とする信号処理装置。
  5. 【請求項５】 請求項１記載の信号処理装置において、 前記コントロール回路の制御により、前記命令メモリか
    らの出力と前記命令バッファからの出力のうちの一つを
    選択し出力する命令選択回路を具備することを特徴とす
    る信号処理装置。
  6. 【請求項６】 命令を保持する第一命令メモリと、前記
    第一命令メモリから選択された命令を保持し、アドレス
    信号に応じて所定命令を出力する第二命令メモリと、前
    記第二命令メモリから出力された所定命令を読み込みデ
    コードするデコード回路と、前記デコードされた命令に
    より演算を実行する演算器とを有する信号処理装置にお
    いて、 前記アドレス信号に応じて前記第二命令メモリから出力
    された所定命令を順次保持する第三命令メモリと、前記
    第二命令メモリ及び前記第三命令メモリの動作を制御す
    るコントロール回路と、前記第二命令メモリのアドレス
    に対応した前記第三命令メモリのアドレスを指定するレ
    ジスタとを有し、前記所定命令のうち前記第二命令メモ
    リによって出力された命令を再び繰り返し出力する際
    に、前記コントロール回路により前記第二命令メモリの
    出力を停止させ、前記レジスタにより指定されたアドレ
    スの前記第三命令メモリの命令を出力することを特徴と
    する信号処理装置。
  7. 【請求項７】 請求項６記載の信号処理装置において、 前記第三命令メモリが保持する命令は前記第二命令メモ
    リから出力された命令が前記デコード回路によりデコー
    ドされた命令であることを特徴とする信号処理装置。
JP7245626A 1995-09-25 1995-09-25 信号処理装置 Pending JPH0991136A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP7245626A JPH0991136A (ja) 1995-09-25 1995-09-25 信号処理装置
US08/717,118 US5809326A (en) 1995-09-25 1996-09-20 Signal processor and method of operating a signal processor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP7245626A JPH0991136A (ja) 1995-09-25 1995-09-25 信号処理装置

Publications (1)

Publication Number Publication Date
JPH0991136A true JPH0991136A (ja) 1997-04-04

Family

ID=17136482

Family Applications (1)

Application Number Title Priority Date Filing Date
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