JPH0481894B2 - - Google Patents
Info
- Publication number
- JPH0481894B2 JPH0481894B2 JP61255023A JP25502386A JPH0481894B2 JP H0481894 B2 JPH0481894 B2 JP H0481894B2 JP 61255023 A JP61255023 A JP 61255023A JP 25502386 A JP25502386 A JP 25502386A JP H0481894 B2 JPH0481894 B2 JP H0481894B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- voltage
- source
- resistor
- fet
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 239000004065 semiconductor Substances 0.000 claims description 11
- 230000003287 optical effect Effects 0.000 claims description 6
- 238000003491 array Methods 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000035945 sensitivity Effects 0.000 description 3
- 230000001052 transient effect Effects 0.000 description 3
- 101150015217 FET4 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/78—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled
- H03K17/785—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used using opto-electronic devices, i.e. light-emitting and photoelectric devices electrically- or optically-coupled controlling field-effect transistor switches
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04123—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in field-effect transistor switches
Landscapes
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、光信号によつて動作する半導体スイ
ツチ回路に関するものである。
ツチ回路に関するものである。
（背景技術）
第３図に従来の半導体スイツチ回路を示す。こ
の回路においては、２つの光起電力ダイオードア
レイ１，１０を用いており、入射光が同時に２つ
の光起電力ダイオードアレイ１，１０に照射され
るようにしている。入射光が有る場合には、デプ
レツシヨンモードのJFETよりなる駆動用FET４
は光起電力ダイオードアレイ１０の出力電圧によ
りオフ状態とされ、出力用のMOSFET３のゲー
ト・ソース間容量は光起電力ダイオードアレイ１
の出力により急速に充電される。次に、入射光が
無い場合には、デプレツシヨンモードの駆動用
FET４のゲート・ソース間に蓄積されていた電
荷は抵抗器９を介して放電され、駆動用FET４
のゲート・ソース間の電位差は無くなる。しがた
つて、デプレツシヨンモードの駆動用FET４は
オン状態となつて、出力用MOSFET３のゲー
ト・ソース間容量に蓄えられた電荷を急速に放電
し、出力用MOSFET３をオフさせる。
の回路においては、２つの光起電力ダイオードア
レイ１，１０を用いており、入射光が同時に２つ
の光起電力ダイオードアレイ１，１０に照射され
るようにしている。入射光が有る場合には、デプ
レツシヨンモードのJFETよりなる駆動用FET４
は光起電力ダイオードアレイ１０の出力電圧によ
りオフ状態とされ、出力用のMOSFET３のゲー
ト・ソース間容量は光起電力ダイオードアレイ１
の出力により急速に充電される。次に、入射光が
無い場合には、デプレツシヨンモードの駆動用
FET４のゲート・ソース間に蓄積されていた電
荷は抵抗器９を介して放電され、駆動用FET４
のゲート・ソース間の電位差は無くなる。しがた
つて、デプレツシヨンモードの駆動用FET４は
オン状態となつて、出力用MOSFET３のゲー
ト・ソース間容量に蓄えられた電荷を急速に放電
し、出力用MOSFET３をオフさせる。
この従来例にあつては、出力用MOSFET３の
ゲート・ソース間容量を急速に充・放電するため
に、光起電力ダイオードアレイ１０と、抵抗器
９、及び、デプレツシヨンモードの駆動用FET
４を用いているが、光起電力ダイオードアレイ１
０は光起電力ダイオードを十数個直列に並べて構
成する必要があり、第３図の破線で囲まれた出力
用MOSFET３の駆動回路を１チツプの半導体集
積回路で製作しようとする場合に、チツプ上に光
起電力ダイオードアレイ１０が大きなスペースを
占めることになり、チツプ面積が増大し、歩留ま
りが低下するという問題があつた。
ゲート・ソース間容量を急速に充・放電するため
に、光起電力ダイオードアレイ１０と、抵抗器
９、及び、デプレツシヨンモードの駆動用FET
４を用いているが、光起電力ダイオードアレイ１
０は光起電力ダイオードを十数個直列に並べて構
成する必要があり、第３図の破線で囲まれた出力
用MOSFET３の駆動回路を１チツプの半導体集
積回路で製作しようとする場合に、チツプ上に光
起電力ダイオードアレイ１０が大きなスペースを
占めることになり、チツプ面積が増大し、歩留ま
りが低下するという問題があつた。
（発明の目的）
本発明は、上述のような点に鑑みてなされたも
のであり、その目的とするとことは、１シリーズ
の光起電力ダイオードアレイのみにより、出力用
MOSFETのゲート・ソース間容量を急速に充放
電できるようにして、入力感度を上げ、且つ、高
速動作を可能とした半導体スイツチ回路を提供す
るにある。
のであり、その目的とするとことは、１シリーズ
の光起電力ダイオードアレイのみにより、出力用
MOSFETのゲート・ソース間容量を急速に充放
電できるようにして、入力感度を上げ、且つ、高
速動作を可能とした半導体スイツチ回路を提供す
るにある。
（発明の開示）
本発明に係る半導体スイツチ回路は、第１図ま
たは第２図に示すように、光信号を受光して光起
電力を発生する光起電力ダイオードアレイ１と、
光起電力ダイオードアレイ１と直列的に接続され
た抵抗器２と、光起電力ダイオードアレイ１の光
起電力を前記抵抗２を介してゲート・ソース間に
印加されて第１のインピーダンス状態から第２の
インピーダンス状態に切替わる出力用MOSFET
３と、出力用MOSFET３のゲート・ソース間に
ドレイン・ソース間を接続され、前記抵抗器２の
両端にゲート・ソース間を接続されて、光起電力
ダイオードアレイ１の電圧発生時には前記抵抗器
２の両端電圧にてオフ状態にバイアスされるデプ
レツシヨンモードの駆動用FET４と、一対の端
子を前記抵抗器２の一対の端部にそれぞれ接続さ
れ、前記一対の端子間に前記デプレツシヨンモー
ドの駆動用FET４のスレシヨルド電圧よりも絶
対値として高い電圧が前記デプレツシヨンモード
の駆動用FET４をオフ状態にバイアスする方向
に印加されているときに当該方向に導通するノー
マリ・オフ素子５とを有し、前記ノーマリ・オフ
素子５は前記一対の端子のみを介して電圧を印加
され、導通時の通電電流にて前記出力用
MOSFET３のゲート・ソース間容量を充電する
ように接続して成るものである。
たは第２図に示すように、光信号を受光して光起
電力を発生する光起電力ダイオードアレイ１と、
光起電力ダイオードアレイ１と直列的に接続され
た抵抗器２と、光起電力ダイオードアレイ１の光
起電力を前記抵抗２を介してゲート・ソース間に
印加されて第１のインピーダンス状態から第２の
インピーダンス状態に切替わる出力用MOSFET
３と、出力用MOSFET３のゲート・ソース間に
ドレイン・ソース間を接続され、前記抵抗器２の
両端にゲート・ソース間を接続されて、光起電力
ダイオードアレイ１の電圧発生時には前記抵抗器
２の両端電圧にてオフ状態にバイアスされるデプ
レツシヨンモードの駆動用FET４と、一対の端
子を前記抵抗器２の一対の端部にそれぞれ接続さ
れ、前記一対の端子間に前記デプレツシヨンモー
ドの駆動用FET４のスレシヨルド電圧よりも絶
対値として高い電圧が前記デプレツシヨンモード
の駆動用FET４をオフ状態にバイアスする方向
に印加されているときに当該方向に導通するノー
マリ・オフ素子５とを有し、前記ノーマリ・オフ
素子５は前記一対の端子のみを介して電圧を印加
され、導通時の通電電流にて前記出力用
MOSFET３のゲート・ソース間容量を充電する
ように接続して成るものである。
以下、本発明の実施例について説明する。
実施例 １
第１図は本発明の一実施例の回路である。本実
施例にあつては、前記ノーマリ・オフ素子５とし
て、ツエナーダイオード５ａを用いており、この
ツエナーダイオード５ａは駆動用FET４のスレ
シヨルド電圧よりも高いツエナー電圧を有してお
り、導通時にはそのツエナー電流にて出力用
MOSFET３のゲート・ソース間容量を充電する
ような極性に接続されている。
施例にあつては、前記ノーマリ・オフ素子５とし
て、ツエナーダイオード５ａを用いており、この
ツエナーダイオード５ａは駆動用FET４のスレ
シヨルド電圧よりも高いツエナー電圧を有してお
り、導通時にはそのツエナー電流にて出力用
MOSFET３のゲート・ソース間容量を充電する
ような極性に接続されている。
出力用MOSFET３としては、エンハンスメン
トモードのＮチヤンネルMOSFETを用いてお
り、ドレイン側がソース側に対して正電位となる
ように、負荷７及び電源８を接続されている。ま
た、本実施例にあつては、デプレツシヨンモード
の駆動用FET４としては、接合型FET（JFET）
を用いている。光起電力ダイオードアレイ１に
は、発光ダイオードのような発光素子からの光信
号が入射される。
トモードのＮチヤンネルMOSFETを用いてお
り、ドレイン側がソース側に対して正電位となる
ように、負荷７及び電源８を接続されている。ま
た、本実施例にあつては、デプレツシヨンモード
の駆動用FET４としては、接合型FET（JFET）
を用いている。光起電力ダイオードアレイ１に
は、発光ダイオードのような発光素子からの光信
号が入射される。
以下、第１図実施例回路の動作について説明す
る。光信号が受光されると、光起電力ダイオード
アレイ１は電流を発生する。この電流は常時はオ
ン状態にある駆動用FET４を介して抵抗器２に
流れる。抵抗器２の両端に発生する電圧が、駆動
用FET４のスレシヨルド電圧を越えると、駆動
用FET４がオフする。これによつて、光起電力
ダイオードアレイ１からの電流は、出力用
MOSFET３のゲート・ソース間容量を充電し、
MOSFET３のゲート電位を上昇させて、
MOSFET３をOFF状態からON状態へと移行さ
せる。この過渡的な状態の時、MOSFET３のド
レイン電位は電源電圧からゼロ電位にまで低下す
る。そのため、MOSFET３のゲート・ドレイン
間電位差も大きく変化し、その間の容量に蓄えら
れた電荷を光起電力ダイオードアレイ１を通して
放電する必要がある。この放電時間が、回路全体
の応答時間の大部分を占めている。この放電時間
を決定するのが、光起電力ダイオードアレイ１と
抵抗器２を流れる電流であり、抵抗器２の抵抗値
が大きいと、ここを流れる電流が少なくなり、応
答時間が遅くなる。反面、この抵抗器２の抵抗値
が大きいと、少しの光電流で駆動用FET４を
OFFさせることができ、入力感度が良くなる。
そこで、入力感度は良くしたままで、応答時間も
速くするために、抵抗器２の両端にツエナーダイ
オード５ａを接続し、出力用MOSFET３がOFF
状態からON状態へ移行する過渡的な時間におい
ては、ツエナーダイオード５ａを通つて電流が流
れ、応答時間を短くする。過渡的な状態が終了す
ると、つまり、出力用MOSFET３のゲート・ド
レイン間容量の放電と、ゲート・ソース間容量の
充電が完了して、出力用MOSFET３のゲート・
ソース間電圧が上昇すると、抵抗器２を流れる電
流は少なくなり、この部分の電圧降下が小さくな
つて、ツエナー電圧以下となつた時点でツエナー
ダイオード５ａは非導通状態となる。その後は、
駆動用FET４のドレイン・ソース間を介して僅
かな電流が流れ、抵抗器２に生じる電圧によつて
駆動用FET４が高インピーダンス状態に保持さ
れるようになつている。
る。光信号が受光されると、光起電力ダイオード
アレイ１は電流を発生する。この電流は常時はオ
ン状態にある駆動用FET４を介して抵抗器２に
流れる。抵抗器２の両端に発生する電圧が、駆動
用FET４のスレシヨルド電圧を越えると、駆動
用FET４がオフする。これによつて、光起電力
ダイオードアレイ１からの電流は、出力用
MOSFET３のゲート・ソース間容量を充電し、
MOSFET３のゲート電位を上昇させて、
MOSFET３をOFF状態からON状態へと移行さ
せる。この過渡的な状態の時、MOSFET３のド
レイン電位は電源電圧からゼロ電位にまで低下す
る。そのため、MOSFET３のゲート・ドレイン
間電位差も大きく変化し、その間の容量に蓄えら
れた電荷を光起電力ダイオードアレイ１を通して
放電する必要がある。この放電時間が、回路全体
の応答時間の大部分を占めている。この放電時間
を決定するのが、光起電力ダイオードアレイ１と
抵抗器２を流れる電流であり、抵抗器２の抵抗値
が大きいと、ここを流れる電流が少なくなり、応
答時間が遅くなる。反面、この抵抗器２の抵抗値
が大きいと、少しの光電流で駆動用FET４を
OFFさせることができ、入力感度が良くなる。
そこで、入力感度は良くしたままで、応答時間も
速くするために、抵抗器２の両端にツエナーダイ
オード５ａを接続し、出力用MOSFET３がOFF
状態からON状態へ移行する過渡的な時間におい
ては、ツエナーダイオード５ａを通つて電流が流
れ、応答時間を短くする。過渡的な状態が終了す
ると、つまり、出力用MOSFET３のゲート・ド
レイン間容量の放電と、ゲート・ソース間容量の
充電が完了して、出力用MOSFET３のゲート・
ソース間電圧が上昇すると、抵抗器２を流れる電
流は少なくなり、この部分の電圧降下が小さくな
つて、ツエナー電圧以下となつた時点でツエナー
ダイオード５ａは非導通状態となる。その後は、
駆動用FET４のドレイン・ソース間を介して僅
かな電流が流れ、抵抗器２に生じる電圧によつて
駆動用FET４が高インピーダンス状態に保持さ
れるようになつている。
光信号が入射されなくなると、光起電力ダイオ
ードアレイ１からの電流がなくなる。このめ、駆
動用FET４のゲート・ソース間電圧が下がり、
駆動用FE４がオン状態となつて、出力用
MOSFET３のゲート・ソース間容量に蓄積され
ていた電荷が駆動用FET４を通つて急速に放電
される。これによつて、出力用MOSFET３はオ
フ状態となり、リレー出力端子６，６′間が遮断
される。なお、駆動用FET４のゲート・ソース
間容量の蓄積電荷は抵抗器２を介して放電される
ことになるが、駆動用FET４は出力用MOSFET
３に比べると遥かに容量が小さいので、その放電
に要する時間は短い。
ードアレイ１からの電流がなくなる。このめ、駆
動用FET４のゲート・ソース間電圧が下がり、
駆動用FE４がオン状態となつて、出力用
MOSFET３のゲート・ソース間容量に蓄積され
ていた電荷が駆動用FET４を通つて急速に放電
される。これによつて、出力用MOSFET３はオ
フ状態となり、リレー出力端子６，６′間が遮断
される。なお、駆動用FET４のゲート・ソース
間容量の蓄積電荷は抵抗器２を介して放電される
ことになるが、駆動用FET４は出力用MOSFET
３に比べると遥かに容量が小さいので、その放電
に要する時間は短い。
実施例 ２
第２図は本発明の他の実施例である。本実施例
にあつては、前記ノーマリ・オフ素子５として、
ゲート・ドレイン間を短絡したエンハンスメント
モードのFET５ｂを用いており、このFET５ｂ
は駆動用FET４のスレシヨルド電圧よりも高い
スレシヨルド電圧を有しており、導通時にはその
ドレイン電流にて出力用MOSFET３のゲート・
ソース間容量を充電するような極性に接続されて
いる。
にあつては、前記ノーマリ・オフ素子５として、
ゲート・ドレイン間を短絡したエンハンスメント
モードのFET５ｂを用いており、このFET５ｂ
は駆動用FET４のスレシヨルド電圧よりも高い
スレシヨルド電圧を有しており、導通時にはその
ドレイン電流にて出力用MOSFET３のゲート・
ソース間容量を充電するような極性に接続されて
いる。
エンハスメントモードのFET５ｂは、ゲー
ト・ソース間に電圧が印加されていないときに
は、ドレイン・ソース間がOFF状態となつてお
り、ゲート・ソース間に所定のスレシヨルド電圧
以上の電圧が印加されると、ドレイン・ソース間
が導通状態となる。したがつて、ゲート・ドレイ
ン間を短絡して使用すれば、ドレイン・ソース間
の電圧が所定のスレシヨルド電圧以上となつたと
きにのみドレイン・ソース間が導通状態となるよ
うに作用し、第１図実施例におけるツエナーダイ
オード５ａと置き換えることができる。第２図実
施例のその他の動作については、第１図実施例と
同様であるので、重複する説明は省略する。
ト・ソース間に電圧が印加されていないときに
は、ドレイン・ソース間がOFF状態となつてお
り、ゲート・ソース間に所定のスレシヨルド電圧
以上の電圧が印加されると、ドレイン・ソース間
が導通状態となる。したがつて、ゲート・ドレイ
ン間を短絡して使用すれば、ドレイン・ソース間
の電圧が所定のスレシヨルド電圧以上となつたと
きにのみドレイン・ソース間が導通状態となるよ
うに作用し、第１図実施例におけるツエナーダイ
オード５ａと置き換えることができる。第２図実
施例のその他の動作については、第１図実施例と
同様であるので、重複する説明は省略する。
なお、前記各実施例においては、デプレツシヨ
ンモードの駆動用FET４として、接合型のFET
（JFET）を用いているが、デプレツシヨンモー
ドのMOSFETやSITを用いても構わない。また、
出力用MOSFET３についても、Ｐチヤンネル型
のものやデプレツシヨンモードのものに置き換え
ることが可能である。
ンモードの駆動用FET４として、接合型のFET
（JFET）を用いているが、デプレツシヨンモー
ドのMOSFETやSITを用いても構わない。また、
出力用MOSFET３についても、Ｐチヤンネル型
のものやデプレツシヨンモードのものに置き換え
ることが可能である。
（発明の効果）
以上のように、本発明においては、光起電力ダ
イオードアレイの光起電力を抵抗器を介して出力
用MOSFETのゲート・ソース間に印加し、出力
用MOSFETのゲート・ソース間に接続されたデ
プレツシヨンモードの駆動用FETを前記抵抗器
の両端電圧にてバイアス・オフするようにしたか
ら、１シリーズの光起電力ダイオードアレイによ
り出力用MOSFETと駆動用FETとを制御するこ
とができ、また、前記抵抗器と並列に駆動用
FETのスレシヨルド電圧よりも絶対値として高
い電圧が前記デプレツシヨンモードの駆動用
FETをオフ状態にバイアスする方向に印加され
ているときに導通するノーマリ・オフ素子を接続
したから、光起電力ダイオードアレイが電圧を発
生した過渡期においては、前記ノーマリ・オフ素
子を介して出力用MOSFETのゲート・ドレイン
間容量の放電を急速に行うことができ、したがつ
て、スイツチング時間を短縮することができると
いう効果がある。
イオードアレイの光起電力を抵抗器を介して出力
用MOSFETのゲート・ソース間に印加し、出力
用MOSFETのゲート・ソース間に接続されたデ
プレツシヨンモードの駆動用FETを前記抵抗器
の両端電圧にてバイアス・オフするようにしたか
ら、１シリーズの光起電力ダイオードアレイによ
り出力用MOSFETと駆動用FETとを制御するこ
とができ、また、前記抵抗器と並列に駆動用
FETのスレシヨルド電圧よりも絶対値として高
い電圧が前記デプレツシヨンモードの駆動用
FETをオフ状態にバイアスする方向に印加され
ているときに導通するノーマリ・オフ素子を接続
したから、光起電力ダイオードアレイが電圧を発
生した過渡期においては、前記ノーマリ・オフ素
子を介して出力用MOSFETのゲート・ドレイン
間容量の放電を急速に行うことができ、したがつ
て、スイツチング時間を短縮することができると
いう効果がある。
第１図は本発明の一実施例の回路図、第２図は
本発明の他の実施例の回路図、第３図は従来例の
回路図である。 １は光起電力ダイオードアレイ、２は抵抗器、
３は出力用MOSFET、４は駆動用FET、５はノ
ーマリ・オフ素子、５ａはツエナーダイオード、
５ｂはエンハンスメントモードのFETである。
本発明の他の実施例の回路図、第３図は従来例の
回路図である。 １は光起電力ダイオードアレイ、２は抵抗器、
３は出力用MOSFET、４は駆動用FET、５はノ
ーマリ・オフ素子、５ａはツエナーダイオード、
５ｂはエンハンスメントモードのFETである。
Claims (1)
- 【特許請求の範囲】 １ 光信号を受光して光起電力を発生する光起電
力ダイオードアレイと、光起電力ダイオードアレ
イと直列的に接続された抵抗器と、光起電力ダイ
オードアレイの光起電力を電気抵抗器を介してゲ
ート・ソース間に印加されて第１のインピーダン
ス状態から第２のインピーダンス状態に切替わる
出力用MOSFETと、出力用MOSFETのゲー
ト・ソース間にドレイン・ソース間を接続され、
前記抵抗器の両端にゲート・ソース間を接続され
て、光起電力ダイオードアレイの電圧発生時には
前記抵抗器の両端電圧にてオフ状態にバイアスさ
れるデプレツシヨンモードの駆動用FETと、一
対の端子を前記抵抗器の一対の端部にそれぞれ接
続され、前記一対の端子間に前記デプレツシヨン
モードの駆動用FETのスレシヨルド電圧よりも
絶対値として高い電圧が前記デプレツシヨンモー
ドの駆動用FETをオフ状態にバイアスする方向
に印加されているときに当該方向に導通するノー
マリ・オフ素子とを有し、前記ノーマリ・オフ素
子は前記一対の端子のみを介して電圧を印加さ
れ、導通時の通電電流にて前記出力用MOSFET
のゲート・ソース間容量を充電するように接続さ
れていることを特徴とする半導体スイツチ回路。 ２ 前記ノーマリ・オフ素子は、駆動用FETの
スレシヨルド電圧よりも絶対値として高いツエナ
ー電圧を有するツエナーダイオードであることを
特徴とする特許請求の範囲第１項記載の半導体ス
イツチ回路。 ３ 前記ノーマリ・オフ素子は、駆動用FETの
スレシヨルド電圧よりも絶対値として高いスレシ
ヨルド電圧を有するエンハンスメントモードの
FETであつて、該FETのゲート・ドレイン間は
短絡されていることを特徴とする特許請求の範囲
第１項記載の半導体スイツチ回路。
Priority Applications (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/078,791 US4801822A (en) | 1986-08-11 | 1987-07-28 | Semiconductor switching circuit |
| CA 543599 CA1275708C (en) | 1986-08-11 | 1987-07-31 | Semiconductor switching circuit |
| KR1019870008570A KR900005818B1 (ko) | 1986-08-11 | 1987-08-05 | 반도체 스위칭회로 |
| GB8718919A GB2194699B (en) | 1986-08-11 | 1987-08-10 | Semiconductor switching circuit |
| SE8703111A SE500062C2 (sv) | 1986-08-11 | 1987-08-10 | Elektronisk elkopplare |
| FR8711362A FR2602620B1 (fr) | 1986-08-11 | 1987-08-10 | Circuit de commutation a semiconducteurs |
| IT8748295A IT1211712B (it) | 1986-08-11 | 1987-08-11 | Circuito di commutazione a semiconduttore |
| DE19873726682 DE3726682A1 (de) | 1986-08-11 | 1987-08-11 | Halbleiter-schaltkreis |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61-188272 | 1986-08-11 | ||
| JP18827286 | 1986-08-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63153916A JPS63153916A (ja) | 1988-06-27 |
| JPH0481894B2 true JPH0481894B2 (ja) | 1992-12-25 |
Family
ID=16220761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61255023A Granted JPS63153916A (ja) | 1986-08-11 | 1986-10-27 | 半導体スイツチ回路 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPS63153916A (ja) |
| KR (1) | KR900005818B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2757438B2 (ja) * | 1989-03-17 | 1998-05-25 | 松下電工株式会社 | 光結合型リレー回路 |
| JPH0812992B2 (ja) * | 1990-10-26 | 1996-02-07 | 松下電工株式会社 | 半導体リレー回路 |
| JPH0812993B2 (ja) * | 1990-10-26 | 1996-02-07 | 松下電工株式会社 | 半導体リレー回路 |
| JPH03238918A (ja) * | 1990-02-15 | 1991-10-24 | Matsushita Electric Works Ltd | 半導体リレー回路 |
| US5138177A (en) * | 1991-03-26 | 1992-08-11 | At&T Bell Laboratories | Solid-state relay |
| JP2009147022A (ja) * | 2007-12-12 | 2009-07-02 | Toshiba Corp | 光半導体リレー |
| JP7357562B2 (ja) * | 2020-02-04 | 2023-10-06 | 日清紡マイクロデバイス株式会社 | 高周波スイッチ回路 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5629458B2 (ja) * | 1973-07-02 | 1981-07-08 | ||
| JPS5368066A (en) * | 1976-11-30 | 1978-06-17 | Hitachi Ltd | Semiconductor switch |
| JPS553259A (en) * | 1978-06-21 | 1980-01-11 | Fujitsu Ltd | Switching circuit |
| JPS5529972U (ja) * | 1978-08-16 | 1980-02-27 | ||
| US4492883A (en) * | 1982-06-21 | 1985-01-08 | Eaton Corporation | Unpowered fast gate turn-off FET |
| JPS61165210A (ja) * | 1985-01-17 | 1986-07-25 | Ishikawajima Harima Heavy Ind Co Ltd | 圧延機 |
| JPH0478210A (ja) * | 1990-07-18 | 1992-03-12 | Miharu Tsushin Kk | ノッチフィルター又はバンドエルミネートフィルターの周波数自動制御方法 |
-
1986
- 1986-10-27 JP JP61255023A patent/JPS63153916A/ja active Granted
-
1987
- 1987-08-05 KR KR1019870008570A patent/KR900005818B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| KR900005818B1 (ko) | 1990-08-11 |
| KR880003483A (ko) | 1988-05-17 |
| JPS63153916A (ja) | 1988-06-27 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1275708C (en) | Semiconductor switching circuit | |
| JPH0412631B2 (ja) | ||
| JPH02303074A (ja) | ホトカプラ装置 | |
| US5138186A (en) | Solid state switch with last state memory | |
| US5514996A (en) | Photo-coupler apparatus | |
| JPH0481894B2 (ja) | ||
| JPS62296617A (ja) | 半導体リレ−回路 | |
| JPH10308529A (ja) | 半導体リレー | |
| JPH0365816A (ja) | 光結合型リレー回路 | |
| JPH0477015A (ja) | 光結合型リレー回路 | |
| JP3470488B2 (ja) | 半導体リレー回路 | |
| JPS63283082A (ja) | 光結合半導体装置 | |
| JP2731654B2 (ja) | 光結合型リレー回路 | |
| JPH05343972A (ja) | 半導体リレー回路 | |
| JPH05191244A (ja) | 半導体リレー | |
| JPH0420010A (ja) | 光結合型リレー回路 | |
| JP2731655B2 (ja) | 光結合型リレー回路 | |
| JPH0479175B2 (ja) | ||
| JPH02135819A (ja) | 光結合型リレー回路 | |
| JPH02100417A (ja) | 光ｍｏｓリレー | |
| JP2003115756A (ja) | 半導体スイッチ素子の駆動回路およびそれを用いた半導体リレー | |
| JPH0998079A (ja) | 半導体リレー | |
| JPH04159811A (ja) | 光結合型リレー回路 | |
| JPH0290720A (ja) | 半導体リレー回路 | |
| JPH0290721A (ja) | 光結合型リレー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |