JP2731655B2 - 光結合型リレー回路 - Google Patents
光結合型リレー回路Info
- Publication number
- JP2731655B2 JP2731655B2 JP4005236A JP523692A JP2731655B2 JP 2731655 B2 JP2731655 B2 JP 2731655B2 JP 4005236 A JP4005236 A JP 4005236A JP 523692 A JP523692 A JP 523692A JP 2731655 B2 JP2731655 B2 JP 2731655B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- control transistor
- output
- resistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000003287 optical effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 238000007599 discharging Methods 0.000 description 3
- 101150073536 FET3 gene Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Landscapes
- Electronic Switches (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、光結合方式を用いて入
出力間を絶縁した光結合型のリレー回路に関するもので
ある。
出力間を絶縁した光結合型のリレー回路に関するもので
ある。
【０００２】
【従来の技術】図３は従来の光結合型リレー回路の回路
図である。この回路にあっては、入力端子間に接続され
た発光ダイオード１が発生する光信号を、光起電力ダイ
オードアレイ２が受光して、光起電力を発生する。この
光起電力は、抵抗５，７を介して出力用ＭＯＳＦＥＴ３
のゲート・ソース間に印加される。制御用トランジスタ
４は出力用ＭＯＳＦＥＴ３のゲート・ソース間に接続さ
れており、この制御用トランジスタ４は光起電力ダイオ
ードアレイ２の光起電力の発生時には、高インピーダン
ス状態となり、光起電力の消失時には低インピーダンス
状態となって、出力用ＭＯＳＦＥＴ３のゲート・ソース
間の蓄積電荷の放電経路となる。この制御用トランジス
タ４のゲート・ソース間には抵抗５が接続されており、
この抵抗５は、光起電力の発生時には制御用トランジス
タ４をバイアスし、光起電力の消失時には、制御用トラ
ンジスタ４のゲート・ソース間蓄積電荷の放電経路とな
る。また、出力用ＭＯＳＦＥＴ３のゲート・ソース間に
おける電荷の充電速度を加速するための制御用トランジ
スタ６が、抵抗８と整流素子９を介して出力用ＭＯＳＦ
ＥＴ３のドレイン・ゲート間に接続されている。この制
御用トランジスタ６のゲート・ソース間には抵抗７が接
続されており、この抵抗７は、光起電力の発生時には制
御用トランジスタ６をバイアスし、光起電力の消失時に
は、制御用トランジスタ６のゲート・ソース間蓄積電荷
の放電経路となる。この制御用トランジスタ６のソース
は、制御用トランジスタ４のドレインに接続されてい
る。
図である。この回路にあっては、入力端子間に接続され
た発光ダイオード１が発生する光信号を、光起電力ダイ
オードアレイ２が受光して、光起電力を発生する。この
光起電力は、抵抗５，７を介して出力用ＭＯＳＦＥＴ３
のゲート・ソース間に印加される。制御用トランジスタ
４は出力用ＭＯＳＦＥＴ３のゲート・ソース間に接続さ
れており、この制御用トランジスタ４は光起電力ダイオ
ードアレイ２の光起電力の発生時には、高インピーダン
ス状態となり、光起電力の消失時には低インピーダンス
状態となって、出力用ＭＯＳＦＥＴ３のゲート・ソース
間の蓄積電荷の放電経路となる。この制御用トランジス
タ４のゲート・ソース間には抵抗５が接続されており、
この抵抗５は、光起電力の発生時には制御用トランジス
タ４をバイアスし、光起電力の消失時には、制御用トラ
ンジスタ４のゲート・ソース間蓄積電荷の放電経路とな
る。また、出力用ＭＯＳＦＥＴ３のゲート・ソース間に
おける電荷の充電速度を加速するための制御用トランジ
スタ６が、抵抗８と整流素子９を介して出力用ＭＯＳＦ
ＥＴ３のドレイン・ゲート間に接続されている。この制
御用トランジスタ６のゲート・ソース間には抵抗７が接
続されており、この抵抗７は、光起電力の発生時には制
御用トランジスタ６をバイアスし、光起電力の消失時に
は、制御用トランジスタ６のゲート・ソース間蓄積電荷
の放電経路となる。この制御用トランジスタ６のソース
は、制御用トランジスタ４のドレインに接続されてい
る。
【０００３】
【発明が解決しようとする課題】上述の従来例では、光
起電力が発生している定常状態においては、抵抗７と制
御用ＭＯＳＦＥＴ４のドレイン・ソース間と抵抗５を介
して微弱な電流が流れるので、出力用ＭＯＳＦＥＴ３の
ゲート・ソース間に印加される電圧は、第２の制御用ト
ランジスタ６が無い場合に比べて、抵抗７での電圧降下
分だけ小さくなるという欠点があった。
起電力が発生している定常状態においては、抵抗７と制
御用ＭＯＳＦＥＴ４のドレイン・ソース間と抵抗５を介
して微弱な電流が流れるので、出力用ＭＯＳＦＥＴ３の
ゲート・ソース間に印加される電圧は、第２の制御用ト
ランジスタ６が無い場合に比べて、抵抗７での電圧降下
分だけ小さくなるという欠点があった。
【０００４】本発明はこのような点に鑑みてなされたも
のであり、その目的とするところは、発光ダイオードと
光結合された光起電力ダイオードアレイの光電流により
出力用ＭＯＳＦＥＴのゲート・ソース間を充電すると共
に、出力用ＭＯＳＦＥＴのゲート・ソース間の充放電を
加速するための制御用ＭＯＳＦＥＴを前記光電流により
抵抗に発生する電圧でバイアスするようにした光結合型
リレー回路において、光起電力が発生している定常状態
における出力用ＭＯＳＦＥＴのゲート・ソース間の印加
電圧の低下を防止することにある。
のであり、その目的とするところは、発光ダイオードと
光結合された光起電力ダイオードアレイの光電流により
出力用ＭＯＳＦＥＴのゲート・ソース間を充電すると共
に、出力用ＭＯＳＦＥＴのゲート・ソース間の充放電を
加速するための制御用ＭＯＳＦＥＴを前記光電流により
抵抗に発生する電圧でバイアスするようにした光結合型
リレー回路において、光起電力が発生している定常状態
における出力用ＭＯＳＦＥＴのゲート・ソース間の印加
電圧の低下を防止することにある。
【０００５】
【課題を解決するための手段】本発明に係る光結合型リ
レー回路にあっては、上記の課題を解決するために、図
１に示すように、入力信号に応答して光信号を発生する
発光ダイオード１と、発光ダイオード１の光を受光して
光起電力を発生する光起電力ダイオードアレイ２と、光
起電力ダイオードアレイ２の光起電力をゲート・ソース
間に印加されて、ドレイン・ソース間のインピーダンス
が切り替わるエンハンスメントモードの出力用ＭＯＳＦ
ＥＴ３と、起電力ダイオードアレイ２の正極にドレイン
を、負極にゲートをそれぞれ接続され、ソースを出力用
ＭＯＳＦＥＴ３のソースに接続されて、出力用ＭＯＳＦ
ＥＴ３のゲート・ソース間の蓄積電荷の放電経路となる
第１の制御用トランジスタ４と、出力用ＭＯＳＦＥＴ３
のドレイン・ゲート間に接続され、ゲートを第１の制御
用トランジスタ４のドレインに、ソースを出力用ＭＯＳ
ＦＥＴ３のゲートにそれぞれ接続されて、出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間の電荷の充電速度を加速す
るための第２の制御用トランジスタ６と、一端を第１の
制御用トランジスタ４のゲートに、他端を第１の制御用
トランジスタ４のソースにそれぞれ接続されて、光起電
力の発生時に第１の制御用トランジスタ４のゲート・ソ
ース間にバイアスを印加して高インピーダンス状態に切
り替えると共に、光起電力の消失時にそのゲート・ソー
ス間蓄積電荷の放電経路となる第１の抵抗５と、一端を
第２の制御用トランジスタ６のゲートに、他端を第２の
制御用トランジスタ６のソースにそれぞれ接続されて、
光起電力の発生時に第２の制御用トランジスタ６のゲー
ト・ソース間にバイアスを印加して低インピーダンス状
態に切り替えると共に、光起電力の消失時にそのゲート
・ソース間蓄積電荷及び出力用ＭＯＳＦＥＴ３のゲート
・ソース間蓄積電荷の放電経路となる第２の抵抗７を有
することを特徴とするものである。
レー回路にあっては、上記の課題を解決するために、図
１に示すように、入力信号に応答して光信号を発生する
発光ダイオード１と、発光ダイオード１の光を受光して
光起電力を発生する光起電力ダイオードアレイ２と、光
起電力ダイオードアレイ２の光起電力をゲート・ソース
間に印加されて、ドレイン・ソース間のインピーダンス
が切り替わるエンハンスメントモードの出力用ＭＯＳＦ
ＥＴ３と、起電力ダイオードアレイ２の正極にドレイン
を、負極にゲートをそれぞれ接続され、ソースを出力用
ＭＯＳＦＥＴ３のソースに接続されて、出力用ＭＯＳＦ
ＥＴ３のゲート・ソース間の蓄積電荷の放電経路となる
第１の制御用トランジスタ４と、出力用ＭＯＳＦＥＴ３
のドレイン・ゲート間に接続され、ゲートを第１の制御
用トランジスタ４のドレインに、ソースを出力用ＭＯＳ
ＦＥＴ３のゲートにそれぞれ接続されて、出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間の電荷の充電速度を加速す
るための第２の制御用トランジスタ６と、一端を第１の
制御用トランジスタ４のゲートに、他端を第１の制御用
トランジスタ４のソースにそれぞれ接続されて、光起電
力の発生時に第１の制御用トランジスタ４のゲート・ソ
ース間にバイアスを印加して高インピーダンス状態に切
り替えると共に、光起電力の消失時にそのゲート・ソー
ス間蓄積電荷の放電経路となる第１の抵抗５と、一端を
第２の制御用トランジスタ６のゲートに、他端を第２の
制御用トランジスタ６のソースにそれぞれ接続されて、
光起電力の発生時に第２の制御用トランジスタ６のゲー
ト・ソース間にバイアスを印加して低インピーダンス状
態に切り替えると共に、光起電力の消失時にそのゲート
・ソース間蓄積電荷及び出力用ＭＯＳＦＥＴ３のゲート
・ソース間蓄積電荷の放電経路となる第２の抵抗７を有
することを特徴とするものである。
【０００６】また、図２に示すように、第２の抵抗７と
並列に、出力用ＭＯＳＦＥＴ３のゲート・ソース間蓄積
電荷を放電させる方向に整流素子１０を接続すれば、出
力用ＭＯＳＦＥＴ３のゲート・ソース間蓄積電荷の放電
を速やかに行うことができ、スイッチング速度を高速化
することができる。
並列に、出力用ＭＯＳＦＥＴ３のゲート・ソース間蓄積
電荷を放電させる方向に整流素子１０を接続すれば、出
力用ＭＯＳＦＥＴ３のゲート・ソース間蓄積電荷の放電
を速やかに行うことができ、スイッチング速度を高速化
することができる。
【０００７】
【作用】本発明の回路では、上記の構成にすることによ
り、光起電力が発生している定常状態において、光起電
力ダイオードアレイ２の光電流は、第２の制御用トラン
ジスタ６のゲート・ソース間をバイアスするための抵抗
７には流れない。このため、抵抗７の両端の電位差は無
くなり、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧
は第１の制御用トランジスタ４のドレイン・ソース間電
圧と同じになる。
り、光起電力が発生している定常状態において、光起電
力ダイオードアレイ２の光電流は、第２の制御用トラン
ジスタ６のゲート・ソース間をバイアスするための抵抗
７には流れない。このため、抵抗７の両端の電位差は無
くなり、出力用ＭＯＳＦＥＴ３のゲート・ソース間電圧
は第１の制御用トランジスタ４のドレイン・ソース間電
圧と同じになる。
【０００８】
【実施例】図１は本発明の一実施例の回路図である。発
光ダイオード１は入力信号に応答して光信号を発生す
る。この光信号は光起電力ダイオードアレイ２に受光さ
れる。光起電力ダイオードアレイ２は、光信号を受光す
ると、光起電力を発生する。この光起電力は、抵抗５，
７を介してＮチャンネル型エンハンスメントモードの出
力用ＭＯＳＦＥＴ３のゲート・ソース間に印加される。
また、Ｎチャンネル型デプレッションモードの制御用ト
ランジスタ４のゲートは光起電力ダイオードアレイ２と
抵抗５の接続点に、ドレインは光起電力ダイオードアレ
イ２と抵抗７の接続点に、ソースは抵抗５と出力用ＭＯ
ＳＦＥＴ３のソースの接続点に、それぞれ接続されてい
る。さらに、Ｎチャンネル型エンハンスメントモードの
制御用トランジスタ６のゲートは光起電力ダイオードア
レイ２と抵抗７の接続点に、ソースは抵抗７と出力用Ｍ
ＯＳＦＥＴ３のゲートの接続点に、ドレインは抵抗８と
整流素子９を介して出力用ＭＯＳＦＥＴ３のドレインに
接続されている。
光ダイオード１は入力信号に応答して光信号を発生す
る。この光信号は光起電力ダイオードアレイ２に受光さ
れる。光起電力ダイオードアレイ２は、光信号を受光す
ると、光起電力を発生する。この光起電力は、抵抗５，
７を介してＮチャンネル型エンハンスメントモードの出
力用ＭＯＳＦＥＴ３のゲート・ソース間に印加される。
また、Ｎチャンネル型デプレッションモードの制御用ト
ランジスタ４のゲートは光起電力ダイオードアレイ２と
抵抗５の接続点に、ドレインは光起電力ダイオードアレ
イ２と抵抗７の接続点に、ソースは抵抗５と出力用ＭＯ
ＳＦＥＴ３のソースの接続点に、それぞれ接続されてい
る。さらに、Ｎチャンネル型エンハンスメントモードの
制御用トランジスタ６のゲートは光起電力ダイオードア
レイ２と抵抗７の接続点に、ソースは抵抗７と出力用Ｍ
ＯＳＦＥＴ３のゲートの接続点に、ドレインは抵抗８と
整流素子９を介して出力用ＭＯＳＦＥＴ３のドレインに
接続されている。
【０００９】以下、本実施例の動作について説明する。
発光ダイオード１に入力電流が流れると、発光ダイオー
ド１が光信号を発生する。この光信号を受けて、光起電
力ダイオードアレイ２が光電流を発生する。この電流
は、無バイアス時には、低インピーダンス状態にある制
御用トランジスタ４のソース・ドレインを介して抵抗５
に流れる。抵抗５で発生する電圧が制御用トランジスタ
４のゲート・ソース間に印加されると、制御用トランジ
スタ４が高インピーダンス状態になる。これによって、
光起電力ダイオードアレイ２からの電流は出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間を充電する。また、抵抗７
で発生する電圧が制御用トランジスタ６のしきい値電圧
を越えると、制御用トランジスタ６が低インピーダンス
状態となる。これによって、リレー出力端子から整流素
子９、抵抗８、制御用トランジスタ６を介して出力用Ｍ
ＯＳＦＥＴ３のゲートに充電電流が流れて、そのゲート
・ソース間電圧が速やかに上昇する。このゲート・ソー
ス間電圧が出力用ＭＯＳＦＥＴ３のしきい値電圧を越え
ると、出力用ＭＯＳＦＥＴ３はオン状態となり、リレー
はオンする。その後は、制御用トランジスタ４のドレイ
ン・ソース間を介してわずかな電流が抵抗５に流れ、こ
の抵抗５で生じるバイアス電圧によって、制御用トラン
ジスタ４が高インピーダンス状態に保持されるようにな
っている。この電流の経路に第２の制御用トランジスタ
６のバイアス抵抗７は無いので、リレーがオンしている
定常時には、この抵抗７における電圧降下は生じず、出
力用ＭＯＳＦＥＴ３のゲート・ソース間には従来例に比
べて、より高い電圧が印加される。つまり、光起電力ダ
イオードアレイ２からの光電流は、定常時においては、
第１の制御用トランジスタ４と抵抗５を介してのみ流
れ、第２の抵抗７と出力用ＭＯＳＦＥＴ３のゲート・ソ
ース間を介しては流れないので、抵抗７の両端の電位差
は無くなり、出力用ＭＯＳＦＥＴ３のゲート・ソース間
電圧は第１の制御用トランジスタ４のドレイン・ソース
間電圧と同じになる。
発光ダイオード１に入力電流が流れると、発光ダイオー
ド１が光信号を発生する。この光信号を受けて、光起電
力ダイオードアレイ２が光電流を発生する。この電流
は、無バイアス時には、低インピーダンス状態にある制
御用トランジスタ４のソース・ドレインを介して抵抗５
に流れる。抵抗５で発生する電圧が制御用トランジスタ
４のゲート・ソース間に印加されると、制御用トランジ
スタ４が高インピーダンス状態になる。これによって、
光起電力ダイオードアレイ２からの電流は出力用ＭＯＳ
ＦＥＴ３のゲート・ソース間を充電する。また、抵抗７
で発生する電圧が制御用トランジスタ６のしきい値電圧
を越えると、制御用トランジスタ６が低インピーダンス
状態となる。これによって、リレー出力端子から整流素
子９、抵抗８、制御用トランジスタ６を介して出力用Ｍ
ＯＳＦＥＴ３のゲートに充電電流が流れて、そのゲート
・ソース間電圧が速やかに上昇する。このゲート・ソー
ス間電圧が出力用ＭＯＳＦＥＴ３のしきい値電圧を越え
ると、出力用ＭＯＳＦＥＴ３はオン状態となり、リレー
はオンする。その後は、制御用トランジスタ４のドレイ
ン・ソース間を介してわずかな電流が抵抗５に流れ、こ
の抵抗５で生じるバイアス電圧によって、制御用トラン
ジスタ４が高インピーダンス状態に保持されるようにな
っている。この電流の経路に第２の制御用トランジスタ
６のバイアス抵抗７は無いので、リレーがオンしている
定常時には、この抵抗７における電圧降下は生じず、出
力用ＭＯＳＦＥＴ３のゲート・ソース間には従来例に比
べて、より高い電圧が印加される。つまり、光起電力ダ
イオードアレイ２からの光電流は、定常時においては、
第１の制御用トランジスタ４と抵抗５を介してのみ流
れ、第２の抵抗７と出力用ＭＯＳＦＥＴ３のゲート・ソ
ース間を介しては流れないので、抵抗７の両端の電位差
は無くなり、出力用ＭＯＳＦＥＴ３のゲート・ソース間
電圧は第１の制御用トランジスタ４のドレイン・ソース
間電圧と同じになる。
【００１０】図２は本発明の他の実施例の回路図であ
る。本実施例では、第２の抵抗７と並列に、出力用ＭＯ
ＳＦＥＴ３のゲート・ソース間蓄積電荷を放電させる方
向に整流素子１０を接続したものである。入力信号が遮
断されて、光起電力ダイオードアレイ２の光起電力が消
失し、第１の制御用トランジスタ４が低インピーダンス
状態に戻ると、出力用ＭＯＳＦＥＴ３のゲート・ソース
間蓄積電荷は抵抗７で制限されることなく、整流素子１
０を介して速やかに放電される。
る。本実施例では、第２の抵抗７と並列に、出力用ＭＯ
ＳＦＥＴ３のゲート・ソース間蓄積電荷を放電させる方
向に整流素子１０を接続したものである。入力信号が遮
断されて、光起電力ダイオードアレイ２の光起電力が消
失し、第１の制御用トランジスタ４が低インピーダンス
状態に戻ると、出力用ＭＯＳＦＥＴ３のゲート・ソース
間蓄積電荷は抵抗７で制限されることなく、整流素子１
０を介して速やかに放電される。
【００１１】
【発明の効果】請求項１記載の発明にあっては、上述の
ように、出力用ＭＯＳＦＥＴのゲート・ソース間容量の
放電用の第１の制御用トランジスタをバイアスするため
の第１の抵抗と、出力用ＭＯＳＦＥＴのゲート・ソース
間容量の充電用の第２の制御用トランジスタをバイアス
するための第２の抵抗とを備える光結合型リレー回路に
おいて、光起電力が発生している定常時には、第１の抵
抗と第１の制御用トランジスタにのみ微弱な電流が流れ
るようにしたので、第２の抵抗には電圧降下が生じず、
光起電力ダイオードアレイの光起電力を有効に出力用Ｍ
ＯＳＦＥＴのゲート・ソース間に印加することができる
という効果がある。したがって、同じバイアス電圧で
は、従来例に比べて、光起電力ダイオードアレイの面積
を小さくすることができるという効果がある。
ように、出力用ＭＯＳＦＥＴのゲート・ソース間容量の
放電用の第１の制御用トランジスタをバイアスするため
の第１の抵抗と、出力用ＭＯＳＦＥＴのゲート・ソース
間容量の充電用の第２の制御用トランジスタをバイアス
するための第２の抵抗とを備える光結合型リレー回路に
おいて、光起電力が発生している定常時には、第１の抵
抗と第１の制御用トランジスタにのみ微弱な電流が流れ
るようにしたので、第２の抵抗には電圧降下が生じず、
光起電力ダイオードアレイの光起電力を有効に出力用Ｍ
ＯＳＦＥＴのゲート・ソース間に印加することができる
という効果がある。したがって、同じバイアス電圧で
は、従来例に比べて、光起電力ダイオードアレイの面積
を小さくすることができるという効果がある。
【００１２】請求項２記載の発明にあっては、光起電力
の消失時に出力用ＭＯＳＦＥＴのゲート・ソース間蓄積
電荷を放電させる方向の整流素子を第２の抵抗に並列接
続したので、光起電力の消失時に出力用ＭＯＳＦＥＴの
ゲート・ソース間蓄積電荷を速やかに放電させることが
でき、スイッチング速度を高速化することができるとい
う効果がある。
の消失時に出力用ＭＯＳＦＥＴのゲート・ソース間蓄積
電荷を放電させる方向の整流素子を第２の抵抗に並列接
続したので、光起電力の消失時に出力用ＭＯＳＦＥＴの
ゲート・ソース間蓄積電荷を速やかに放電させることが
でき、スイッチング速度を高速化することができるとい
う効果がある。
【図１】本発明の一実施例の回路図である。
【図２】本発明の他の実施例の回路図である。
【図３】従来例の回路図である。
１ 発光ダイオード ２ 光起電力ダイオードアレイ ３ 出力用ＭＯＳＦＥＴ ４ 第１の制御用トランジスタ ５ 第１の抵抗 ６ 第２の制御用トランジスタ ７ 第２の抵抗 ８ 第３の抵抗 ９ 整流素子
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮島 久和 大阪府門真市大字門真1048番地 松下電 工株式会社内 (56)参考文献 特開 平３−65816（ＪＰ，Ａ) 特開 平３−96011（ＪＰ，Ａ) 特開 平３−88419（ＪＰ，Ａ)
Claims (2)
- 【請求項１】 入力信号に応答して光信号を発生する
発光ダイオードと、 発光ダイオードの光を受光して光起電力を発生する光起
電力ダイオードアレイと、 光起電力ダイオードアレイの光起電力をゲート・ソース
間に印加されて、ドレイン・ソース間のインピーダンス
が切り替わるエンハンスメントモードの出力用ＭＯＳＦ
ＥＴと、起電力ダイオードアレイの正極にドレインを、負極にゲ
ートをそれぞれ接続され、ソースを出力用ＭＯＳＦＥＴ
のソースに接続されて、 出力用ＭＯＳＦＥＴのゲート・
ソース間の蓄積電荷の放電経路となる第１の制御用トラ
ンジスタと、 出力用ＭＯＳＦＥＴのドレイン・ゲート間に接続され、
ゲートを第１の制御用トランジスタのドレインに、ソー
スを出力用ＭＯＳＦＥＴのゲートにそれぞれ接続され
て、出力用ＭＯＳＦＥＴのゲート・ソース間の電荷の充
電速度を加速するための第２の制御用トランジスタと、一端を第１の制御用トランジスタのゲートに、他端を第
１の制御用トランジスタのソースにそれぞれ接続され
て、 光起電力の発生時に第１の制御用トランジスタのゲ
ート・ソース間にバイアスを印加して高インピーダンス
状態に切り替えると共に、光起電力の消失時にそのゲー
ト・ソース間蓄積電荷の放電経路となる第１の抵抗と、一端を第２の制御用トランジスタのゲートに、他端を第
２の制御用トランジスタのソースにそれぞれ接続され
て、 光起電力の発生時に第２の制御用トランジスタのゲ
ート・ソース間にバイアスを印加して低インピーダンス
状態に切り替えると共に、光起電力の消失時にそのゲー
ト・ソース間蓄積電荷及び出力用ＭＯＳＦＥＴのゲート
・ソース間蓄積電荷の放電経路となる第２の抵抗を有す
ることを特徴とする光結合型リレー回路。 - 【請求項２】 第２の抵抗と並列に、出力用ＭＯＳＦ
ＥＴのゲート・ソース間蓄積電荷を放電させる方向に整
流素子を接続したことを特徴とする請求項１記載の光結
合型リレー回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005236A JP2731655B2 (ja) | 1992-01-14 | 1992-01-14 | 光結合型リレー回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4005236A JP2731655B2 (ja) | 1992-01-14 | 1992-01-14 | 光結合型リレー回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05191249A JPH05191249A (ja) | 1993-07-30 |
| JP2731655B2 true JP2731655B2 (ja) | 1998-03-25 |
Family
ID=11605565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4005236A Expired - Fee Related JP2731655B2 (ja) | 1992-01-14 | 1992-01-14 | 光結合型リレー回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2731655B2 (ja) |
-
1992
- 1992-01-14 JP JP4005236A patent/JP2731655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05191249A (ja) | 1993-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4677325A (en) | High voltage MOSFET switch | |
| JP2731655B2 (ja) | 光結合型リレー回路 | |
| JPH10308529A (ja) | 半導体リレー | |
| JP2731654B2 (ja) | 光結合型リレー回路 | |
| JP3470488B2 (ja) | 半導体リレー回路 | |
| JP2919108B2 (ja) | 光結合型リレー回路 | |
| JPH0477015A (ja) | 光結合型リレー回路 | |
| JPS62296617A (ja) | 半導体リレ−回路 | |
| JP2932782B2 (ja) | 半導体リレー回路 | |
| JPH0420010A (ja) | 光結合型リレー回路 | |
| JP2001119283A (ja) | 半導体リレー | |
| JPH06181431A (ja) | ソリッドステートリレー | |
| JPH05343972A (ja) | 半導体リレー回路 | |
| JPH06164354A (ja) | 半導体リレー | |
| JPH05327451A (ja) | 半導体リレー回路 | |
| JP2001345685A (ja) | 半導体装置及びこれを備えた半導体リレー | |
| JPH06232722A (ja) | 半導体リレー | |
| JPH11163706A (ja) | 半導体リレー | |
| JP2002353798A (ja) | 半導体リレー及びその製造方法 | |
| JPH03297219A (ja) | 光結合型リレー回路 | |
| JP2003115756A (ja) | 半導体スイッチ素子の駆動回路およびそれを用いた半導体リレー | |
| JPH02253718A (ja) | 固体リレー | |
| JPH05315927A (ja) | 半導体リレー回路 | |
| JPH0479175B2 (ja) | ||
| JPH03162124A (ja) | 光結合型リレー回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |