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JP7118033B2 - 半導体装置 - Google Patents

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Description

この発明は、ＩＧＢＴ領域及びＭＯＳＦＥＴ領域を含んで構成される半導体装置に関する。
省エネルギー、装置の小型化という市場背景を受け，その実現のためパワーデバイスに対し、現在より更なる小型化が求められている。そこで一部の市場でＩＧＢＴとダイオード(Diode)を一体化したＲＣ－ＩＧＢＴ（Reverse-conducting IGBT）を適用することにより小型化を実現しており、現在その更なる低損失化，高性能化が求められている。ＲＣ－ＩＧＢＴは例えば特許文献１に開示されている。
ＲＣ－ＩＧＢＴはダイオードを内蔵した一体型のＩＧＢＴとしてパワーデバイスを小型化できる。このため、更なるデバイスの小型化を求め、ＲＣ－ＩＧＢＴの次世代化，最適化による特性改善を求める市場要求、期待が高まっている。ＲＣ－ＩＧＢＴのトータル損失を低減させる上で、ダイオード部と比較してＩＧＢＴ部における損失が支配的となる場合が多く、ＲＣ－ＩＧＢＴのダイオード領域の面積はＩＧＢＴ領域と比べて小さく設計されることになる。ダイオード領域の縮小は、その電流密度の向上へと繋がるが、熱設計や信頼性が満足できる場合、ＩＧＢＴ側の領域確保を目的としてダイオードの電流密度を上げることが望ましい設計となる。
ここで、ＲＣ－ＩＧＢＴにおけるダイオード部の設計の最適化により、ダイオード領域が縮小していくことで電流集中が発生し、ダイオードがオンからオフに切り替わる際のリカバリ動作時の破壊耐量不足が懸念される。特にそのリカバリ特性の改善による高速化を目的として、重金属拡散や荷電粒子線によるライフタイムコントロールが行われた場合、そのリカバリの高速化によるサージ電圧の発生により、ダイオード領域の拡大や大幅な構造変更すら余儀なくされるケースが出てくるという問題があった。
その他にも定常損失低減を目的としてウエハを薄板化した場合にダイオード側の耐圧が低下し、ダイオード側の耐圧低下に伴うＳＯＡ(Safe Operating Area)耐量が顕著に低下するという問題が発生し始める。さらに、ＩＧＢＴ側においては、その動作時の裏面ＰＮ接合によるビルトイン(built-in)電圧により、低電流時の定常損失が発生するため、その損失低減が求められている状況であった。
特開２０１３－２０１２３７号公報
特許文献１で開示されたようなトレンチ型のＲＣ－ＩＧＢＴは、ダイオード部の構造変更によって、ＩＧＢＴ側動作時の損失改善を図り、かつ、ダイオード部の電界集中による耐圧低下を抑えている。
従来のＲＣ－ＩＧＢＴにおいてダイオード部はＩＧＢＴ部と別の領域に形成され、かつ基本的に損失低減の観点やその作り易さから、ＩＧＢＴと同一構造で形成することが多い。すなわち、従来のトレンチ型のＲＣ－ＩＧＢＴは、ダイオード部においても、ＩＧＢＴ部と同様に、トレンチ構造のＰ層を形成してトレンチセル構造によるＰＮ接合を採用していた。
ＲＣ－ＩＧＢＴのダイオード部において、トレンチセル構造のＰＮ接合を採用する場合、実効的なＮ－基板側の厚みが薄くなることにより、定常損失改善を図ることが期待できる。なお、ダイオードの定常損失とは、ダイオードに流れているオン状態での電力損失を意味する。
しかしながら、特許文献１で代表されるＲＣ－ＩＧＢＴのダイオード部におけるトレンチ構造のＰ層は、以下の問題点があった。
(1) トレンチ構造のＰ層を流れる電流は、ＩＧＢＴ側のコレクタ電流として機能・寄与しないため、ＩＧＢＴ部の損失改善を図ることができない。
(2) トレンチ構造のＰ層が電界集中発生源として作用するために、ダイオード部の電界集中によって耐圧低下を招く。
この発明は上記問題点(1)及び(2)を解決するためになされたもので、ＩＧＢＴの損失改善を図り、かつ、耐圧低下を抑制することができる半導体装置を得ることを目的とする。
この発明に係る請求項１記載の半導体装置は、内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域とを含んで構成される半導体装置であって、第１及び第２の主面を有する半導体基板と、前記半導体基板に設けられる第１の導電型のドリフト層とを備え、前記ＩＧＢＴ領域は、前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して配置される第２の導電型のベース層と、前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれたトレンチゲートとを含み、前記ＭＯＳＦＥＴ領域は、前記半導体基板に設けられ、前記ドリフト層の上層部に選択的に設けられる、第２の導電型のチャネル含有領域と、前記チャネル含有領域の上層部に選択的に設けられる第１の導電型のＭＯＳ用電極領域とを含み、前記ＭＯＳ用電極領域が形成されていない前記チャネル含有領域の上層部の少なくとも一部がチャネル領域として規定され、前記チャネル領域上にゲート絶縁膜を介して設けられる平面ゲートをさらに含み、前記チャネル領域、前記ゲート絶縁膜及び前記平面ゲートを含んで第１の導電型のＭＯＳＦＥＴが構成され、前記トレンチゲートは前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域との境界に存在する境界トレンチゲートを含み、前記チャネル含有領域は、前記境界トレンチゲートに側面が接触するトレンチゲート隣接領域を含み、前記トレンチゲート隣接領域の形成深さは、前記境界トレンチゲートの形成深さより深いことを特徴する。
請求項１記載の本願発明である半導体装置において、トレンチゲート隣接領域の形成深さは、境界トレンチゲートの形成深さより深いため、境界トレンチゲートの底面端部の直下で発生する電界集中をトレンチゲート隣接領域により緩和することができる。
請求項１記載の本願発明は、チャネル領域、ゲート絶縁膜及び平面ゲートを含んで第１の導電型のＭＯＳＦＥＴを構成するため、平面ゲートがフィールドプレートの役割を果たし、ＭＯＳＦＥＴ領域における耐圧向上を図ることができる。
また、請求項１記載の本願発明は、ＭＯＳＦＥＴ領域において、ＭＯＳＦＥＴの非動作時に、チャネル含有領域とドリフト層とによる内蔵ダイオードを機能させることができるため、ＲＣ－ＩＧＢＴとして動作することができる。
さらに、請求項１記載の本願発明は、ＭＯＳＦＥＴ領域にＭＯＳＦＥＴを有しているため、低電流領域におけるＩＧＢＴ動作時の電力損失の改善を図ることができる。
この発明の実施の形態１である半導体装置の構造を示す断面図である。 実施の形態１の比較用の従来の半導体装置の構造を示す断面図である。 実施の形態１の半導体装置の出力特性を示す波形図である。 この発明の実施の形態２である半導体装置の構造を示す断面図である。 この発明の実施の形態３の基本例である半導体装置の構造を示す断面図である。 この発明の実施の形態３の変形例である半導体装置の構造を示す断面図である。 この発明の実施の形態４の基本例である半導体装置の構造を示す断面図である。 この発明の実施の形態４の変形例である半導体装置の構造を示す断面図である。
＜はじめに＞
以下、図面を参照しながら実施の形態１～実施の形態４について説明する。図面は模式的に示されたものであるため、サイズ及び位置の相互関係は適宜変更し得る。以下の説明では、同じまたは対応する構成要素には同じ符号を付与し、繰り返しの説明を省略する場合がある。半導体の導電型について、第１の導電型をＮ型、第２の導電型をＰ型として説明を行う。しかし、これらを反対にして第１の導電型をＰ型、第２の導電型をＮ型としてもよい。Ｎ＋型はＮ型よりもドナー不純物の濃度が高く、Ｎ－型はＮ型よりもドナー不純物の濃度が低いことを意味する。同様に、Ｐ＋型はＰ型よりもアクセプタ不純物の濃度が高く、Ｐ－はＰ型よりもアクセプタ不純物の濃度が低いことを意味する。
「ＭＯＳ」という用語は、古くは金属／酸化物／半導体の積層構造に用いられており、"Metal-Oxide-Semiconductor"の頭文字を採ったものとされている。しかしながら、特にＭＯＳ構造を有する電界効果トランジスタ（以下、単に「ＭＯＳＦＥＴ」と称す）においては、近年の集積化や製造プロセスの改善などの観点からゲート絶縁膜やゲート電極の材料が改善されている。
例えば、ＭＯＳＦＥＴにおいては、主としてソース・チャネルドープ層を自己整合的に形成する観点から、ゲート電極の材料として金属の代わりに多結晶シリコンが採用されてきている。また電気特性を改善する観点から、ゲート絶縁膜の材料として高誘電率の材料が採用されるが、当該材料は必ずしも酸化物には限定されない。
したがって、「ＭＯＳ」という用語は必ずしも金属／酸化物／半導体の積層構造のみに限定されて採用されているわけではなく、本明細書でもそのような限定を前提としない。即ち、技術常識に鑑みて、ここでは「ＭＯＳ」とはその語源に起因した略語としてのみならず、広く導電体／絶縁体／半導体の積層構造をも含む意義を有する。
＜実施の形態１＞
図１はこの発明の実施の形態１である半導体装置１の構造を示す断面図である。実施の形態１の半導体装置１はＲＣ－ＩＧＢＴである。図１にはＸＹＺ直交座標系を記している。後に示す図２，図４～図８においてもＸＹＺ直交座標系を記している。
半導体装置１は半導体基板であるシリコン基板１０１を備えている。シリコン基板１０１は、＋Ｚ方向側の第１の主面である表面と、第１の主面に対向する－Ｚ方向側の第２の主面である裏面とを有している。
シリコン基板１０１は、エミッタセル部１１及びエッジターミネーション部１２を有し、エミッタセル部１１はＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７に分類されている。半導体装置１を平面視した場合、エミッタセル部１１の周囲にエッジターミネーション部１２が配置される。
シリコン基板１０１の全体において、シリコン基板１０１に第１の導電型であるＮ型のＮ型のドリフト層１０２及びＮ型のバッファ層１０３が設けられる。Ｎ型のバッファ層１０３はＮ型のドリフト層１０２に対しシリコン基板１０１の裏面側に設けられる。
エミッタセル部１１のＩＧＢＴ領域１６及びエッジターミネーション部１２において、Ｎ型のバッファ層１０３の裏面側にＰ型のコレクタ層１０４が設けられる。
以下、エミッタセル部１１におけるＩＧＢＴ領域１６について説明する。
ドリフト層１０２の上層部に第２の導電型であるＰ型のチャネルドープＰ層１０６がＩＧＢＴのベース層として設けられる。
すなわち、ベース層であるチャネルドープＰ層１０６は、ドリフト層１０２に対しシリコン基板１０１の表面側に隣接して、ＩＧＢＴ領域１６内に選択的に配置される。
チャネルドープＰ層１０６の上層部に選択的にＮ＋型のソース領域１０８が設けられる。
さらに、シリコン基板１０１の表面側から、ソース領域１０８及びチャネルドープＰ層１０６を貫通してドリフト層１０２の一部に達する領域に、図示しない絶縁膜を介してトレンチゲート１０７が埋め込まれている。図１，図２，図４～図８では図示していないが、トレンチゲート１０７は絶縁膜を介して埋め込まれているゲート電極である。
シリコン基板１０１の裏面構造として、Ｎ型のバッファ層１０３、Ｐ型のコレクタ層１０４及びコレクタ電極１０５が設けられる。
バッファ層１０３はドリフト層１０２の下面に設けられ、Ｐ型のコレクタ層１０４はバッファ層１０３の下面に設けられる。さらに、コレクタ電極１０５はコレクタ層１０４の下面に設けられる。
ＩＧＢＴ領域１６は、シリコン基板１０１の表面から裏面に及ぶ。ＩＧＢＴ領域１６に隣接してＭＯＳＦＥＴ領域１７が設けられる。図１で示す構造では、２つのＩＧＢＴ領域１６間にＭＯＳＦＥＴ領域１７が設けられている。
次に、エミッタセル部１１におけるＭＯＳＦＥＴ領域１７について説明する。
ドリフト層１０２の上層部において、互いに離散した複数のチャネルドープＰ層１１５が選択的に設けられる。これら複数のチャネルドープＰ層１１５それぞれがＰ型のチャネル含有領域となる。
さらに、複数のチャネルドープＰ層１１５それぞれの上層部にＮ＋型のソース領域１０８が選択的に設けられる。ＭＯＳＦＥＴ領域１７において、ソース領域１０８はＭＯＳ用電極領域として機能する。ＩＧＢＴ領域１６のソース領域１０８及びＭＯＳＦＥＴ領域１７のソース領域１０８は同時に形成することができる。
そして、互いに隣接する、一方のチャネルドープＰ層１１５，他方のチャネルドープＰ層１１５間において、ソース領域１０８が形成されていない一方のチャネルドープＰ層１１５、チャネルドープＰ層１１５が形成されていないドリフト層１０２、及び、ソース領域１０８が形成されていない他方のチャネルドープＰ層１１５の上方に層間酸化膜１１０を介してゲートポリシリコン１２１が選択的に設けられる。
したがって、ソース領域１０８が形成されていない一方及び他方のチャネルドープＰ層１１５の上層部の一部がチャネル領域として規定され、上記チャネル領域上に形成される層間酸化膜１１０がゲート絶縁膜として機能する。
このように、上記チャネル領域上に上記ゲート絶縁膜を介して設けられるゲートポリシリコン１２１がＭＯＳＦＥＴの平面ゲートとして機能する。
すなわち、上記チャネル領域、上記ゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８及びチャネルドープＰ層１１５が形成されていないドリフト層１０２の上層部とによりＮ型のＭＯＳＦＥＴが構成される。
なお、ＩＧＢＴ領域１６とＭＯＳＦＥＴ領域１７との境界にトレンチゲート１０７が設けられている。以下、ＩＧＢＴ領域１６とＭＯＳＦＥＴ領域１７との境界に設けられているトレンチゲート１０７を、「境界トレンチゲート１０７ｅ」と称する場合がある。
このように、ＩＧＢＴ領域１６に設けられる複数のトレンチゲート１０７は、境界トレンチゲート１０７ｅを含んでいる。
一方、複数のチャネルドープＰ層１１５のうち、ＩＧＢＴ領域１６内において境界トレンチゲート１０７ｅに側面が接触するチャネルドープＰ層１１５が存在する。以下、複数のチャネルドープＰ層１１５のうち、境界トレンチゲート１０７ｅに側面が接触するチャネルドープＰ層１１５を、「トレンチ隣接チャネルドープＰ層１１５ｔ」と称する場合がある。
このように、ＭＯＳＦＥＴ領域１７に設けられる複数のチャネルドープＰ層１１５は、トレンチゲート隣接領域となるトレンチ隣接チャネルドープＰ層１１５ｔを含んでいる。
そして、実施の形態１の半導体装置１において、トレンチ隣接チャネルドープＰ層１１５ｔの形成深さは、境界トレンチゲート１０７ｅの形成深さより深いことを特徴としている。なお、実施の形態１では複数のチャネルドープＰ層１１５は全て同じ深さで形成されている。
さらに、ＭＯＳＦＥＴ領域１７は、チャネルドープＰ層１１５とドリフト層１０２とのＰＮ接合により、ダイオードが内蔵される。このため、半導体装置１は、ＩＧＢＴ領域１６に形成されるＩＧＢＴと、ＭＯＳＦＥＴ領域１７に形成される内蔵ダイオードとにより、ＩＧＢＴとダイオードとが逆並列となったＲＣ－ＩＧＢＴとして動作することができる。
シリコン基板１０１の裏面構造として、バッファ層１０３、ドレインとしても機能するＮ型のカソード層１１８、及びコレクタ電極１０５が形成されている。
バッファ層１０３はドリフト層１０２の下面に設けられ、Ｎ型のカソード層１１８はバッファ層１０３の下面に設けられる。さらに、コレクタ電極１０５はカソード層１１８の下面に設けられる。
次に、エッジターミネーション部１２について説明する。
ドリフト層１０２の上層部に選択的に外周Ｐウエル１２３が設けられ、これら外周Ｐウエル１２３がガードリングとして機能する。しかしながら、エッジターミネーション部１２はガードリングに限定されず、例えば，ＶＬＤ（Variation Lateral Doping）構造のように、一つのＰウェルの濃度勾配を変化させた構造としても良い。
さらに、ドリフト層１０２の上層部にＮ＋拡散層１２２が選択的に設けられ、Ｎ＋拡散層１２２上にエッジターミネーション・アルミ電極１１３が設けられる。このエッジターミネーション・アルミ電極１１３をカソード層１１８と同電位として、ドリフト層１０２とエッジターミネーション・アルミ電極１１３とが同電位となることで，コレクタ電極１０５とエミッタアルミ電極１０９との間に高電圧を印加した時に，ドリフト層１０２に縦方向（－Ｚ方向）だけでなく，ドリフト層１０２のエッジターミネーション部１２にも空乏層が広がり電圧分担することで，エッジターミネーション部１２による耐圧保持を可能としている。
さらに、エッジターミネーション部１２において、ＩＧＢＴ領域１６と同様、バッファ層１０３はドリフト層１０２の下面に設けられ、コレクタ層１０４はバッファ層１０３の下面に設けられる。さらに、コレクタ電極１０５はコレクタ層１０４の下面に設けられる。ここでは一例として、エッジターミネーション部１２におけるシリコン基板１０１の最下層はコレクタ層１０４としたが，耐圧を向上させる等の目的からＭＯＳＦＥＴ領域１７におけるシリコン基板１０１の最下層と同じカソード層１１８としても良い。
したがって、ドリフト層１０２、バッファ層１０３及びコレクタ電極１０５は、ＩＧＢＴ領域１６、ＭＯＳＦＥＴ領域１７及びエッジターミネーション部１２で共用される。コレクタ層１０４はＩＧＢＴ領域１６及びエッジターミネーション部１２で共用される。また、カソード層１１８はＭＯＳＦＥＴ領域１７用に設けられる。
このように、シリコン基板１０１は、ＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７に分類されるエミッタセル部１１とエッジターミネーション部１２とを有している。
このシリコン基板１０１の表面上に選択的に層間酸化膜１１０が形成される。層間酸化膜１１０は、ＩＧＢＴ領域１６におけるトレンチゲート１０７の表面からソース領域１０８の一部を覆って設けられる。さらに、層間酸化膜１１０は、ＭＯＳＦＥＴ領域１７におけるゲートポリシリコン１２１の表面、裏面及び側面を覆って設けられ、ドリフト層１０２上、チャネルドープＰ層１１５の一部上、及びＮ＋型のソース領域１０８の一部上に設けられる。
さらに、層間酸化膜１１０は、エッジターミネーション部１２にける外周Ｐウエル１２３の表面の一部、Ｎ＋拡散層１２２の表面の一部、及び、ドリフト層１０２の表面の一部上に形成され、外周Ｐウエル１２３及びＮ＋拡散層１２２の表面の一部が露出するように設けられる。
エミッタアルミ電極１０９は、ＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７において、層間酸化膜１１０を介して、シリコン基板１０１上の全面に設けられ、エッジターミネーション部１２の外周Ｐウエル１２３の一部上に延在する。
エミッタアルミ電極１０９は、ＩＧＢＴ領域１６におけるソース領域１０８の表面の一部に接触して設けられる。したがって、ＩＧＢＴ領域１６において、エミッタアルミ電極１０９とソース領域１０８とは電気的に接続される。
エミッタアルミ電極１０９は、ＭＯＳＦＥＴ領域１７におけるＭＯＳ用電極領域であるソース領域１０８の表面の一部に接触するように設けられる。したがって、ＩＧＢＴ領域１６において、エミッタアルミ電極１０９とソース領域１０８とは電気的に接続される。
エミッタアルミ電極１０９は、エッジターミネーション部１２において、シリコン基板１０１上に層間酸化膜１１０を介して選択的に設けられる。
エミッタアルミ電極１０９は、エッジターミネーション部１２における外周Ｐウエル１２３の表面の一部に接触して設けられる。したがって、エッジターミネーション部１２において、エミッタアルミ電極１０９と外周Ｐウエル１２３の一部とは電気的に接続される。
エッジターミネーション・アルミ電極１１３は、エッジターミネーション部１２において、シリコン基板１０１上に層間酸化膜１１０を介して選択的に設けられる。
エッジターミネーション・アルミ電極１１３は、エッジターミネーション部１２におけるＮ＋拡散層１２２の表面の一部に接触して設けられる。したがって、エッジターミネーション部１２において、エミッタアルミ電極１０９とＮ＋拡散層１２２とは電気的に接続される。
エッジターミネーション部１２において、エミッタアルミ電極１０９及び層間酸化膜１１０含む全面にエッジターミネーション・絶縁膜１１４が設けられる。
ＩＧＢＴ領域１６において、上述したエミッタアルミ電極１０９、ソース領域１０８、チャネルドープＰ層１０６、ドリフト層１０２、バッファ層１０３、コレクタ層１０４、コレクタ電極１０５、トレンチゲート１０７を主要構成要素としたＩＧＢＴが構成される。
以下、ＩＧＢＴのオン時の動作を説明する。ＩＧＢＴは、電子キャリア及びホールキャリアによって動作するバイポーラ素子であり、ＩＧＢＴのオン時には、チャネルドープＰ層１０６、ソース領域１０８、及びトレンチゲート１０７を含むＮ型のトレンチＭＯＳゲート構造が導通状態となる。なお、前述したように、トレンチゲート１０７の周囲には図示しない絶縁膜が形成されており、この絶縁膜の一部がトレンチＭＯＳゲート構造のゲート絶縁膜として機能する。
そして、ＩＧＢＴ領域１６内において、コレクタ層１０４、バッファ層１０３、ドリフト層１０２、チャネルドープＰ層１０６、ソース領域１０８の経路で電流が流れる。
上述したように、ＩＧＢＴ領域１６には、チャネルドープＰ層１０６、ソース領域１０８、及びトレンチゲート１０７によりなるトレンチＭＯＳゲート構造が複数形成されている。
このような構成において、ＩＧＢＴは、トレンチゲート１０７に正の電圧を印加し、チャネルドープＰ層１０６の一部にＮ型のチャネル領域を形成しつつ、コレクタ電極１０５に正の電圧を印加することで動作する。
ＩＧＢＴは、動作時にドリフト層１０２に電子キャリア及びホールキャリアを蓄積させ、電導度変調を起こすことによりオン抵抗を低減化している。ＩＧＢＴのオン電圧を下げるためには、キャリアの蓄積効果を高くすることが必要である。
次に、ＭＯＳＦＥＴ領域１７に形成される平面ゲート構造のＭＯＳＦＥＴのオン時の動作を説明する。ＭＯＳＦＥＴは、チャネルドープＰ層１１５、ソース領域１０８、層間酸化膜１１０の一部であるゲート絶縁膜、ゲートポリシリコン１２１及びドリフト層１０２を主要構成要素とした平面構造のＮ型のＭＯＳゲート構造を有している。
ＭＯＳＦＥＴ領域１７内において、電子キャリアは、エミッタアルミ電極１０９から、ソース領域１０８、チャネルドープＰ層１１５におけるＮ型のチャネル領域、ドリフト層１０２、バッファ層１０３、及びカソード層１１８を経由してコレクタ電極１０５に流れる。
また、ＭＯＳＦＥＴは、チャネルドープＰ層１１５及びドリフト層１０２よりなる内蔵ダイオードを備えている。したがって、ゲートポリシリコン１２１にゼロまたは負の電圧を印加した状態で、エミッタアルミ電極１０９に正の電圧を印加すると、チャネルドープＰ層１０６からドリフト層１０２へホールキャリアが注入され、カソード層１１８からドリフト層１０２へ電子キャリアが注入される。
そして、印加電圧が内蔵ダイオードのビルトイン電圧以上になると内蔵ダイオードはオン状態になる。ここで、印加電圧とは、エミッタ側を＋としたエミッタアルミ電極１０９，コレクタ電極１０５間に付与する電圧を意味する。このように、ＭＯＳＦＥＴ領域１７において、平面ゲートであるゲートポリシリコン１２１に対して直下のチャネルドープ１１５にチャネルが形成される程度の正の電圧を付与しない場合、上記内蔵ダイオードを有効に動作させることができる。
ＭＯＳＦＥＴ領域１７において、内蔵ダイオードがオン状態になると、エミッタアルミ電極１０９、チャネルドープＰ層１１５、ドリフト層１０２、バッファ層１０３、カソード層１１８、及びコレクタ電極１０５の経路で電流が流れる。
上述したように、実施の形態１の半導体装置１において、トレンチ隣接チャネルドープＰ層１１５ｔの形成深さは、境界トレンチゲート１０７ｅの形成深さより深く設定されている。
このため、半導体装置１は、境界トレンチゲート１０７ｅの底面端部の直下で発生する電界集中をトレンチ隣接チャネルドープＰ層１１５ｔにより緩和することができる。
なぜなら、トレンチゲート１０７の底面端部の一部をトレンチ隣接チャネルドープＰ層１１５ｔで覆うことができるからである。
なお、トレンチ隣接チャネルドープＰ層１１５ｔの形成深さを、エッジターミネーション部１２に設けられる外周Ｐウエル１２３の形成深さと同一にする変形例も考えられる。この変形例では、外周Ｐウエル１２３とチャネルドープＰ層１１５とを同時形成することができるため、写真製版処理及びドーパントとなる不純物の注入工程を含む一連の製造プロセスを簡略化できる利点を有する。
半導体装置１は、上述したチャネルドープＰ層１１５におけるチャネル領域、層間酸化膜１１０におけるゲート絶縁膜及び平面ゲートとなるゲートポリシリコン１２１を含んでＮ型の平面構造のＭＯＳＦＥＴを構成するため、主として平面構造のＭＯＳＦＥＴの非動作時に、ゲートポリシリコン１２１がフィールドプレートの役割を果たし、ＭＯＳＦＥＴ領域１７における耐圧向上を図ることができる。なお、ＭＯＳＦＥＴの非動作時とは、オフ状態、スイッチング過渡期の一部の期間が相当する。
すなわち、実施の形態１の半導体装置１では、互いに隣接するチャネルドープＰ層１１５，１１５間におけるチャネルドープＰ層１１５の熱拡散で形成された曲線状の拡散部界面で発生し易い電界集中に対し、層間酸化膜１１０のゲート絶縁膜及びゲートポリシリコン１２１を含む平面ＭＯＳゲート構造を追加している。このため、ゲートポリシリコン１２１が上述したようにフィールドプレートの役割を果たす分、ＭＯＳＦＥＴ領域１７における耐圧向上を図ることができる。
また、半導体装置１は、ＭＯＳＦＥＴ領域１７において、ＭＯＳＦＥＴの非動作時に、チャネル含有領域であるチャネルドープＰ層１１５とドリフト層１０２とにより構成される内蔵ダイオードを機能させることができるため、ＲＣ－ＩＧＢＴとして動作することができる。
さらに、半導体装置１は、ＭＯＳＦＥＴ領域１７にＭＯＳＦＥＴを有しているため、低電流領域におけるＩＧＢＴ動作時の電力損失の改善を図ることができる。
以下、この点を詳述する。図２は、実施の形態１の比較用の従来の半導体装置９の構造を示す断面図である。図３は、実施の形態１の半導体装置１の出力特性を示す波形図である。
図２に示すように、製造工程簡略化等の理由から、ＩＧＢＴ領域１６及びダイオード領域２６で共通にチャネルドープＰ層１０６及びトレンチゲート１０７を形成している。そして、ダイオード領域２６において、チャネルドープＰ層１０６とドリフト層１０２とによりダイオードを構成している。このため、ダイオード領域２６にはＭＯＳＦＥＴは存在しない。
したがって、図２で示す従来の半導体装置９は、コレクタ電圧Ｖｃが比較的低い低電流領域ではＩＧＢＴが動作しないため、図３の出力波形Ｌ３に示す様に、コレクタ電流Ｉｃが流れない。
一方、実施の形態１の半導体装置１は、図３の出力波形Ｌ１に示す様に、ＭＯＳＦＥＴの出力波形Ｌ２と同様に、上記低電流領域においてもコレクタ電流Ｉｃが流れる。
そして、実施の形態１の半導体装置１は、図３の出力波形Ｌ１に示す様に、ＩＧＢＴの出力波形Ｌ３と同様に、コレクタ電圧Ｖｃが比較的高い高電流領域におけるコレクタ電流Ｉｃが流れる。
このように、実施の形態１の半導体装置１における出力波形Ｌ１は、図３に示すように、低電流領域ではＭＯＳＦＥＴの出力波形Ｌ２に合致し、高電流領域ではＩＧＢＴの出力波形Ｌ３に合致する。
さらに、実施の形態１の半導体装置１は、ＭＯＳＦＥＴ領域１７において、複数のチャネルドープＰ層１１５を互いに分離して形成することにより、最適設計を行えば実質的にドリフト層１０２側の領域を広げることができる。すなわち、チャネルドープＰ層１１５が存在しない領域分、ドリフト層１０２の領域となる体積を広げることができ、ＭＯＳＦＥＴ領域１７の耐圧向上を図ることができる。
特に近年、シリコン基板１０１を薄く、つまり、ドリフト層１０２を薄くしてＩＧＢＴを始めとするパワーデバイス素子の電力損失の低減を図っているが、その背反として耐圧低下が問題となる。そこで、ＭＯＳＦＥＴ領域１７における複数のチャネルドープＰ層１１５を分離形成することにより、電界集中による耐圧低下を抑制できる。
なお、形成深さが比較的深いチャネルドープＰ層１１５の形成に対する背反として、内蔵ダイオード動作時の特性であるリカバリ損失の増加が想定される。このリカバリ損失の対策としては、重金属拡散や荷電粒子線による既存のライフタイムコントロールが考えられ、このライフタイムコントロールを適切に行うことによりリカバリ損失の悪化を抑制することができる。
＜実施の形態２＞
図４はこの発明の実施の形態２である半導体装置２の構造を示す断面図である。実施の形態２の半導体装置２は実施の形態１と同様、ＲＣ－ＩＧＢＴである。
以下、実施の形態２の半導体装置２の特徴を中心に説明し、実施の形態１と同様な構造及び動作に関し、同一符号を付して説明を適宜省略する。
半導体装置２はＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７Ｂに分類されるエミッタセル部１１を有している。
ＭＯＳＦＥＴ領域１７Ｂは、複数のチャネル含有領域である複数のチャネルドープＰ層１１５間のドリフト層１０２の上層部に、複数のＮ型拡散層１２５が互いに離散して設けられる。複数のＮ型拡散層１２５が少なくとも一つの上層拡散領域となる。すなわち、互いに離散して設けられる複数のチャネルドープＰ層１１５のうち、互いに隣接する一対のチャネルドープＰ層１１５間に１つのＮ型拡散層１２５が設けられる。
ＭＯＳＦＥＴ領域１７Ｂにおいて、チャネルドープＰ層１１５の一部のチャネル領域、層間酸化膜１１０の一部のゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８及びＮ型拡散層１２５とによりＮ型のＭＯＳＦＥＴが構成される。なお上記チャネル領域及び上記ゲート絶縁膜は実施の形態１の半導体装置１と同様である。
上記構成の実施の形態２の半導体装置２は、実施の形態１の半導体装置１と同様に、トレンチ隣接チャネルドープＰ層１１５ｔを有するため、実施の形態１と同様な効果を奏する。
さらに、実施の形態２の半導体装置２における複数のＮ型拡散層１２５は以下の特徴(1)及び特徴(2)を有している。
(1) 複数のＮ型拡散層１２５はドリフト層１０２に比べ、Ｎ型の不純物濃度が高く設定される。
(2) 複数のＮ型拡散層１２５の形成深さは、複数のチャネル含有領域である複数のチャネルドープＰ層１１５の形成深さより浅い。
実施の形態２は上記特徴(1)を有することにより、ＭＯＳＦＥＴ領域１７Ｂ内において、互いに隣接するチャネルドープＰ層１１５，１１５間のＪ－ＦＥＴ抵抗を下げて、ＭＯＳＦＥＴにおけるオン状態の低抵抗化を図ることができる。
さらに、実施の形態２の半導体装置２は、上記特徴(1)によってＭＯＳＦＥＴにおけるオン状態の低抵抗化が図れる分、複数のチャネルドープＰ層１１５において隣接するチャネルドープＰ層１１５，１１５間の距離を縮めて耐圧を向上させることができる。
したがって、実施の形態２の半導体装置２は、実施の形態１に比べ、ＭＯＳＦＥＴ領域１７Ｂのオン抵抗と耐圧とのトレードオフ自体が改善傾向となるため，実施の形態２で同一耐圧でより低いオン抵抗のＭＯＳＦＥＴ領域１７Ｂを設計することが可能となる。
その結果、ＭＯＳＦＥＴ領域１７Ｂは、内蔵ダイオードを有し、かつ、ＭＯＳＦＥＴの有効領域を実施の形態１より広くすることができる。
加えて、実施の形態２の半導体装置２は、上記特徴(2)を有することにより、複数のＮ型拡散層１２５の形成領域を必要最小限に抑え、Ｎ型拡散層１２５によるＭＯＳＦＥＴ領域１７Ｂの耐圧低下を抑制することができる。
＜実施の形態３＞
（基本例）
図５はこの発明の実施の形態３の基本例である半導体装置３Ａの構造を示す断面図である。実施の形態３の半導体装置３Ａは実施の形態１と同様、ＲＣ－ＩＧＢＴである。
以下、実施の形態３の半導体装置３Ａの特徴を中心に説明し、実施の形態１と同様な構造及び動作に関し、同一符号を付して説明を適宜省略する。
半導体装置３ＡはＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７Ｃ１に分類されるエミッタセル部１１を有している。以下、ＭＯＳＦＥＴ領域１７Ｃ１の構造について説明する。
ドリフト層１０２の上層部において、互いに離散して複数のチャネルドープＰ層１１６が選択的に設けられる。ドリフト層１０２の上層部において、互いに分離した複数の第２チャネルドープＰ層１２７が選択的に設けられる。
そして、複数の第２チャネルドープＰ層１２７のＰ型の不純物濃度はチャネルドープＰ層１１６の不純物濃度より低く設定され、複数の第２チャネルドープＰ層１２７の形成深さは、複数のチャネルドープＰ層１１６の形成深さより浅い。
複数のチャネルドープＰ層１１６及び複数の第２チャネルドープＰ層１２７は１対１に設けられ、対応するチャネルドープＰ層１１６及び第２チャネルドープＰ層１２７は側面が接触して一体的に組合せチャネルドープＰ層を構成する。これら複数の組合せチャネルドープＰ層が互いに離散して設けられるチャネル含有領域となる。
すなわち、複数のチャネルドープＰ層１１６それぞれが第１の部分拡散領域となり、複数の第２チャネルドープＰ層１２７それぞれが第２の部分拡散領域となり、第１及び第２の部分拡散領域の組合せによりチャネル含有領域を構成している。
したがって、実施の形態３の基本例である半導体装置３Ａは、シリコン基板１０１の上層部に上述した複数の組合せチャネルドープＰ層が選択的に設けられる。
さらに、複数の組合せチャネルドープＰ層それぞれの上層部にＭＯＳ用電極領域であるＮ型のソース領域１０８が選択的に設けられる。具体的には、ソース領域１０８はチャネルドープＰ層１１６の上層部から第２チャネルドープＰ層１２７の上層部にかけて形成される。
さらに、複数のチャネル含有領域である複数の組合せチャネルドープＰ層間のドリフト層１０２の上層部に、複数のＮ型拡散層１２６が設けられる。複数のＮ型拡散層１２６が少なくとも一つの上層拡散領域となる。
なお、Ｎ型拡散層１２６の形成深さは、第２チャネルドープＰ層１２７の形成深さより深く、チャネルドープＰ層１１６の形成深さより浅く形成される。具体的には、Ｎ型拡散層１２６の上層部に一対の第２チャネルドープＰ層１２７が選択的に形成されており、Ｎ型拡散層１２６は第２チャネルドープＰ層１２７，１２７間の領域から、第２チャネルドープＰ層１２７，１２７下方の領域に延びて形成される。
ＭＯＳＦＥＴ領域１７Ｃ１において、第２チャネルドープＰ層１２７の一部のチャネル領域、層間酸化膜１１０の一部のゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８及びＮ型拡散層１２６とによりＮ型のＭＯＳＦＥＴが構成される。なお、上記チャネル領域は、ゲートポリシリコン１２１の下方における、ソース領域１０８が形成されていない第２チャネルドープＰ層１２７の上層領域である。また、上記ゲート絶縁膜は実施の形態１の半導体装置１と同様である。
一方、複数のチャネルドープＰ層１１６は、ＩＧＢＴ領域１６内において境界トレンチゲート１０７ｅに側面が接触するチャネルドープＰ層１１６を含んでいる。以下、境界トレンチゲート１０７ｅに側面が接触するチャネルドープＰ層１１６を、「トレンチ隣接チャネルドープＰ層１１６ｔ」と称する場合がある。
このように、ＭＯＳＦＥＴ領域１７Ｃ１に設けられる複数のチャネルドープＰ層１１６は、トレンチゲート隣接領域となるトレンチ隣接チャネルドープＰ層１１６ｔを含んでいる。すなわち、複数の第１の部分拡散領域はトレンチゲート隣接領域を含んでいる。
そして、実施の形態３の基本例である半導体装置３Ａにおいて、トレンチ隣接チャネルドープＰ層１１６ｔの形成深さは、境界トレンチゲート１０７ｅの形成深さより深いことを特徴としている。
さらに、ＭＯＳＦＥＴ領域１７Ｃ１は、主としてチャネルドープＰ層１１６とドリフト層１０２とのＰＮ接合により、ダイオードが内蔵される。このため、半導体装置３Ａは、ＩＧＢＴ領域１６に形成されるＩＧＢＴと、ＭＯＳＦＥＴ領域１７Ｃ１に形成される内蔵ダイオードとにより、ＩＧＢＴとダイオードとが逆並列となったＲＣ－ＩＧＢＴとして動作することができる。
上記構成の実施の形態３の基本例である半導体装置３Ａにおける複数のチャネルドープＰ層１１６は、実施の形態１の半導体装置１のトレンチ隣接チャネルドープＰ層１１５ｔに相当するトレンチ隣接チャネルドープＰ層１１６ｔを有するため、実施の形態１と同様な効果を奏する。
加えて、半導体装置３ＡのＮ型拡散層１２６は、実施の形態２の半導体装置２のＮ型拡散層１２５の上記特徴(1)及び特徴(2)と同様な特徴を有するため、実施の形態２と同様な効果を奏する。
さらに、実施の形態３の基本例である半導体装置３Ａにおいて、複数のチャネルドープＰ層１１６及び複数の第２チャネルドープＰ層１２７は、以下の特徴(3)を有している。
(3) 第２チャネルドープＰ層１２７はチャネルドープＰ層１１６に側面が接触して形成され、第２チャネルドープＰ層１２７の形成深さは、チャネルドープＰ層１１６の形成深さより浅い。
実施の形態３の半導体装置３Ａは上記特徴(3)を有しており、第２の部分拡散領域である第２チャネルドープＰ層１２７の存在により、対応する第１の部分核酸領域であるチャネルドープＰ層１１６の熱拡散で形成された曲線状の拡散部界面における電極集中を緩和することができる。
以下、この点を説明する。チャネルドープＰ層１１６の熱拡散で形成された曲線状の拡散部界面による電界集中が発生し易くなる。そこで、チャネルドープＰ層１１６より浅い第２チャネルドープＰ層１２７をチャネルドープＰ層１１６に隣接配置することにより、上述した電界集中を緩和することができる。
（変形例）
図６はこの発明の実施の形態３の変形例である半導体装置３Ｂの構造を示す断面図である。実施の形態３の半導体装置３Ｂは実施の形態１と同様、ＲＣ－ＩＧＢＴである。
以下、実施の形態３の半導体装置３Ｂの特徴を中心に説明し、実施の形態１と同様な構造及び動作に関し、同一符号を付して説明を適宜省略する。
半導体装置３ＢはＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７Ｃ２に分類されるエミッタセル部１１を有している。以下、ＭＯＳＦＥＴ領域１７Ｃ２の構造について説明する。
ドリフト層１０２の上層部において、互いに分離した複数のチャネルドープＰ層１１６が選択的に設けられる。ドリフト層１０２の上層部において、互いに分離した複数の第２チャネルドープＰ層１２８が選択的に設けられる。
複数のチャネルドープＰ層１１６及び複数の第２チャネルドープＰ層１２８との関係は、図５で示した半導体装置３ＡにおけるチャネルドープＰ層１１６と第２チャネルドープＰ層１２７との関係と同じであり、対応するチャネルドープＰ層１１６と第２チャネルドープＰ層１２８とにより組合せチャネルドープＰ層を構成している。
したがって、実施の形態３の変形例である半導体装置３Ｂは、半導体装置３Ａと同様、シリコン基板１０１の上層部に複数の組合せチャネルドープＰ層が選択的に設けられる。
さらに、半導体装置３Ｂは、半導体装置３Ａと同様、複数の組合せチャネルドープＰ層それぞれの上層部にＭＯＳ用電極領域であるＮ型のソース領域１０８が選択的に設けられる。
なお、実施の形態３の変形例である半導体装置３Ｂは、基本例の半導体装置３ＡにおけるＮ型拡散層１２６に相当する層を有していない点で異なる。
ＭＯＳＦＥＴ領域１７Ｃ２において、第２チャネルドープＰ層１２８の一部のチャネル領域、層間酸化膜１１０の一部のゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８及び組合せチャネルドープＰ層が形成されていないドリフト層１０２の上層部とによりＮ型のＭＯＳＦＥＴが構成される。なお、上記チャネル領域は、ゲートポリシリコン１２１の下方における、ソース領域１０８が形成されていない第２チャネルドープＰ層１２８の上層領域である。また、上記ゲート絶縁膜は実施の形態１の半導体装置１と同様である。
ＭＯＳＦＥＴ領域１７Ｃ２においても、ＭＯＳＦＥＴ領域１７Ｃ１と同様、複数のチャネルドープＰ層１１６は、トレンチゲート隣接領域となるトレンチ隣接チャネルドープＰ層１１６ｔを含んでいる。
そして、半導体装置３Ｂは、半導体装置３Ａ同様、トレンチ隣接チャネルドープＰ層１１６ｔの形成深さは、境界トレンチゲート１０７ｅの形成深さより深いことを特徴としている。
さらに、ＭＯＳＦＥＴ領域１７Ｃ２は、主としてチャネルドープＰ層１１６とドリフト層１０２とのＰＮ接合により、ダイオードが内蔵される。このため、半導体装置３Ｂは、ＩＧＢＴ領域１６に形成されるＩＧＢＴと、ＭＯＳＦＥＴ領域１７Ｃ２に形成される内蔵ダイオードとにより、ＩＧＢＴとダイオードとが逆並列となったＲＣ－ＩＧＢＴとして動作することができる。
上記構成の実施の形態３の変形例である半導体装置３ＢのチャネルドープＰ層１１６は、実施の形態１の半導体装置１のトレンチ隣接チャネルドープＰ層１１５ｔに相当するトレンチ隣接チャネルドープＰ層１１６ｔを有するため、実施の形態１と同様な効果を奏する。
さらに、実施の形態３の変形例である半導体装置３Ｂにおいて、複数のチャネルドープＰ層１１６及び複数の第２チャネルドープＰ層１２８は、半導体装置３Ａと同様、以下の特徴(3B)を有している。
(3B) 第２チャネルドープＰ層１２８はチャネルドープＰ層１１６に側面が接触して形成され、第２チャネルドープＰ層１２８の形成深さは、チャネルドープＰ層１１６の形成深さより浅い。
実施の形態３の半導体装置３Ｂは上記特徴(3B)を有しており、半導体装置３Ａと同様、第２の部分拡散領域である第２チャネルドープＰ層１２８の存在により、チャネルドープＰ層１１６の熱拡散で形成された曲線状の拡散部界面における電極集中を緩和することができる。
＜実施の形態４＞
（基本例）
図７はこの発明の実施の形態４の基本例である半導体装置４Ａの構造を示す断面図である。実施の形態４の半導体装置４Ａは実施の形態１と同様、ＲＣ－ＩＧＢＴである。
以下、実施の形態４の半導体装置４Ａの特徴を中心に説明し、実施の形態１と同様な構造及び動作に関し、同一符号を付して説明を適宜省略する。
半導体装置４ＡはＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７Ｄ１に分類されるエミッタセル部１１を有している。
ＭＯＳＦＥＴ領域１７Ｄ１は、互いに離散して設けられる複数のチャネル含有領域である複数のチャネルドープＰ層１１５間のドリフト層１０２の上層部に、チャネルドープＰ層１１５，１１５それぞれと接触することなく、複数のアノードＰ－ダミー層１２４が選択的に設けられる。すなわち、複数のチャネルドープＰ層１１５のうち、隣接する一対のチャネルドープＰ層１１５，１１５間に、１つのアノードＰ－ダミー層１２４がチャネルドープＰ層１１５，１１５と接触することなく設けられる。
複数のアノードＰ－ダミー層１２４はそれぞれの表面がシリコン基板１０１の表面に一致する。複数のアノードＰ－ダミー層１２４が少なくとも一つの上層ダミー領域となり、電気的にフローティングに設定される。
ＭＯＳＦＥＴ領域１７Ｄ１において、チャネルドープＰ層１１５の一部のチャネル領域、層間酸化膜１１０の一部のゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８及びチャネルドープＰ層１１５及びアノードＰ－ダミー層１２４が形成されていないドリフト層１０２の上層部とによりＮ型のＭＯＳＦＥＴが構成される。なお上記チャネル領域及び上記ゲート絶縁膜は実施の形態１の半導体装置１と同様である。
上記構成の実施の形態４の基本例の半導体装置４Ａは、実施の形態１の半導体装置１と同様にトレンチ隣接チャネルドープＰ層１１５ｔを有するため、実施の形態１と同様な効果を奏する。
さらに、実施の形態４の基本例である半導体装置４Ａにおける複数のアノードＰ－ダミー層１２４は以下の特徴(4)を有している。
(4) 複数のアノードＰ－ダミー層１２４は、チャネルドープＰ層１１５，１１５間におけるドリフト層１０２の上層部に、チャネルドープＰ層１１５に接触することなく設けられ、電気的にフローティングに設定される。
実施の形態４の基本例は上記特徴(4)を有しており、上層ダミー領域であるアノードＰ－ダミー層１２４の存在により、チャネルドープＰ層１１５の熱拡散で形成された曲線状の拡散部界面における電極集中を緩和することができる。
（変形例）
図８はこの発明の実施の形態４の変形例である半導体装置４Ｂの構造を示す断面図である。実施の形態４の半導体装置４Ｂは実施の形態１と同様、ＲＣ－ＩＧＢＴである。
以下、実施の形態４の半導体装置４Ｂの特徴を中心に説明し、実施の形態１と同様な構造及び動作に関し、同一符号を付して説明を適宜省略する。
半導体装置４ＢはＩＧＢＴ領域１６及びＭＯＳＦＥＴ領域１７Ｄ２に分類されるエミッタセル部１１を有している。
ＭＯＳＦＥＴ領域１７Ｄ２は、互いに離散して設けられる複数のチャネル含有領域である複数のチャネルドープＰ層１１５間のドリフト層１０２の上層部に、チャネルドープＰ層１１５，１１５それぞれと接触することなく、複数のアノードＰ－ダミー層１２９が選択的に設けられる。すなわち、複数のチャネルドープＰ層１１５のうち、隣接する一対のチャネルドープＰ層１１５，１１５間に、１つのアノードＰ－ダミー層１２９がチャネルドープＰ層１１５，１１５と接触することなく設けられる。
複数のアノードＰ－ダミー層１２９は、シリコン基板１０１の第１の主面である表面を基準として“０”でない有意な埋込深さに、その表面が位置するように、ドリフト層１０２の内部に形成される。複数のアノードＰ－ダミー層１２９が少なくとも一つの上層ダミー領域となり、電気的にフローティングに設定される。
ＭＯＳＦＥＴ領域１７Ｄ２において、チャネルドープＰ層１１５の一部のチャネル領域、層間酸化膜１１０の一部のゲート絶縁膜及びゲートポリシリコン１２１に加え、ソース領域１０８、並びにチャネルドープＰ層１１５及びアノードＰ－ダミー層１２９が形成されていないドリフト層１０２の上層部とによりＮ型のＭＯＳＦＥＴが構成される。なお上記チャネル領域及び上記ゲート絶縁膜は実施の形態１の半導体装置１と同様である。
上記構成の実施の形態４の変形例の半導体装置４Ｂは、実施の形態１の半導体装置１と同様にトレンチ隣接チャネルドープＰ層１１５ｔを有するため、実施の形態１と同様な効果を奏する。
さらに、実施の形態４の変形例である半導体装置４Ｂにおける複数のアノードＰ－ダミー層１２９は、基本例の半導体装置４ＡのアノードＰ－ダミー層１２４と同様、以下の特徴(4B)を有している。
(4B) 複数のアノードＰ－ダミー層１２９は、チャネルドープＰ層１１５，１１５間におけるドリフト層１０２の上層部に、チャネルドープＰ層１１５に接触することなく設けられ、電気的にフローティングに設定される。
実施の形態４の変形例は上記特徴(4B)を有しており、上層ダミー領域であるアノードＰ－ダミー層１２９の存在により、チャネルドープＰ層１１５の熱拡散で形成された曲線状の拡散部界面における電極集中を緩和することができる。
さらに、アノードＰ－ダミー層１２９は、以下の特徴(5)をさらに有している。
(5) アノードＰ－ダミー層１２９は、シリコン基板１０１の表面を基準として埋込深さに、その表面が位置するように、ドリフト層１０２の内部に形成される。
実施の形態４の変形例である半導体装置４Ｂは、上記した特徴(5)を有するため、ドリフト層１０２は、上記埋込深さより浅い上層部において、平面ゲートであるゲートポリシリコン１２１が存在するゲート下領域を有する。このゲート下領域にはアノードＰ－ダミー層１２９が存在しない。
このため、半導体装置４Ｂは、ドリフト層１０２の上記ゲート下領域に、第１の導電型であるＮ型を擬似的の高濃度化したアキュミュレーション層を形成することができるため、ＭＯＳＦＥＴの低抵抗化を図ることができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略したりすることが可能である。
１１ エミッタセル部、１２ エッジターミネーション部、１６ ＩＧＢＴ領域、１７，１７Ｂ，１７Ｃ１，１７Ｃ２，１７Ｄ１，１７Ｄ２ ＭＯＳＦＥＴ領域、１０１ シリコン基板、１０２ ドリフト層、１０３ バッファ層、１０４ コレクタ層、１０５ コレクタ電極、１０６ チャネルドープＰ層、１０７ トレンチゲート、１０７ｅ 境界トレンチゲート、１０８ ソース領域、１０９ エミッタアルミ電極、１１５，１１６ チャネルドープＰ層、１１５ｔ，１１６ｔ トレンチ隣接チャネルドープＰ層、１２４，１２９ アノードＰ－ダミー層、１２５，１２６ Ｎ型拡散層、１２７，１２８ 第２チャネルドープＰ層。

Claims (6)

  1. 内部にＩＧＢＴを有するＩＧＢＴ領域と、内部にＭＯＳＦＥＴを有するＭＯＳＦＥＴ領域とを含んで構成される半導体装置であって、
    第１及び第２の主面を有する半導体基板と、
    前記半導体基板に設けられる第１の導電型のドリフト層とを備え、
    前記ＩＧＢＴ領域は、
    前記半導体基板に設けられ、前記ドリフト層に対し前記第１の主面側に隣接して配置される第２の導電型のベース層と、
    前記第１の主面側から前記ベース層を貫通して前記ドリフト層の一部に達する領域に、絶縁膜を介して埋め込まれたトレンチゲートとを含み、
    前記ＭＯＳＦＥＴ領域は、
    前記半導体基板に設けられ、前記ドリフト層の上層部に選択的に設けられる、第２の導電型のチャネル含有領域と、
    前記チャネル含有領域の上層部に選択的に設けられる第１の導電型のＭＯＳ用電極領域とを含み、前記ＭＯＳ用電極領域が形成されていない前記チャネル含有領域の上層部の少なくとも一部がチャネル領域として規定され、
    前記チャネル領域上にゲート絶縁膜を介して設けられる平面ゲートをさらに含み、
    前記チャネル領域、前記ゲート絶縁膜及び前記平面ゲートを含んで第１の導電型のＭＯＳＦＥＴが構成され、
    前記トレンチゲートは前記ＩＧＢＴ領域と前記ＭＯＳＦＥＴ領域との境界に存在する境界トレンチゲートを含み、
    前記チャネル含有領域は、前記境界トレンチゲートに側面が接触するトレンチゲート隣接領域を含み、
    前記トレンチゲート隣接領域の形成深さは、前記境界トレンチゲートの形成深さより深いことを特徴する、
    半導体装置。
  2. 請求項１記載の半導体装置であって、
    前記チャネル含有領域は、互いに離散して設けられる複数のチャネル含有領域を含み、
    前記ＭＯＳＦＥＴ領域は、
    前記複数のチャネル含有領域間の前記ドリフト層の上層部に設けられる、第１の導電型の少なくとも一つの上層拡散領域をさらに備え、
    前記チャネル領域、前記ゲート絶縁膜及び前記平面ゲートに加え、前記ＭＯＳ用電極領域及び前記少なくとも一つの上層拡散領域を含んで前記ＭＯＳＦＥＴが構成され、
    前記少なくとも一つの上層拡散領域は前記ドリフト層に比べ、第１の導電型の不純物濃度が高く、
    前記少なくとも一つの上層拡散領域の形成深さは、前記複数のチャネル含有領域の形成深さより浅いことを特徴する、
    半導体装置。
  3. 請求項１または請求項２記載の半導体装置であって、
    前記チャネル含有領域は、第２の導電型の第１の部分拡散領域と、前記第１の部分拡散領域に側面が接触して設けられる第２の導電型の第２の部分拡散領域とを含み、前記第１の部分拡散領域は前記トレンチゲート隣接領域を含み、
    前記ＭＯＳ用電極領域が形成されていない前記第２の部分拡散領域の上層部が前記チャネル領域として規定され、
    前記第２の部分拡散領域の形成深さは、前記第１の部分拡散領域の形成深さより浅いことを特徴する、
    半導体装置。
  4. 請求項２記載の半導体装置であって、
    前記複数のチャネル含有領域は、複数の第１及び第２の部分拡散領域を含み、前記複数の第１及び第２の部分拡散領域のうち、対応する第１及び第２の部分拡散領域は側面が接触して一体的に前記チャネル含有領域を構成し、
    前記複数の第１の部分拡散領域は前記トレンチゲート隣接領域を含み、
    前記複数の第２の部分拡散領域の形成深さは、前記少なくとも一つの上層拡散領域の形成深さより浅いことを特徴する、
    半導体装置。
  5. 請求項１記載の半導体装置であって、
    前記チャネル含有領域は、互いに離散した複数のチャネル含有領域を含み、
    前記ＭＯＳＦＥＴ領域は、
    前記複数のチャネル含有領域間の前記ドリフト層の上層部に前記複数のチャネル含有領域に接触することなく設けられる、第２の導電型の少なくとも一つの上層ダミー領域をさらに備え、
    前記少なくとも一つの上層ダミー領域は電気的にフローティングに設定される、
    半導体装置。
  6. 請求項５記載の半導体装置であって、
    前記少なくとも一つの上層ダミー領域は、前記半導体基板の前記第１の主面を基準とした“０”でない有意な埋込深さに、その表面が位置するように、前記ドリフト層の内部に形成され、
    前記ドリフト層はその上方に前記平面ゲートが存在するゲート下領域を有する、
    半導体装置。
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