JP6904055B2 - 半導体ｉｃ内蔵基板及びその製造方法 - Google Patents

Description

本発明は半導体ＩＣ内蔵基板及びその製造方法に関し、特に、半導体ＩＣの裏面にダイアタッチ材が設けられた半導体ＩＣ内蔵基板及びその製造方法に関する。

近年、スマートフォンやタブレット端末などの携帯型電子機器に対しては、小型化及び高機能化の要求が著しく、これを実現すべく半導体ＩＣを多層基板に埋め込んだ半導体ＩＣ内蔵基板が用いられることがある。例えば、特許文献１に記載された半導体ＩＣ内蔵基板は、多層基板を構成する所定の絶縁層に凹部を形成し、この凹部に半導体ＩＣを埋め込むことによって半導体ＩＣ内蔵基板を形成している。

しかしながら、特許文献１に記載された半導体ＩＣ内蔵基板では、半導体ＩＣの裏面部分に配線を配置することができないため、配線層の利用効率が低いという問題があった。この問題を解決するためには、図１３に示すように、上面に配線層８１が形成された絶縁層８０にダイアタッチフィルム４１を介して半導体ＩＣ４０を搭載した後、図１４に示すように、半導体ＩＣ４０を埋め込むよう絶縁層９０を形成する方法が考えられる。その後、スルーホールを介して半導体ＩＣ４０の端子電極４２と配線層９１を接続するとともに、配線層８２，９１をパターニングすることによって配線パターンを形成することによって、半導体ＩＣ内蔵基板が完成する。

特開２００７−１６５８１０号公報

しかしながら、上記の方法では、配線層８１の近傍において絶縁層８０とダイアタッチフィルム４１との間にボイドＶ（空間）が生じてしまい、これによって製品の信頼性が低下するおそれがあった。これは、配線層８１によって絶縁層８０の表面に段差が生じており、この段差をダイアタッチフィルム４１によって完全に埋めることが困難だからである。

したがって、本発明の目的は、半導体ＩＣの裏面部分に配線を配置することができるとともに、ダイアタッチ材と絶縁層との間にボイドが生じない半導体ＩＣ内蔵基板及びその製造方法を提供することである。

本発明による半導体ＩＣ内蔵基板は、第１の絶縁層と、前記第１の絶縁層に埋め込まれ、上面が前記第１の絶縁層の上面から露出するとともに前記第１の絶縁層の前記上面と同一平面を構成する第１の配線層と、ダイアタッチ材を介して前記第１の配線層の前記上面に配置された半導体ＩＣと、前記半導体ＩＣを埋め込むよう、前記第１の配線層の前記上面に積層された第２の絶縁層とを備え、前記ダイアタッチ材の裏面は、前記第１の絶縁層の前記上面及び前記第１の配線層の前記上面の両方と接していることを特徴とする。

本発明によれば、第１の配線層が第１の絶縁層に埋め込まれており、両者の上面が同一平面を構成していることから、ダイアタッチ材と第１の絶縁層との間にボイドが生じない。しかも、半導体ＩＣの裏面部分に位置する第１の配線層を活用することができることから、配線層の利用効率を高めることも可能となる。

本発明において、ダイアタッチ材の裏面は、第１の配線層を構成する複数の信号配線と接していても構わない。これによれば、配線層の利用効率がさらに高められる。

本発明による半導体ＩＣ内蔵基板は、第２の絶縁層の上面に形成された第２の配線層と、第２の絶縁層を貫通して設けられ、第１の配線層と第２の配線層を接続する第１のスルーホール導体と、第２の絶縁層を貫通して設けられ、第２の配線層と半導体ＩＣの端子電極を接続する第２のスルーホール導体とをさらに備えていても構わない。この場合、本発明による半導体ＩＣ内蔵基板は、第１の絶縁層の下面に形成された第３の配線層と、第１の絶縁層を貫通して設けられ、第１の配線層と第３の配線層を接続する第３のスルーホール導体とをさらに備えていても構わないし、第２の配線層を埋め込むよう、第２の絶縁層の上面に積層された第３の絶縁層と、第３の絶縁層の上面に形成された第４の配線層と、第３の絶縁層を貫通して設けられ、第２の配線層と第４の配線層を接続する第４のスルーホール導体とをさらに備えていても構わない。これらによれば、より多数の配線層を備えた半導体ＩＣ内蔵基板を提供することが可能となる。

本発明において、ダイアタッチ材は、半導体ＩＣの裏面に接着されたダイアタッチフィルムであっても構わない。これによれば、半導体ＩＣの厚みが非常に薄い場合であっても、半導体ＩＣのハンドリングが可能となる。この場合、ダイアタッチフィルムは、半導体ＩＣを構成するシリコンよりも厚くても構わない。これによれば、より薄型化された半導体ＩＣを用いることが可能となる。

本発明による半導体ＩＣ内蔵基板の製造方法は、基材と導体箔の積層体を用意し、ダイアタッチ材を介して前記導体箔上に半導体ＩＣを搭載する第１の工程と、前記半導体ＩＣを埋め込むよう、前記導体箔上に第２の絶縁層を形成する第２の工程と、前記基材を除去する第３の工程と、前記導体箔をパターニングすることにより、第１の配線層を形成する第４の工程と、前記第１の配線層を埋め込むよう、前記第２の絶縁層の下面に第１の絶縁層を形成する第５の工程とを備え、前記第４の工程においては、前記ダイアタッチ材の裏面の一部が前記第１の配線層で覆われ、且つ、前記ダイアタッチ材の前記裏面の残りの部分が露出するよう、前記導体箔をパターニングし、これにより、前記ダイアタッチ材の前記裏面の前記残りの部分は、前記第１の絶縁層と接することを特徴とする。

本発明によれば、導体箔上に半導体ＩＣを搭載した後、この導体箔をパターニングすることによって第１の配線層を形成していることから、半導体ＩＣを搭載する際の下地に段差が存在しない。このため、段差に起因するボイドの発生を防止することが可能となる。

本発明において、導体箔は、基材の表面にこの順に積層された第１及び第２の導体箔からなり、第３の工程においては、第１の導体箔と第２の導体箔の界面を剥離し、これにより第２の導体箔を第１の配線層の材料としても構わない。これによれば、基材の除去を容易に行うことが可能となる。この場合、第２の導体箔は、第１の導体箔よりも厚くても構わない。このように、最終的に第１の配線層となる第２の導体箔の膜厚が厚い場合であっても、半導体ＩＣの搭載時に段差が存在しないことから、ボイドが発生することがない。

本発明による半導体ＩＣ内蔵基板の製造方法は、第２の工程を行った後、第２の絶縁層を貫通し導体箔を露出させる第１のスルーホールと、第２の絶縁層を貫通し半導体ＩＣの端子電極を露出させる第２のスルーホールを形成する工程をさらに備えていても構わない。これによれば、多層配線構造を有する半導体ＩＣ内蔵基板を作製することが可能となる。

このように、本発明によれば、半導体ＩＣの裏面部分に配線を配置することができるとともに、ダイアタッチ材と絶縁層との間にボイドが生じない半導体ＩＣ内蔵基板及びその製造方法を提供することが可能となる。

図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵基板１０の構造を説明するための断面図である。 図２は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図３は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図４は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図５は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図６は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図７は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図８は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図９は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図１０は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図１１は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図１２は、半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。 図１３は、従来の半導体ＩＣ内蔵基板の製造方法を説明するための工程図である。 図１４は、従来の半導体ＩＣ内蔵基板の製造方法を説明するための工程図である。

以下、添付図面を参照しながら、本発明の好ましい実施形態について詳細に説明する。

図１は、本発明の好ましい実施形態による半導体ＩＣ内蔵基板１０の構造を説明するための断面図である。

図１に示すように、本実施形態による半導体ＩＣ内蔵基板１０は、第１〜第３の絶縁層１１〜１３と、第１〜第４の配線層２１〜２４と、内部に埋め込まれた半導体ＩＣ４０とを備えている。第１〜第３の絶縁層１１〜１３は樹脂などの絶縁材料からなり、少なくとも第２の絶縁層１２については、半導体ＩＣ４０よりも厚く設定される。

第１〜第４の配線層２１〜２４には、いずれも銅（Ｃｕ）などの良導体からなる配線パターンが形成されている。このうち、第１の配線層２１は第１の絶縁層１１と第２の絶縁層１２との間に位置し、第２の配線層２２は第２の絶縁層１２と第３の絶縁層１３との間に位置する。また、第３の配線層２３は第１の絶縁層１１の下面に位置し、第４の配線層２４は第３の絶縁層１３の上面に位置する。

さらに、本実施形態による半導体ＩＣ内蔵基板１０には、第１〜第３の絶縁層１１〜１３を貫通して設けられた複数のスルーホール導体３１〜３４が設けられている。このうち、第１のスルーホール導体３１は、第２の絶縁層１２を貫通して第１の配線層２１と第２の配線層２２を接続する。また、第２のスルーホール導体３２は、第２の絶縁層１２を貫通して第２の配線層２２と半導体ＩＣ４０の端子電極４２を接続する。第３のスルーホール導体３３は、第１の絶縁層１１を貫通して第１の配線層２１と第３の配線層２３を接続する。第４のスルーホール導体３４は、第３の絶縁層１３を貫通して第２の配線層２２と第４の配線層２４を接続する。

図１に示すように、本実施形態による半導体ＩＣ内蔵基板１０においては、第１の配線層２１が第１の絶縁層１１に埋め込まれており、且つ、第１の配線層２１の上面２１ａと第１の絶縁層１１の上面１１ａが同一平面を構成している。第１の配線層２１の上面２１ａは、第１の絶縁層１１の上面１１ａから露出している。そして、半導体ＩＣ４０の裏面にはダイアタッチフィルム４１が接着されており、半導体ＩＣ４０は、ダイアタッチフィルム４１を介して第１の配線層２１の上面２１ａに配置される。

半導体ＩＣ４０の裏面にダイアタッチフィルム４１を接着しているのは、第１の配線層２１の上面２１ａに対する接着力を確保するためだけではなく、半導体ＩＣ４０のハンドリング性を高めるためでもある。本実施形態において使用される半導体ＩＣ４０は、裏面研削により薄型化されているが、その厚みを例えば５０μｍ程度まで薄くすると、実装時におけるハンドリングが困難となり、チップの破損が発生してしまう。このような問題を解決すべく、本実施形態においては半導体ＩＣ４０の裏面にダイアタッチフィルム４１を貼り付け、これによって実装時におけるハンドリング性を確保している。特に限定されるものではないが、半導体ＩＣ４０及びダイアタッチフィルム４１の厚さについては、いずれも２５μｍ程度とすることができる。また、半導体ＩＣ４０の厚みがより薄い場合や、半導体ＩＣ４０のハンドリング性をより高める必要がある場合には、ダイアタッチフィルム４１の厚さを半導体ＩＣ４０を構成するシリコンよりも厚く設定しても構わない。

本実施形態においては、ダイアタッチフィルム４１の裏面４１ａが第１の配線層２１の上面２１ａと接するのみならず、第１の絶縁層１１の上面１１ａとも接している。このように、ダイアタッチフィルム４１の裏面４１ａが第１の配線層２１と接しているにもかかわらず、本実施形態においては、第１の絶縁層１１の上面１１ａと第１の配線層２１の上面２１ａが同一平面を構成していることから、図１３及び図１４に示した従来例のように、ダイアタッチフィルム４１の裏面４１ａにボイドなどが生じることがない。図１に示す例では、ダイアタッチフィルム４１と接する２本の信号配線２１ｓが示されているが、実際にはより多数の信号配線や電源配線をダイアタッチフィルム４１の裏面４１ａと接するようレイアウトすることができる。

このように、本実施形態による半導体ＩＣ内蔵基板１０は、第１の絶縁層１１の上面１１ａと第１の配線層２１の上面２１ａが同一平面を構成していることから、ダイアタッチフィルム４１を介して該表面に半導体ＩＣ４０を搭載しても、ボイドなどが生じることがない。このため、基板全体の薄型化を実現しつつ、製品の信頼性を高めることが可能となる。しかも、ダイアタッチフィルム４１の裏面４１ａと接する部分には複数の信号配線をレイアウトすることができることから、第１の配線層２１の利用効率を高めることも可能となる。

次に、本実施形態による半導体ＩＣ内蔵基板１０の製造方法について説明する。

図２〜図１２は、本実施形態による半導体ＩＣ内蔵基板１０の製造方法を説明するための工程図である。

まず、図２に示すように、基材５１の表面に第１の導体箔５２及び第２の導体箔５３がこの順に積層されてなる積層体５０を用意する。基材５１は硬化済みの樹脂などからなり、第１及び第２の導体箔５２，５３は銅（Ｃｕ）などの良導体からなる。第１の導体箔５２と第２の導体箔５３の間には図示しない剥離層が介在しており、この界面において両者を容易に剥離することができるよう構成されている。これに対し、基材５１と第１の導体箔５２の界面は、アンカー効果によって比較的強固に密着している。

そして、このような構成を有する積層体５０の第２の導体箔５３上に、ダイアタッチフィルム４１を介して半導体ＩＣ４０をフェイスアップ方式で搭載する。フェイスアップ方式とは、半導体ＩＣ４０に設けられた端子電極４２が上側を向くよう搭載する方式を指す。この時、第２の導体箔５３は平坦であることから、ダイアタッチフィルム４１と第２の導体箔５３との間に隙間などは生じない。尚、事前に半導体ＩＣ４０の搭載位置を示すアライメントマークを第１及び第２の導体箔５２，５３に形成しておいても構わない。

また、半導体ＩＣ４０を搭載する前に、第２の導体箔５３の表面をエッチング又はブラスト加工することによって、その表面を粗面化しておくことが好ましい。これによれば、アンカー効果によって第２の導体箔５３とダイアタッチフィルム４１の密着性が高められるとともに、第２の導体箔５３と後述する第２の絶縁層１２の密着性も高められる。

次に、図３に示すように、半導体ＩＣ４０を埋め込むよう、積層体５０上に第２の絶縁層１２を形成する。具体的には、未硬化又は半硬化状態の樹脂フィルムの一方の表面に導体箔が貼り付けられた積層体Ａを用意し、未硬化又は半硬化状態の樹脂フィルムが積層体５０の第２の導体箔５３と接するよう両者を重ね合わせ、熱プレスすることによって未硬化又は半硬化状態の樹脂フィルムを硬化させる。これにより、硬化した樹脂フィルムが第２の絶縁層１２となり、その上面に貼り付けられた導体箔が第２の配線層２２となる。尚、樹脂フィルムは未硬化又は半硬化状態で真空熱プレスされることから、半導体ＩＣ４０に起因する凹凸は生じず、また、半導体ＩＣ４０の周囲にボイドなどは形成されない。

次に、図４に示すように、第２の配線層２２の一部を除去することによって、所定の位置に第１及び第２の開口部６１，６２を形成する。ここで、第２の開口部６２は、積層方向から見て半導体ＩＣ４０の端子電極４２と重なる位置に設けられる。第１及び第２の開口部６１，６２の形成は、フォトリソグラフィー法によってマスクを形成した後、マスクを介して第２の配線層２２をエッチングすることによって行うことができる。

次に、図５に示すように、第１及び第２の開口部６１，６２が形成された第２の配線層２２をマスクとして、第２の絶縁層１２に第１及び第２のスルーホール７１，７２を形成する。第１のスルーホール７１は、第２の絶縁層１２を貫通して積層体５０の第２の導体箔５３に達しており、その底部において第２の導体箔５３が露出している。また、第２のスルーホール７２は、第２の絶縁層１２を貫通して半導体ＩＣ４０の端子電極４２に達しており、その底部において端子電極４２が露出している。第１及び第２のスルーホール７１，７２の形成は、レーザー加工法やブラスト法などを用いて行うことができる。

次に、図６に示すように、電解メッキなどを施すことによって、第１及び第２のスルーホール７１，７２の内部に第１及び第２のスルーホール導体３１，３２を形成する。これにより、第２の配線層２２と積層体５０の第２の導体箔５３は、第１のスルーホール導体３１を介して接続され、第２の配線層２２と半導体ＩＣ４０の端子電極４２は、第２のスルーホール導体３２を介して接続される。

次に、図７に示すように、積層体５０の第１の導体箔５２と第２の導体箔５３の界面を剥離することによって、基材５１及び第１の導体箔５２を除去する。上述の通り、第１の導体箔５２と第２の導体箔５３の界面には剥離層が設けられていることから、簡単に剥離することができる。これにより、残存する第２の導体箔５３は、第１の配線層２１となる。

次に、図８に示すように、第１及び第２の配線層２１，２２をパターニングすることによって、所定の配線パターンを形成する。ここで、第１の配線層２１のパターニングにおいては、ダイアタッチフィルム４１の裏面４１ａの一部が第１の配線層２１で覆われ、且つ、ダイアタッチフィルム４１の裏面４１ａの残りの部分が露出するよう、パターニングを行う。図８に示す例では、第１の配線層２１をパターニングすることによって、ダイアタッチフィルム４１の裏面４１ａと接する２本の信号配線２１ｓが形成された様子が示されている。上述の通り、ダイアタッチフィルム４１は、平坦な第２の導体箔５３の表面と接するよう設けられていることから、両者間に隙間はなく、且つ、信号配線２１ｓの上面２１ａとダイアタッチフィルム４１の裏面４１ａは同一平面を構成している。また、ダイアタッチフィルム４１の裏面４１ａと第２の絶縁層１２の下面１２ａも同一平面を構成している。

次に、図９に示すように、第１の配線層２１を覆う第１の絶縁層１１と、第２の配線層２２を覆う第３の絶縁層１３を形成する。具体的には、未硬化又は半硬化状態の樹脂フィルムの一方の表面に導体箔が貼り付けられた積層体Ｂ，Ｃを用意し、未硬化又は半硬化状態の樹脂フィルムが第２の絶縁層１２側を向くよう、２枚の積層体Ｂ，Ｃで第２の絶縁層１２を挟み込み、この状態で真空熱プレスすることによって未硬化又は半硬化状態の樹脂フィルムを硬化させる。これにより、硬化した樹脂フィルムが第１及び第３の絶縁層１１，１３となり、その下面及び上面に貼り付けられた導体箔がそれぞれ第３及び第４の配線層２３，２４となる。

これにより、ダイアタッチフィルム４１の裏面４１ａのうち、第１の配線層２１によって覆われることなく露出している部分は、第１の絶縁層１１によって覆われることになる。そして、第１の絶縁層１１の上面１１ａ、第２の絶縁層１２の下面１２ａ、第１の配線層２１の上面２１ａ、ダイアタッチフィルム４１の裏面４１ａは、互いに同一平面を構成することになる。尚、樹脂フィルムは未硬化又は半硬化状態で真空熱プレスされることから、第１の配線層２１に起因する凹凸は生じず、また、第１の配線層２１の周囲にボイドなどは形成されない。同様に、第２の配線層２２に起因する凹凸は生じず、また、第２の配線層２２の周囲にボイドなども形成されない。

また、第１及び第３の絶縁層１１，１３を形成する前に、第１及び第２の配線層２１，２２の表面をエッチング又はブラスト加工することによって、その表面を粗面化しておくことが好ましい。これによれば、アンカー効果によって第１の配線層２１と第１の絶縁層１１の密着性が高められるとともに、第２の配線層２２と第３の絶縁層１３の密着性が高められる。

次に、図１０に示すように、第３の配線層２３の一部を除去することによって、所定の位置に第３の開口部６３を形成するとともに、第４の配線層２４の一部を除去することによって、所定の位置に第４の開口部６４を形成する。ここで、第３の開口部６３は、積層方向から見て第１の配線層２１と重なる位置に設けられ、第４の開口部６４は、積層方向から見て第２の配線層２２と重なる位置に設けられる。第３及び第４の開口部６３，６４の形成は、フォトリソグラフィー法によってマスクを形成した後、マスクを介して第３及び第４の配線層２３，２４をエッチングすることによって行うことができる。

次に、図１１に示すように、第３及び第４の開口部６３，６４が形成された第２の配線層２３，２４をマスクとして、第１の絶縁層１１に第３のスルーホール７３を形成し、第３の絶縁層１３に第４のスルーホール７４を形成する。第３のスルーホール７３は、第１の絶縁層１１を貫通して第１の配線層２１に達しており、その底部において第１の配線層２１が露出している。また、第４のスルーホール７４は、第３の絶縁層１３を貫通して第２の配線層２２に達しており、その底部において第２の配線層２２が露出している。第３及び第４のスルーホール７３，７４の形成は、レーザー加工法やブラスト法などを用いて行うことができる。

次に、図１２に示すように、電解メッキなどを施すことによって、第３及び第４のスルーホール７３，７４の内部に第３及び第４のスルーホール導体３３，３４を形成する。これにより、第１の配線層２１と第３の配線層２３は、第３のスルーホール導体３３を介して接続され、第２の配線層２２と第４の配線層２４は、第４のスルーホール導体３４を介して接続される。

そして、第３及び第４の配線層２３，２４をパターニングすることによって、所定の配線パターンを形成すれば、図１に示した半導体ＩＣ内蔵基板１０が完成する。

このように、本実施形態による半導体ＩＣ内蔵基板１０の製造方法は、図１３及び図１４に示す従来の製造方法のように、パターニングされた配線層８１の上にダイアタッチフィルム４１を介して半導体ＩＣ４０を搭載するのではなく、平坦な導体箔５３上にダイアタッチフィルム４１を介して半導体ＩＣ４０を搭載し、その後、導体箔５３をパターニングすることによって第１の配線層２１を形成していることから、第１の配線層２１の凹凸形状に起因するボイドが形成されることがない。その結果、ボイドに侵入した水分の膨張などによる信頼性の低下を防止することが可能となる。

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

例えば、上述した実施形態では、４層の配線層を有する半導体ＩＣ内蔵基板を例に説明したが、本発明の適用対象がこれに限定されるものではない。

また、上述した実施形態では、ダイアタッチフィルム４１を介して半導体ＩＣ４０を搭載する例について説明したが、ダイアタッチフィルム４１の代わりにダイアタッチペーストなど別のダイアタッチ材を用いても構わない。しかしながら、半導体ＩＣのハンドリング性を向上させる観点からは、ダイアタッチ材としてダイアタッチフィルムを用いることが特に好ましい。

さらに、上述した実施形態では、基材５１の表面に第１の導体箔５２及び第２の導体箔５３が積層された積層体５０を用いているが、本発明において使用する積層体の構成がこれに限定されるものではない。例えば、基材と単層の導体箔からなる積層体を用いても構わないし、２枚の導体箔からなる積層体を用いても構わない。また、図９に示す工程においては、積層体Ｂ及びＣを用いる代わりに、未硬化又は半硬化の樹脂と銅箔を用い、これらを同時に一括熱プレスしても構わない。

１０ 半導体ＩＣ内蔵基板
１１〜１３ 絶縁層
１１ａ 第１の絶縁層の上面
１２ａ 第２の絶縁層の下面
２１〜２４ 配線層
２１ａ 第１の配線層の上面
２１ｓ 信号配線
３１〜３４ スルーホール導体
４０ 半導体ＩＣ
４１ ダイアタッチフィルム
４１ａ ダイアタッチフィルムの裏面
４２ 端子電極
５０，Ａ〜Ｃ 積層体
５１ 基材
５２，５３ 導体箔
６１〜６４ 開口部
７１〜７４ スルーホール
８０，９０ 絶縁層
８１，８２，９１ 配線層
Ｖ ボイド

Claims (10)

1. 第１の絶縁層と、
   前記第１の絶縁層に埋め込まれ、上面が前記第１の絶縁層の上面から露出するとともに前記第１の絶縁層の前記上面と同一平面を構成する第１の配線層と、
   裏面に接着されたダイアタッチ材を介して前記第１の配線層の前記上面に配置された半導体ＩＣと、
   前記半導体ＩＣを埋め込むよう、前記第１の配線層の前記上面に積層され、前記半導体ＩＣの前記裏面の反対側に位置する上面を覆う第２の絶縁層と、
   前記第２の絶縁層の上面に形成された第２の配線層と、
   前記第２の絶縁層を貫通して設けられ、前記第１の配線層と前記第２の配線層を接続する第１のスルーホール導体と、
   前記第２の絶縁層を貫通して設けられ、前記第２の配線層と前記半導体ＩＣの前記上面に設けられた端子電極を接続する第２のスルーホール導体と、を備え、
   前記ダイアタッチ材の裏面は、前記第１の絶縁層の前記上面及び前記第１の配線層の前記上面の両方と接していることを特徴とする半導体ＩＣ内蔵基板。
2. 前記ダイアタッチ材の前記裏面は、前記第１の配線層を構成する複数の信号配線と接していることを特徴とする請求項１に記載の半導体ＩＣ内蔵基板。
3. 前記第１の絶縁層の下面に形成された第３の配線層と、
   前記第１の絶縁層を貫通して設けられ、前記第１の配線層と前記第３の配線層を接続する第３のスルーホール導体と、をさらに備えることを特徴とする請求項１又は２に記載の半導体ＩＣ内蔵基板。
4. 前記第２の配線層を埋め込むよう、前記第２の絶縁層の前記上面に積層された第３の絶縁層と、
   前記第３の絶縁層の上面に形成された第４の配線層と、
   前記第３の絶縁層を貫通して設けられ、前記第２の配線層と前記第４の配線層を接続する第４のスルーホール導体と、をさらに備えることを特徴とする請求項３に記載の半導体ＩＣ内蔵基板。
5. 前記ダイアタッチ材は、前記半導体ＩＣの裏面に接着されたダイアタッチフィルムであることを特徴とする請求項１乃至４のいずれか一項に記載の半導体ＩＣ内蔵基板。
6. 前記ダイアタッチフィルムは、前記半導体ＩＣを構成するシリコンよりも厚いことを特徴とする請求項５に記載の半導体ＩＣ内蔵基板。
7. 基材と導体箔の積層体を用意し、ダイアタッチ材を介して前記導体箔上に半導体ＩＣを搭載する第１の工程と、
   前記半導体ＩＣを埋め込むよう、前記導体箔上に第２の絶縁層を形成する第２の工程と、
   前記基材を除去する第３の工程と、
   前記導体箔をパターニングすることにより、第１の配線層を形成する第４の工程と、
   前記第１の配線層を埋め込むよう、前記第２の絶縁層の下面に第１の絶縁層を形成する第５の工程と、を備え、
   前記第４の工程においては、前記ダイアタッチ材の裏面の一部が前記第１の配線層で覆われ、且つ、前記ダイアタッチ材の前記裏面の残りの部分が露出するよう、前記導体箔をパターニングし、これにより、前記ダイアタッチ材の前記裏面の前記残りの部分は、前記第１の絶縁層と接することを特徴とする半導体ＩＣ内蔵基板の製造方法。
8. 前記導体箔は、前記基材の表面にこの順に積層された第１及び第２の導体箔からなり、
   前記第３の工程においては、前記第１の導体箔と前記第２の導体箔の界面を剥離し、これにより前記第２の導体箔を前記第１の配線層の材料とすることを特徴とする請求項７に記載の半導体ＩＣ内蔵基板の製造方法。
9. 前記第２の導体箔は、前記第１の導体箔よりも厚いことを特徴とする請求項８に記載の半導体ＩＣ内蔵基板の製造方法。
10. 前記第２の工程を行った後、前記第２の絶縁層を貫通し前記導体箔を露出させる第１のスルーホールと、前記第２の絶縁層を貫通し前記半導体ＩＣの端子電極を露出させる第２のスルーホールを形成する工程をさらに備えることを特徴とする請求項７乃至９のいずれか一項に記載の半導体ＩＣ内蔵基板の製造方法。

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