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JP5963671B2 - ジグザクの構成でスタックされたダイに関する電気的相互接続 - Google Patents

ジグザクの構成でスタックされたダイに関する電気的相互接続 Download PDF

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Description

関連出願についてのクロス・リファレンス
[0001] 本出願は、2009年6月26日にR. Co等によって米国仮出願された特許出願番号第61/220,986号（"Electrical interconnect for die stacked in zig-zag configuration"）に基づく優先権を主張し、リファレンスとしてここに組み入れる。
[0002] 本発明は、集積回路チップの電気相互接続に関し、特にスタックされたダイの電気相互接続に関する。
[0003] 典型的な半導体ダイは、集積回路が形成されるフロント（「活性化」）サイドと、バックサイド（裏面、背側）と、側壁を有する。側壁は、フロントエッジでフロントサイドと、バックエッジでバックサイドが会う。半導体ダイは、概してダイが配備される装置の他の回路を有するダイ上の回路の電気相互接続のための前方側面にある相互接続パッド（ダイ・パッド）を備えている。一般的に、ダイ・パッドは、銅またはアルミニウムのような電気伝導金属または金属被膜から成る。
[0004] 提供されるようなダイは、１つ以上のダイマージンに沿ってフロントサイドにダイパッドを有し、それらは、周辺パッド・ダイと称されうる。提供されるような他のダイは、ダイの中心付近にフロントサイドに１または２の列に配置されたダイパッドを有し、これらはセンターパッドダイと称されうる。いくつかのダイは、面積配列に配置されるパッドを有する。しかし、ダイパッドは、提供されるようなダイに配置され、ダイはダイのマージンの一つ以上で、又はその近くで、相互接続パッドの適切な配列を提供するために「リルーティング」され得る。
[0005] 多くの方法は、集積回路チップパッケージの作動中の半導体回路の密度を増やすために提案され、その一方で、パッケージ・サイズ、パッケージフットプリント、パッケージ厚を最小化した。より小さいフットプリントを有する高密度パッケージを作ることへの1つの近づく道では、同じであるか異なる機能性の中で、2つ以上の半導体ダイが積み重なり、パッケージ基板上に取付けられる。
[0006] 2008年5月20日のS. McElrea等による米国特許出願番号第12/124,077号「電気的に相互接続するスタックされたダイアセンブリ」は、ダイ上の相互接続パッドが電気伝導相互接続材料のトレースによって、電気的に接続されるスタックされたダイ構成を記載する。ある構成では、スタックに隣接するダイは、ダイマージンに沿ってフロントサイド配列された相互接続パッドに設けられ、上に横たわるダイのマージンでエッジは、真下のダイのマージンに関してオフセットされる。オフセットは少なくとも下ダイ上の相互接続パッドの領域の一部を現し、その結果、下ダイ上のパッドは上であるダイ上のパッドを有する電気接続に利用できる。電気伝導相互接続材料は、例えば電気伝導ポリマー（例えば硬化可能な導電性エポキシ）である。より大きいスタックされたダイアセンブリはモジュール式の設計のオフセットスタックされたダイユニットを造ることによって、作られることが可能であり、ユニットをスタックする。そのようなモジュラーユニットは、逆にされることができ、上がることが可能であり、整列配置され、それぞれのモジュラーユニットの相互接続エッジを備え、その結果、２つの段のアセンブリはジグザクの構成を示す。
[0007] 2008年5月20日に出願されたT.キャスキー等の米国特許出願番号第12/124,097号（Electrical interconnect formed by pulse dispense）は、電気的連続相互接続を形成するために、一連のパルスのその場（in situ）での電気的相互接続材料を堆積することによって、基板とスタックされたダイのスタックのダイの電気的相互接続のための方法を開示する。相互接続材料は、硬化可能な材料であってもよくて、硬化していないか部分的に硬化後の状態に置かれることができ、材料はあとに続くことは分配する中間の段階で、部分的にまたはさらに硬化することができて、完全硬化でもよい。適切な相互接続材料は、たとえは、金属で満たされたエポキシ、金属で満たされた熱硬化性ポリマー、金属で満たされた熱可塑性ポリマーまたは電気伝導インクを含む分子形式（例えば金属で満ちたポリマー）の導電材料で満たされるポリマーを含む。
[0008] 一般の態様では、本発明は、サポートの上に取り付けられ、上った（または、ダイのスタックの）ダイを特徴づけ、サポートの回路に電気的に接続される。電気伝導材料の柱は、サポートの取り付け側で、結合パッドのセットに形成され、上ったダイ（またはダイの上ったスタックの少なくとも一つのダイ）は、柱に対するダイ上で相互接続パッドを接触させている電気伝導材料のトレースによって、サポートに対する柱を介して、サポートに電気的に接続している。
[0009] いくつかの実施形態では、下ダイ、または、ダイの下方スタック、または、半導体パッケージは、サポートと上ったダイとの間に配置され、いくつかの実施形態では、下ダイ、または、ダイのスタック、または、パッケージは、サポートに電気的に接続している。いくつかの実施形態では、ダイの下部のスタックは、下の段のオフセットスタックされたダイアセンブリであり、第１の段のダイは、ダイ−ダイ（die-to-die）に電気的に相互接続され、下方の段は、ダイの相互接続パッドを接触させる電気伝導性材料と、サポートの結合パッドのセットのトレースによってサポートに電気的に接続される。
[0010] いくつかの実施形態では、ダイの上ったスタックは、段のオフセットスタックされたダイアセンブリであり、ダイの段の相互接続エッジは、第一の方向に面し、相互接続ダイ・パッドは柱と整列する。
[0011] さまざまな実施形態において、本発明は、ジグザクの構成の段のオフセットスタックされたダイアセンブリを特徴づけ、第１の（下の）段の相互接続エッジは、第１の方向に面し、第１の段の上にスタックされた第２の（上の）段の相互接続エッジは、第１の方向とは異なる第２の方向に面する。第２の段の相互接続エッジ方向は、第１の段相互接続エッジ方向と反対または、直角でもよい。第１の段のダイは、ダイ−ダイ（die-to-die）に電気的に相互接続され、段は、ダイの相互接続パッドとサポートの結合パッドの第１のセットと接触する電気伝導材料のトレースによって、サポートに電気的に接続される。電気伝導材料の柱は、結合パッドの第２のセットに形成され、第２の段のダイは、ダイ−ダイ（die-to-die）に電気的に相互接続され、段は、柱に対してダイの相互接続パッドを接触させる電気伝導材料のトレースによって、基板に柱を介して、サポートに電気的に接続される。
[0012] 電気伝導材料は、ポリマーマトリックスに金属の粒子を含む。適切な材料は、流動可能な形式で堆積されることができ、その後で、堅くされることができ、または導体を形成するために堅くなることができる材料を含む。相互接続材料は硬化可能な材料であってよく、硬化していない部分的に硬化後の状態に置かれることができ、堆積が完了されるとき、材料は堆積後の中間の段階で部分的にまたはさらに硬化することができて、完全硬化でもよい。適切な相互接続材料は、粒子形式で、例えば金属で満たされたポリマー、導電材料で満たされたポリマー、金属で満たされたエポキシ、金属で満たされた熱硬化性ポリマー、金属で満たされた熱可塑性ポリマー、および、電気伝導インクを含む。
[0013] 相互接続材料は、特定の材料に適しているいかなる技術によって堆積できる。いくつかの実施形態では、材料がノズルまたはニードルを使用して分配されることができ、または、たとえは、ジェットまたはノズルを介して液滴となるように、エアゾールのような噴霧、または、スクリーン印刷、または、ジェット印刷、材料が連続的またはパルスで分配されることができる。
[0014] 他の態様では、本発明は、サポートの取り付け側で結合パッドのセットに電気伝導材料の柱を形成するステップと、電気伝導材料のトレースを形成するステップとによって、サポートの回路に、サポートの上に取り付けられ、サポートの上に上ったダイ（または、ダイのスタックのダイ）と電気的に接続するための方法を特徴づけ、
各トレースは、上ったダイ（または、ダイの上ったスタックの少なくとも１つのダイ）で相互接続ダイパッドと接触し、並びに、柱と接触する。いくつかの実施形態では、トレースは柱および相互接続ダイ・パッド間のギャップにわたる。いくつかの実施形態では、柱を形成するステップは、硬化可能な電気伝導柱材を結合パッドに堆積するステップと、堆積した柱材料を硬化させるステップを含む。いくつかの実施形態では、トレースを形成するステップは、柱と接触している硬化可能な電気伝導トレース材料を堆積させるステップと、堆積したトレース材料を硬化させるステップを含む。いくつかの実施形態では、柱およびトレースは、連続オペレーションにおいて、形成される。
[0015] 別の態様では、本願発明は、ジグザグ構成で段のオフセットスタックされたダイアセンブリを形成する方法を特徴づけ、具体的には、第１の（下の）段の相互接続エッジが第１の方向に面し、少なくとも第１の段の最も低いダイの相互接続パッドがサポートの結合パッドの第１のセットと整列されるように配置され、サポートの第１の（下の）段をスタックするステップ、または、取り付けるステップと、第１のダイでダイ−ダイ（die-to-die）に電気的に相互接続するステップと、ダイの少なくとも１つの相互接続パッドと、および、結合パッドの第１のセットの一つとの接触で電気伝導材料の第１の段のトレースを形成することにより、サポートに段を電気的に接続するステップと、第２の（上の）段の相互接続エッジが第２の方向に面するように配置され、第１の段の上に第２の（上の）段をスタックするステップまたは取り付けるステップと、サポートで結合パッドの第２のセットの電気伝導材料の柱を形成するステップと、電気伝導材料の第２の段のトレースを形成するステップとによって特徴付けられ、各トレースは、第２の（上の）段の少なくとも１つのダイの相互接続ダイパッドと、および、柱と接触する。いくつかの実施形態では、第１の段トレースを形成するステップは、少なくとも一つの下位階層ダイ上のダイ・パッドと接触し、結合パッドの第１のセットのうちの１つを有する硬化可能な電気伝導トレース材料を堆積させるステップと、堆積したトレース材料を硬化させるステップを含む。いくつかの実施形態では、第２の段トレースを形成するステップは、柱と相互接続ダイ・パッドと間のギャップにわたってトレースを形成するステップを含む。いくつかの実施形態では、柱を形成するステップは、硬化可能な電気伝導柱材を結合パッドに堆積させるステップと、堆積した柱材料を硬化させるステップを含む。いくつかの実施形態では、第２の段トレースを形成するステップは、少なくとも一つの上の段ダイ上の、そして、柱を有するダイ・パッドと接触している硬化可能な電気伝導トレース材料を堆積させるステップと、堆積したトレース材料を硬化させるステップとを含む。柱、第1の段トレースおよび第２の段トレースは、同じ材料または異なる材料で形成されることができる。柱および第２の段トレースが同じ材料で形成される実施形態では、柱およびトレースは、別に形成されることができる、または連続オペレーションで形成されることができる。
[0016] いくつかの実施形態では、第１の段をスタックし、または、取り付けた後、第１の段トレースを形成する前に、段のオフセットスタックされたダイアセンブリを作る方法は、アセンブリを絶縁保護コーティングで被覆し、第１の段トレースによって、接触するために少なくとも選択されたダイ・パッドおよび結合パッドの開口部を形成するステップを含む。ある実施形態では、段のオフセットスタックされたダイアセンブリを作る方法は、柱で接触するパッドおよび結合パッドは、第２の段を積み重ねるかまたは取り付けるステップの後で、柱を形成する前に、アセンブリを絶縁保護コーティングで被覆するステップと、少なくとも選択された第２の段の開口部を形成するステップを包含する。
[0017] 図1Aは、平面図（図1A）で、サポートに載置するオフセット・ダイ・スタックを示している概略図である。 図1Bは、断面図（図1B）で、サポートに載置するオフセット・ダイ・スタックを示している概略図である。 [0018] 図1Cは、図1Bに記載したように、サポートに載置するオフセット・ダイ・スタックを示している断面図の概略図であり、ダイは電気的にダイとダイとを（die-to-dieに）相互接続し、ダイ・スタックは、サポートに電気的に接続される。 [0019] 図2Aおよび2Bは、ジグザクの構成で他のものの上に載置された２つのダイユニットを示す断面図の概略図である。 図2Bは、ジグザクの構成で他のものの上に載置された２つのダイユニットを示す断面図の概略図である。 [0020] 図3Aは、硬化可能な相互接続材料の独立した液滴を示す概略図である。 図3Bは、ダイとサポートとの間で電気的相互接続を形成するプロセスの段階を示している概略図である。 [0021] 図4Aは、サポートに載置され、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを示している断面図の概略図である。 図4Ｂは、サポートに載置され、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを示している断面図の概略図である。図4AのBで示されるように、図4Bは部分的断面図である。 図4Ｃは、サポートに載置され、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを示している断面図の概略図である。図4AのCで示されるように、図4Cは部分的断面図である。 [0022] 図5Aは、図4Aに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。 図5Bは、図4Bに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図5AのBで示されるように、図5Bは部分的断面図である。 図5Ｃは、図4Ｃに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図5AのCで示されるように、図5Cは部分的断面図である。 図６Aは、図4Aに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。 図６Bは、図4Bに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図６AのBで示されるように、図６Bは部分的断面図である。 図６Ｃは、図4Ｃに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図６AのCで示されるように、図６Cは部分的断面図である。 図７Aは、図4Aに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。 図７Bは、図4Bに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図７AのBで示されるように、図７Bは部分的断面図である。 図７Ｃは、図4Ｃに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図７AのCで示されるように、図７Cは部分的断面図である。 図８Aは、図4Aに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。 図８Bは、図4Bに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図８AのBで示されるように、図８Bは部分的断面図である。 図８Ｃは、図4Ｃに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図８AのCで示されるように、図８Cは部分的断面図である。 図９Aは、図4Aに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。 図９Bは、図4Bに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図９AのBで示されるように、図９Bは部分的断面図である。 図９Ｃは、図4Ｃに記載されたように、サポートに取り付けられ、電気的に接続しているジグザクの構成の段になったオフセットスタックされたダイアセンブリを構築するプロセスの段階を示している断面図の概略図である。図９AのCで示されるように、図９Cは部分的断面図である。 [0023] 図10Aはサポートに載置する段になったオフセットスタックされたダイアセンブリの一部の立面図であり、サポートに対して下位階層の電気接続を示す。 [0024] 図10Bは、サポートに載置する段になったオフセットスタックされたダイアセンブリの下位階層の部分平面図であり、サポートに対して下位階層の電気接続を示す。 [0025] 図11Aはサポートに載置する段になったオフセットスタックされたダイアセンブリの部分立面図であり、サポートに対して上位段の電気接続を示す。 [0026] 図11Bはサポートに載置する段になったオフセットスタックされたダイアセンブリの部分平面図であり、サポートに対して上位段の電気接続を示す。 [0027] 図12Aは、サポートに載置する段になったオフセットスタックされたダイアセンブリの部分立面図であり、サポートに上位段の電気接続を形成するプロセスの段階を示す。 [0028] 図12Bは、図12Aに記載のサポートに載置する段になったオフセットスタックされたダイアセンブリの部分平面図であり、サポートに上位段の電気接続を示す。 [0029] 図12Cは、図12Aに記載のサポートに載置する段になったオフセットスタックされたダイアセンブリの部分平面図であり、サポートに上位段の電気接続を形成するプロセスの段階を示す。
[0030] 本発明は、本発明の別の実施形態を例示する図面を参照することで更に詳細に記載される。図面は、本発明の特徴および他の特徴および構造に対するそれらの関係を示し、図表では、一定の比率にされない。プレゼンテーションの改良された明快さのために、本発明の実施形態を例示している図で、他の図面に示されるエレメントに対応するエレメントは全て特にリナンバリングしないが、但し、それらは全ての図において、全て直ちに定義可能である。また、明確にするため、本発明の理解のために必要でない所で、プレゼンテーション特定の特徴は図中で示されない。説明、例えば「上」、「下」、「上方」、「下方」、「頂部」、「底部」などのような相対的な位置の用語および同様のものは、図面の見る方向を参照し、かかる用語は使用中のデバイスの方位を制限することを意図していない。
[0031] 図1Aは、平面図において、サポートに取り付けられたオフセットスタックされたダイ10の配列を示し、各々のダイは、フロントダイエッジに隣接する1つのマージンに配置される相互接続パッドを有し、図1Bは、図1Aの1B−1Bで示された断面図のサポートに載置されたスタックを示す。この例では、スタックが、7つのダイ141、142、143、144、145、146、147を含み、ダイの活性化サイドに取り付けられる各々はサポート17から向きがそれている。スタックの一番上のダイ147を参照すると、例えば、相互接続パッド148は、正面のダイエッジ149のそばに、この例では列142に位置している。ダイ147は、電気的絶縁保護コーティング144によって、全ての面（裏面、表面、側壁）に、この例で被覆され、相互接続パッド148をさらしている開口部145を備えている。スタックの連続したおおわれているダイは、これらの例のように、あるものを別のものの上に直接載せ、それにより、上のダイの裏面のコーティングは、下に横たわるダイのフロントサイドのコーティングと接触することができる。他の例では、絶縁保護コーティングは、全てのダイ表面より少しだけカバーすることができ、または、それは一つ以上のダイ表面の一部だけに適用されることができ、通常、電気的絶縁保護コーティングは、完成したアセンブリにおいて接触することができる表面または他の特徴からの電気的絶縁を要求する少なくとも表面又は特徴の上に形成される。任意にまたは追加的に、ダイ取り付けフィルムが、ダイの一つ以上の裏面上にラミネートされる。
[0032] 図1Aおよび1Bに示される例では、各々のダイは、1つのフロントダイエッジ（「相互接続」エッジ）に沿ってマージンに位置している相互接続パッドを有し、スタックの引き続いてのダイは、それらのそれぞれの相互接続エッジがスタックの同一面に面するように、配列される。スタックの連続したダイは、パッドがあるダイエッジに対して直角の方向に位置がずれ（オフセットされ）、ここで示される例では、オフセットは、完全に露出された各々の下にあるダイにパッドを残す。この構成は、階段式ダイ・スタックとして現され、電気相互接続はステップを通じてなされる。
[0033] スタックは、ダイ・マウント面171で露出される結合サイト172の列173を有するサポート17（例えばパッケージ基板）に載置される。結合サイトは、サポートの電気回路構成（図の図示せず）に接続している（または、一部を構成する）。第1の（最も低い）ダイ141の正面の側壁が結合サイト172の列173に沿って整列配置されるように、ダイ・スタックは、基板のダイ・マウント表面171に加えられて、配置される。ここで例示される例では、最も低いダイの正面の側壁は、小さい範囲で結合サイトとオーバーラップし、他の例では、最も低いダイの正面の側壁は、結合サイトの列から戻され、または、より大きな範囲で結合サイトとオーバーラップすることができる。第１のダイのおおわれているバックサイドは、これらの実施形態に記載されるように、直接、支持面171を接触させることができて、スタックをサポートに貼り付けるのに役立つ。任意に、ダイ取り付けフィルムが、スタックをサポートに添付するのに役立つように第１のダイの背側上へラミネートされる。
[0034] ダイは、スタックにおいて電気的に相互接続（die-to-die）され、スタックは、例えば図1Cに示すように結合パッド172および148のようなダイ・パッドと接触して配置されている相互接続材料のトレース174によって、サポートに電気的に接続される。相互接続材料は、電気伝導ポリマー（例えば電気伝導材料の粒子を含むポリマーマトリックス）であってもよい。材料は、硬化可能な材料（例えば硬化可能なポリマー）であってもよく、例えば、電気伝導エポキシ（例えば銀が満たされたエポキシ）であってよく、相互接続は、所定のパターンの硬化していない材料のトレースを形成し、その後、ダイ・パッドおよび結合サイトを有する電気的接点を確実にし、それら間のトレースの機械的完全性を確実にするために材料を硬化させることによってなされることができる。材料は、電気伝導分子をキャリアに含むことができる電気伝導インクであってもよく、それはポリマーマトリックスを含んでもよくまたは含まなくてもよい。
[0035] 米国特許出願番号第12/124,077号にて説明したように、より大きいスタックされたダイアセンブリはモジュール式の設計のオフセットスタックされたダイユニットを構築することによって、作られることが可能であり、次いで、ユニットをスタックする。そのようなモジュール式のユニットは、逆にされ、整列配置されて、接続されるそれぞれのモジュール式ユニットの相互接続エンドで他の上に取り付けられることができ、結果として２段アセンブリは、図２Ａ、２Ｂに図示するようにジグザクの構成を示す。第１のオフセット・ダイ・スタックは、第１のモジュラーユニット（第1の段）210を構成し、サポート217上の結合パッド272に取り付けられ、電気的に接続されることができ、第２の類似したモジュラーユニット（第２の段）212は、整列配置されて、接続されるそれぞれのモジュラーユニットの相互接続214、224の端で、逆にされて、第1の段210の上に取り付けられる。結果として生じるアセンブリは、図2Aの実施形態として示される。スペーサは、第１および第２の段の間で提供される（図2Aでは図示せず）。明らかなように、第１および第２のモジュラーユニットが同一で、第２のユニットが逆にされるとき、相互接続エンドのパッドのそれぞれの列は、逆平行であり、すなわち、第１のユニットの第1の相互接続は、第２のダイ上の最後の相互接続と整列配置される。この種の構成では、リルーティング回路は、ダイの適当なそれぞれの特徴と接続するのに必要でありえる。リルーティング回路は、第1のユニットの上部ダイの活性化サイドで提供され、または、スペーサが含まれる所で、スペーサは、介在物（interposer）（図2Aでは図示せず）を構成でき、一つ以上の誘電層および一つ以上の伝導リルーティング層を含む。図2Bは、第２の段が第1の段の上に取り付けられるが、逆にされない構成を示す。ここで、第２の段220の相互接続224の端は、第1の段210の上部ダイの対向端に近い。少なくとも一つの誘電層216（例えば、ガラス）および少なくとも一つのパターン化された導電層244を含む介在物が、第1の段210の一方のエッジの相互接続214の端から第２の段220の（反対の位置にある）エッジ上の相互接続224の端までリルーティングを提供するために、モジュラーユニットの間に提供される。
[0036] 特定の相互接続材料の（例えば、粘性、または、チキソトロピーのような）流動学的な特性は、制御された形状を有する堆積物を提供するために利用できる。特に、いくつかの材料に関して、一部の堆積物の量が、ディスペンスパルスの完成に続く時間の間に堆積ツールと接触して残り、ツールは、分離が終了する前に、移動される。硬化していない状態における高い粘性およびチキソトロピーを有する伝導性のポリマー材は、堆積ツールの移動による堆積中に形成され、直後に、選択された形状を有する相互接続を形成する選択された指示の材料の「テール」を引くために、ディスペンスパルスが続く。その結果、堆積する量の形状は、材料の流動学的な特性と同様に、ツールの方向および移動レートによる程度で決定される。
[0037] 上記したように、図1A、1B、1C、2Aおよび2Bに示される実施形態のオフセット・ダイ・スタックは、7つのダイを有するとして示される。他の数のダイを有するオフセットスタックが企図され、典型的には、偶数のダイ（例えばオフセットスタックにつき4つのダイまたは8つのダイ）は一般的である。
[0038] 例えば、図3Aを参照すると、液滴304は、サポート320（例えばダイ上のパッドまたは基板上の結合パッド）上の電気的接点328に取り付けられて示される。ここに示した例では、液滴の形成の間、ツールチップ（図では図示せず）は、コンタクト328の方向を指し示し、多くの材料はコンタクト上に分配される。次いで、多くの材料がツールチップと依然として接触している間、ツールは、材料の「テール」を上方に引くためにターゲットから垂直に離れて移動した。結局、液滴の多くはツールチップと分離し、結果として生じる液滴304は、一般に円錐形状を有する。形成された液滴をつくるのに適している材料は、硬化していない状態で、30,000cps以上および／または流動学的インデックス約6.5以上の粘性を有している電気伝導エポキシ（金属で満たされたエポキシ）を含む。明らかなように、粘性および／またはチキソトロピーはあまり高くてはならず、そうでなければ、材料は実行不可能であり、または、それは相互接続端末との接触を果たすことができない。
[0039] 米国特許出願番号第12/124,097号（上記で示されて引用したもの）は本願明細書において、一連のこの種の略円錐自立液滴がダイスタックフェースに隣接して他の上に形成することを記載し、相互接続端末を接触させている材料の柱を提供して、ダイは表面を積み重ねる。垂直に隣接したダイの間に著しい空間がある所で、円柱のこの種の構成は特に役立ち、その結果、相互接続トレースは垂直に横方向のサポートのないスペースを横断しなければならない。これは、お互いを通じて取り付けられる多くのダイを有するダイ・スタックに示されることができ、スペーサによって、または、介在されたオフセットダイの厚さ（または、いくぶん超えた厚さ）で接続されるダイのねじれ形配列（すなわち、ダイの間の空間）によって分けられ、若しくは、または、細長いスタックされたダイを有するダイ・スタックにおいて、米国特許出願番号第12/124,077号（上記で示されて引用したもの）にて説明したように、本願明細書において、各々は下のダイに対して90度で方位付けされる。
[0040] 更に、米国特許出願番号第12/124,097号に記載されているように、ツールは、ターゲットから垂直にはなれるよりも、別の方向で移動でき、種々の有用な液滴形状を生じることができる。例えば図3Bを参照すると、ダイ341、342、343、344のオフセットスタックは、スタック・マウント側の電気接続サイト（例えば結合パッド）372を備えた基板317に載置して示される。全てのダイは、この例では、周辺のパッド（例えば348）をダイの端に沿って相互接続マージンに配列される。スタックの各ダイが、（示される実施形態では、パッドの全部を露出する）パッドの少なくとも一部の領域を露出するために、ダイに関して位置がずらされる。第1の相互接続液滴314は、基板317の結合パッド372に、第1のダイ341上のダイ・パッド348を接続して示される。液滴を形成するために、ツールは第1のターゲット結合パッド372の方向を指し示し、多くの材料は結合パッド上へ分配される。それから、多くの材料がツールチップと依然として接触している間、第２のパッドの方へ最初に上方へ、そして、第1の目標から、次いで、下方へ、そして、横にダイ・パッド348の方へ（破線矢印により示されるように）横に離れてアークの材料の「テール」を引くためにツールは移動する。第２および次の液滴は、連続したダイ上でパッドを接続するために同様に形成されることができ、ダイ-ダイ（die-to-die）相互接続を形成する。
[0041] 段のオフセットは、ジグザクの構成のダイアセンブリを積み重ね、
図4A、4Bおよび4Cにおいて示した本発明の実施形態によるサポートに取り付けられ、電気的に接続される。この例では、４つのオフセットスタックされたダイを各々有する２つの段を包含するスタックされたダイアセンブリ428は、サポート（例えばパッケージ基板）447に載置される。この例では、下位段はダイ441、442、443、444を含み、上位段は、ダイ445、446、447、448を含む。各々のダイの後ろ側は、ダイ取り付けフィルム（それぞれ、431、432、433、434、435、436、437、438）でラミネートされる。相互接続ダイ・パッド（例えば、548、 648）は、各ダイの相互接続エッジの近くのダイマージンに配置される。相互接続材料のトレース404は、第1の段の相互接続表面の上に形成され、ダイ−ダイ（die-to-die）相互接続を作る相互接続ダイ・パッド（例えば548）を接触させ、段−サポート（tier-to-support）電気的結合部材を作るためにサポート上の第1の列の結合パッド472を接触させる。相互接続材料の台502は、サポート上の第２の列の結合パッド474と接触して形成され、相互接続材料のトレース504は第２の段の相互接続表面の上に形成され、ダイ−ダイ（die-to-die）相互接続を作る相互接続ダイ・パッド（例えば648）を接触させて、段−サポート（tier-to-support）電気的結合部材を作るために台502を接触させる。
[0042] アセンブリが使用のために配備される装置（これらの図では図示せず）の下に横たわる回路にアセンブリの第２のレベルの電気接続（例えば、ランド格子配列またはボール格子配列またはタブ配列）のために、基板477は、スタック・マウント面の反対側の表面にランド476を含む。結合パッド472、474およびランド476は、基板において、一つ以上の誘電層によって分離された、パターン化された（または、パーツを構成する）導電層に接続され、基板においてパターン化された導電層は、誘電層（または複数の誘電層）を介してバイアにより接続される。
[0043] ジグザクの構成の段になったオフセットスタックされたダイアセンブリを造る方法の例のステージは、図4A、4Bおよび4Cに示すようにサポートに電気的に接続して、取り付けられ、図5A、5Bおよび5C、図6A、6Bおよび6C、図7A、7Bおよび7C、図8A、8Bおよび8Cならびに図9A、9Bおよび9Cに示される。かかるプロセスの記述は、あとに続く。
[0044] 従来は、ダイの配列のための半導体回路は、半導体ウェーハの活性化サイド（前方側面）において、形成される。ウェーハは、バックグラインディングにより典型的には薄くなり、ダイ取り付けフィルムは、薄くなったウェハのバックサイドに載置される。それから、ダイは、配列のダイの間でソーストリート（鋸の通り道）に沿って（例えば、鋸で切ることによって）カットによって単一化される。
[0045] 単一化されたダイは、オフセット装置のツール（例えばピックアンドプレース（pick-and-place）ツール）を用いてスタックされる。ここで例示される実施形態では、第1の段420を構成しているダイ（この例では、4つのダイ）の第1のオフセットスタックは、基板477のスタック・マウント表面に載置される。第1の段は、最も低いダイ441のダイ取り付け側壁が、基板上の第1の結合パッド列の結合パッド472と（隣接して、または、部分的にオーバーラップして）整列配置されるようにある。その後で、アセンブリは、誘電コーティング544で被覆される。誘電コーティングの材料は、様々な材料のいずれであってもよく、特定の材料に適切な様に、様々な技術のいずれかを使用して形成されることができる。適切な材料は有機ポリマーを含み、特に適切な材料はパリレンを含み、蒸気形式の前駆体分子のその場（in situ）重合により形成される。コーティングは、コーティング・プロセスの間、材料に露出される全ての表面をカバーし、電気接続がなされることになっている領域を含む。したがって、選択的なレーザー除去による例に関して、開口部は選択された領域にわたって形成される。例えば、開口部545は、相互接続ダイ・パッド（例えば548）をさらし、基板上の第1の列の結合パッド（例えば472）をさらすためにコーティングにより形成される。結果として生じる構造物は図5Aにおいて、部分図で示される、図5B、5Cで拡大される。
[0046] 第1の段420のダイおよび基板に対する第1の段の接続の相互接続は、その後、相互接続ダイ・パッドと接触し、結合パッド472を有する電気伝導材料のトレース404を形成することによってなされる。結果として生じる構造物は図6Aにおいて、部分図で示され、図6B、6Cで、拡大される。誘電コーティングは、電気伝導トレースによって接触できるが、しかし、ダイ・パッドの配置に沿ったダイマージン、隣接するダイエッジ、および側壁のような、電気的接点が要求されない絶縁特徴に役立つ。上記したように、電気伝導材料は、流動可能な形式に置かれることができ、その後、硬くされることができ、または、導体を形成するために硬くなることができることができる材料を含む。電気伝導材料は硬化可能な材料であってもよく、硬化していないか部分的に硬化後の状態に置かれることができ、堆積が完了されるとき、材料は堆積後の中間の段階で部分的にまたはさらに硬化することができ、完全熟成でもよい。適切な電気伝導材料は、例示の金属で満たされたエポキシに関して、金属で満たされた熱硬化性ポリマー、金属で満たされた熱可塑性ポリマーおよび電気伝導インクを含む分子形式（例えば金属に満ちたポリマー）の導電材料で満たされたポリマーを含む。
[0047] 相互接続材料は、特定の材料に適しているいかなる技術にもよって堆積できる。いくつかの実施形態では、材料がノズルまたはニードルを使用して分配されることができ、または、噴霧できることエアゾールまたはスクリーンが印刷した、または、印刷されるジェット、材料が連続的に分配されることができるかまたは実施形態のためのパルスにおいて、免除したにつれて、液滴のジェットまたはノズルによる。あとに続くことを免除し、材料は相互接続を完了するために硬化する。
[0048] その後、第２の段422を構成しているダイ（この例では、4つのダイ）の第２のオフセットスタックは、第1の段420の上側表面に載置する。第２の段は、最も低いダイ445のダイ取り付け側壁が第１の段をオーバーハングするようにこの例では配置され、基板上の第２の結合パッド列の結合パッド474に関して、垂直に整列配置される。結果として生じるアセンブリは、その後で、第２の誘電コーティング644で被覆される。第２の誘電コーティングの材料は様々な材料のいずれかであってもよくて、特定の材料に適当な様に、様々な技術のいずれかを使用して形成されることができる。第２の被覆材は、同様でもよく、または、第1の被覆材と異なっても良い。適切な材料は有機ポリマーを含み、特に適切な材料はパリレンを含み、それは蒸気形式の前駆体分子のその場（in situ）重合により形成される。コーティングはコーティング・プロセスの間、材料に露出される全ての表面をカバーし、電気接続がなされることになっている領域を含む。したがって、選択的なレーザー除去による実施形態のために、開口部は選択された領域を通じて形成される。例えば、開口部645は相互接続ダイ・パッド（例えば648）を露出させ、基板上の第２の列の結合パッド（例えば474）を露出させるようにコーティングにより形成される。結果として生じる構造物は図7Aにおいて、図7B、7Cで部分図および拡大図で示される。
[0049] その後で、導電材料の台502は、基板上の第２の列の結合パッド474と接触して形成される。結果として生じる構造物は図8Aに示され、図8B、8Cで部分図および拡大図で示される。上記したように、電気伝導材料は、流動可能な形式に置かれることができ、その後で、堅くされることができ、または、導体を形成するために堅くなることができる材料を含む。電気伝導材料は硬化可能な材料であってもよく、硬化していないか部分的に硬化後の状態に置かれることができ、堆積が完了されるとき、材料は堆積後の中間の段階で部分的にまたはさらに硬化することができ、完全に硬化されてもよい。適切な電気伝導材料は、実施形態では金属で満たされたエポキシ、金属で満たされた熱硬化性ポリマー、金属で満たされた熱可塑性ポリマーおよび電気伝導インクを含む分子形式（例えば金属で満ちたポリマー）の導電材料で満たされたポリマーを含む。適切な材料は、分配されて最終的な硬化として台高さおよび一般の形状を維持するために適切な流動学的な特性を有し、同じものとして選ばれる。特定の実施形態では、台は一般に円錐形状を有し、約190度−310μmのレンジ（例えば約160度−180μmのレンジのベース直径）の高さを有する。材料の特性によって、より大きな高さ−直径（height-to-diameter）特性を有する台が、作られることが可能である。図8Bの512で例示されるように、ベースを取り囲むエポキシ「ブリード（bleed）」は、堆積および硬化プロセス中に生じ、ある実施形態では、これは望ましい特徴ではない。
[0050] 伝導の台のための適切な材料の特定の実施形態は、Ormet Circuits, Inc.によって、「800の、700の、500の、400の、200シリーズのインク」として市場に出される電気伝導ペーストを含む。これらは、最高でブチルカルビトールの5wt %まで、エポキシ樹脂混合の５度−15 wt %を包含し、残りは、種々の割合のCu、Bi、SnおよびAgを含む。
[0051] 伝導の台のための適切な材料の他の特定の実施形態は、「Thermoset MD-141」としてLord Corporationによって「ダイ取り付け接着剤」として市場に出された材料を含む。これらは、フェノール・ノボラック樹脂の約10wt %、グリコール・エーテル合成物の約5wt %、エポキシ樹脂の約10wt %および銀の約80wt %を含む。
[0052] 台のための相互接続材料は、特定の材料および台形状に適しているいかなる技術によっても堆積できる。いくつかの実施形態では、材料はノズルまたはニードルを使用して分配されることができ、若しくは、スクリーンは印刷、または、ジェット印刷され、材料は、連続的にまたはパルスで分配されることができ、または、例えば、ジェットまたはノズルを介して液滴であってもよい。台の材料の分配に続いて、台の機械的な完了をするために硬化される。
[0053] その後、第２の段422のダイおよび（台502を通って）基板に対する第２の段の接続の相互接続は、相互接続ダイ・パッドと接触し、台502と接触する電気伝導材料のトレース504を形成することによってなされる。結果として生じる構造物は図9Aにおいて示され、図9B、9Cで部分図および拡大図として示される。誘電コーティングは、ダイ・パッドが配置されるダイマージン、隣接するダイエッジおよび側壁のような、電気伝導トレースによって接触できるが、電気的コンタクトが要求されない特徴を絶縁するのに役立つ。上記したように、電気伝導材料は、流動可能な形式に置かれることができ、その後で、堅くされることができる、または、導体を形成するために堅くなることができる材料を含む。電気伝導材料は、硬化可能な材料であってもよく、硬化していないか、部分的に硬化後の状態に置かれることができ、堆積が完了されるとき、材料は堆積後の中間の段階で部分的に、または、さらに硬化することができ、完全に硬化されてもよい。適切な電気伝導材料は、実施形態では、金属で満たされたエポキシ、金属で満たされた熱硬化性ポリマー、金属で満たされた熱可塑性ポリマーおよび電気伝導インクを含む分子形式（例えば金属で満たされたポリマー）の導電材料で満たされるポリマーを含む。ダイ445の側壁と台の先端との間のギャップにわたっているその形状を維持するために適切な流動学的な特性を有するように適切な材料は選ばれ、最終的な硬化のまえに分配に続く。
[0054] 相互接続材料は、特定の材料に適しているいかなる技術にもよって堆積できる。いくつかの実施形態では、材料がノズルまたは針を使用して分配されることができ、または、エアゾールのように噴霧できる、またはスクリーンが印刷またはジェット印刷され、材料が連続的またはパルス的に分配されることができ、または例えば、ジェットまたはノズルを介して液滴であってもよい。
[0055] 図10Aおよび10Bは、基板上の結合パッド472に、第1の段420のダイおよび第1の段420の接続のダイ−ダイ（die-to-die）相互接続を作る回路配線404を示している部分図である。
[0056] 図11Aおよび11Bは、基板上の台502に、第２の段422のダイおよび第２の段422の接続のダイ−ダイ（die-to-die）相互接続を作る回路配線504を示している部分図である。
[0057] 図12A、12B、12Cは、第２の段422のダイのダイ−ダイ（die-to-die）相互接続を作っている回路配線504の形成の段階を示している部分図であり、基板上の結合パッド474上の台502に第1の段422を接続する。
[0058] 他の実施形態は、本発明の範囲内である。
[0059] 例えば、図面は、段のダイ・スタック（これらの実施形態では、オフセット・ダイ・スタック）がサポートにわたって上ったアセンブリを示し、柱はサポート上の結合パッドに上ったオフセット・ダイ・スタックの電気接続のために配備される。他の企図された実施形態では、柱はサポート上のパッドを結合するために上ったダイまたはダイ・スタック（オフセット）の電気接続のために配備される。そして、例えば、図面は下部のオフセット・ダイ・スタックが上のスタックおよびサポートの間にあるアセンブリを示す。特に、図示の例では、下部のオフセット・ダイ・スタックはサポートに載置され、上のスタックは下部のスタックに載置され、その結果、上のスタックの立面図は基板表面の上の下部のスタックの高さ（または下部のスタックの高さ）により課される。他の企図された実施形態では、例えば、下ダイまたは下の非オフセットダイまたはパッケージのような下のスタックではない、上のスタックはいくつかの特徴にわたって取り付けられることが可能である、
[0060] また、例えば、例示のジグザクの段になったダイ・スタック・アセンブリは2つの段（下方および上方）を有し、各々の段は4つのダイを有するとして示される。２つ以上の段を有するアセンブリは企図され、ダイの他の数を有する段は企図される。例えば、一つ以上の追加的な段は、第２の段の上に積み重なることができる。そして、例えば、段の一つ以上はより多くまたは4つ足らずのダイを有することができ、実施形態によっては、例えば、一つ以上の段は8つのダイを有することができる。
[0061] また、例えば、高い方の部分のダイおよび下位階層は、同じ長さを有するとして示される。例えば、ダイは同じタイプであるか、または、同じ機能性を有する状況では全て効果があってよい。段のスタックの各々は、例えば、同じタイプのメモリ・ダイを含むことができる。他のダイ・タイプは、企図される。例えば、異なる機能性を有するダイは、段の範囲内で含まれることができ、または、例えば、1つの段のダイは同じ機能性を有することができる一方で、他の段のダイは一つ以上の異なる機能性を有することができる。従って、考察されたいくつかの実施形態では、ダイは同じサイズであってはならず、または、1つの段のダイは同じサイズであってもよいが、その一方で、他の段のダイは異なる寸法を有することができる。
[0062] また例えば、上の段の最も低いダイの相互接続エッジは、低い機能（すなわち、示される実施形態の下位階層の一番上のダイの下にあるダイエッジを越えて）の下にある端を越えて、外部を延長するとして実施形態に示される。他の企図される実施形態では、下の特徴の下に横たわるエッジと、上のスタックの相互接続エッジが垂直に合わせられることが可能であり、または、下の特徴の下に横たわるエッジから内方にあってよい。
[0063] また、例えば、図示の例では、誘電コーティングは、スタックの全てのダイ上の相互接続パッドから取り除かれるように示される。これにより、その後形成されたトレースに全てのパッドの接触を可能にする。選択されたパッドだけと電気接続を形成することが望ましい。例示された、米国特許出願番号第12/124,077号（上記で示されて引用したものとする）では、開口部は、ダイのパッドの選択されたもの、またはスタックの連続するダイの選択された対応するパッドの上に形成され、誘電コーティングおよび電気的接続に関して利用できないものによって被覆された残りのパッドをそのままにする。そして、例えば、コーティングは、各々の段の構築後の各相については、位相において、形成されると評される。企図されたいくつかの実施形態では、コーティングは２（以上）の形成に続いている単一の位相において適用される。下位段の相互接続ダイ・パッドが直ちに（例えば、レーザー除去によって）除去できるような下位段の上に、上の段が配置されるのは特に望ましい。
[0064] また、例えば、図示の例では、柱の形成、および、上った（上方の）ダイまたは上った（上方の）ダイ・スタックを柱に接続するトレースの形成は、２つの分配オペレーションで実行されるように記載されている。ある実施形態では、角柱および対応するトレースは、分配および分配ツールの適当な制御によって連続的なオペレーションで形成される。

Claims (48)

  1. サポートの上に取り付けられ、サポートの上に上ったダイを有する半導体アセンブリであって、
    前記ダイが、そのフロントサイドで相互接続パッドを有し、前記サポートが、その取り付け側で結合パッドで円錐形状を有する第１の電気伝導材料の柱を備え、
    前記上ったダイが、結合パッドの柱にダイの相互接続パッドを接続する第２の電気伝導材料のトレースによってサポートに電気的に接続され、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各トレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とするアセンブリ。
  2. 前記上ったダイが、そのフロントサイドで複数の相互接続パッドを供え、前記サポートが、その取り付け側で複数の結合パッドの各々に第１の電気伝導材料の柱を有し、
    前記上ったダイが、少なくとも２つの対応する結合パッドの各々の柱に前記複数の相互接続パッドの少なくとも２つの各々を接続する第２の電気伝導材料のトレースによってサポートに電気的に接続される、ことを特徴とする請求項１に記載のアセンブリ。
  3. 前記第１の電気伝導材料および前記第２の電気伝導材料が同じ材料からなることを特徴とする請求項１に記載のアセンブリ。
  4. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、流動可能で、その後、硬化され、または、伝導体を形成するように硬化することができるように堆積される材料からなることを特徴とする請求項１に記載のアセンブリ。
  5. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、硬化可能材料からなることを特徴とする請求項１に記載のアセンブリ。
  6. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、ポリマーマトリクスの伝導材料の粒子を含むことを特徴とする請求項１に記載のアセンブリ。
  7. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、金属に満ちたポリマーからなることを特徴とする請求項１に記載のアセンブリ。
  8. 前記金属に満ちたポリマーが、金属で満たされたエポキシからなることを特徴とする請求項７に記載のアセンブリ。
  9. 前記金属に満ちたポリマーが、金属で満たされた熱硬化性ポリマーからなることを特徴とする請求項７に記載のアセンブリ。
  10. 前記金属に満ちたポリマーが、熱可塑性ポリマーからなることを特徴とする請求項７に記載のアセンブリ。
  11. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、キャリアの粒子形態の伝導材料からなることを特徴とする請求項１に記載のアセンブリ。
  12. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、電気伝導インクからなることを特徴とする請求項１１に記載のアセンブリ。
  13. サポートの上に取り付けられたダイスタックの複数のダイからなる半導体アセンブリであって、少なくとも第１のダイがサポートの上に上っており、前記第１のダイがそのフロントサイドで相互接続パッドを有し、前記サポートが、その取り付け側で結合パッドに円錐形状を有する第１の電気伝導材料の柱を有し、
    前記第１のダイが、結合パッドの柱にダイの相互接続パッドを接続する第２の電気伝導材料のトレースによってサポートに電気的に接続され、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各トレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とするアセンブリ。
  14. 前記第１の電気伝導材料および前記第２の電気伝導材料が同じ材料からなることを特徴とする請求項１３に記載のアセンブリ。
  15. 少なくとも第２のダイが、第１のダイの相互接続パッドを第２のダイの相互接続パッドと接続する第３の電気伝導材料のトレースによって第１のダイに電気的に接続されることを特徴とする請求項１３に記載のアセンブリ。
  16. 第３の電気伝導材料および第２の電気伝導材料が同じ材料からなることを特徴とする請求項１５に記載のアセンブリ。
  17. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、流動可能で、その後、硬化され、または、伝導体を形成するように硬化することができるように堆積される材料からなることを特徴とする請求項１３に記載のアセンブリ。
  18. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、硬化可能材料からなることを特徴とする請求項１３に記載のアセンブリ。
  19. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、ポリマーマトリクスの伝導材料の粒子を含むことを特徴とする請求項１３に記載のアセンブリ。
  20. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、金属に満ちたポリマーからなることを特徴とする請求項１３に記載のアセンブリ。
  21. 前記金属に満ちたポリマーが、金属で満たされたエポキシからなることを特徴とする請求項２０に記載のアセンブリ。
  22. 前記金属に満ちたポリマーが、金属で満たされた熱硬化性ポリマーからなることを特徴とする請求項２０に記載のアセンブリ。
  23. 前記金属に満ちたポリマーが、熱可塑性ポリマーからなることを特徴とする請求項２０に記載のアセンブリ。
  24. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、キャリアの粒子形態の伝導材料からなることを特徴とする請求項１３に記載のアセンブリ。
  25. 前記第１の電気伝導材料および前記第２の電気伝導材料の少なくとも１つが、電気伝導インクからなることを特徴とする請求項２４に記載のアセンブリ。
  26. サポートの上に取り付けられ、サポートの上に上った上方ダイスタックの複数のダイからなる半導体アセンブリであって、前記上方スタックの少なくとも第１のダイがそのフロントサイドで相互接続パッドを有し、前記サポートが、その取り付け側で結合パッドに円錐形状を有する第１の電気伝導材料の柱を有し、
    前記上方スタックの前記第１のダイが、結合パッドの柱に前記上方スタックの前記第１のダイの相互接続パッドを接続する第２の電気伝導材料のトレースによってサポートに電気的に接続され、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各トレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とする半導体アセンブリ。
  27. サポートと上方ダイスタックとの間に配置された下方のダイを更に有することを特徴とする請求項２６に記載の半導体アセンブリ。
  28. サポートと上方ダイスタックとの間に配置された下方のダイスタックを更に有することを特徴とする請求項２６に記載の半導体アセンブリ。
  29. サポートと上方ダイスタックとの間に配置された半導体パッケージを更に有することを特徴とする請求項２６に記載の半導体アセンブリ。
  30. 前記下方ダイスタックが、段のオフセットスタックされたダイアセンブリを有し、下方のダイスタックのダイが、ダイ−ダイ（die-to-die）で電気的に相互接続され、サポートの結合パッドのセットおよび下方のダイスタックのダイの相互接続パッドを接続する電気伝導材料のトレースによって下方のダイスタックがサポートに電気的に接続されることを特徴とする請求項２８に記載の半導体アセンブリ。
  31. 上方ダイスタックが、段のオフセットスタックされたダイアセンブリからなり、相互接続ダイパッドおよび第１の方向の上方のダイスタックのダイの面の相互接続エッジが柱と整列されることを特徴とする請求項２６に記載の半導体アセンブリ。
  32. ジグザグ構成の第１及び第２の段のオフセットダイスタックからなるダイスタックアセンブリであって、
    サポートが、結合パッドの第１のセット及び結合パッドの第２のセットを有し、円錐形状を有する第１の電気伝導材料の複数の柱が上に突出し、結合パッドの第２のセットと電気的に結合され、
    第１のダイスタックのダイが、結合パッドの第１のセットと第１のダイスタックのダイを電気的に接続する電気伝導材料の第１のトレース及び第１のダイスタックのダイの相互接続パッドと接触させる電気伝導材料の第１のトレースによって、ダイ−ダイ（die-to-die）で電気的に相互接続され、
    第２のダイスタックのダイが、柱と第２のダイスタックのダイを電気的に接続する第２の電気伝導材料の第２のトレース及び第２のダイスタックのダイの相互接続パッドと接触させる第２の電気伝導材料の第２のトレースによって、ダイ−ダイ（die-to-die）で電気的に相互接続され、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各第２のトレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成される、
    ことを特徴とするダイスタックアセンブリ。
  33. 第１のダイスタックのダイの相互接続エッジが第１の方向に面し、第２のダイスタックのダイの相互接続エッジが第１の方向とは異なる第２の方向に面することを特徴とする請求項３２に記載のダイスタックアセンブリ。
  34. 第１の方向が、第２の方向と反対であることを特徴とする請求項３２に記載のダイスタックアセンブリ。
  35. 第１の方向が、第２の方向と直交することを特徴とする請求項３２に記載のダイスタックアセンブリ。
  36. 電気伝導材料が、ポリマーマトリックスの伝導材料の粒子からなることを特徴とする請求項３２に記載のダイスタックアセンブリ。
  37. サポートの上に取り付けられ、サポートの上に上ったダイをサポートの回路に電気的に接続させる方法であって、
    サポートの取り付け側で結合パッドのセットに円錐形状を有する第１の電気伝導材料の柱を形成するステップと、
    第２の電気伝導材料のトレースを形成するステップであって、各トレースが、上ったダイの相互接続ダイパッドと、および、柱と接触することを特徴とする、トレースを形成するステップと
    を有し、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各トレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とする方法。
  38. 前記トレースを形成するステップが、柱と相互接続ダイパッドとの間のギャップにわたってトレースを形成するステップからなることを特徴とする請求項３７に記載の方法。
  39. 前記柱を形成するステップが、結合パッドに硬化可能な電気伝導性の柱材料を堆積するステップと、堆積された柱材料を硬化するステップとを有することを特徴とする請求項３７に記載の方法。
  40. 前記トレースを形成するステップが、柱と接触する硬化可能な電気伝導性トレース材料を堆積するステップと、堆積されたトレース材料を硬化するステップとを有することを特徴とする請求項３７に記載の方法。
  41. サポートの上に取り付けられ、サポートの上に上った、ダイスタックのダイをサポートの回路に電気的に接続するための方法であって、
    サポートの取り付け側で結合パッドのセットに円錐形状を有する第１の電気伝導性材料の柱を形成するステップと、
    第２の電気伝導性材料のトレースを形成するステップであって、各トレースがダイの上ったスタックの少なくとも１つのダイの相互接続ダイパッドと、および、柱と接触することを特徴とする、トレースを形成するステップと
    を有し、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各トレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とする方法。
  42. 段のオフセットスタックされたダイアセンブリをジグザグ構成で形成するための方法であって、
    サポートに第１の段を取り付けるステップであって、第１の段の相互接続エッジが第1の方向に面し、少なくとも第１の段の最も低いダイの相互接続パッドがサポートの結合パッドの第１のセットと整列するように配置されることを特徴とする、取り付けるステップと、
    第１の段のダイをダイ−ダイ（die-to-die）に電気的に相互接続させるステップであって、ダイの少なくとも１つの相互接続パッドと、および、結合パッドの前記第１のセットのうちの１つと各々接触する電気伝導材料の第１の段のトレースを形成することによって、段をサポートに電気的に接続させることを特徴とする、相互接続させるステップと、
    第２の段の相互接続エッジが第２の方向に面するように配置され、第１の段の上に第２の段をスタックし、又は、取り付けるステップと、
    前記サポートの結合パッドの第２のセットに円錐形状を有する第１の電気伝導材料の柱を形成するステップと、
    第２の電気伝導材料の第２の段のトレースを形成するステップであって、各トレースが、第２の段の少なくとも１つのダイの相互接続ダイパッドと、および、柱と接触することを特徴とする、トレースを形成するステップと
    を有し、
    前記第１及び第２の電気伝導材料の各々が、伝導材料の粒子を含むポリマーマトリックス又はキャリアの粒子形態の伝導材料からなり、各第２の段のトレースが、既に形成された柱と接触するように第２の電気伝導材料を堆積することにより形成されることを特徴とする方法。
  43. 前記第１の段のトレースを形成することが、少なくとも１つの下方の段のダイのダイパッドと、および、結合パッドの第１のセットの一つと接触して、硬化可能な電気伝導性トレース材料を堆積するステップと、堆積されたトレース材料を硬化するステップと、
    を有することを特徴とする請求項４２に記載の方法。
  44. 前記第２の段のトレースを形成するステップが、前記柱と前記相互接続ダイパッドとの間のギャップにわたってトレースを形成するステップからなることを特徴とする請求項４２に記載の方法。
  45. 前記柱を形成するステップが、結合パッドに硬化可能な電気伝導性の柱材料を堆積するステップと、堆積された柱材料を硬化するステップとを包含することを特徴とする請求項４２に記載の方法。
  46. 前記第２の段のトレースを形成するステップが、少なくとも１つの上方の段のダイでダイパッドと、および、柱と接触して硬化可能な電気伝導性トレース材料を堆積するステップと、堆積されたトレース材料を硬化するステップと、を包含することを特徴とする請求項４２に記載の方法。
  47. 第１の段のトレースを形成する前に、第１の段をスタックし、又は、取り付けるステップに続いて、絶縁保護コーティングでアセンブリをコーティングするステップと、第１の段のトレースと接触している結合パッドと少なくとも１つの選択されたダイパッドに開口部を形成するステップと、
    を更に有することを特徴とする請求項４２に記載の方法。
  48. 柱を形成する前に、第２の段をスタックし、又は、取り付けるステップに続いて、絶縁保護コーティングでアセンブリをコーティングするステップと、柱と接触している結合パッドと少なくとも１つの選択されたダイパッドに開口部を形成するステップと、
    を更に有することを特徴とする請求項４２に記載の方法。
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Families Citing this family (82)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8704379B2 (en) 2007-09-10 2014-04-22 Invensas Corporation Semiconductor die mount by conformal die coating
CN103325764B (zh) * 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
US8829677B2 (en) 2010-10-14 2014-09-09 Invensas Corporation Semiconductor die having fine pitch electrical interconnects
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
US8765031B2 (en) 2009-08-13 2014-07-01 Align Technology, Inc. Method of forming a dental appliance
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
TWI520213B (zh) 2009-10-27 2016-02-01 英維瑟斯公司 加成法製程之選擇性晶粒電絕緣
JP5512292B2 (ja) * 2010-01-08 2014-06-04 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9241774B2 (en) 2010-04-30 2016-01-26 Align Technology, Inc. Patterned dental positioning appliance
US9211166B2 (en) 2010-04-30 2015-12-15 Align Technology, Inc. Individualized orthodontic treatment index
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
US9403238B2 (en) 2011-09-21 2016-08-02 Align Technology, Inc. Laser cutting
US9196588B2 (en) * 2011-11-04 2015-11-24 Invensas Corporation EMI shield
US9375300B2 (en) 2012-02-02 2016-06-28 Align Technology, Inc. Identifying forces on a tooth
US9220580B2 (en) 2012-03-01 2015-12-29 Align Technology, Inc. Determining a dental treatment difficulty
US20130234330A1 (en) * 2012-03-08 2013-09-12 Infineon Technologies Ag Semiconductor Packages and Methods of Formation Thereof
US9414897B2 (en) 2012-05-22 2016-08-16 Align Technology, Inc. Adjustment of tooth position in a virtual dental model
KR102190382B1 (ko) 2012-12-20 2020-12-11 삼성전자주식회사 반도체 패키지
CN104769714B (zh) 2013-02-26 2018-10-26 晟碟信息科技（上海）有限公司 包括交替形成台阶的半导体裸芯堆叠的半导体器件
KR20140109134A (ko) * 2013-03-05 2014-09-15 삼성전자주식회사 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치
CN103474421B (zh) * 2013-08-30 2016-10-12 晟碟信息科技（上海）有限公司 高产量半导体装置
US10449016B2 (en) 2014-09-19 2019-10-22 Align Technology, Inc. Arch adjustment appliance
US9610141B2 (en) 2014-09-19 2017-04-04 Align Technology, Inc. Arch expanding appliance
US9744001B2 (en) 2014-11-13 2017-08-29 Align Technology, Inc. Dental appliance with cavity for an unerupted or erupting tooth
US10504386B2 (en) 2015-01-27 2019-12-10 Align Technology, Inc. Training method and system for oral-cavity-imaging-and-modeling equipment
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US11554000B2 (en) 2015-11-12 2023-01-17 Align Technology, Inc. Dental attachment formation structure
US11931222B2 (en) 2015-11-12 2024-03-19 Align Technology, Inc. Dental attachment formation structures
US11103330B2 (en) 2015-12-09 2021-08-31 Align Technology, Inc. Dental attachment placement structure
US11596502B2 (en) 2015-12-09 2023-03-07 Align Technology, Inc. Dental attachment placement structure
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US10470847B2 (en) 2016-06-17 2019-11-12 Align Technology, Inc. Intraoral appliances with sensing
EP3471653B1 (en) 2016-06-17 2021-12-22 Align Technology, Inc. Orthodontic appliance performance monitor
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
CN211433450U (zh) 2016-07-27 2020-09-08 阿莱恩技术有限公司 透照适配器套筒设备和透照适配器
EP3534832B1 (en) 2016-11-04 2023-09-27 Align Technology, Inc. Methods and apparatuses for dental images
EP4491145A3 (en) 2016-12-02 2025-03-19 Align Technology, Inc. A method of making a palatal expander apparatus
WO2018102770A1 (en) 2016-12-02 2018-06-07 Align Technology, Inc. Force control, stop mechanism, regulating structure of removable arch adjustment appliance
WO2018102702A1 (en) 2016-12-02 2018-06-07 Align Technology, Inc. Dental appliance features for speech enhancement
CN113440273A (zh) 2016-12-02 2021-09-28 阿莱恩技术有限公司 一系列腭扩张器及其形成方法和形成设备
US10548700B2 (en) 2016-12-16 2020-02-04 Align Technology, Inc. Dental appliance etch template
US10779718B2 (en) 2017-02-13 2020-09-22 Align Technology, Inc. Cheek retractor and mobile device holder
US10147705B2 (en) * 2017-02-21 2018-12-04 Micron Technology, Inc. Stacked semiconductor die assemblies with die substrate extensions
US12090020B2 (en) 2017-03-27 2024-09-17 Align Technology, Inc. Apparatuses and methods assisting in dental therapies
US10613515B2 (en) 2017-03-31 2020-04-07 Align Technology, Inc. Orthodontic appliances including at least partially un-erupted teeth and method of forming them
CN108878398B (zh) * 2017-05-16 2020-07-21 晟碟半导体（上海）有限公司 包括导电凸块互连的半导体器件
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
US11045283B2 (en) 2017-06-09 2021-06-29 Align Technology, Inc. Palatal expander with skeletal anchorage devices
WO2018232299A1 (en) 2017-06-16 2018-12-20 Align Technology, Inc. Automatic detection of tooth type and eruption status
US10639134B2 (en) 2017-06-26 2020-05-05 Align Technology, Inc. Biosensor performance indicator for intraoral appliances
US10885521B2 (en) 2017-07-17 2021-01-05 Align Technology, Inc. Method and apparatuses for interactive ordering of dental aligners
US11419702B2 (en) 2017-07-21 2022-08-23 Align Technology, Inc. Palatal contour anchorage
CN116327391A (zh) 2017-07-27 2023-06-27 阿莱恩技术有限公司 用于通过光学相干断层扫描术来处理正畸矫正器的系统和方法
US11633268B2 (en) 2017-07-27 2023-04-25 Align Technology, Inc. Tooth shading, transparency and glazing
US12274597B2 (en) 2017-08-11 2025-04-15 Align Technology, Inc. Dental attachment template tray systems
WO2019035979A1 (en) 2017-08-15 2019-02-21 Align Technology, Inc. EVALUATION AND CALCULATION OF BUCCAL CORRIDOR
WO2019036677A1 (en) 2017-08-17 2019-02-21 Align Technology, Inc. SURVEILLANCE OF CONFORMITY OF DENTAL DEVICE
US12171575B2 (en) 2017-10-04 2024-12-24 Align Technology, Inc. Intraoral systems and methods for sampling soft-tissue
US10813720B2 (en) 2017-10-05 2020-10-27 Align Technology, Inc. Interproximal reduction templates
CN114939001B (zh) 2017-10-27 2025-02-18 阿莱恩技术有限公司 替代咬合调整结构
CN116602778A (zh) 2017-10-31 2023-08-18 阿莱恩技术有限公司 具有选择性牙合负荷和受控牙尖交错的牙科器具
CN111315315B (zh) 2017-11-01 2022-08-23 阿莱恩技术有限公司 自动治疗规划
WO2019100022A1 (en) 2017-11-17 2019-05-23 Align Technology, Inc. Orthodontic retainers
CN114948315B (zh) 2017-11-30 2024-08-27 阿莱恩技术有限公司 用于监测口腔矫治器的传感器
US11432908B2 (en) 2017-12-15 2022-09-06 Align Technology, Inc. Closed loop adaptive orthodontic treatment methods and apparatuses
US10980613B2 (en) 2017-12-29 2021-04-20 Align Technology, Inc. Augmented reality enhancements for dental practitioners
EP3743010B1 (en) 2018-01-26 2022-01-12 Align Technology, Inc. Diagnostic intraoral scanning and tracking
US11937991B2 (en) 2018-03-27 2024-03-26 Align Technology, Inc. Dental attachment placement structure
EP3773320B1 (en) 2018-04-11 2024-05-15 Align Technology, Inc. Releasable palatal expanders
US11024604B2 (en) * 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11257788B2 (en) * 2019-09-24 2022-02-22 Advanced Semiconductor Engineering, Inc. Semiconductor device package with stacked die having traces on lateral surface
KR102905086B1 (ko) 2020-11-16 2025-12-30 삼성전자주식회사 메모리 패키지 및 이를 포함하는 저장 장치
US11942430B2 (en) * 2021-07-12 2024-03-26 Micron Technology, Inc. Stacked die modules for semiconductor device assemblies and methods of manufacturing stacked die modules
CN114220744B (zh) * 2021-11-24 2024-12-31 长江存储科技有限责任公司 芯片的封装方法及结构
JP7741745B2 (ja) * 2022-02-15 2025-09-18 キオクシア株式会社 半導体装置およびその製造方法
US12469836B2 (en) 2022-09-26 2025-11-11 nD-HI Technologies Lab, Inc. High bandwidth memory stack with side edge interconnection and 3D IC structure with the same
US12471296B2 (en) 2022-09-26 2025-11-11 nD-HI Technologies Lab, Inc. High bandwidth memory stack with side edge interconnection and 3D IC structure with the same
CN120730746A (zh) * 2024-03-30 2025-09-30 华为技术有限公司 一种电子模组和电子设备

Family Cites Families (196)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147968A (en) * 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
US4323914A (en) * 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4363076A (en) * 1980-12-29 1982-12-07 Honeywell Information Systems Inc. Integrated circuit package
US4500905A (en) * 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS6149432A (ja) * 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5138438A (en) * 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH063819B2 (ja) * 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5218234A (en) * 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US5331591A (en) * 1993-02-01 1994-07-19 At&T Bell Laboratories Electronic module including a programmable memory
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5502333A (en) * 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US6255726B1 (en) * 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6228686B1 (en) * 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
US5616953A (en) * 1994-09-01 1997-04-01 Micron Technology, Inc. Lead frame surface finish enhancement
US5619476A (en) * 1994-10-21 1997-04-08 The Board Of Trustees Of The Leland Stanford Jr. Univ. Electrostatic ultrasonic transducer
US5466634A (en) * 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
DE69621983T2 (de) * 1995-04-07 2002-11-21 Shinko Electric Industries Co., Ltd. Struktur und Verfahren zur Montage eines Halbleiterchips
US5721151A (en) * 1995-06-07 1998-02-24 Lsi Logic Corporation Method of fabricating a gate array integrated circuit including interconnectable macro-arrays
US5691248A (en) * 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5648684A (en) * 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5538758A (en) * 1995-10-27 1996-07-23 Specialty Coating Systems, Inc. Method and apparatus for the deposition of parylene AF4 onto semiconductor wafers
JP3527350B2 (ja) * 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5880530A (en) * 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3685585B2 (ja) * 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
US6962829B2 (en) * 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
US6664616B2 (en) * 1996-11-21 2003-12-16 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3779789B2 (ja) * 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2980046B2 (ja) * 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6271598B1 (en) * 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
WO1999009599A2 (en) 1997-08-21 1999-02-25 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5888850A (en) * 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6441487B2 (en) * 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6138349A (en) 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6315856B1 (en) * 1998-03-19 2001-11-13 Kabushiki Kaisha Toshiba Method of mounting electronic component
DE19833713C1 (de) * 1998-07-27 2000-05-04 Siemens Ag Verfahren zur Herstellung eines Verbundkörpers aus wenigstens zwei integrierten Schaltungen
JP3516592B2 (ja) * 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6175158B1 (en) * 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6303977B1 (en) * 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6297657B1 (en) * 1999-01-11 2001-10-02 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US6338980B1 (en) * 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
KR100533673B1 (ko) * 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
US6376904B1 (en) * 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
JP2001183415A (ja) 1999-12-28 2001-07-06 Molex Inc ベアチップ用ｉｃソケット
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
DE10004941A1 (de) * 2000-02-06 2001-08-09 Reimer Offen Temperierter Probennehmer für Flüssigkeiten
JP2001223323A (ja) 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
CA2399842C (en) 2000-03-02 2006-11-14 Microchips, Inc. Microfabricated devices for the storage and selective exposure of chemicals and devices
US6335224B1 (en) * 2000-05-16 2002-01-01 Sandia Corporation Protection of microelectronic devices during packaging
US6384473B1 (en) * 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6956283B1 (en) 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6717245B1 (en) 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
JP4361670B2 (ja) * 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
JP3377001B2 (ja) * 2000-08-31 2003-02-17 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
US6580165B1 (en) * 2000-11-16 2003-06-17 Fairchild Semiconductor Corporation Flip chip with solder pre-plated leadframe including locating holes
DE10103186B4 (de) * 2001-01-24 2007-01-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiter-Chip
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
JP2002305286A (ja) * 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
US6910268B2 (en) 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6973718B2 (en) * 2001-05-30 2005-12-13 Microchips, Inc. Methods for conformal coating and sealing microchip reservoir devices
US6900528B2 (en) 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030006493A1 (en) 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP2003023138A (ja) * 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
KR100394808B1 (ko) * 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US20030038353A1 (en) * 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
US7518223B2 (en) * 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030038356A1 (en) * 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6569709B2 (en) * 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
US6747348B2 (en) * 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
JP2003142518A (ja) 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
US6611052B2 (en) * 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6627509B2 (en) * 2001-11-26 2003-09-30 Delaware Capital Formation, Inc. Surface flashover resistant capacitors and method for producing same
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US6750547B2 (en) * 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6607941B2 (en) * 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
US6802446B2 (en) * 2002-02-01 2004-10-12 Delphi Technologies, Inc. Conductive adhesive material with metallurgically-bonded conductive particles
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
USD475981S1 (en) * 2002-03-29 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Integrated circuits substrate
US7340181B1 (en) * 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6756252B2 (en) * 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6656827B1 (en) * 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6667543B1 (en) * 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US7268005B2 (en) 2002-10-30 2007-09-11 Finisar Corporation Apparatus and method for stacking laser bars for uniform facet coating
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4381675B2 (ja) 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
US6881610B2 (en) * 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
JP2004214548A (ja) 2003-01-08 2004-07-29 Mitsubishi Electric Corp 部品内蔵基板型モジュール、それを搭載した基板、部品内蔵基板型モジュールの製造方法、および部品内蔵基板型モジュールを搭載した基板の製造方法
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
KR101186919B1 (ko) 2003-02-06 2012-10-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치의 제조 방법
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP3772984B2 (ja) 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
TWI231023B (en) * 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
KR100778597B1 (ko) 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
JP2005005380A (ja) * 2003-06-10 2005-01-06 Sanyo Electric Co Ltd 半導体装置の製造方法
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
TWM243783U (en) * 2003-06-30 2004-09-11 Innolux Display Corp Structure of chip on glass
JP2007528120A (ja) 2003-07-03 2007-10-04 テッセラ テクノロジーズ ハンガリー コルラートルト フェレロェセーギュー タールシャシャーグ 集積回路装置をパッケージングする方法及び装置
JP3718205B2 (ja) 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
KR20050009036A (ko) 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US20050067694A1 (en) 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US7064010B2 (en) 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP2005197491A (ja) * 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
JP4198072B2 (ja) 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP3811160B2 (ja) 2004-03-09 2006-08-16 株式会社東芝 半導体装置
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
KR100890073B1 (ko) 2004-03-23 2009-03-24 텍사스 인스트루먼츠 인코포레이티드 수직으로 적층된 반도체 장치 및 그 제조 방법
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7245021B2 (en) 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US20050251031A1 (en) 2004-05-06 2005-11-10 Scimed Life Systems, Inc. Apparatus and construction for intravascular device
US7239020B2 (en) 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
TWI236110B (en) 2004-06-25 2005-07-11 Advanced Semiconductor Eng Flip chip on leadframe package and method for manufacturing the same
JP2006019493A (ja) 2004-07-01 2006-01-19 Disco Abrasive Syst Ltd ウェーハの分割方法
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
WO2006027981A1 (ja) 2004-09-08 2006-03-16 Matsushita Electric Industrial Co., Ltd. 立体的電子回路装置とそれを用いた電子機器およびその製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
US7566634B2 (en) 2004-09-24 2009-07-28 Interuniversitair Microelektronica Centrum (Imec) Method for chip singulation
US8324725B2 (en) 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
JP2006140294A (ja) 2004-11-11 2006-06-01 Fujitsu Ltd 半導体基板、半導体装置の製造方法及び半導体装置の試験方法
KR100626618B1 (ko) 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US7371676B2 (en) 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7351657B2 (en) 2005-06-10 2008-04-01 Honeywell International Inc. Method and apparatus for applying external coating to grid array packages for increased reliability and performance
JP2006351793A (ja) 2005-06-15 2006-12-28 Fujitsu Ltd 半導体装置
US7196262B2 (en) 2005-06-20 2007-03-27 Solyndra, Inc. Bifacial elongated solar cell devices
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP2007035911A (ja) * 2005-07-27 2007-02-08 Seiko Epson Corp ボンディングパッドの製造方法、ボンディングパッド、及び電子デバイスの製造方法、電子デバイス
US7452743B2 (en) 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
JP2007073803A (ja) * 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7408243B2 (en) 2005-12-14 2008-08-05 Honeywell International Inc. High temperature package flip-chip bonding to ceramic
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070158799A1 (en) 2005-12-29 2007-07-12 Chin-Tien Chiu Interconnected IC packages with vertical SMT pads
TWI284971B (en) 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8710675B2 (en) 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
US7429521B2 (en) 2006-03-30 2008-09-30 Intel Corporation Capillary underfill of stacked wafers
US7732912B2 (en) 2006-08-11 2010-06-08 Tessera, Inc. Semiconductor chip packages and assemblies with chip carrier units
US7888185B2 (en) 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
JP2008071953A (ja) 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
KR100813624B1 (ko) 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8154881B2 (en) 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
US8242607B2 (en) * 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080173792A1 (en) 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
WO2008094749A1 (en) 2007-01-29 2008-08-07 Digital Angel Corporation Micron-scale implatable transponder
US20080203566A1 (en) 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
US7638869B2 (en) 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
JP5049684B2 (ja) * 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
CN101809739B (zh) 2007-07-27 2014-08-20 泰塞拉公司 具有后应用的衬垫延长部分的重构晶片堆封装
EP2186131A2 (en) 2007-08-03 2010-05-19 Tessera Technologies Hungary Kft. Stack packages using reconstituted wafers
US7906853B2 (en) * 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
US20090068790A1 (en) * 2007-09-07 2009-03-12 Vertical Circuits, Inc. Electrical Interconnect Formed by Pulsed Dispense
KR101614960B1 (ko) 2007-10-18 2016-04-22 인벤사스 코포레이션 반도체 다이 어셈블리 및 반도체 다이 준비 방법
CN103325764B (zh) 2008-03-12 2016-09-07 伊文萨思公司 支撑安装的电互连管芯组件
CN102067310B (zh) 2008-06-16 2013-08-21 泰塞拉公司 带有边缘触头的晶片级芯片规模封装的堆叠及其制造方法

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