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TWI515863B - 載體安裝式電氣互連晶粒組成件 - Google Patents

載體安裝式電氣互連晶粒組成件 Download PDF

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TWI515863B
TWI515863B TW098108067A TW98108067A TWI515863B TW I515863 B TWI515863 B TW I515863B TW 098108067 A TW098108067 A TW 098108067A TW 98108067 A TW98108067 A TW 98108067A TW I515863 B TWI515863 B TW I515863B
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die
interconnect
electrical
dies
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TW098108067A
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西門 麥克艾瑞爾
馬克 羅賓森
勞倫斯 小安德魯斯
Original Assignee
英維瑟斯公司
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Publication date
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    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
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    • H10W72/00—
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Description

載體安裝式電氣互連晶粒組成件
本發明係關於積體電路晶片的電氣互連，並且係特別關於安裝互連的堆疊晶粒於載體上。
典型的半導體晶粒具有積體電路形成於其中的前(主動)側、後側、及側壁。側壁在前邊緣與前側相會合，以及，在後邊緣與後側相會合。半導體晶粒典型上在前側設有互連墊(晶粒墊)，用以使晶粒上的電路與其中配置有晶粒之裝置中的其它電路電氣互連。某些晶粒於設置時延著晶粒的一或更多邊緣而於前側上具有晶粒墊，並且，這些晶粒可以被稱為週邊墊晶粒。其它晶粒於設置時具有以一或二列配置於接近晶粒的中心之前側的晶粒墊，並且，這些晶粒可以被稱為中心墊晶粒。晶粒可以「重新繞線」以便在或接近晶粒的一或更多邊緣處提供適當的互連墊配置。
藉由數個方式中的任一方式，半導體晶粒可以與例如封裝基板上或導線架上等封裝組件中的其它電路電連接。舉例而言，藉由打線接合、或藉由覆晶(flip chip)式互連、或者藉由捲帶式自動接合(TAB)互連，可以製造這種z-互連。封裝基板或導線架提供封裝組件至裝置中例如印刷電路板之下層電路(第二層互連)的電連接，而該封裝組件被安裝於該裝置中以供使用。
已提出許多方法以增加積體電路晶片封裝組件中的主動半導體電路的密度，並使封裝組件尺寸最小化(封裝組件覆蓋面積(footprint)、封裝組件厚度)。在一方法中，為了製造具有較小覆蓋面積的高密度封裝組件，將具有相同或不同功能的二或更多半導體晶粒彼此堆疊並安裝於封裝基板上。
美國專利號7,245,021說明垂直堆疊的晶粒組成件，其包含多個藉由「垂直導電元件」而電氣互連的積體電路晶粒。這些晶粒係以電絕緣保形塗層(conformal coating)來予以覆蓋。垂直導電元件係由施加於與晶粒的邊緣相鄰之導電聚合物材料所形成。晶粒係設有金屬導電元件，每一個元件均具有一端附接至晶粒週邊處的電連接點以及具有另一端嵌入於垂直導電聚合物元件中。美國專利號7,215,018揭示類似的垂直堆疊的晶粒組成件，其係安裝於球狀柵格陣列(“BGA”)或地面柵格陣列(“LGA”)基板上。堆疊的晶粒組成件藉由垂直導電元件(垂直互連)至基板的表面上的電連接地面(land)的電氣及物理連接而被安裝至BGA或LGA基板上。藉由在晶粒堆疊的垂直互連與基板之間使用導電聚合物「點」或「坑」以完成電連接。該專利揭示基板包含用於在基板的底部與印刷電路板之間造成電連接的機構，例如基板的底部上的「LGA接點」、銲球或凸塊。
在不同的實施例中，本發明的特徵在於堆疊的晶粒組成件到任何載體上的連接場所的電連接，但沒有到任何插入的晶粒或基板或導線架或封裝組件的電連接。在堆疊之晶粒組成件中的每一個晶粒具有週邊互連端子，並且，堆疊中的晶粒藉由導電材料線或線跡而電氣互連，導電材料線或線跡可為接觸個別晶粒上的互連端子之導電聚合物、或是導電墨。互連材料可包含可固化聚合物。堆疊的晶粒組成件可以直接安裝於載體的表面上，晶粒堆疊組成件係電連接至載體。或者，堆疊的晶粒組成件可以安裝至附加的載體(例如附加的晶粒或基板或導線架或封裝組件)，並且，電連接至載體上的連接場所。在某些實施例中，附加的載體包含電連接至載體上之附加的連接場所之半導體結構，堆疊的晶粒組成件係電連接至該載體。
在一個般的態樣中，本發明的特徵在於在其表面具有電連接場所的載體、以及安裝於所述表面及電連接至一或更多個電連接場之堆疊的晶粒組成件，其中，堆疊的晶粒組成件中每一個晶粒具有週邊互連端子，並且，堆疊中的晶粒藉由導電材料線或線跡而電氣互連，導電材料線或軌跡可為接觸個別晶粒上的互連端子之導電聚合物、或是導電墨。
在某些實施例中，將堆疊中的晶粒互連之導電材料的線跡也被連接至載體上的連接場所。在此等實施例中，晶粒堆疊係設置於載體上或係設置而與載體有關，使得晶粒上的互連端子與載體電路上對應的連接場所適當地對齊，而後，互連材料以適當的圖案而被施加於晶粒上的互連端子以及載體上的連接場所。而且，在互連材料包含可固化聚合物的此等實施例中，在施加可固化材料至晶粒及連接場所之後，可以將材料固化。
在其它實施例中，可以設置附加數量的導電材料以使在晶粒堆疊互連與載體上的連接場所之間產生接觸。在某些這樣的實施例中，在將組成件設於載體上或與載體有關之前，先完成晶粒堆疊組成件互連，並且，在互連材料包含可固化聚合物之此等實施例中，在可固化材料被施加至晶粒之後及組成件設於載體上或與載體有關之前，可以將材料固化或部份固化。在例如安裝組成件於載體上之期間等後續處理期間，經過固化或部份固化的互連可以增進堆疊組成件的機械穩定度。在組成件設於載體上或與載體有關之前，附加的材料可以被施加至載體上的連接場所，或施加至互連上的接觸場所。附加的材料可以與晶粒堆疊互連的材料相同或不同；以及，在附加的材料為可固化聚合物時，在組成件設於載體上或與載體有關之後，實施最後的固化。
在另一個一般的態樣中，本發明的特徵在於在其表面上具有電連接場所之第一載體、安裝於第一載體上的第二載體、及安裝於第二載體的表面上及電連接至第一載體上的一或更多個連接場所的堆疊晶粒組成件，其中，堆疊的晶粒組件中的每一個晶粒具有週邊互連端子，並且，堆疊中的晶粒藉由導電材料線或線跡而電氣互連，導電材料線或線跡可為接觸個別晶粒上的互連端子之導電聚合物、或是導電墨。
在某些實施例中，附加的載體係電連接至第一載體。在此等實施例中，疊堆晶粒單元或組成件中的晶粒中至少某些晶粒的電連接不會電連接至附加的載體，以及，在某些這樣的實施例中，在晶粒單元或組成件與附加的載體上的互連墊或場所之間並沒有直接的電連接。
在某些實施例中，附加的載體作為用於晶粒組件或單元之機械或結構載體，並且，不包含電或電子元件。其可以包含例如仿晶粒；或介電材料片；或具有高熱容量或高導熱性的材料之散熱片或散熱塊。
在某些實施例中，附加的載體可以僅包含被動電氣特徵。在附加的載體中的被動電氣特徵可以被電連接至第一載體中的一或更多個場所；或者它們可以被連接至晶粒單元或組成件中選取的數目(小於全部)之互連以及載體中的一或更多個場所。在此等實施例中，舉例而言，附加的載體包含接地平面。
在某些實施例中，附加的載體包含電子電路，並且，包含一或更多個半導體裝置。舉例而言，附加的載體可為半導體封裝組件；或是附加的晶粒。在某些實施例中，附加的載體中一或更多個連接場所可以被電連接至第一載體中的場所；或是連接至晶粒單元或組成件中選取的數目(小於全部)的互連；或是連接至晶粒單元或組成件中選取的數目(小於全部)的互連以及載體中的一或更多個場所。
在附加的載體包含電子電路之特別實施例中，在第二載體與晶粒組成件或單元中的電子電路是分別連接至第一載體。亦即，晶粒組成件或單元與第一載體之間的電連接繞過第二載體，並且，對第一載體上分別的場所組產生個別的連接。在某些實施例中，附加的載體是晶粒；晶粒上的墊係連接至第一載體上的第二組接合場所，並且，晶粒組成件或單元中的互連係連接至第一載體上的第一組接合場所。在其它實施例中，附加的載體是半導體封裝組件，以及，封裝組件上的地面係連接至第一載體上的第二組接合墊，以及，組成件或單元中的互連係連接至第一載體上的第一組接合場所。
根據本發明的晶粒堆疊及晶粒至載體上的連接場所之電連接不需要銲料、或接線、插座、接腳、或其它連接器。
在某些實施例中，舉例而言，互連材料是導電聚合物，例如導電樹脂；或是導電墨。在某些實施例中，導電聚合物是可固化聚合物，且可以在階段中固化。舉例而言，互連材料可以包含含有導電填充物的基材；基材可以為可固化或可硬化材料，並且，舉例而言，導電填充物可為呈粒子形式，使得當基材硬化或被固化時，材料本身是導電的。在某些實施例中，材料是例如填充銀的環氧樹脂之導電環氧樹脂；舉例而言，具有60-90%(更通常為80-85%)的銀的環氧樹脂可以適用。在分配之後，環氧樹脂被固化，在某些實施例中，造成一序列的點熔成連續的互連線。
在某些實施例中，以與堆疊中的晶粒的互連相同的操作，做成堆疊至載體的連接，使用例如注射器或噴嘴或針等施加工具來施加互連材料。材料以大致上朝向晶粒墊或互連端的沈積方向離開工具，並且，工具在工作方向上移動於出現的堆疊面上。材料可以連續流動地從工具擠出，或者，材料可以以滴落方式離開工具。在某些實施例中，材料以點滴噴射離開工具，並且，被沈積作為當接觸時即接合或在接觸之後即與堆疊面表面相結合的點。在某些實施例中，沈積方向大致上垂直於晶粒的側壁表面，以及，在其它實施例中，沈積方向是偏離與晶粒的側壁表面垂直的角度。工具可以視要連接的對應端之不同的晶粒上的位置而在大致上線性的工作方向上移動，或者，以鋸齒工作方向上移動。
在某些實施例中，在單一操作中，形成多個互連線跡，並且，在某些這樣的實施例中，以單一操作(或者以少於線跡數目之操作的次數)，在給定的堆疊組成件上形成所有的互連線跡。在如此的情況中，施加工具可以包含以大致上平行於晶粒邊界之列而結合在一起的一些針或噴嘴。
在某些實施例中，舉例而言，藉由使用印刷頭(具有適當的噴嘴陣列)之印刷，或者藉由網版印刷、或使用遮罩來施加互連。在某些實施例中，使用感光材料、及曝光程序以將材料圖案化而形成互連。舉例而言，材料可為可光固化導電材料，例如，填充金屬的可光聚合有機聚合物；並且，材料通常係施加於包含墊或互連端子的墊上，然後以所需要的圖案而受光曝照，並且，移除並未固化的材料。
在其它實施例中，在晶粒堆疊互連與載體上的連接場所之間使用附加之小量的互連材料，以使電氣互連的晶粒堆疊連接至載體，附加的小量材料可以藉由淺淺地浸漬於互連材料槽中或是藉由網版印刷或模板印刷而於轉移操作時被施加至晶粒堆疊互連。
仍然在其它實施例中，在晶粒堆疊互連與載體上的連接場所之間使用附加之小量的互連材料，使電氣互連的晶粒堆疊連接至載體，附加的小量材料可以藉由分配操作而被施加至連接場所。可以使用施加工具以分配材料，並且，使用壓力分配(舉例而言，在受控時間及壓力主導之下)、活塞分配(舉例而言，在受控時間及活塞主導之下)、或螺鑽分配(舉例而言，在受控時間及螺鑽旋轉主導之下)，使材料在設備的控制之下離開工具。或者，使用例如噴口或孔徑陣列，藉由圖型化印刷操作，將材料施加至載體上的連接場所。以滴放或連續流動的方式來分配材料。
根據本發明，使用導電聚合物或導電墨，堆疊晶粒組成件可以直接被電連接至任何載體上的任何電連接場所。在一般的分類中，適當的載體包含任何介電基板，其載有一或更多層的圖型化導電體。介電基板可為或包含自然的或是合成的有機或無機材料。舉例而言，形成於玻璃或陶瓷或矽或其它介電片或介電膜上或其中之電路可以構成適當的載體。其它適當的載體包含例如印刷電路板之習知的電路板，舉例而言，可為母板、或模組板、或子板。
在另一個一般的態樣中，本發明的特徵在於與使用之裝置中的載體上之電路電氣互連的堆疊晶粒單元或堆疊晶粒組成件。在某些實施例中，堆疊的晶粒組成件互連，使得晶粒的主動側面向下層電路；在其它實施例中，堆疊的組成件互連而使得晶粒的背面面向下層電路。在其它實施例中，堆疊中的一或更多個其它晶粒可以朝向背離下層電路，而堆疊中的一或更多個其它晶粒面向下層電路。在仍然其它實施例中，晶粒或晶粒堆疊係配向成晶粒的平面並未與載體的晶粒安裝表面平行；在某些同樣的實施例中，晶粒的平面垂直於載體的晶粒安裝表面的平面；或者，以平行與垂直之間的某角度來予以定向。
在某些實施例中，晶粒至少在前表面以及與晶粒邊緣相鄰的側壁上設有電絕緣保形塗層，在所述晶粒邊緣上配置有互連墊，以及，在某些這樣實施例中，晶粒在其前表面、背面、及側表面上設有導電保形塗層。
在組裝期間，保形塗層保護晶粒，以及用以使晶粒與可能接觸的導電構件電絕緣。在某些實施例中，保形塗層的材料包含有機聚合物，舉例而言，對二甲苯聚合物或例如聚二甲苯聚合物等衍生物，例如聚對二甲苯C、聚對二甲苯N、或聚對二甲苯A、或聚對二甲苯SR。在某些實施例中，藉由例如汽相沈積、或液相沈積、或固相沈積等沈積，形成保形塗層。
在某些實施例中，在晶粒堆疊與載體之間施加填充材料。在某些實施例，較佳地選取剛性的填充材料以提供機械穩定度給晶粒及載體組成件。
根據本發明的這些組成件可以用於製造電腦、電信設備、及消費性和工業電子裝置。
現在，將參考顯示本發明之可選擇的實施例之圖式來更詳細地說明本發明。圖式係以圖形之方式來顯示本發明的特徵及它們與其它特徵和結構的關係，且未依比例繪製。為了清楚起見，在顯示本發明的實施例之圖式中，與其它圖式中所示的元件相對應之元件並未全部重新編號，但是，在所有圖式中可以容易地分辨它們。而且，為了清楚說明，對於瞭解本發明並非需要之某些特徵並未顯示於圖式中。在說明中的某些點，參考圖式的方向，可以使用例如「在…之上」、「在…之下」、「上方」、「下方」、「頂部」、「底部」等相對位置的用語；但是，這些用語並非想要限定使用中的裝置之方向。
根據本發明，堆疊的晶粒組成件係電連接至任何載體上的互連場所，但沒有插入的基板或導線架；以及，經由導電聚合物或導電墨而不用銲料、或接線、插座、接腳、或其它連接器而製成堆疊中的晶粒、及晶粒堆疊到載體的電氣互連。圖1以剖面視圖象徵地顯示概括的載體10，其具有連接側12及背側14。互連場所16至少出現在載體的連接側。由於載體的厚度範圍，除了別的以外，可以視載體的特徵而從非常厚至非常薄，所以，於圖式中並未標示載體的厚度；舉例而言，印刷電路板的厚度可以比具有由單一介電層所分開的二金屬層之基板更厚。載體可以具有比虛線箭頭11和13所示的長度及寬度尺寸更大或更小的尺寸。晶粒堆疊可以直接連接至種類眾多的任一載體的附接側處的互連場所，舉例而言，載體包含邏輯晶片的其它晶粒；其它晶粒堆疊；其它封裝的裝置或元件；電路板，包含系統電路板、母板、子板、模組板、等等；導線架；等等。
如同先前技術一節中所述般，美國專利號7,215,018說明安裝於球狀柵格陣列(“BGA”)或地面柵格陣列(“LGA”)基板之垂直堆疊的晶粒組成件。堆疊中的晶粒係電氣上互連，並且，使用可固化的導電聚合物，該堆疊係電連接至基板。圖2以部份剖面視圖概括地顯示在20中之堆疊21，堆疊21具有安裝於BGA基板22上的四個晶粒12、14、16、18。在本實施例中，例如晶粒12的每一個晶粒係被電絕緣保形塗層(conformal coating)34所覆蓋；塗層覆蓋晶粒的背側120、側壁、及前側，而在晶粒墊(例如墊36)之上的塗層中具有開口(例如，開口35)，曝露出用於互連端(例如晶粒外(off-die)端子129)的連接之墊的區域。
使用黏著劑，將一晶粒置於另一晶粒上而選加地安裝
堆疊中相鄰的晶粒。(關於堆疊中的「相鄰」一詞意指晶粒是垂直相鄰的；在共同載體上，舉例而言，在晶圓中或在晶粒陣列中，或在某些配置中，晶粒也可以是水平相鄰的)。在此處所述的實施例中，使用膜黏著件(例如，相鄰晶粒14與16之間的33)。
接合墊228係配置在基板22的晶粒安裝表面224。在所示的實施例中，晶粒係一個配置在另一個之上，具有垂直對齊的個別互連端子129、149、169、189(亦即，大致上垂直於晶粒的前側或背側)。而且，在所示的實施例中，晶粒堆疊21係安裝於基板上，具有至少部份地位於個別接合墊228上對齊的個別互連端子。銲球227於回熔處理中係附接至曝露於基板225之與晶粒安裝側224相反的側處之地面(land)陣列226。銲球陣列用於組成件20到例如使用在導線架上、或例如印刷電路板的供使用裝置中之下層電路上的第二層互連。
使用黏著劑，晶粒堆疊可以被安裝於基板上。在此處所示的實施例中，使用膜黏著劑37，將相鄰於基板22之晶粒18固定至基板22的晶粒安裝側224。如同所知般，藉由形成晶粒堆疊及且而後晶粒堆疊安裝於基板22上，可以製成如圖2中所示的配置；或者，替代地，藉由將晶粒序列地堆疊於基板上，以堆積的方式來做成此配置，亦即，藉由安裝晶粒18於基板22上(選加地，使用黏著劑37)，然後安裝晶粒16於晶粒18上(選加地，使用黏著劑33)，然後安裝晶粒14於晶粒18上、等等，然後以連續操作而施加互連材料至晶粒上的端子與基板上的接合墊。
圖12顯示互連固化之後，基板上的堆疊之晶粒組成件。在本例中的組成件具有四個安裝於基板上的晶粒之堆疊，其中，晶粒彼此電氣互連，以及，藉由互連410，電氣互連至基板電路(z-互連)；亦即，互連410提供互連端子129、149、169、189及基板22上的接合墊228之間的電連續性。
圖3A-3F顯示根據本發明的不同實施例之要被互連的晶粒中各種晶粒邊緣組態的例子。
圖3A顯示具有「晶粒外(off-die)」互連之晶粒。晶粒係以部份剖面視圖來予以顯示，其具有主動側315及晶粒側壁319，在主動側315形成晶粒的積體電路311。在晶粒外組態中，互連端322係接合至互連墊(晶粒墊)313。晶粒墊可為設置時之晶粒中的週邊晶粒墊，或者，可由於晶粒電路的重新繞線結果而位於晶粒週邊其附近。舉例而言，互連端子可為接線(舉例而言，以打線接合操作方式來予以形成)或扁片或扁帶(舉例而言，以帶式接合操作方式來予以形成)。互連端322向外延伸超過晶粒邊緣319之外(因此，「晶粒外」端子)。
圖3B顯示具有沈積於晶粒墊313上的導電聚合物材料之凸塊或團塊323之晶粒。團塊可以成形為使得其朝向晶粒邊緣延伸，並且，可以延伸至晶粒邊緣或(如圖3B中所示的例子中般)稍微超出晶粒邊緣19之外；舉例而言，其可為拇指的形狀。或者，如圖5B所示，團塊可以完全地形成於墊之上。舉例而言，導電聚合物材料可以為例如導電環氧樹脂之可固化的導電聚合物。
圖3C顯示具有互連端子324的晶粒，互連端子324係形成於晶粒的主動側、晶粒的主動側315與晶粒側壁319相會合處的晶粒邊緣或其附近處。舉例而言，如此之邊界互連端子可以為晶粒墊的延伸，並且，可以由於晶粒電路的重新繞線結果而位於晶粒邊界或其附近。
圖3D顯示具有形成於側壁319中的互連端子326之晶粒。藉由將具有導電材料的墊附接至晶粒墊的延伸而將互連端子連接至積體電路，或者，互連端子係連接至重新繞線電路。
圖3E顯示具有互連端子的晶粒，所述互連端子形成而使其圍繞著形成於前側晶粒邊緣處(在晶粒側壁319與晶粒的主動側315交會處)的斜面。如此之捲繞端子在斜面上具有端子部327，以及，在晶粒側壁上具有端子部328。類似的捲繞端子可以形成於背側晶粒邊緣上(在晶粒側壁與晶粒背側317交會處)，於此並未有斜面出現。
圖3F顯示具有互連端子的晶粒，所述互連端子被形成而使其圍繞著形成於前側晶粒邊緣處(在晶粒側壁與晶粒的主動側315交會處)的斜面，且又圍繞著形成於背側晶粒邊緣處(在晶粒側壁與晶粒的主動側317交會處)的斜面。此捲繞端子在前邊緣斜面上具有端子部327、在晶粒側壁上具有端子部328、以及在背邊緣斜面上具有端子部329。
圖4A-4F顯示晶粒配置，如同在圖3A-3F中分別顯示般，一晶粒係配向在另一晶粒上(在這些例子中，每一個例子於堆疊中均具有三個晶粒)。晶粒係顯示為「垂直地」配置；亦即，它們相對於晶粒的前或背側的任意指定之「水平」平面大致垂直地對齊，因此，舉例而言，它們可例如藉由使用導電環氧樹脂的線跡而在處垂直堆疊面垂直地互連。
如圖4A及4B所示般，晶粒外端子322、323突出於堆疊面，使得它們可以藉由不同方法而可供用於連接。如圖4C所示，在晶粒的主動側的邊緣處之互連端子324係在堆疊於它們之上的晶粒的邊緣下方(晶粒的其中一個主動側係曝露出且可容易地取得以用於互連除外)。如圖4D、4E、及4F所示，相反地，形成於晶粒邊緣(圖4D)處的互連端子326、及捲繞互連端子327、328(圖4E)或327、328、329(圖4F)係出現在用於連接的堆疊面處。
圖5A-5F分別顯示大致上如圖4A-4F中配置的堆疊晶粒。在此處，每一個晶粒52係由保形絕緣塗層54所覆蓋，在晶粒墊之上具有開口55。
圖5A顯示具有晶粒外端子522的三個晶粒堆疊。由於在本例中的晶粒外互連端子係立於晶粒的前側，所以，在堆疊中的相鄰晶粒係以間隔53來予以隔開。間隔物可以選加地插入於間隔53中以支撐相鄰的晶粒；選加地，間隔物可以為具有適當厚度之膜黏著劑，以填充間隔及使晶粒彼此黏貼著。晶粒外互連端子522係垂直地對齊，並且，如箭頭50所示般，出現在堆疊面處，使得例如如美國專利7,245,021中所概述般，使用例如垂直配向的互連，可以很容易地使它們互連。
圖5B顯示具有沈積於晶粒墊上的導電聚合物材料的團塊523之三個晶粒的晶粒堆疊。在此處所示的例子中，團塊係完全地形成於曝露出的晶粒墊之上，並且，不會延伸向堆疊面(比較圖3B、4B)。如同圖5A的例子中般，團塊係立於晶粒的前側上，而使得堆疊中的相鄰晶粒被間隔53所隔開，並且，選加地，間隔物可以插入於間隔53中以支撐相鄰的晶粒；選加地，間隔物可以為具有適當厚度之膜黏著劑，以填充間隔及使晶粒彼此黏貼著。雖然在本例中團塊523並未延伸向堆疊面，但是，如箭頭50所示般，其允許進入於互連材料伸入晶粒邊緣處的晶粒之間的間隔中的部份(並未顯示於此圖中)。
圖5C顯示具有互連端子524的三個晶粒之晶粒堆疊，互連端子524係形成於晶粒的主動側中或主動側處、在晶粒的主動側與晶粒側壁相會之晶粒的邊緣處或其附近。在如此之配置中，堆疊中的下側晶粒的互連端子524(亦即，除了堆疊中最上面的晶粒以外的所有晶粒)被堆疊於它們之上的晶粒所覆蓋。假使互連伸入互連端子524上的相鄰晶粒之間，則在此堆疊中的晶粒的互連可以藉由在堆疊面處的垂直配向互連來予以達成。舉例而言，如同所施加的互連材料(例如，導電環氧樹脂)具有流入相鄰晶粒之間的邊界處之間隔中的能力，以達成與邊界中之在晶粒的主動側處的互連端子之電連接。這需要在相鄰的晶粒之間提供允許伸入的間隔53。如圖5A中所示的配置般，間隔物可以被選加地插入於間隔53中以支撐相鄰的晶粒；並且，選加地，間隔物可以為具有適當厚度的膜黏著劑，以填充間隔及使晶粒彼此黏貼著。
圖5D、5E、及5F均顯示具有互連端子的三個晶粒之晶粒堆疊，如箭頭50所示般，所述互連端子係形成於晶粒側壁中或晶粒側壁處及出現在堆疊面處。在這些例子中，保形塗層至少覆蓋晶粒的前側及背側。藉由塗著晶粒的全部所有表面，而後形成穿過塗層以使下層互連端子曝露出的開口，可以製成如此的配置；或者，藉由僅塗著晶粒的前表面及背表面，留下互連端子未被塗著的，可以製成如此的配置。由於互連端子係出現在堆疊面處，並且，由於互連端子並未立於晶粒的前側上，所以，在堆疊中的相鄰晶粒之間不需要間隔。因此，如圖所示，在上晶粒的背側之塗層的表面可以直接位於堆疊中相鄰的下晶粒的前側(主動側)上的塗層的表面上。
如同圖5D、5E及5F中舉例所示的配置中之堆疊晶粒可以藉由使用例如施加於堆疊面的互連，亦即，藉由施加於堆疊中的晶粒的側壁之互連，而很容易地互連。以此方式而電氣互連的堆疊中的晶粒可以根據本發明，藉由直接連接但不使用銲料及任何插入的基板或導線架，而與各種載體中的任一載體上的連接場所電連接。
在上面所例舉的例子中，晶粒被堆疊，而使得晶粒側壁係垂直地對齊，與垂直於晶粒的x-y平面之平面的虛平面實質上齊平，在某些點上，所述平面被稱為堆疊面。由於互連材料一般係以液態來予以施加，所以，在施加時的互連材料在某種程度上是可流動的或是可變形的。因此，晶粒側壁的不對齊是可以忍受的，而沒有犧牲互連的整體性。
在某些例子中，晶粒藉由設計而偏移，使得堆疊在具有要被互連的互連端子之晶粒邊緣處具有步階組態。在無法在晶粒側壁直接取得互連端子的情況中，例如如圖5C所示般配置，這可能特別有用。藉由圖6A、6B中的例子，顯示具有偏移的互連晶粒堆疊。
圖6A以平面視圖顯示堆疊晶粒的配置，每一個晶粒具有配置於與前面晶粒邊緣相鄰的一個邊緣中的互連端子，並且，顯示形成於對應的互連端子上的互連材料；而圖6B以圖6A的6B-6B剖面視圖來顯示該堆疊。參考堆疊中最上方的晶粒，舉例而言，互連端子在本例中係位處沿著前面晶粒邊緣而成一列。在本例中的晶粒係以保形塗層來覆蓋所有的表面(背表面、前表面、側壁)，且設有使互連端子曝露出的開口。如同在這些例子中一般，堆疊中連續塗著的晶粒係一個直接位於另一個之上，使得上方晶粒之背側上的塗層可以接觸下方晶粒之前側上的塗層。
在圖6A及6B中所示的例子中，晶粒都具有相同的尺寸，並且，該等墊係僅延著其中一個晶粒邊緣而設置。因此，堆疊中之連續的晶粒係僅在與晶粒邊緣正交的方向上位移，而該等墊係沿著所述晶粒邊緣而設置。
每一個晶粒僅需位移至某至少足以曝露出下方晶粒中之墊的足夠面積，以允許互連材料與墊形成可靠的電接觸之程度，因此，例如圖中的d處所標示之位移程度係顯示為大於所需。原則上，假使至少墊之面積的一部份保持未被上層晶粒所覆蓋，則偏移可能係足夠的。實際上，假使墊的未被覆蓋面積太小，則沈積時的互連材料在被固化時，其可能不會接觸大至足以建立可靠的電連接的區域上的墊。將位移程度最小化以便堆疊的覆蓋區最小化，可能是較佳的。
關於互連製程，堆疊可以在例如堆疊中的最低晶粒的背側受支撐，並且，沿著要被連接的墊上的軌跡與它們之間的晶粒表面，施加互連材料。可以使用例如注射器或噴嘴等施加工具來施加互連材料。材料以大致上朝向互連端子的沈積方向離開工具，並且，工具在工作方向上移動於晶粒堆疊面上。
以圖6A、6B中的62處顯示具有造成的互連材料線跡之晶粒堆疊。重複此程序以沈積連接所有需要電互連之墊的線跡，在沈積之後，材料被固化。
在進一步處理之前，選加地測試電互連的堆疊晶粒之組成件。完成的組成件可以被安裝於載體上，並且，堆疊中之互連的晶粒可以藉由具有互連之固定的電接點而與下層電路連接。舉例而言，設置印刷電路板或封裝基板，其具有配置在晶粒附接側之接合墊以便與晶粒堆疊互連的端部61或63相對應。參考圖6B，舉例而言，互連62在組成件的頂部(或者，假使組成件被倒轉，是在底部)之晶粒的主動側的邊緣具有端部63，並且，在組成件的底部(或者，假使組成件被倒轉，是在頂部)之晶粒的背側的邊緣具有端部61。舉例而言，例如電路板之載體可以被設置成具有z-互連場所，z-互連場所以對應於互連端61或63的配置之方式來予以配置。舉例而言，組成件可以被安裝於載體上，具有晶粒的主動側面向載體，並且，具有互連端63與z-互連場所(舉例而言，請參見圖7A)相對齊及接觸；或者，具有晶粒的背側面向載體，並且，具有互連端61與z-互連場所(舉例而言，請參見圖7B)相對齊及接觸。替代地，舉例而言，安裝組成件而具有晶粒垂直地(或任何其它角度)朝向載體(舉例而言，請參見圖7C)，具有互連端61與z-互連場所相對齊及接觸。
如圖6A、6B中的例子所示，在堆疊晶粒組成件中的晶粒可以全部都具有相同的尺寸，但是，根據本發明，具有不同尺寸的晶粒也可以被堆疊以及藉由導電聚合物線跡而互連。在某些實施例中，舉例而言，更小的晶粒可以被堆疊在更大的晶粒上，且更小的晶粒被設置而使得接近更大的晶粒的至少一晶粒邊緣之邊界中的週邊晶粒墊可以用於互連。在如此的配置中，晶粒堆疊可以用其剖面為步階式角錐體的方式來呈現；或者，晶粒可以在相對於第一晶粒邊緣的一個方向上位移，但是，在另一晶粒邊緣上垂直地互連。上方的晶粒相較於下方晶粒，可以一維地較大(亦即，寬度與其它晶粒相同但長度較長)，或者，在二方向上(亦即，一晶粒比另一晶粒更寬及更長)。舉例而言，10×10mm晶粒可以被堆疊於在較短邊緣具有週邊墊之10×12mm的晶粒上。在如此的實施例中，較小的晶粒係設於較大的晶粒上，使得在較小晶粒的相鄰二邊緣處，較大的晶粒的窄端之晶粒墊曝露出。或者，舉例而言，10×10mm晶粒可以被堆疊於12×12mm晶粒上，並且，被設置成使得沿著較大晶粒的任一或更多(或所有的四個)邊緣之週邊墊可以用於互連。
根據本發明的堆疊晶粒組成件可以具有如同所需般多的晶粒，並且，在機械設計上並無上限。所示的例子顯示每一個堆疊中有三或四或七個晶粒，但是，在堆疊中具有二或更多晶粒的組成件也是可以思量的。特別是，舉例而言，可以製造具有4、6、8或16或17個晶粒之組成件，並且，不用銲料及插入的基板或導線架，即可將其直接安裝於載體上。
附加地、或者替代地，以模組化設計來建構堆疊晶粒單元，而後堆疊模組單元，以製造更大的堆疊晶粒組成件。
可堆疊的模組單元可以是堅固且可測試的。舉例而言，特別的二晶粒單元及四晶粒單元可以構成模組；從這些模組，藉由堆疊二晶粒單元及四晶粒元件，可以形成六晶粒組成件，或者，藉由堆疊二個四晶粒單元，可以形成八晶粒組成件。
如上所述，根據本發明所建構的堆疊晶粒單元或組成件可以被安裝於載體上且與載體上的電路直接電互連。舉例而言，堆疊的晶粒單元可以被安裝於封裝基板的電路側上，並且，藉由單元的互連端中所選取的或所有互連端與基板上的接合墊相連接，而電互連。基板可為多種不同封裝基板中的任一基板，舉例而言，包含具有一或更多圖型化金屬膜及一或更多介電層之疊層或累積基板，例如BT基板或陶瓷基板；以及，可撓基板。或者，舉例而言，堆疊的晶粒單元可以被安裝於另一晶粒的主動側上，以及藉由將單元的互連端中的全部或選取的互連端與晶粒上的墊相連接，而電互連。或者，舉例而言，晶粒堆疊組成件可以被安裝於導線架上，並且，藉由而將單元的互連端中的全部或選取的互連端與導線架上的場所相連接，而電互連。或者，舉例而言，晶粒堆疊組成件可以被安裝於印刷電路板上(例如母板)，並且，藉由將單元的互連端中的全部或選取的互連端與印刷電路板上的場所相連接，而電互連。
在其它實施例中，堆疊的晶粒單元或組成件可以藉由單元的互連端中的全部或選取的互連端與載體上的場所相連接而被電連接至第一載體，並且，被安裝於附加的載體上。附加的載體本身可以被電連接至第一載體。在堆疊的晶粒單元或組成件中的晶粒的電連接中至少一些電連接不會被電連接至附加的載體，並且，在某些如此的實施例中，在晶粒單元或組成件與附加的載體上的互連墊或場所之間並沒有直接的電連接。
附加的組成件可以沒有電或電子組件，使其簡單地作為晶粒組成件或單元的機械或結構載體。舉例而言，其可以包含仿(dummy)晶粒；或介電材料片；或是具有高熱容量或高導熱率之材料的散熱片或散熱塊。
或者，附加的載體可以僅包含被動電氣特徵。附加的載體中的被動電氣特徵可以被電連接至第一載體中的一或更多場所；或者，它們可以被連接至晶粒單元或組成件中選取數目(小於全部)的互連；或者，它們可以被連接至晶粒單元或組成件中選取數目(小於全部)的互連與載體中的一或更多場所。舉例而言，其包含接地平面。
附加的載體可以包含電路。舉例而言，其可以包含印刷電路板；或是封裝基板；或是導線架。
附加的載體可以包含電路，以及，可以包含一或更多半導體裝置。舉例而言，附加的載體可為半導體封裝組件；或是附加的晶粒。在某些如此的例子中，在附加的載體中的一或更多個連接場所可以被電連接至第一載體中的場所；或是電連接至晶粒單元或組成件中選取數目(小於全部)的互連；或者，電連接至晶粒單元或組成件中選取數目(小於全部)的互連與載體中的一或更多場所。
在特別的實施例中，附加的載體包含電子電路，第二載體中的電子電路與晶粒組成件或單元是分別被連接至第一載體。亦即，在晶粒組成件或單元與第一載體之間的電連接繞過第二載體，並且，對於第一載體上之個別組的場所可以做成個別的連接。在某些這樣的實施例中，附加的載體是晶粒；晶粒上的墊係連接至第一載體上的第二組接合場所，以及，晶粒組成件或單元中的互連係連接至第一載體上的第一組接合場所。在其它這樣的實施例中，附加的載體是半導體封裝組件，並且，封裝組件上的地面(lands)係連接至第一載體上的第二組接合墊，並且，晶粒組成件或單元中的互連係連接至第一載體上的第一組接合場所。
圖8以剖面視圖象徵性地顯示概括的第二載體80，其具有晶粒安裝側82及背側84，係配置成大致上平行於如圖1所示配置的概括的第一載體10。圖9以剖面視圖象徵性地顯示概括的第二載體90，其具有晶粒安裝側92及背側94，係配置成大致上垂直於如圖1所示配置的概括的第一載體10。大致上如上所述般，晶粒組成件或單元可以被安裝於第二載體80或90的晶粒安裝側82或92上，晶粒組成件可以被電連接至第一載體的連接側的互連場所16。
由於載體的厚度，除了別的以外，可以視第二載體的特性而範圍從非常厚至非常薄，所以，圖中並未顯示第二載體的厚度。舉例而言，印刷電路板可以比具有由單一介電層所分開的兩個金屬層之疊層基板更厚，或是比可撓基板更厚；以及，舉例而言，封裝組件可以具有比晶粒更厚的厚度。第一及第二載體可以具有比圖8和9中虛線箭頭11和13以及箭頭81所建議的尺寸更大或更小的長度及寬度尺寸。
圖10A及10B顯示實施例的例子，其中，附加的載體是晶粒，藉由覆晶式互連而被安裝至及電連接至第一載體；並且，其中，晶粒組成件是偏移的晶粒堆疊，其係連接至第一載體且並未電連接至覆晶式晶粒。參考圖示，第一載體110具有電路表面112，在電路表面112，第一接合場所列116及第二場所列118曝露出以供於電連接用。在本例中，附加的載體180是晶粒(“支撐晶粒”)，其在其中一表面處具有墊陣列184及具有附接至晶粒墊184的銲料凸塊186。晶粒墊陣列184及第二接合場所陣列118係配置成當支撐晶粒以晶粒朝下的方向設於第一載體上時，凸塊與對應的第二接合場所相對齊。第一接合場所陣列116係配置成當載體晶粒180如此對齊時，載體晶粒180的邊緣與第一接合場所陣列116平行及相鄰(如圖式中所示的例子般)，或者覆蓋第一接合場所列116。藉由銲料凸塊的回流(reflow)，凸塊186係配對於及電連接至墊118。晶粒180的背側背向第一載體，並且提供用於晶粒組成件60的安裝表面，在本實施例中，其大致上與參考圖6A、6B所示般地組構。晶粒組成件的互連邊緣係設置成接近(以及，在本例中，設定成稍微背離)方向上平行於接合場所列116的晶粒180的邊緣。如162處所示般，晶粒對晶粒電互連延伸以將電互連62連接至對應的個別第一接合場所116。
參考圖10A及10B，考量各種的附加實施例。舉例而言，如圖所示，在附加的載體為晶粒、以及晶粒朝下安裝之情況中，晶粒可以藉由捲帶式自動接合(tab)互連而被電連接至第一載體。而且，舉例而言，第二載體可為導線架封裝組件，係以曝露出的封裝導線或面對第一載體的地面而被定向，並且，可以用習知的表面安裝方式來安裝封裝組件；或者，舉例而言，第二載體可以為LGA或BGA封裝組件，係以面對第一載體的地面側而被定向，並且，用習知的銲球陣列或表面安裝方式來安裝及電連接封裝組件。
而且，舉例而言，在附加的載體為晶粒時，晶粒組成件可為記憶體晶粒的堆疊，並且，支撐晶粒可為處理器。而且，舉例而言，在附加的載體為封裝組件時，晶粒組成件可為記憶體晶粒的堆疊，並且，附加的封裝組件包含一或更多個處理器晶粒。
或者，舉例而言，附加的載體可為以晶粒向上所安裝之晶粒，也就是說，具有主動側背離第一載體，且藉由連接沿著一或更多個晶粒邊界之晶粒墊列或陣列至第一載體上的對應接合場所之打線接合，而電連接至第一載體。較佳地，載體晶粒的一或更多個邊緣沒有晶粒墊，並且，支撐晶粒係設置成使得支撐晶粒的無墊邊緣與第一載體中的第一接合場所組相平行及相鄰(或部份地覆蓋)。晶粒單元或組成件而後被安裝於支撐晶粒的朝上表面並且係設置成使得晶粒組成件的互連邊緣接近(以及可設置成稍微背離)支撐晶粒的無墊邊緣。大致上如上所述般，晶粒對晶粒電互連延伸以將電互連連接至第一載體中對應的第一接合場所。而且，舉例而言，第二載體可為導線架封裝組件或LGA封裝組件，或者，以曝露出的封裝導線或背離第一載體的地面而被定向，並且，封裝組件可以被安裝於第一基板上的適當位置，並且，舉例而言，藉由連接支撐封裝組件上的導線或地面至第一載體中的接合場所之打線接合，封裝組件可以被電連接至第一載體。
其它實施例係在本發明的範圍內。
10．．．載體
12．．．連接側
14．．．背側
16．．．互連場所
19．．．晶粒邊緣
20．．．組成件
21．．．堆疊
12．．．晶粒
14．．．晶粒
16．．．晶粒
18．．．晶粒
22．．．基板
33．．．膜黏著件
34．．．保形塗層
35．．．開口
36．．．墊
37．．．膜黏著劑
52．．．晶粒
53．．．間隔
54．．．保形絕緣塗層
55．．．開口
61．．．互連端
62．．．互連
63．．．互連端
80．．．第二載體
82．．．晶粒安裝側
84．．．背側
90．．．第二載體
92．．．晶粒安裝側
94．．．背側
110．．．第一載體
112．．．電路表面
116．．．第一接合場所
118．．．第二接合場所
180．．．附加的載體
184．．．晶粒墊
186．．．凸塊
120．．．背側
129．．．晶粒外端子
149．．．互連端子
169．．．互連端子
189．．．互連端子
224．．．晶粒安裝表面
225．．．基板
226．．．地面陣列
227．．．銲球
228．．．接合墊
311．．．積體電路
313．．．互連墊
315．．．主動側
317．．．背側
319．．．晶粒側壁
322．．．互連端子
323．．．凸塊
324．．．互連端子
326．．．互連端子
327．．．端子部
328．．．端子部
410．．．互連
522．．．晶粒外端子
523．．．團塊
524．．．互連端子
圖1顯示根據本發明之概括的載體，晶粒組成件可以被電連接至此概括的載體。
圖2是部份剖面視圖，顯示安裝於BGA基板上的四個晶粒的堆疊。
圖3A-3F是剖面視圖，顯示不同的晶粒邊緣配置的例子。
圖4A-4F是剖面視圖，顯示具有如圖3A-3F中之晶粒邊緣配置之晶粒堆疊。
圖5A-5F是剖面視圖，顯示具有如圖3A-3F中之晶粒邊緣配置之晶粒堆疊，其中，個別的晶粒被保形介電塗層所覆蓋。
圖6A、6B是平面及剖面視圖，顯示以偏移組態所堆疊的晶粒。
圖7A-7C是剖面視圖，顯示根據本發明的實施例之安裝於載體上之大致上如圖6A、6B構成的晶粒堆疊。
圖8及9均顯示根據本發明的其它實施例之概括的第一及第二載體，晶粒組成件可以被安裝至及連接至這些載體。
圖10A、10B是平面及剖面視圖，顯示根據本發明的實施例之以偏移組態而被安裝至晶粒(作為第二基板)及電連接至第一基板之晶粒組成件。
10．．．載體
11．．．虛線箭頭
12．．．連接側
14．．．背側
13．．．虛線箭頭
16．．．互連場所

Claims (38)

  1. 一種載體安裝式電氣互連晶粒組成件裝置，包括載體及堆疊的晶粒組成件，該載體在其表面處具有電連接場所，該堆疊的晶粒組成件係安裝於該表面上並且電連接至該等連接場所的其中一個或多個連接場所，其中，在該堆疊的晶粒組成件中的每一個晶粒皆具有週邊互連端子，其中，在該堆疊的晶粒組成件中的複數個晶粒係藉由導電聚合物或導電墨的線或線跡而電氣互連，且其中，該導電聚合物或導電墨之該線或線跡接觸該個別之電氣互連的複數個晶粒之每一個晶粒上的該等週邊互連端子。
  2. 如申請專利範圍第1項之裝置，其中，使該堆疊晶粒組成件中的該晶粒互連之該導電聚合物或導電墨的該線或線跡也連接至該載體上的該等連接場所。
  3. 如申請專利範圍第1項之裝置，其中，附加量的導電材料使該堆疊中的該晶粒互連之該導電聚合物或導電墨的該線或線跡與該載體上的該等連接場所之間做成接觸。
  4. 如申請專利範圍第3項之裝置，其中，該附加量的導電材料包括與該導電聚合物或導電墨的該線或線跡之該材料相同的材料。
  5. 如申請專利範圍第3項之裝置，其中，該附加量的導電材料包括與該導電聚合物或導電墨的該線或線跡之該材料不同的材料。
  6. 如申請專利範圍第1項之裝置，其中，該載體包 括自然的介電材料。
  7. 如申請專利範圍第1項之裝置，其中，該載體包括合成的介電材料。
  8. 如申請專利範圍第1項之裝置，其中，該載體包括有機的介電材料。
  9. 如申請專利範圍第1項之裝置，其中，該載體包括無機的介電材料。
  10. 如申請專利範圍第1項之裝置，其中，該載體包括封裝基板。
  11. 如申請專利範圍第1項之裝置，其中，該載體包括導線架。
  12. 如申請專利範圍第1項之裝置，其中，該載體包括印刷電路板。
  13. 一種載體安裝式電氣互連晶粒組成件裝置，包括第一載體、安裝於該第一載體上的第二載體及堆疊的晶粒組成件，該第一載體在其表面處具有電連接場所，而該堆疊的晶粒組成件係安裝於該第二載體的表面上且電連接至該第一載體上之該等連接場所的其中一個或多個連接場所，其中，在該堆疊的晶粒組成件中的每一個晶粒皆具有週邊互連端子，其中，在該堆疊的晶粒組成件中的複數個晶粒藉由導電聚合物或導電墨的線或線跡而電氣互連，且其中，該導電聚合物或導電墨之該線或該線跡接觸該個別之電氣互連的複數個晶粒之每一個晶粒上的該等週邊互連端子。
  14. 如申請專利範圍第13項之裝置，其中，該第二載體係電連接至該第一載體。
  15. 如申請專利範圍第14項之裝置，其中，該堆疊之晶粒組成件中之該晶粒的複數個電連接並未被電連接至該第二載體。
  16. 如申請專利範圍第15項之裝置，其中，在該堆疊之晶粒組成件與該第二載體上之表面上的互連場所之間沒有直接的電連接。
  17. 如申請專利範圍第13項之裝置，其中，該第二載體用作為不包括任何電元件或電子元件的結構載體。
  18. 如申請專利範圍第13項之裝置，其中，該第二載體包括仿晶粒。
  19. 如申請專利範圍第13項之裝置，其中，該第二載體包括介電材料片。
  20. 如申請專利範圍第13項之裝置，其中，該第二載體包括散熱片。
  21. 如申請專利範圍第13項之裝置，其中，該第二載體包括具有高熱容量或高導熱率的材料。
  22. 如申請專利範圍第13項之裝置，其中，該第二載體僅包括被動電氣特徵。
  23. 如申請專利範圍第14項之裝置，其中，在該第二載體中的該等被動電氣特徵係電連接至該第一載體之該等電連接場所的其中一個或多個電連接場所。
  24. 如申請專利範圍第14項之裝置，其中，該第二 載體中的該等被動電氣特徵係電連接至該晶粒組成件中之該等互連端子的至少一個但少於全部之互連端子。
  25. 如申請專利範圍第14項之裝置，其中，該第二載體中的該等被動電氣特徵係電連接至該晶粒組成件中之該等互連端子的至少一個但少於全部之互連端子，以及電連接至該載體之該等電連接場所的其中一個或多個電連接場所。
  26. 如申請專利範圍第14項之裝置，其中，該第二載體包括接地平面。
  27. 如申請專利範圍第13項之裝置，其中，該第二載體包括電子電路。
  28. 如申請專利範圍第27項之裝置，其中，該第二載體包括半導體裝置。
  29. 如申請專利範圍第27項之裝置，其中，該第二載體包括半導體封裝組件。
  30. 如申請專利範圍第27項之裝置，其中，該第二載體包括附加的晶粒。
  31. 如申請專利範圍第27項之裝置，其中，該第二載體中的至少一個電連接場所係電連接至該第一載體之該等電連接場所的其中一個電連接場所。
  32. 如申請專利範圍第27項之裝置，其中，該第二載體中的至少一個電連接場所係電連接至該晶粒組成件中之該等互連端子的至少一個但少於全部的互連端子。
  33. 如申請專利範圍第27項之裝置，其中，該第二 載體中之至少一個電連接場所係電連接至該晶粒組成件中之該等互連端子的至少一個且少於全部的互連端子，且其中，該第二載體中中之至少一個電連接場所係電連接至該第一載體中的一或多個場所。
  34. 如申請專利範圍第13項之裝置，其中，該第二載體包含電子電路，且其中，該第二載體中的該電子電路與該晶粒組成件係分別連接至該第一載體。
  35. 如申請專利範圍第34項之裝置，其中，該第二載體包括支撐晶粒，並且，該支撐晶粒上的墊係連接至該第一載體上的第二組接合場所，而且，該晶粒組成件或單元中的互連係連接至該第一載體上的第一組接合場所。
  36. 如申請專利範圍第34項之裝置，其中，該第二載體包括支撐半導體封裝組件，並且，該支撐半導體封裝組件上的地面係連接至該第一載體上的第二組接合墊，而且，該晶粒組成件中的該等互連端子係連接至該第一載體上的第一組接合場所。
  37. 一種載體安裝式電氣互連晶粒組成件裝置的製造方法，包括：提供堆疊的晶粒組成件，其中，在該堆疊的晶粒組成件中的每一個晶粒皆具有週邊互連端子，其中，該堆疊的晶粒組成件中的複數個晶粒藉由導電聚合物或導電墨的線或線跡而電氣互連，且其中，該導電聚合物或導電墨的該線或線跡接觸該個別之電氣互連的複數個晶粒之每一個晶粒上的該等週邊互連端子；提供在其表面處具有電連接場所的載體；以及 將該晶粒組成件安裝於該表面上及將該晶粒組成件中之該等週邊互連端子的其中一個或多個週邊互連端子電連接至該載體上的該等電連接場所的其中一個或多個電連接場所。
  38. 一種載體安裝式電氣互連晶粒組成件裝置的製造方法，包括：提供堆疊的晶粒組成件，其中，在該堆疊的晶粒組成件中的每一個晶粒皆具有週邊互連端子，其中，該堆疊的晶粒組成件中的複數個晶粒藉由導電聚合物或導電墨的線或線跡而電氣互連，且其中，該導電聚合物或導電墨的該線或線跡接觸該個別之電氣互連的複數個晶粒之每一個晶粒上的該等週邊互連端子；提供在其表面處具有電連接場所的第一載體；提供具有安裝表面的第二載體；以及將該晶粒組成件安裝於該第二載體的該安裝表面上及將該晶粒組成件中之一或多個互連端子電連接至該第一載體上的該等電連接場所的其中一個或多個電連接場所。
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WO (1) WO2009114670A2 (zh)

Families Citing this family (95)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7215018B2 (en) 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7999383B2 (en) 2006-07-21 2011-08-16 Bae Systems Information And Electronic Systems Integration Inc. High speed, high density, low power die interconnect system
US8723332B2 (en) 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
JP5049684B2 (ja) * 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
WO2009035849A2 (en) 2007-09-10 2009-03-19 Vertical Circuits, Inc. Semiconductor die mount by conformal die coating
US8004071B2 (en) 2007-12-27 2011-08-23 Kabushiki Kaisha Toshiba Semiconductor memory device
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US8829677B2 (en) 2010-10-14 2014-09-09 Invensas Corporation Semiconductor die having fine pitch electrical interconnects
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US9153517B2 (en) 2008-05-20 2015-10-06 Invensas Corporation Electrical connector between die pad and z-interconnect for stacked die assemblies
WO2010147939A1 (en) 2009-06-17 2010-12-23 Hsio Technologies, Llc Semiconductor socket
US9276336B2 (en) 2009-05-28 2016-03-01 Hsio Technologies, Llc Metalized pad to electrical contact interface
US9536815B2 (en) 2009-05-28 2017-01-03 Hsio Technologies, Llc Semiconductor socket with direct selective metalization
US8955215B2 (en) 2009-05-28 2015-02-17 Hsio Technologies, Llc High performance surface mount electrical interconnect
US9184145B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Semiconductor device package adapter
US9603249B2 (en) 2009-06-02 2017-03-21 Hsio Technologies, Llc Direct metalization of electrical circuit structures
US9232654B2 (en) 2009-06-02 2016-01-05 Hsio Technologies, Llc High performance electrical circuit structure
US9613841B2 (en) 2009-06-02 2017-04-04 Hsio Technologies, Llc Area array semiconductor device package interconnect structure with optional package-to-package or flexible circuit to package connection
US9196980B2 (en) 2009-06-02 2015-11-24 Hsio Technologies, Llc High performance surface mount electrical interconnect with external biased normal force loading
WO2010141296A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit semiconductor package
US8912812B2 (en) 2009-06-02 2014-12-16 Hsio Technologies, Llc Compliant printed circuit wafer probe diagnostic tool
WO2010141295A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed flexible circuit
US9184527B2 (en) 2009-06-02 2015-11-10 Hsio Technologies, Llc Electrical connector insulator housing
WO2010141313A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit socket diagnostic tool
US9699906B2 (en) 2009-06-02 2017-07-04 Hsio Technologies, Llc Hybrid printed circuit assembly with low density main core and embedded high density circuit regions
US8970031B2 (en) * 2009-06-16 2015-03-03 Hsio Technologies, Llc Semiconductor die terminal
WO2012074963A1 (en) 2010-12-01 2012-06-07 Hsio Technologies, Llc High performance surface mount electrical interconnect
WO2012078493A1 (en) 2010-12-06 2012-06-14 Hsio Technologies, Llc Electrical interconnect ic device socket
US9277654B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Composite polymer-metal electrical contacts
US9318862B2 (en) 2009-06-02 2016-04-19 Hsio Technologies, Llc Method of making an electronic interconnect
WO2010141303A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Resilient conductive electrical interconnect
US8988093B2 (en) 2009-06-02 2015-03-24 Hsio Technologies, Llc Bumped semiconductor wafer or die level electrical interconnect
US9276339B2 (en) 2009-06-02 2016-03-01 Hsio Technologies, Llc Electrical interconnect IC device socket
WO2011002712A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Singulated semiconductor device separable electrical interconnect
WO2010141297A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit wafer level semiconductor package
WO2010141311A1 (en) 2009-06-02 2010-12-09 Hsio Technologies, Llc Compliant printed circuit area array semiconductor device package
US8955216B2 (en) 2009-06-02 2015-02-17 Hsio Technologies, Llc Method of making a compliant printed circuit peripheral lead semiconductor package
US9930775B2 (en) 2009-06-02 2018-03-27 Hsio Technologies, Llc Copper pillar full metal via electrical circuit structure
WO2011002709A1 (en) 2009-06-29 2011-01-06 Hsio Technologies, Llc Compliant printed circuit semiconductor tester interface
US8981568B2 (en) 2009-06-16 2015-03-17 Hsio Technologies, Llc Simulated wirebond semiconductor package
US8680687B2 (en) 2009-06-26 2014-03-25 Invensas Corporation Electrical interconnect for die stacked in zig-zag configuration
US8664748B2 (en) * 2009-08-17 2014-03-04 Mosaid Technologies Incorporated Package-level integrated circuit connection without top metal pads or bonding wire
KR101563630B1 (ko) * 2009-09-17 2015-10-28 에스케이하이닉스 주식회사 반도체 패키지
WO2011056668A2 (en) 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
TWI544604B (zh) 2009-11-04 2016-08-01 英維瑟斯公司 具有降低應力電互連的堆疊晶粒總成
KR101096042B1 (ko) * 2010-03-18 2011-12-19 주식회사 하이닉스반도체 반도체 패키지 및 그 제조방법
US9350093B2 (en) 2010-06-03 2016-05-24 Hsio Technologies, Llc Selective metalization of electrical connector or socket housing
US9689897B2 (en) 2010-06-03 2017-06-27 Hsio Technologies, Llc Performance enhanced semiconductor socket
US10159154B2 (en) 2010-06-03 2018-12-18 Hsio Technologies, Llc Fusion bonded liquid crystal polymer circuit structure
US8283766B2 (en) * 2010-09-02 2012-10-09 Oracle America, Inc Ramp-stack chip package with static bends
US8541262B2 (en) 2010-09-02 2013-09-24 Taiwan Semiconductor Manufacturing Company, Ltd. Die edge contacts for semiconductor devices
TWI411090B (zh) * 2010-11-05 2013-10-01 矽品精密工業股份有限公司 多晶片堆疊封裝結構
CN102468278B (zh) * 2010-11-15 2014-02-12 矽品精密工业股份有限公司 多芯片堆栈封装结构
TWI426593B (zh) * 2010-11-18 2014-02-11 矽品精密工業股份有限公司 用於多晶片堆疊封裝之晶片及其堆疊封裝結構
US8587088B2 (en) 2011-02-17 2013-11-19 Apple Inc. Side-mounted controller and methods for making the same
US8966747B2 (en) 2011-05-11 2015-03-03 Vlt, Inc. Method of forming an electrical contact
KR20120135626A (ko) * 2011-06-07 2012-12-17 삼성전자주식회사 반도체 칩 패키지의 제조 방법
KR101917331B1 (ko) * 2012-02-08 2018-11-13 삼성전자주식회사 반도체 패키지 및 이를 제조하는 방법
US20130234330A1 (en) * 2012-03-08 2013-09-12 Infineon Technologies Ag Semiconductor Packages and Methods of Formation Thereof
TWI467731B (zh) * 2012-05-03 2015-01-01 矽品精密工業股份有限公司 半導體封裝件及其製法
US9082632B2 (en) 2012-05-10 2015-07-14 Oracle International Corporation Ramp-stack chip package with variable chip spacing
US9761520B2 (en) 2012-07-10 2017-09-12 Hsio Technologies, Llc Method of making an electrical connector having electrodeposited terminals
US9899339B2 (en) * 2012-11-05 2018-02-20 Texas Instruments Incorporated Discrete device mounted on substrate
KR20140109134A (ko) * 2013-03-05 2014-09-15 삼성전자주식회사 멀티-채널을 갖는 반도체 패키지 및 관련된 전자 장치
US10667410B2 (en) 2013-07-11 2020-05-26 Hsio Technologies, Llc Method of making a fusion bonded circuit structure
US10506722B2 (en) 2013-07-11 2019-12-10 Hsio Technologies, Llc Fusion bonded liquid crystal polymer electrical circuit structure
TWI569403B (zh) * 2014-05-30 2017-02-01 旺宏電子股份有限公司 包含多晶片疊層的三維多晶片封裝
CN104485291B (zh) * 2014-12-23 2018-06-05 通富微电子股份有限公司 一种半导体叠层封装方法
US9967984B1 (en) 2015-01-14 2018-05-08 Vlt, Inc. Power adapter packaging
US9559447B2 (en) 2015-03-18 2017-01-31 Hsio Technologies, Llc Mechanical contact retention within an electrical connector
US10264664B1 (en) * 2015-06-04 2019-04-16 Vlt, Inc. Method of electrically interconnecting circuit assemblies
US9825002B2 (en) 2015-07-17 2017-11-21 Invensas Corporation Flipped die stack
US9871019B2 (en) 2015-07-17 2018-01-16 Invensas Corporation Flipped die stack assemblies with leadframe interconnects
US9490195B1 (en) 2015-07-17 2016-11-08 Invensas Corporation Wafer-level flipped die stacks with leadframes or metal foil interconnects
US9508691B1 (en) 2015-12-16 2016-11-29 Invensas Corporation Flipped die stacks with multiple rows of leadframe interconnects
TWI604591B (zh) * 2015-12-23 2017-11-01 力成科技股份有限公司 薄型扇出式多晶片堆疊封裝構造及其製造方法
US10785871B1 (en) 2018-12-12 2020-09-22 Vlt, Inc. Panel molded electronic assemblies with integral terminals
US10566310B2 (en) 2016-04-11 2020-02-18 Invensas Corporation Microelectronic packages having stacked die and wire bond interconnects
US9595511B1 (en) 2016-05-12 2017-03-14 Invensas Corporation Microelectronic packages and assemblies with improved flyby signaling operation
US9728524B1 (en) 2016-06-30 2017-08-08 Invensas Corporation Enhanced density assembly having microelectronic packages mounted at substantial angle to board
KR20180004413A (ko) 2016-07-04 2018-01-12 삼성전자주식회사 반도체 패키지 및 이의 제조 방법
KR102579877B1 (ko) * 2016-11-22 2023-09-18 삼성전자주식회사 반도체 패키지 및 그 제조 방법
US10199354B2 (en) 2016-12-20 2019-02-05 Intel Corporation Die sidewall interconnects for 3D chip assemblies
US11031341B2 (en) * 2017-03-29 2021-06-08 Intel Corporation Side mounted interconnect bridges
US10879212B2 (en) * 2017-05-11 2020-12-29 Invensas Bonding Technologies, Inc. Processed stacked dies
KR20180130043A (ko) * 2017-05-25 2018-12-06 에스케이하이닉스 주식회사 칩 스택들을 가지는 반도체 패키지
DE112018007691A5 (de) * 2018-06-05 2021-02-18 Pac Tech - Packaging Technologies Gmbh Halbleiterchip-Stapelanordnung sowie Halbleiterchip zur Herstellung einer derartigen Halbleiterchip-Stapelanordnung
US11145623B2 (en) * 2019-06-14 2021-10-12 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuit packages and methods of forming the same
CN110349933A (zh) * 2019-07-23 2019-10-18 上海先方半导体有限公司 一种晶圆键合堆叠芯片的封装结构及制备方法
US11024604B2 (en) * 2019-08-10 2021-06-01 Amkor Technology Singapore Holding Pte. Ltd. Semiconductor devices and methods of manufacturing semiconductor devices
US11171109B2 (en) * 2019-09-23 2021-11-09 Micron Technology, Inc. Techniques for forming semiconductor device packages and related packages, intermediate products, and methods
US11309301B2 (en) 2020-05-28 2022-04-19 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
US11335671B2 (en) * 2020-05-28 2022-05-17 Sandisk Technologies Llc Stacked die assembly including double-sided inter-die bonding connections and methods of forming the same
CN117650133A (zh) * 2022-08-10 2024-03-05 长鑫存储技术有限公司 半导体结构和半导体结构的制造方法
US11804413B1 (en) * 2022-08-29 2023-10-31 Intel Corporation Product design for test to enable electrical non-destructive test for measuring multi-chip interconnect defects

Family Cites Families (235)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS53147968A (en) 1977-05-30 1978-12-23 Hitachi Ltd Thick film circuit board
US4323914A (en) 1979-02-01 1982-04-06 International Business Machines Corporation Heat transfer structure for integrated circuit package
US4363076A (en) 1980-12-29 1982-12-07 Honeywell Information Systems Inc. Integrated circuit package
US4500905A (en) 1981-09-30 1985-02-19 Tokyo Shibaura Denki Kabushiki Kaisha Stacked semiconductor device with sloping sides
JPS6149432A (ja) 1984-08-18 1986-03-11 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5138438A (en) 1987-06-24 1992-08-11 Akita Electronics Co. Ltd. Lead connections means for stacked tab packaged IC chips
JPH063819B2 (ja) 1989-04-17 1994-01-12 セイコーエプソン株式会社 半導体装置の実装構造および実装方法
US5200362A (en) * 1989-09-06 1993-04-06 Motorola, Inc. Method of attaching conductive traces to an encapsulated semiconductor die using a removable transfer film
US5334872A (en) 1990-01-29 1994-08-02 Mitsubishi Denki Kabushiki Kaisha Encapsulated semiconductor device having a hanging heat spreading plate electrically insulated from the die pad
US5311401A (en) * 1991-07-09 1994-05-10 Hughes Aircraft Company Stacked chip assembly and manufacturing method therefor
US5218234A (en) 1991-12-23 1993-06-08 Motorola, Inc. Semiconductor device with controlled spread polymeric underfill
US5331591A (en) 1993-02-01 1994-07-19 At&T Bell Laboratories Electronic module including a programmable memory
FR2704690B1 (fr) 1993-04-27 1995-06-23 Thomson Csf Procédé d'encapsulation de pastilles semi-conductrices, dispositif obtenu par ce procédé et application à l'interconnexion de pastilles en trois dimensions.
IL106892A0 (en) 1993-09-02 1993-12-28 Pierre Badehi Methods and apparatus for producing integrated circuit devices
US7073254B2 (en) 1993-11-16 2006-07-11 Formfactor, Inc. Method for mounting a plurality of spring contact elements
US5502333A (en) 1994-03-30 1996-03-26 International Business Machines Corporation Semiconductor stack structures and fabrication/sparing methods utilizing programmable spare circuit
US5698895A (en) * 1994-06-23 1997-12-16 Cubic Memory, Inc. Silicon segment programming method and apparatus
US5675180A (en) 1994-06-23 1997-10-07 Cubic Memory, Inc. Vertical interconnect process for silicon segments
US6255726B1 (en) 1994-06-23 2001-07-03 Cubic Memory, Inc. Vertical interconnect process for silicon segments with dielectric isolation
US5891761A (en) * 1994-06-23 1999-04-06 Cubic Memory, Inc. Method for forming vertical interconnect process for silicon segments with thermally conductive epoxy preform
US6228686B1 (en) 1995-09-18 2001-05-08 Tessera, Inc. Method of fabricating a microelectronic assembly using sheets with gaps to define lead regions
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
JP3233535B2 (ja) 1994-08-15 2001-11-26 株式会社東芝 半導体装置及びその製造方法
US5616953A (en) * 1994-09-01 1997-04-01 Micron Technology, Inc. Lead frame surface finish enhancement
US5619476A (en) 1994-10-21 1997-04-08 The Board Of Trustees Of The Leland Stanford Jr. Univ. Electrostatic ultrasonic transducer
US5466634A (en) 1994-12-20 1995-11-14 International Business Machines Corporation Electronic modules with interconnected surface metallization layers and fabrication methods therefore
EP0740340B1 (en) 1995-04-07 2002-06-26 Shinko Electric Industries Co. Ltd. Structure and process for mounting semiconductor chip
US5721151A (en) 1995-06-07 1998-02-24 Lsi Logic Corporation Method of fabricating a gate array integrated circuit including interconnectable macro-arrays
US5691248A (en) 1995-07-26 1997-11-25 International Business Machines Corporation Methods for precise definition of integrated circuit chip edges
US5648684A (en) 1995-07-26 1997-07-15 International Business Machines Corporation Endcap chip with conductive, monolithic L-connect for multichip stack
US5538758A (en) 1995-10-27 1996-07-23 Specialty Coating Systems, Inc. Method and apparatus for the deposition of parylene AF4 onto semiconductor wafers
US6861290B1 (en) * 1995-12-19 2005-03-01 Micron Technology, Inc. Flip-chip adaptor package for bare die
JP3527350B2 (ja) 1996-02-01 2004-05-17 株式会社ルネサステクノロジ 半導体装置
US7166495B2 (en) * 1996-02-20 2007-01-23 Micron Technology, Inc. Method of fabricating a multi-die semiconductor package assembly
US5880530A (en) 1996-03-29 1999-03-09 Intel Corporation Multiregion solder interconnection structure
US6784023B2 (en) 1996-05-20 2004-08-31 Micron Technology, Inc. Method of fabrication of stacked semiconductor devices
JP3685585B2 (ja) 1996-08-20 2005-08-17 三星電子株式会社 半導体のパッケージ構造
US6034438A (en) * 1996-10-18 2000-03-07 The Regents Of The University Of California L-connect routing of die surface pads to the die edge for stacking in a 3D array
US6962829B2 (en) 1996-10-31 2005-11-08 Amkor Technology, Inc. Method of making near chip size integrated circuit package
KR100447035B1 (ko) * 1996-11-21 2004-09-07 가부시키가이샤 히타치세이사쿠쇼 반도체 장치의 제조방법
US5910687A (en) * 1997-01-24 1999-06-08 Chipscale, Inc. Wafer fabrication of die-bottom contacts for electronic devices
JP3779789B2 (ja) 1997-01-31 2006-05-31 株式会社ルネサステクノロジ 半導体装置およびその製造方法
JP2980046B2 (ja) 1997-02-03 1999-11-22 日本電気株式会社 半導体装置の実装構造および実装方法
US5879965A (en) * 1997-06-19 1999-03-09 Micron Technology, Inc. Plastic lead frames for semiconductor devices, packages including same, and methods of fabrication
US6271598B1 (en) 1997-07-29 2001-08-07 Cubic Memory, Inc. Conductive epoxy flip-chip on chip
KR19990008537U (ko) 1997-08-06 1999-03-05 전주범 헤드 드럼 조립체의 드럼 모터 설치구조
KR100593567B1 (ko) 1997-08-21 2006-06-28 큐빅 메모리, 인코포레이티드 유전체 절연부를 갖는 실리콘 세그먼트용 수직 상호접속 프로세스
US5888850A (en) 1997-09-29 1999-03-30 International Business Machines Corporation Method for providing a protective coating and electronic package utilizing same
US6441487B2 (en) 1997-10-20 2002-08-27 Flip Chip Technologies, L.L.C. Chip scale package using large ductile solder balls
US6138349A (en) 1997-12-18 2000-10-31 Vlt Corporation Protective coating for an electronic device
US6624505B2 (en) 1998-02-06 2003-09-23 Shellcase, Ltd. Packaged integrated circuits and methods of producing thereof
JP3891678B2 (ja) * 1998-03-11 2007-03-14 松下電器産業株式会社 半導体装置
US6315856B1 (en) 1998-03-19 2001-11-13 Kabushiki Kaisha Toshiba Method of mounting electronic component
DE19833713C1 (de) 1998-07-27 2000-05-04 Siemens Ag Verfahren zur Herstellung eines Verbundkörpers aus wenigstens zwei integrierten Schaltungen
JP3516592B2 (ja) 1998-08-18 2004-04-05 沖電気工業株式会社 半導体装置およびその製造方法
US6153929A (en) * 1998-08-21 2000-11-28 Micron Technology, Inc. Low profile multi-IC package connector
US6084297A (en) * 1998-09-03 2000-07-04 Micron Technology, Inc. Cavity ball grid array apparatus
US6175158B1 (en) 1998-09-08 2001-01-16 Lucent Technologies Inc. Interposer for recessed flip-chip package
US6303977B1 (en) 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
US6297657B1 (en) 1999-01-11 2001-10-02 Wentworth Laboratories, Inc. Temperature compensated vertical pin probing device
JP2000269411A (ja) * 1999-03-17 2000-09-29 Shinko Electric Ind Co Ltd 半導体装置及びその製造方法
EP1041624A1 (en) 1999-04-02 2000-10-04 Interuniversitair Microelektronica Centrum Vzw Method of transferring ultra-thin substrates and application of the method to the manufacture of a multilayer thin film device
US6326689B1 (en) * 1999-07-26 2001-12-04 Stmicroelectronics, Inc. Backside contact for touchchip
US6338980B1 (en) 1999-08-13 2002-01-15 Citizen Watch Co., Ltd. Method for manufacturing chip-scale package and manufacturing IC chip
KR100533673B1 (ko) 1999-09-03 2005-12-05 세이코 엡슨 가부시키가이샤 반도체 장치 및 그 제조 방법, 회로 기판 및 전자 기기
IL133453A0 (en) 1999-12-10 2001-04-30 Shellcase Ltd Methods for producing packaged integrated circuit devices and packaged integrated circuit devices produced thereby
US6621155B1 (en) * 1999-12-23 2003-09-16 Rambus Inc. Integrated circuit device having stacked dies and impedance balanced transmission lines
US6376904B1 (en) 1999-12-23 2002-04-23 Rambus Inc. Redistributed bond pads in stacked integrated circuit die package
JP2001183415A (ja) 1999-12-28 2001-07-06 Molex Inc ベアチップ用ｉｃソケット
JP3879351B2 (ja) 2000-01-27 2007-02-14 セイコーエプソン株式会社 半導体チップの製造方法
DE10004941A1 (de) * 2000-02-06 2001-08-09 Reimer Offen Temperierter Probennehmer für Flüssigkeiten
JP2001223323A (ja) * 2000-02-10 2001-08-17 Mitsubishi Electric Corp 半導体装置
US6551838B2 (en) 2000-03-02 2003-04-22 Microchips, Inc. Microfabricated devices for the storage and selective exposure of chemicals and devices
US6956283B1 (en) 2000-05-16 2005-10-18 Peterson Kenneth A Encapsulants for protecting MEMS devices during post-packaging release etch
US6335224B1 (en) 2000-05-16 2002-01-01 Sandia Corporation Protection of microelectronic devices during packaging
US6384473B1 (en) 2000-05-16 2002-05-07 Sandia Corporation Microelectronic device package with an integral window
US6717245B1 (en) * 2000-06-02 2004-04-06 Micron Technology, Inc. Chip scale packages performed by wafer level processing
CN1278402C (zh) 2000-06-16 2006-10-04 松下电器产业株式会社 电子器件的封装方法及电子器件封装体
US6525413B1 (en) * 2000-07-12 2003-02-25 Micron Technology, Inc. Die to die connection method and assemblies and packages including dice so connected
JP4361670B2 (ja) 2000-08-02 2009-11-11 富士通マイクロエレクトロニクス株式会社 半導体素子積層体、半導体素子積層体の製造方法、及び半導体装置
US6593648B2 (en) 2000-08-31 2003-07-15 Seiko Epson Corporation Semiconductor device and method of making the same, circuit board and electronic equipment
JP3405456B2 (ja) 2000-09-11 2003-05-12 沖電気工業株式会社 半導体装置，半導体装置の製造方法，スタック型半導体装置及びスタック型半導体装置の製造方法
SG97938A1 (en) * 2000-09-21 2003-08-20 Micron Technology Inc Method to prevent die attach adhesive contamination in stacked chips
TW475244B (en) 2000-09-29 2002-02-01 Ind Tech Res Inst Stacked type module packaging structure and the generation method thereof
US6580165B1 (en) 2000-11-16 2003-06-17 Fairchild Semiconductor Corporation Flip chip with solder pre-plated leadframe including locating holes
DE10103186B4 (de) 2001-01-24 2007-01-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauteils mit einem Halbleiter-Chip
US20020100600A1 (en) * 2001-01-26 2002-08-01 Albert Douglas M. Stackable microcircuit layer formed from a plastic encapsulated microcircuit and method of making the same
JP2002305286A (ja) 2001-02-01 2002-10-18 Mitsubishi Electric Corp 半導体モジュールおよび電子部品
US6910268B2 (en) * 2001-03-27 2005-06-28 Formfactor, Inc. Method for fabricating an IC interconnect system including an in-street integrated circuit wafer via
US7115986B2 (en) 2001-05-02 2006-10-03 Micron Technology, Inc. Flexible ball grid array chip scale packages
US6973718B2 (en) 2001-05-30 2005-12-13 Microchips, Inc. Methods for conformal coating and sealing microchip reservoir devices
JP2003007962A (ja) 2001-06-19 2003-01-10 Toshiba Corp 半導体積層モジュール
US6900528B2 (en) * 2001-06-21 2005-05-31 Micron Technology, Inc. Stacked mass storage flash memory package
US20030006493A1 (en) 2001-07-04 2003-01-09 Matsushita Electric Industrial Co., Ltd. Semiconductor device and manufacturing method thereof
JP2003023138A (ja) 2001-07-10 2003-01-24 Toshiba Corp メモリチップ及びこれを用いたｃｏｃデバイス、並びに、これらの製造方法
KR100394808B1 (ko) 2001-07-19 2003-08-14 삼성전자주식회사 웨이퍼 레벨 적층 칩 패키지 및 그 제조 방법
US20030038353A1 (en) 2001-08-23 2003-02-27 Derderian James M. Assemblies including stacked semiconductor devices separated by discrete conductive elements therebetween, packages including the assemblies, and methods
US7518223B2 (en) 2001-08-24 2009-04-14 Micron Technology, Inc. Semiconductor devices and semiconductor device assemblies including a nonconfluent spacer layer
US20030038356A1 (en) 2001-08-24 2003-02-27 Derderian James M Semiconductor devices including stacking spacers thereon, assemblies including the semiconductor devices, and methods
US6569709B2 (en) 2001-10-15 2003-05-27 Micron Technology, Inc. Assemblies including stacked semiconductor devices separated a distance defined by adhesive material interposed therebetween, packages including the assemblies, and methods
US6747348B2 (en) 2001-10-16 2004-06-08 Micron Technology, Inc. Apparatus and method for leadless packaging of semiconductor devices
CN2512114Y (zh) 2001-10-31 2002-09-18 威盛电子股份有限公司 可重复堆叠的倒装片焊球阵列封装体
JP2003142518A (ja) 2001-11-02 2003-05-16 Nec Electronics Corp 半導体製造装置、半導体製造方法、半導体装置及び電子装置
US6611052B2 (en) 2001-11-16 2003-08-26 Micron Technology, Inc. Wafer level stackable semiconductor package
US6627509B2 (en) 2001-11-26 2003-09-30 Delaware Capital Formation, Inc. Surface flashover resistant capacitors and method for producing same
JP2003163324A (ja) 2001-11-27 2003-06-06 Nec Corp ユニット半導体装置及びその製造方法並びに３次元積層型半導体装置
US7332819B2 (en) * 2002-01-09 2008-02-19 Micron Technology, Inc. Stacked die in die BGA package
US6750547B2 (en) 2001-12-26 2004-06-15 Micron Technology, Inc. Multi-substrate microelectronic packages and methods for manufacture
TW544882B (en) * 2001-12-31 2003-08-01 Megic Corp Chip package structure and process thereof
US7190060B1 (en) 2002-01-09 2007-03-13 Bridge Semiconductor Corporation Three-dimensional stacked semiconductor package device with bent and flat leads and method of making same
US6607941B2 (en) 2002-01-11 2003-08-19 National Semiconductor Corporation Process and structure improvements to shellcase style packaging technology
DE10202881B4 (de) 2002-01-25 2007-09-20 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterchips mit einer Chipkantenschutzschicht, insondere für Wafer Level Packaging Chips
US6802446B2 (en) 2002-02-01 2004-10-12 Delphi Technologies, Inc. Conductive adhesive material with metallurgically-bonded conductive particles
KR100486832B1 (ko) 2002-02-06 2005-05-03 삼성전자주식회사 반도체 칩과 적층 칩 패키지 및 그 제조 방법
JP2003249465A (ja) 2002-02-26 2003-09-05 Seiko Epson Corp 半導体装置及びその製造方法
US6908784B1 (en) 2002-03-06 2005-06-21 Micron Technology, Inc. Method for fabricating encapsulated semiconductor components
USD475981S1 (en) 2002-03-29 2003-06-17 Mitsubishi Denki Kabushiki Kaisha Integrated circuits substrate
US7340181B1 (en) 2002-05-13 2008-03-04 National Semiconductor Corporation Electrical die contact structure and fabrication method
US6756252B2 (en) 2002-07-17 2004-06-29 Texas Instrument Incorporated Multilayer laser trim interconnect method
US20040036170A1 (en) * 2002-08-20 2004-02-26 Lee Teck Kheng Double bumping of flexible substrate for first and second level interconnects
JP4081666B2 (ja) 2002-09-24 2008-04-30 セイコーエプソン株式会社 半導体装置及びその製造方法、回路基板並びに電子機器
US7034387B2 (en) * 2003-04-04 2006-04-25 Chippac, Inc. Semiconductor multipackage module including processor and memory package assemblies
US6656827B1 (en) 2002-10-17 2003-12-02 Taiwan Semiconductor Manufacturing Co., Ltd. Electrical performance enhanced wafer level chip scale package with ground
US6667543B1 (en) 2002-10-29 2003-12-23 Motorola, Inc. Optical sensor package
TWI227550B (en) 2002-10-30 2005-02-01 Sanyo Electric Co Semiconductor device manufacturing method
US7268005B2 (en) * 2002-10-30 2007-09-11 Finisar Corporation Apparatus and method for stacking laser bars for uniform facet coating
JP2004153130A (ja) 2002-10-31 2004-05-27 Olympus Corp 半導体装置及びその製造方法
JP2004158536A (ja) 2002-11-05 2004-06-03 Fujitsu Ltd 半導体装置及び半導体装置の製造方法
JP4381675B2 (ja) 2002-11-21 2009-12-09 富士通株式会社 半導体装置及びその製造方法、該半導体装置に係る測定用治具
EP1570524A4 (en) 2002-12-09 2007-07-04 Advanced Interconnect Tech Ltd CAPSULATION WITH EXPONED INTEGRATED CIRCUIT ELEMENT
US6881610B2 (en) 2003-01-02 2005-04-19 Intel Corporation Method and apparatus for preparing a plurality of dice in wafers
JP2004214548A (ja) 2003-01-08 2004-07-29 Mitsubishi Electric Corp 部品内蔵基板型モジュール、それを搭載した基板、部品内蔵基板型モジュールの製造方法、および部品内蔵基板型モジュールを搭載した基板の製造方法
US7035113B2 (en) * 2003-01-30 2006-04-25 Endicott Interconnect Technologies, Inc. Multi-chip electronic package having laminate carrier and method of making same
JPWO2004070809A1 (ja) 2003-02-06 2006-05-25 株式会社半導体エネルギー研究所 表示装置の作製方法
KR100499289B1 (ko) 2003-02-07 2005-07-04 삼성전자주식회사 패턴 리드를 갖는 반도체 패키지 및 그 제조 방법
JP3772984B2 (ja) 2003-03-13 2006-05-10 セイコーエプソン株式会社 電子装置及びその製造方法、回路基板並びに電子機器
JP2004281538A (ja) 2003-03-13 2004-10-07 Seiko Epson Corp 電子装置及びその製造方法、回路基板並びに電子機器
TWI231023B (en) * 2003-05-27 2005-04-11 Ind Tech Res Inst Electronic packaging with three-dimensional stack and assembling method thereof
KR100778597B1 (ko) 2003-06-03 2007-11-22 가시오게산키 가부시키가이샤 적층 반도체 장치와 그 제조방법
JP2005005380A (ja) 2003-06-10 2005-01-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP3842759B2 (ja) * 2003-06-12 2006-11-08 株式会社東芝 三次元実装半導体モジュール及び三次元実装半導体システム
US6972480B2 (en) 2003-06-16 2005-12-06 Shellcase Ltd. Methods and apparatus for packaging integrated circuit devices
TWM243783U (en) 2003-06-30 2004-09-11 Innolux Display Corp Structure of chip on glass
KR101078621B1 (ko) 2003-07-03 2011-11-01 테쎄라 테크놀로지스 아일랜드 리미티드 집적회로 디바이스를 패키징하기 위한 방법 및 장치
JP3718205B2 (ja) 2003-07-04 2005-11-24 松下電器産業株式会社 チップ積層型半導体装置およびその製造方法
KR20050009036A (ko) 2003-07-15 2005-01-24 삼성전자주식회사 적층 패키지 및 그 제조 방법
SG120123A1 (en) 2003-09-30 2006-03-28 Micron Technology Inc Castellated chip-scale packages and methods for fabricating the same
US20050067694A1 (en) 2003-09-30 2005-03-31 Pon Florence R. Spacerless die stacking
US7064010B2 (en) 2003-10-20 2006-06-20 Micron Technology, Inc. Methods of coating and singulating wafers
US7064069B2 (en) 2003-10-21 2006-06-20 Micron Technology, Inc. Substrate thinning including planarization
JP2007066922A (ja) 2003-11-28 2007-03-15 Renesas Technology Corp 半導体集積回路装置
JP2005197491A (ja) 2004-01-08 2005-07-21 Matsushita Electric Ind Co Ltd 半導体装置
JP4198072B2 (ja) * 2004-01-23 2008-12-17 シャープ株式会社 半導体装置、光学装置用モジュール及び半導体装置の製造方法
TWI233170B (en) 2004-02-05 2005-05-21 United Microelectronics Corp Ultra-thin wafer level stack packaging method and structure using thereof
DE102004008135A1 (de) 2004-02-18 2005-09-22 Infineon Technologies Ag Halbleiterbauteil mit einem Stapel aus Halbleiterchips und Verfahren zur Herstellung desselben
JP3811160B2 (ja) * 2004-03-09 2006-08-16 株式会社東芝 半導体装置
KR100890073B1 (ko) 2004-03-23 2009-03-24 텍사스 인스트루먼츠 인코포레이티드 수직으로 적층된 반도체 장치 및 그 제조 방법
US7095105B2 (en) 2004-03-23 2006-08-22 Texas Instruments Incorporated Vertically stacked semiconductor device
US7215018B2 (en) * 2004-04-13 2007-05-08 Vertical Circuits, Inc. Stacked die BGA or LGA component assembly
US7245021B2 (en) * 2004-04-13 2007-07-17 Vertical Circuits, Inc. Micropede stacked die component assembly
US20050251031A1 (en) * 2004-05-06 2005-11-10 Scimed Life Systems, Inc. Apparatus and construction for intravascular device
US7239020B2 (en) 2004-05-06 2007-07-03 Avago Technologies Wireless Ip (Singapore) Pte. Ltd. Multi-mode integrated circuit structure
US7125747B2 (en) 2004-06-23 2006-10-24 Advanced Semiconductor Engineering, Inc. Process for manufacturing leadless semiconductor packages including an electrical test in a matrix of a leadless leadframe
TWI236110B (en) * 2004-06-25 2005-07-11 Advanced Semiconductor Eng Flip chip on leadframe package and method for manufacturing the same
JP2006019493A (ja) 2004-07-01 2006-01-19 Disco Abrasive Syst Ltd ウェーハの分割方法
DE102004039906A1 (de) 2004-08-18 2005-08-18 Infineon Technologies Ag Verfahren zur Herstellung eines elektronischen Bauelements sowie ein elektronisches Bauelement mit mindestens zwei integrierten Bausteinen
JP4424351B2 (ja) 2004-09-08 2010-03-03 パナソニック株式会社 立体的電子回路装置の製造方法
TWI288448B (en) 2004-09-10 2007-10-11 Toshiba Corp Semiconductor device and method of manufacturing the same
US7566634B2 (en) 2004-09-24 2009-07-28 Interuniversitair Microelektronica Centrum (Imec) Method for chip singulation
US8324725B2 (en) * 2004-09-27 2012-12-04 Formfactor, Inc. Stacked die module
DE102004052921A1 (de) 2004-10-29 2006-05-11 Infineon Technologies Ag Verfahren zur Herstellung von Halbleiterbauelementen mit externen Kontaktierungen
JP2006140294A (ja) 2004-11-11 2006-06-01 Fujitsu Ltd 半導体基板、半導体装置の製造方法及び半導体装置の試験方法
JP4613590B2 (ja) 2004-11-16 2011-01-19 セイコーエプソン株式会社 実装基板及び電子機器
KR100626618B1 (ko) * 2004-12-10 2006-09-25 삼성전자주식회사 반도체 칩 적층 패키지 및 제조 방법
US20060138626A1 (en) 2004-12-29 2006-06-29 Tessera, Inc. Microelectronic packages using a ceramic substrate having a window and a conductive surface region
US7326592B2 (en) 2005-04-04 2008-02-05 Infineon Technologies Ag Stacked die package
US7371676B2 (en) * 2005-04-08 2008-05-13 Micron Technology, Inc. Method for fabricating semiconductor components with through wire interconnects
US7208345B2 (en) 2005-05-11 2007-04-24 Infineon Technologies Ag Method of manufacturing a semiconductor device comprising stacked chips and a corresponding semiconductor device
US20060267173A1 (en) 2005-05-26 2006-11-30 Sandisk Corporation Integrated circuit package having stacked integrated circuits and method therefor
US7351657B2 (en) 2005-06-10 2008-04-01 Honeywell International Inc. Method and apparatus for applying external coating to grid array packages for increased reliability and performance
JP2006351793A (ja) 2005-06-15 2006-12-28 Fujitsu Ltd 半導体装置
US7196262B2 (en) * 2005-06-20 2007-03-27 Solyndra, Inc. Bifacial elongated solar cell devices
KR100629498B1 (ko) 2005-07-15 2006-09-28 삼성전자주식회사 마이크로 패키지, 멀티―스택 마이크로 패키지 및 이들의제조방법
JP2007035911A (ja) 2005-07-27 2007-02-08 Seiko Epson Corp ボンディングパッドの製造方法、ボンディングパッド、及び電子デバイスの製造方法、電子デバイス
JP4731241B2 (ja) 2005-08-02 2011-07-20 株式会社ディスコ ウエーハの分割方法
US7452743B2 (en) 2005-09-01 2008-11-18 Aptina Imaging Corporation Microelectronic imaging units and methods of manufacturing microelectronic imaging units at the wafer level
JP2007073803A (ja) 2005-09-08 2007-03-22 Toshiba Corp 半導体装置及びその製造方法
JP4750523B2 (ja) 2005-09-27 2011-08-17 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
JP2007134486A (ja) 2005-11-10 2007-05-31 Toshiba Corp 積層型半導体装置及びその製造方法
US7981726B2 (en) 2005-12-12 2011-07-19 Intel Corporation Copper plating connection for multi-die stack in substrate package
US7408243B2 (en) 2005-12-14 2008-08-05 Honeywell International Inc. High temperature package flip-chip bonding to ceramic
US20070158807A1 (en) * 2005-12-29 2007-07-12 Daoqiang Lu Edge interconnects for die stacking
US20070158799A1 (en) 2005-12-29 2007-07-12 Chin-Tien Chiu Interconnected IC packages with vertical SMT pads
JP4672556B2 (ja) 2006-01-11 2011-04-20 ダイニチ工業株式会社 プリント配線基板
TWI284971B (en) 2006-01-26 2007-08-01 Siliconware Precision Industries Co Ltd Multichip stack structure
SG135074A1 (en) 2006-02-28 2007-09-28 Micron Technology Inc Microelectronic devices, stacked microelectronic devices, and methods for manufacturing such devices
US8710675B2 (en) 2006-02-21 2014-04-29 Stats Chippac Ltd. Integrated circuit package system with bonding lands
US7429521B2 (en) 2006-03-30 2008-09-30 Intel Corporation Capillary underfill of stacked wafers
US7732912B2 (en) 2006-08-11 2010-06-08 Tessera, Inc. Semiconductor chip packages and assemblies with chip carrier units
US7888185B2 (en) * 2006-08-17 2011-02-15 Micron Technology, Inc. Semiconductor device assemblies and systems including at least one conductive pathway extending around a side of at least one semiconductor device
JP2008071953A (ja) 2006-09-14 2008-03-27 Nec Electronics Corp 半導体装置
US7901989B2 (en) 2006-10-10 2011-03-08 Tessera, Inc. Reconstituted wafer level stacking
US7829438B2 (en) 2006-10-10 2010-11-09 Tessera, Inc. Edge connect wafer level stacking
US8513789B2 (en) 2006-10-10 2013-08-20 Tessera, Inc. Edge connect wafer level stacking with leads extending along edges
KR100813624B1 (ko) 2006-10-25 2008-03-17 삼성전자주식회사 반도체 패키지 및 그 제조방법
US8154881B2 (en) 2006-11-13 2012-04-10 Telecommunication Systems, Inc. Radiation-shielded semiconductor assembly
US8242607B2 (en) 2006-12-20 2012-08-14 Stats Chippac Ltd. Integrated circuit package system with offset stacked die and method of manufacture thereof
US7952195B2 (en) 2006-12-28 2011-05-31 Tessera, Inc. Stacked packages with bridging traces
US20080173792A1 (en) * 2007-01-23 2008-07-24 Advanced Chip Engineering Technology Inc. Image sensor module and the method of the same
JP5080295B2 (ja) 2007-01-26 2012-11-21 帝人株式会社 放熱性実装基板およびその製造方法
WO2008094749A1 (en) 2007-01-29 2008-08-07 Digital Angel Corporation Micron-scale implatable transponder
US20080203566A1 (en) 2007-02-27 2008-08-28 Chao-Yuan Su Stress buffer layer for packaging process
JP2008236688A (ja) 2007-03-23 2008-10-02 Hitachi Ltd テレビ放送受信装置
US7638869B2 (en) 2007-03-28 2009-12-29 Qimonda Ag Semiconductor device
KR100871709B1 (ko) 2007-04-10 2008-12-08 삼성전자주식회사 칩 스택 패키지 및 그 제조방법
US8723332B2 (en) * 2007-06-11 2014-05-13 Invensas Corporation Electrically interconnected stacked die assemblies
KR100914977B1 (ko) 2007-06-18 2009-09-02 주식회사 하이닉스반도체 스택 패키지의 제조 방법
TWI473183B (zh) 2007-06-19 2015-02-11 英維瑟斯公司 可堆疊的積體電路晶片的晶圓水平表面鈍化
TW200917391A (en) 2007-06-20 2009-04-16 Vertical Circuits Inc Three-dimensional circuitry formed on integrated circuit device using two-dimensional fabrication
JP5049684B2 (ja) * 2007-07-20 2012-10-17 新光電気工業株式会社 積層型半導体装置及びその製造方法
JP5110995B2 (ja) 2007-07-20 2012-12-26 新光電気工業株式会社 積層型半導体装置及びその製造方法
EP2186134A2 (en) 2007-07-27 2010-05-19 Tessera, Inc. Reconstituted wafer stack packaging with after-applied pad extensions
US8551815B2 (en) 2007-08-03 2013-10-08 Tessera, Inc. Stack packages using reconstituted wafers
US7906853B2 (en) 2007-09-06 2011-03-15 Micron Technology, Inc. Package structure for multiple die stack
US20090068790A1 (en) * 2007-09-07 2009-03-12 Vertical Circuits, Inc. Electrical Interconnect Formed by Pulsed Dispense
WO2009052150A1 (en) 2007-10-18 2009-04-23 Vertical Circuits, Inc. Chip scale stacked die package
JP5090210B2 (ja) 2008-02-27 2012-12-05 株式会社ダイセル 活性エネルギー線硬化性樹脂及びその製造方法
KR101554761B1 (ko) 2008-03-12 2015-09-21 인벤사스 코포레이션 지지부에 실장되는 전기적으로 인터커넥트된 다이 조립체
US7863159B2 (en) 2008-06-19 2011-01-04 Vertical Circuits, Inc. Semiconductor die separation method
US8680662B2 (en) 2008-06-16 2014-03-25 Tessera, Inc. Wafer level edge stacking
KR101566573B1 (ko) * 2008-12-09 2015-11-05 인벤사스 코포레이션 전기 전도성 물질의 에어로졸 응용에 의해 형성된 반도체 다이 인터커넥트
US8680687B2 (en) * 2009-06-26 2014-03-25 Invensas Corporation Electrical interconnect for die stacked in zig-zag configuration
WO2011056668A2 (en) * 2009-10-27 2011-05-12 Vertical Circuits, Inc. Selective die electrical insulation additive process
US8390109B2 (en) * 2011-02-17 2013-03-05 Oracle America, Inc. Chip package with plank stack of semiconductor dies
WO2013071399A1 (en) * 2011-11-14 2013-05-23 Mosaid Technologies Incorporated Package having stacked memory dies with serially connected buffer dies

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