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JP5940235B1 - 半導体装置 - Google Patents

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Abstract

終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とする半導体装置を提供する。複数の第１ウェル領域（３０）全体を平面視上挟んで形成された第２ウェル領域（３１）と、第２ウェル領域上に設けられた第２オーミック電極（７０）と、第２ウェル領域内の第２オーミック電極よりも第１ウェル領域に近い位置において、第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域２３と、第３離間領域上に設けられた第２ショットキー電極（７５）とを備える。

Description

本発明は半導体装置に関するものである。
ＭＯＳＦＥＴ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ−Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置では、内蔵ダイオードを還流ダイオードとして使用することが可能である。例えば特許文献１では、還流ダイオードとしてのＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）をＭＯＳＦＥＴのユニットセル内に内蔵し、利用する方法が提案されている。
特開２００３−０１７７０１号公報
ＭＯＳＦＥＴなどの半導体装置には、ｐｎダイオードが内蔵されている。そのため、ｐｎダイオードに対して順方向の電圧が印加された状態でｐｎダイオードが動作すると、ドリフト層に少数キャリアが注入される。
この時、注入された少数キャリアがドリフト層中の多数キャリアと再結合を起こし、それに伴い発生するエネルギー（再結合エネルギー）によって、半導体によってはその周期構造が乱され、結晶欠陥が発生することが知られている。特に炭化珪素の場合、そのバンドギャップが大きいことから再結合エネルギーが大きく、さらに種々の安定的な結晶構造を有することから結晶構造が容易に変化しやすい。したがって、ｐｎダイオードの動作による結晶欠陥の発生は容易に起こりやすい。
乱れた結晶構造は電気的に高抵抗となることから、特にＭＯＳＦＥＴの活性領域（すなわち、チャネルを含むユニットセルを有する領域）でこのような現象が生じると、オン抵抗、すなわちソースドレイン間の順方向電流に対する素子抵抗が大きくなり、同じ電流密度を通電させた場合の導通損失が大きくなる。
通電損失はＭＯＳＦＥＴにおける支配的な損失の一つであることから、ＭＯＳＦＥＴにおいて、活性領域のｐｎダイオードの動作が引き起こす結晶欠陥の発生は、ＭＯＳＦＥＴの発熱を増大させ、長期的な安定動作を困難とさせる問題を引き起こす。
ＳＢＤを内蔵したＭＯＳＦＥＴの場合、ＳＢＤの拡散電位をｐｎ接合の拡散電位より低く設計することで、還流動作時において、活性領域のｐｎダイオードが動作するまでの間に、内蔵されたＳＢＤにユニポーラ電流が流れる。よって、一定量の電流については、ｐｎダイオードの動作がない状態で還流電流を通電させることができ、オン抵抗の増大を回避できる。
しかし、特許文献１に記載の終端レイアウトでは、ＭＯＳＦＥＴに流れる還流電流を増やしていった場合、ＭＯＳＦＥＴのユニットセル群のうちの終端部に近い領域に配置されたユニットセルから、活性領域の中央に配置されたユニットセルに向かって順に、低いソースドレイン間電圧でｐｎダイオードが動作してしまうという問題がある。
このような電圧を超えるような使用条件で長時間に渡り半導体装置を使用する場合、外周部から中央部に向かって順にユニットセルにおけるオン抵抗が増大し、チップ全体のオン抵抗も増大してしまう問題が発生する。
チップ全体のオン抵抗の増大を許容量以下に抑制するには、素子全体に流す還流電流を制限し、終端部に近い領域に配置されたユニットセルのｐｎダイオードに流れる電流を制限することが必要である。このことは、所望の電流を流すために必要となるチップサイズを増大させる必要があることを意味し、チップコストを増大させることを意味する。
本発明は、上記のような問題を解決するためになされたものであり、終端近傍のユニットセルにおけるｐｎダイオードが動作するまでにチップ全体に流す電流値を増大させ、チップサイズの縮小とそれによるチップコストの低減を可能とする半導体装置を提供することを目的とする。
本発明の一態様に関する半導体装置は、第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域と、前記ドリフト層表層において複数の前記第１ウェル領域全体を平面視上挟んで形成された、各前記第１ウェル領域よりも形成面積が広い第２導電型の第２ウェル領域と、各前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、各前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、前記第１離間領域上に設けられた第１ショットキー電極と、各前記第１ウェル領域と各前記ソース領域とに接触しつつ、各前記第１ウェル領域上と各前記ソース領域上とに設けられた第１オーミック電極と、各前記第１ウェル領域を互いに離間させる領域である第１導電型の第２離間領域と、前記第２ウェル領域上に設けられた第２オーミック電極と、前記第２ウェル領域内の前記第２オーミック電極よりも第１ウェル領域に近い位置において、前記第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、前記第３離間領域上に設けられた第２ショットキー電極と、前記第１及び第２ショットキー電極と、前記第１及び第２オーミック電極とが設けられた位置を除く前記第１及び第２ウェル領域上の一部に、第１絶縁膜を介して設けられたゲート電極と、前記ゲート電極を覆って形成された第２絶縁膜と、前記第１及び第２ショットキー電極と、前記第１及び第２オーミック電極と、前記第２絶縁膜とを覆って設けられたソース電極とを備える。
また、本発明の別の態様に関する半導体装置は、第１導電型の半導体基板上に形成された、第１導電型のドリフト層と、前記ドリフト層表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域と、前記ドリフト層表層において複数の前記第１ウェル領域のうちの一部を平面視上挟んで形成された、各前記第１ウェル領域よりも形成面積が広い第２導電型の第２ウェル領域と、複数の前記第１ウェル領域のうちの少なくとも１つの前記第１ウェル領域を含み、かつ、第２ウェル領域に平面視上挟まれることによって他の前記第１ウェル領域から分離されたセンス領域と、少なくとも前記センス領域における各前記第１ウェル領域内において、各前記第１ウェル領域表層から深さ方向に貫通して形成された第１導電型の第１離間領域と、少なくとも前記センス領域における各前記第１ウェル領域表層において、平面視上前記第１離間領域を挟んで形成された第１導電型のソース領域と、前記第１離間領域上に設けられた第１ショットキー電極と、少なくとも前記センス領域における各前記第１ウェル領域上と各前記ソース領域上とに設けられた第１オーミック電極と、各前記第１ウェル領域を互いに離間させる領域である第１導電型の第２離間領域と、前記第２ウェル領域上に設けられた第２オーミック電極と、前記第２ウェル領域内の前記第２オーミック電極よりも前記センス領域に近い位置において、前記第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、前記第３離間領域上に設けられた第２ショットキー電極と、前記第１及び第２ショットキー電極と、前記第１及び第２オーミック電極とが設けられた位置を除く前記第１及び第２ウェル領域上の一部に、第１絶縁膜を介して設けられたゲート電極と、前記ゲート電極を覆って形成された第２絶縁膜と、前記第１ショットキー電極と、前記第１オーミック電極とを覆って設けられたセンス電極とを備える。
本発明の上記態様によれば、第２ウェル領域表層から深さ方向に貫通して形成された第１導電型の第３離間領域と、第３離間領域上に設けられた第２ショットキー電極とを備えることで、環流状態において当該第２ショットキー電極周辺のドリフト層における電圧降下が生じ、活性領域に位置する第１ウェル領域のｐｎダイオードに印加される電圧が緩和される。よって、ｐｎダイオードの動作を抑制することができ、より多くの電流をＳＢＤにおいて環流させることができる。その結果、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
本発明の目的、特徴、局面及び利点は、以下の詳細な説明と添付図面とによって、より明白となる。
実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。 実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの平面模式図である。 実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの平面模式図である。 実施形態に関する半導体装置全体を模式的に表す平面模式図である。 実施形態に関する半導体装置の断面模式図、平面模式図及び本発明を用いない場合の断面模式図である。 実施形態に関する半導体装置の断面模式図、平面模式図及び本発明を用いない場合の断面模式図である。 ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流電圧特性をデバイスシミュレーションで計算した結果を示す図である。 ＳＢＤを内蔵しないＭＯＳＦＥＴのユニットセルの断面模式図である。 実施形態の効果を検証したシミュレーション結果を示す図である。 実施形態の効果を検証したシミュレーション結果を示す図である。 ＭＯＳＦＥＴにおいて、ソースドレイン間に電圧を印加した場合の等電位線を示す図である。 ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルについて、還流状態における電流電圧特性をデバイスシミュレーションで計算した結果を示す図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する半導体装置の平面模式図である。 実施形態に関する電流センスを内蔵する半導体装置全体を模式的に表す平面模式図である。 実施形態に関する半導体装置の断面模式図である。 本発明を用いない場合の断面模式図である。 実施形態に関する半導体装置の断面模式図である。 実施形態に関するＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。
以下、添付の図面を参照しながら実施形態について説明する。なお、図面は模式的に示されるものであり、異なる図面にそれぞれ示されている画像のサイズ及び位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得る。また、以下の説明では、同様の構成要素には同じ符号を付して図示し、それらの名称及び機能も同様のものとする。よって、それらについての詳細な説明を省略する場合がある。
また、以下の説明では、「上」、「下」、「側」、「底」、「表」又は「裏」などの特定の位置及び方向を意味する用語が用いられる場合があるが、これらの用語は、実施形態の内容を理解することを容易にするため便宜上用いられているものであり、実際に実施される際の方向とは関係しない。
以下の実施形態においては、半導体装置の一例として炭化珪素（ＳｉＣ）半導体装置を用い、特に、第１導電型をｎ型、第２導電型をｐ型としたｎチャネル炭化珪素ＭＯＳＦＥＴを例に挙げて説明する。
＜第１実施形態＞
＜構成＞
まず、第１実施形態に関する半導体装置の構成を説明する。図１は、活性領域に配置されるＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルの断面模式図である。図２は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを上から見た図であり、図１の電極又は絶縁膜などを透過し、半導体層が形成される領域（半導体領域）のみを表現している。
図１に示されるように、半導体装置においては、４Ｈのポリタイプを有する、ｎ型（第１導電型）で低抵抗の炭化珪素からなる基板１０の第１主面上に、ｎ型（第１導電型）の炭化珪素からなるドリフト層２０が形成されている。
図１及び図２において、炭化珪素からなる基板１０は、第１主面の面方位が（０００１）面で、ｃ軸方向に対して４°傾斜されている。
ドリフト層２０は、第１不純物濃度のｎ型（第１導電型）半導体層である。ドリフト層２０の表層には、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）のウェル領域３０が互いに離間されて複数形成されている。ウェル領域３０のｐ型（第２導電型）の不純物濃度は第２不純物濃度とする。
図１に示されたウェル領域３０は、ユニットセル内の断面視において２箇所に、互いに離間して形成されている。各ウェル領域３０を離間している領域は、第２離間領域２１と呼ばれるｎ型（第１導電型）の領域である。第２離間領域２１は、ドリフト層２０の表層部に形成された領域であり、深さ方向にはドリフト層２０の表面からウェル領域３０の深さと同じ深さまでの領域とする。
一方で、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成された第１導電型の第１離間領域２２が形成されている。第１離間領域２２は、後述するショットキー電極７５の直下に位置する領域である。
ウェル領域３０の表層側には、ｎ型（第１導電型）の不純物である窒素（Ｎ）を含有する、ｎ型（第１導電型）のソース領域４０が部分的に形成されている。ソース領域４０は、ウェル領域３０の深さより浅く形成されている。ソース領域４０は、第１離間領域２２を平面視上挟んで形成されている。
また、ドリフト層２０の表層側で、望ましくはソース領域４０と第１離間領域２２との間に挟まれたウェル領域３０上に、ｐ型（第２導電型）の不純物であるアルミニウム（Ａｌ）を含有するｐ型（第２導電型）の第１ウェルコンタクト領域３５が形成されている。
また、第２離間領域２１の表面とウェル領域３０の表面とソース領域４０の一部の表面とに跨って、酸化珪素で構成されるゲート絶縁膜５０が形成されている。
さらに、ゲート絶縁膜５０の表面に、第２離間領域２１とウェル領域３０とソース領域４０の端部とに対応するように、ゲート電極６０が形成されている。なお、ウェル領域３０のうち第２離間領域２１とソース領域４０とに挟まれ、ゲート絶縁膜５０を介してゲート電極６０と対応し、オン動作時に反転層が形成される領域をチャネル領域という。
ゲート絶縁膜５０上にはゲート電極６０を覆うように、酸化珪素で構成される層間絶縁膜５５が形成されている。ソース領域４０のうちゲート絶縁膜５０で覆われていない領域の表面と、第１ウェルコンタクト領域３５のうちソース領域４０と接触する側の一部の表面とには、炭化珪素との接触抵抗を低減するためのソース側のオーミック電極７０が形成されている。なお、ウェル領域３０は、低抵抗の第１ウェルコンタクト領域３５を介して、ソース側のオーミック電極７０と電子の授受を容易に行える。
第１離間領域２２の表面にはショットキー電極７５が形成され、ショットキー電極７５と第１離間領域２２の炭化珪素とはショットキー接続されている。ショットキー電極７５は第１離間領域２２の表面を少なくとも包含していることが望ましいが、包含していなくてもよい。このショットキー電極７５は、ウェル領域３０上において、平面視上オーミック電極７０に挟まれる位置に設けられていてもよい。また、このショットキー電極７５は、図２４に例示されるように、さらに層間絶縁膜５５上にまで延びて設けられてもよい。
ソース側のオーミック電極７０、ショットキー電極７５及び層間絶縁膜５５上には、ソース電極８０が形成されている。このソース電極８０は、ソース側のオーミック電極７０とショットキー電極７５とを電気的に短絡している。つまり、ソース側のオーミック電極７０とショットキー電極７５とは電気的に接続されている。
基板１０の第１主面と反対側の第２主面、すなわち、裏面側には、裏面オーミック電極７１を介してドレイン電極８５が形成されている。また、図示しないが、半導体装置内のユニットセルが存在しない領域の一部において、ゲート電極６０は層間絶縁膜５５に開けられたゲートコンタクトホールを介してゲートパッド及びゲート配線と電気的に短絡している。
なお、後で詳細に説明するが、第２離間領域２１はＭＯＳＦＥＴオン時にオン電流が流れる経路であり、第１離間領域２２はＳＢＤの還流電流であるユニポーラ電流が流れる経路である。
また、ユニットセルの形状は図２に示されるようなメッシュ形状だけでなく、図３に示されるようなストライプ形状など様々な形状を採用することができる。なお、図３は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを上から見た図である。
図４は、半導体装置を上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。ソース電極８０は活性領域の平面位置を包含するように形成されている。また、ソース電極８０と電気的に絶縁されたゲート電極８２が第１主面上に形成されている。半導体装置全体のうち、ユニットセルが周期的に並ぶ活性領域以外の領域を、本願では無効領域と呼んで説明する。
図５（ａ）部は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図４のａ−ａ’の位置に相当する断面模式図である。また、図５（ｂ）部は、図５（ａ）部の箇所の平面模式図であり、電極及び絶縁膜などを透過し、半導体領域のみが表現されている。図５（ｃ）部は、同じ場所において、本発明を用いない場合の断面模式図である。
図６（ａ）部は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図４のｂ−ｂ’の位置に相当する断面模式図である。また、図６（ｂ）部は、図６（ａ）部の箇所の平面模式図であり、電極又は絶縁膜などを透過し、半導体領域のみが表現されている。図６（ｃ）部は、同じ場所において、本発明を用いない場合の断面模式図である。
図５において、ゲート電極８２は層間絶縁膜５５の上に形成されており、層間絶縁膜５５の一部に開けられたゲートコンタクトホール９５を介してゲート電極６０と電気的に接続されている。活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より形成面積の広い広域ウェル領域３１が形成されている。
この広域ウェル領域３１の平面位置はゲート電極８２の平面位置を包含している。広域ウェル領域３１は、活性領域近傍の位置において、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接触する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５及びオーミック電極７０（第２オーミック電極）が形成されている。ウェルコンタクトホール９１及びウェルコンタクトホール９１よりもウェル領域３０から遠ざかる位置のＳＢＤコンタクトホール９２が形成された平面位置よりもさらに活性領域から遠い位置の一部には、ドリフト層２０より上層で、かつ、ゲート電極６０よりも下層に、ゲート絶縁膜５０よりも膜厚の厚いフィールド絶縁膜５２が形成されている。
図６において、活性領域の周囲には、最外周のユニットセルのウェル領域３０から、第２離間領域２１と同じ幅のｎ型領域を挟んで、ウェル領域３０より面積の広い広域ウェル領域３１が形成されている。この広域ウェル領域３１のさらに素子外周側には、広域ウェル領域３１よりも不純物濃度の低いｐ型のＪＴＥ（Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｔｉｏｎ）領域３７が形成されており、広域ウェル領域３１と繋がっている。
広域ウェル領域３１は、層間絶縁膜５５のウェル領域３０に隣接する側の一部に開けられたウェルコンタクトホール９１を介してソース電極８０に接続されている。また、ウェルコンタクトホール９１に接触する広域ウェル領域３１の表層部には、第１ウェルコンタクト領域３５及びオーミック電極７０が形成されている。
ａ−ａ’の位置（図４参照）及びｂ−ｂ’の位置（図４参照）のいずれの位置においても、本発明を用いた場合（図５（ａ）部及び（ｂ）部、図６（ａ）部及び（ｂ）部）のみ、最外周のユニットセルのウェル領域３０とウェルコンタクトホール９１との間に、層間絶縁膜５５の一部とゲート絶縁膜５０の一部とを除去して形成されたＳＢＤコンタクトホール９２が配置されており、ソース電極８０が、このＳＢＤコンタクトホール９２を介して、炭化珪素上に堆積して形成されたショットキー電極７５と接触している。ショットキー電極７５下部には、広域ウェル領域３１が形成されていない第３離間領域２３が存在する。すなわち第３離間領域２３は、広域ウェル領域３１に取り囲まれており、かつ、広域ウェル領域３１を形成するｐ型注入が欠損することで、ｎ型領域となっている領域である。すなわち、第３離間領域２３は、広域ウェル領域３１内において、広域ウェル領域３１表層から深さ方向に貫通して形成されている。これにより、無効領域において、広域ウェル領域３１に取り囲まれたＳＢＤが形成される。
活性領域に形成されたＳＢＤも、無効領域に形成されたＳＢＤも、その拡散電位は、炭化珪素中に形成されるｐｎ接合の拡散電位より低くなっている。
＜製造方法＞
続いて、本実施形態の半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの製造方法について説明する。
まず、第１主面の面方位が（０００１）面であり、４Ｈのポリタイプを有する、ｎ型で低抵抗の炭化珪素からなる基板１０の表面上に、化学気相堆積（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）法により、１×１０１４ｃｍ−３〜１×１０１７ｃｍ−３のｎ型の不純物濃度で、５μｍ〜２００μｍの厚さの炭化珪素からなるドリフト層２０をエピタキシャル成長させる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１７ｃｍ−３〜１×１０１９ｃｍ−３の範囲でありドリフト層２０の第１不純物濃度より高いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がウェル領域３０及び広域ウェル領域３１となる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入する。このとき、Ａｌのイオン注入の深さはドリフト層２０の厚さを超えない０．５μｍ〜３μｍ程度とする。また、イオン注入されたＡｌの不純物濃度は、１×１０１６ｃｍ−３〜１×１０１８ｃｍ−３の範囲でありドリフト層２０の第１不純物濃度より高く、かつ、ウェル領域３０のＡｌ濃度よりも低いものとする。その後、注入マスクを除去する。本工程によりＡｌがイオン注入された領域がＪＴＥ領域３７となる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｎ型の不純物であるＮをイオン注入する。Ｎのイオン注入深さはウェル領域３０の厚さより浅いものとする。また、イオン注入したＮの不純物濃度は、１×１０１８ｃｍ−３〜１×１０２１ｃｍ−３の範囲でありウェル領域３０のｐ型の第２不純物濃度を超えるものとする。本工程でＮが注入された領域のうちｎ型を示す領域がソース領域４０となる。
次に、ドリフト層２０の表面にフォトレジストなどにより注入マスクを形成し、ｐ型の不純物であるＡｌをイオン注入し、注入マスクを除去する。本工程によってＡｌが注入された領域が第１ウェルコンタクト領域３５となる。第１ウェルコンタクト領域３５は、ウェル領域３０とソース側のオーミック電極７０との良好な電気的接触を得るために設けるもので、第１ウェルコンタクト領域３５のｐ型不純物濃度は、ウェル領域３０のｐ型の第２不純物濃度より高濃度に設定されることが望ましい。本工程でｐ型不純物をイオン注入する際には、第１ウェルコンタクト領域３５を低抵抗化する目的で、基板１０若しくはドリフト層２０を１５０℃以上に加熱してイオン注入することが望ましい。
次に、熱処理装置によって、アルゴン（Ａｒ）ガスなどの不活性ガス雰囲気（１３００℃〜１９００℃）中で、３０秒〜１時間のアニールを行う。このアニールにより、イオン注入されたＮ及びＡｌを電気的に活性化させる。
続いて、ＣＶＤ法、フォトリソグラフィー技術などを用いて、上述の活性領域にほぼ対応した位置以外の領域に膜厚が０．５μｍ〜２μｍ程度の二酸化珪素膜からなるフィールド絶縁膜５２を形成する。このとき、例えば、フィールド絶縁膜５２を全面に形成した後、セル領域にほぼ対応した位置のフィールド絶縁膜５２をフォトリソグラフィー技術又はエッチングなどで除去すればよい。
続いて、フィールド絶縁膜５２に覆われていない炭化珪素表面を熱酸化して所望の厚みのゲート絶縁膜５０である酸化珪素を形成する。次に、ゲート絶縁膜５０の上に、導電性を有する多結晶珪素膜を減圧ＣＶＤ法により形成し、これをパターニングすることによりゲート電極６０を形成する。続いて、層間絶縁膜５５を減圧ＣＶＤ法により形成する。続いて、層間絶縁膜５５とゲート絶縁膜５０とを貫き、ユニットセルの第１ウェルコンタクト領域３５とソース領域４０とに到達するコンタクトホールを形成し、同時にウェルコンタクトホール９１を形成する。
次に、スパッタ法などによるＮｉを主成分とする金属膜の形成後、６００℃〜１１００℃の温度の熱処理を行い、Ｎｉを主成分とする金属膜と、コンタクトホール内の炭化珪素層とを反応させて、炭化珪素層と金属膜との間にシリサイドを形成する。続いて、反応してできたシリサイド以外の層間絶縁膜５５上に残留した金属膜を、硫酸、硝酸、塩酸のいずれか又はこれらと過酸化水素水との混合液などによるウェットエッチングにより除去する。これにより、ソース側のオーミック電極７０が形成される。
続いて、基板１０の裏面（第２主面）にＮｉを主成分とする金属を形成、熱処理することにより、基板１０の裏側に裏面オーミック電極７１を形成する。
次に、フォトレジストなどによるパターニングを用いて、第１離間領域２２上の層間絶縁膜５５と、ＳＢＤコンタクトホール９２となる位置のゲート絶縁膜５０及び層間絶縁膜５５と、ゲートコンタクトホール９５となる位置のゲート絶縁膜５０及び層間絶縁膜５５を除去する。除去する方法としては、ＳＢＤ界面となる炭化珪素表面にダメージを与えないウェットエッチングが好ましい。
続いて、スパッタ法などにより、ショットキー電極７５を堆積する。ショットキー電極７５としてはＴｉ、Ｍｏ、Ｎｉなどを堆積することが好ましい。
その後、ここまで処理してきた基板１０の表面にスパッタ法又は蒸着法によりＡｌなどの配線金属を形成し、フォトリソグラフィー技術により所定の形状に加工することで、ソース側のオーミック電極７０とショットキー電極７５とに接触するソース電極８０と、ゲート電極６０に接触するゲート電極８２とを形成する。
さらに、基板１０の裏面に形成された裏面オーミック電極７１の表面上に金属膜であるドレイン電極８５を形成すれば、図１〜図６に示される半導体装置が完成する。
＜動作＞
次に、本実施形態における半導体装置であるＳＢＤ内蔵ＭＯＳＦＥＴの動作を、３つの状態に分けて簡単に説明する。
１つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極８２にしきい値以上の正の電圧が印加されている場合で、以下「オン状態」と呼ぶ。
このオン状態では、チャネル領域に反転チャネルが形成され、ｎ型のソース領域４０とｎ型の第２離間領域２１との間にキャリアである電子が流れる経路が形成される。一方、内蔵されたＳＢＤには、ショットキー接合にとって電流の流れにくい方向、すなわち逆方向の電界（逆バイアス）が印加されているため、電流は流れない。
ソース電極８０からドレイン電極８５へ流れ込む電子は、ドレイン電極８５に印加される正電圧により形成される電界にしたがって、ソース電極８０から、オーミック電極７０、ソース領域４０、チャネル領域、第２離間領域２１、ドリフト層２０さらに基板１０を経由して、ドレイン電極８５に到達する。
したがって、ゲート電極６０に正電圧を印加することにより、ドレイン電極８５からソース電極８０にオン電流が流れる。このときにソース電極８０とドレイン電極８５間に印加される電圧をオン電圧と呼び、オン電圧をオン電流の密度で除した値をオン抵抗と呼ぶ。オン抵抗は、上記電子が流れる経路の抵抗の合計に等しい。オン抵抗とオン電流の自乗の積は、ＭＯＳＦＥＴが通電時に消費する通電損失に等しいため、オン抵抗は低い方が好ましい。なお、オン電流はチャネルが存在する活性領域のみを流れ、無効領域は流れない。
２つ目の状態は、ソース電極８０に対してドレイン電極８５に高い電圧が印加され、かつ、ゲート電極６０にしきい値以下の電圧が印加されている場合で、以下「オフ状態」と呼ぶ。
このオフ状態では、チャネル領域に反転キャリアが形成されないためオン電流は流れず、オン状態でかかっていた高電圧がＭＯＳＦＥＴのソース電極８０とドレイン電極８５との間に印加される。このとき、ゲート電極８２の電圧はソース電極８０の電圧とおおよそ等しいことから、ゲート電極８２とドレイン電極８５との間にも高い電圧が印加されることになる。
活性領域では、ウェル領域３０とドリフト層２０との間に形成されるｐｎ接合に逆バイアスがかかり、相対的に濃度の低いドリフト層２０に向かって厚い空乏層が広がることで、この電圧がゲート絶縁膜５０にかかるのを防ぐことができる。
また第２離間領域２１上のゲート絶縁膜５０は、その直下にｐ型領域を有さないことから、ウェル領域３０上のゲート絶縁膜５０に比べて相対的に高い電界強度が印加されるが、第２離間領域２１の幅を適切に制限することで、ウェル領域３０から第２離間領域２１に向かって横方向に伸びる空乏層によって、ゲート絶縁膜５０にかかる電界を所望の値以下に抑制することができる。なお、ドリフト層２０及び第２離間領域２１のみならず、相対的な濃度の高いｐ型のウェル領域３０にも厚みの薄い空乏層が広がるため、オフ状態に推移する過程では、ウェル領域３０に形成される空乏層から発生したホールは、第１ウェルコンタクト領域３５を介してソース電極８０に吐き出される。すなわち、ウェル領域３０とソース電極８０との電気的なコンタクトが形成されることで、オフ状態においてウェル領域３０上のゲート絶縁膜５０に高い電界強度が印加されるのを防ぐことができる。
無効領域のうち図５で示されたゲート電極８２が配置された領域では、無効領域上に形成されるゲート絶縁膜５０及びフィールド絶縁膜５２の平面位置をほぼ包含する領域に形成された広域ウェル領域３１と、その一部に広域ウェル領域３１とソース電極８０との電気的コンタクトを形成するためのウェルコンタクトホール９１とが形成されている。そのため同様に、無効領域上のゲート絶縁膜５０とフィールド絶縁膜５２とに高い電界強度が印加されるのが防がれる。
また、無効領域のうち図６で示されたチップ終端の領域では、ドリフト層２０に加え、広域ウェル領域３１とＪＴＥ領域３７の一部が空乏化することで、素子終端部で発生する電界集中を緩和し、耐圧低下を抑制する。このとき、広域ウェル領域３１及びＪＴＥ領域３７の空乏層で発生するホールは、直近のウェルコンタクトホール９１を介してソース電極８０に吐き出される。
一方、内蔵されたＳＢＤには「オン状態」と同じ方向の電界が印加されるため、理想的には電流が流れない。しかし、印加される電界は「オン状態」よりも遥かに高い電界であるため、リーク電流が発生し得る。
リーク電流が大きいと、ＭＯＳＦＥＴの発熱を増大させ、ＭＯＳＦＥＴ及びＭＯＳＦＥＴを用いたモジュールを熱破壊させることがある。このことから、リーク電流を低減すべく、ショットキー接合にかかる電界は低く抑えることが好ましい。
３つ目の状態は、ソース電極８０に対してドレイン電極８５に低い電圧、すなわちＭＯＳＦＥＴに逆起電圧が印加された状態で、ソース電極８０からドレイン電極８５に向かって還流電流が流れる。以下、この状態を「還流状態」と呼ぶ。
この還流状態では、内蔵されたＳＢＤに順方向の電界（順バイアス）が印加され、ショットキー電極７５から炭化珪素層に向かって電子電流からなるユニポーラ電流が流れる。ドレイン電極８５に対するソース電極８０の電圧（ソースドレイン間電圧）が小さいとき還流電流はすべて内蔵されたＳＢＤを流れるため、ドリフト層２０への少数キャリアの注入は生じない。よって結晶欠陥は発生せず、オン抵抗も増大しない。
しかしながら、ソースドレイン間電圧がさらに増加し、特定の条件となると活性領域におけるウェル領域３０とドリフト層２０との間に形成されるｐｎダイオードが動作し、活性領域におけるドリフト層２０に少数キャリアが注入される。結果として、結晶欠陥の発生が生じうる。
発明者らは、この活性領域においてｐｎダイオードが動作する条件は、そのユニットセルの周囲の影響を受けることを見出し、それを考慮した考察から、活性領域のｐｎダイオードの動作が起こりにくくする手法を見出した。
これを説明するにあたり、まず簡単のために、ユニットセルの周期配列が無限に続く場合を仮定して考える。この場合、その周期性からユニットセルのみを切り出し、隣接するユニットセルとの境界で鏡像折り返しになっていると考えてデバイスシミュレーションを行うことができる。以下、このようなユニットセルの周期配列のみを持つＳＢＤ内蔵ＭＯＳＦＥＴを、理想的なＳＢＤ内蔵ＭＯＳＦＥＴと呼ぶ。
図７は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセル及びＳＢＤを内蔵しないＭＯＳＦＥＴのユニットセルについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。縦軸はドレイン電極に流れる電流（Ａ／ｃｍ２）を示し、横軸はソースドレイン間電圧（Ｖ）を示している。図７においては、三角印がＳＢＤ内蔵ＭＯＳＦＥＴの特性を示し、丸印がＳＢＤを内蔵しないＭＯＳＦＥＴの特性を示す。また比較として、図８にその断面図を載せたＳＢＤを内蔵しないＭＯＳＦＥＴの特性を併せて示している。
図７によれば、ＳＢＤ内蔵ＭＯＳＦＥＴ（三角印）では、ソースドレイン間電圧が約７Ｖを超えたときに電流が急激に増えているのが分かる。これは上記のｐｎダイオードが動作して、ユニポーラ動作からバイポーラ動作に移り、ドリフト層の伝導度変調が生じたためであると考えられる。
特筆すべきは、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、ｐｎダイオードが動作するソースドレイン間電圧は、ＳＢＤを内蔵しないＭＯＳＦＥＴに対して高いことである。このことは以下のように説明できる。説明に先立ち、ｐｎ接合にかかる電圧とは、ウェル領域３０とウェル領域３０に対するドリフト層２０の接触面との電位差であることを述べておく。
まず、ＳＢＤを内蔵しないＭＯＳＦＥＴにおいて、ソースドレイン間電圧がｐｎダイオードの拡散電位以下、すなわちｐｎダイオードが動作する電圧以下のときには、ソースドレイン間には電流が流れていないことからドレイン電極８５の電位とドリフト層２０のうちウェル領域３０に対する接触面の電位とは等しい。すなわち、ソースドレイン間の電圧のすべてがｐｎダイオードにかかる。したがって、ソースドレイン間電圧を徐々に増やしていき、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えたときに、ｐｎダイオードの動作、すなわちドリフト層２０への少数キャリアの注入が始まる。
一方、ＳＢＤ内蔵ＭＯＳＦＥＴでは、ソースドレイン間電圧がＳＢＤの動作電圧より高く、かつ、ｐｎダイオードの動作電圧以下のとき、ソースドレイン間にはＳＢＤを通るユニポーラ電流が流れているため、その通電経路では、その抵抗率と電流密度の積に応じた電圧降下が生じる。つまり、ドリフト層２０及び基板１０においても電圧降下が生じる。その電圧降下に等しい電圧分、ウェル領域３０に対するドリフト層２０の接触面の電位はソースドレイン電圧に対して小さい。ＳＢＤ内蔵ＭＯＳＦＥＴは、この効果のおかげで、ｐｎダイオードが動作するソースドレイン間電圧が高く、ｐｎダイオードが動作するまでの間に、より多くのユニポーラ電流を還流電流として通電することができる。
一方、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、活性領域の終端部近傍について考える。活性領域終端部のユニットセルには、前述の通り広域ウェル領域３１が隣接している。
図５（ｃ）部と図６（ｃ）部とに示された本発明を用いない構造では、広域ウェル領域３１はユニポーラ電流を流すことができないことから、ソースドレイン間電圧のほぼすべてが広域ウェル領域３１とドリフト層２０との接合からなるｐｎダイオードに印加される。
したがって、ソースドレイン間電圧がｐｎダイオードの動作電圧を超えると、広域ウェル領域３１からドリフト層２０に向かって少数キャリアの注入が生じる。この時、ドリフト層２０に拡散したホールは、その場所で電子と再結合を起こすことで、活性領域内のドリフト層に結晶欠陥を発生させ、ドリフト層２０の抵抗を増大させる。
しかし、オン電流の通り道は主に活性領域内であるため、広域ウェル領域３１の直下のドリフト層２０に拡張欠陥を発生させたとしても、活性領域にオン電流を流した際の抵抗、すなわちオン抵抗を増大させることはほとんどない。
ここで問題となるのは、活性領域の終端近傍のユニットセルにおけるｐｎダイオードが、理想的なＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルのｐｎダイオードよりも小さなソースドレイン間電圧でｐｎダイオードの動作電圧を超え、ウェル領域３０からドリフト層２０に向かって少数キャリアの注入が生じた場合である。この時、ドリフト層２０に拡散したホールは、その場所で電子と再結合を起こすことで、活性領域内のドリフト層に結晶欠陥を発生させ、オン抵抗を増大させる。
このような終端近傍のユニットセルにおけるｐｎダイオードの動作電圧の低下は、以下のメカニズムによって引き起こされる。
最外周のユニットセルでは、ＳＢＤによるユニポーラ電流が広域ウェル領域３１の直下のドリフト層２０へ拡散し、最外周のユニットセルのウェル領域３０直下のドリフト層２０における電圧降下が、理想的なＳＢＤ内蔵ＭＯＳＦＥＴのドリフト層２０における電圧降下と比べて小さくなる。この結果、最外周のユニットセルにおいて、ｐｎダイオードにかかる電圧が増加し、理想的なＳＢＤ内蔵ＭＯＳＦＥＴに比べて低いソースドレイン間電圧からバイポーラ動作が始まる。
このようなＳＢＤによるユニポーラ電流の広域ウェル領域３１の直下のドリフト層２０への拡散は、特にドリフト層２０の厚みが大きい場合には、活性領域の最外周セルだけでなく、最外周セルに近いセルでも起こりうる。この結果、各ユニットセルがバイポーラ動作を始めるソースドレイン間電圧は、最外周のセルが最も低く、内側のセルに向かうほど、理想的なＳＢＤ内蔵ＭＯＳＦＥＴの場合の特性に近づく。
また、ドリフト層２０におけるキャリア寿命が長い場合には、広域ウェル領域３１から少数キャリアが注入された際、隣接する活性領域のウェル領域３０直下のドリフト層２０にも拡散することがある。この場合、電荷中性条件を満たすために、多数キャリアの電子が基板１０から注入され電子密度が増大し、結果としてドリフト層２０の抵抗率が下がる。ドリフト層２０の抵抗率が下がると、ドリフト層２０で生じる電圧降下が小さくなり、ｐｎ接合にかかる電圧が増加する。
したがって、最外周のユニットセルにおいて、ｐｎダイオードにかかる電圧が増加し、さらに低いソースドレイン間電圧からバイポーラ動作が始まる。さらに、最外周のユニットセルでバイポーラ動作が始まると、さらに内側のユニットセルにも少数キャリアの拡散が生じる。このように、広域ウェル領域３１で生じるｐｎダイオードのバイポーラ動作が、隣接するユニットセルから活性領域の内側に向かって各ユニットセルのバイポーラ動作を生じさせる。この効果は内側のユニットセルへの伝播に伴い徐々に減衰するため、各ユニットセルがバイポーラ動作を始めるソースドレイン間電圧は、最外周のセルが最も低く、内側のセルに向かうほど、前述のユニットセルの周期配列が無限に続く場合の特性に近づく。
以上のように、活性領域の最外周セルのウェル領域３０におけるｐｎダイオードの動作電圧を超えるソースドレイン電圧を印加する場合、活性領域の最外周セルに近いユニットセルの一部では、バイポーラ動作が生じて結晶欠陥が生じ、チップ全体のオン抵抗を増大させる可能性がある。バイポーラ動作が生じる範囲は、駆動するソースドレイン電圧が高く、チップ全体に流す還流電流の大きさが大きいほど大きくなるため、結晶欠陥が発生しうる領域を一定以下にするためには、還流電流密度の大きさを一定値以下とする必要がある。しかしそうすると、チップ面積を増大させ、チップコストを増大させることになる。
逆に言うと、最外周セルのウェル領域３０におけるｐｎダイオード動作を抑制することで、活性領域のユニットセルにおけるｐｎダイオードの動作電圧の低下を抑制することができる。このためには、最外周セルのウェル領域３０の直下において、ＳＢＤによるユニポーラ電流を十分に確保し、ドリフト層２０の電圧降下を大きくすることにより、ウェル領域３０とウェル領域３０に対するドリフト層２０の接触面との電位差を低減することが有効であると考えられる。
図５（ａ）部及び（ｂ）部、図６（ａ）部及び（ｂ）部で示された本実施形態の半導体装置では、ウェルコンタクトホール９１の近傍に、広域ウェル領域３１の一部を欠損する形でＳＢＤが形成されている。ソースドレイン間電圧がＳＢＤの拡散電位より大きいとき、ＳＢＤコンタクトホール９２の近傍に配置されたＳＢＤから炭化珪素層に向かって電流が流れる。この電流はドリフト層２０において横方向に拡散するため、ＳＢＤコンタクトホール９２直下のみならず、活性領域のウェル領域３０の直下のドリフト層２０、基板１０、隣接するウェルコンタクトホール９１近傍のドリフト層２０及び基板１０においても、電圧降下を生じさせる。その結果、ＳＢＤコンタクトホール９２が存在する領域近傍では、その電圧降下の分だけ、ｐｎ接合にかかる電圧が低下する。よって、より高いソースドレイン間電圧まで外周ユニットセルのバイポーラ動作を抑制することできる。
図９は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを１０個と、広域ウェル領域３１と、広域ウェル領域３１内の第１ウェルコンタクト領域３５よりもユニットセル領域に近い位置に、広域ウェル領域３１の一部を欠損して形成されるＳＢＤとを備えるＳＢＤ内蔵ＭＯＳＦＥＴにおいて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。縦軸はドレイン電極に流れる電流（Ａ）を示し、横軸はソースドレイン間電圧（Ｖ）を示している。ここで、最外周のユニットセルの端部と広域ウェル領域３１の一部を欠損して形成されるＳＢＤとの距離は５μｍ、最外周のユニットセルの端部と広域ウェル領域３１の第１ウェルコンタクト領域３５との距離は２０μｍとしている。図９において、グラフ内の太い破線は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルのみについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果であり、ソースドレイン間電圧が１Ｖ程度で電流が流れ始める方がセル領域のＳＢＤを示し、ソースドレイン間電圧が８Ｖ程度で電流が流れ始める方がセル領域のｐｎダイオードを示す。また、ユニットセルのみの場合のＳＢＤに流れる電流の周辺には位置の異なる１０個分のセルのＳＢＤに流れる電流が、ユニットセルのみの場合のｐｎダイオードに流れる電流の周辺には位置の異なる１０個分のセルのｐｎダイオードに流れる電流が、それぞれまとまって示されている。
また、図１０は、広域ウェル領域３１の一部を欠損して形成されるＳＢＤを備えないＳＢＤ内蔵ＭＯＳＦＥＴにおいて、同様の計算を行った結果である。図１０において、グラフ内の太い破線は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルのみについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果であり、ソースドレイン間電圧が１Ｖ程度で電流が流れ始める方がセル領域のＳＢＤを示し、ソースドレイン間電圧が８Ｖ程度で電流が流れ始める方がセル領域のｐｎダイオードを示す。また、ユニットセルのみの場合のＳＢＤに流れる電流の周辺には位置の異なる１０個分のセルのＳＢＤに流れる電流が、ユニットセルのみの場合のｐｎダイオードに流れる電流の周辺には位置の異なる１０個分のセルのｐｎダイオードに流れる電流が、それぞれまとまって示されている。
本シミュレーションにおけるセル領域のＳＢＤに流れる電流は、広域ウェル領域３１の直下のドリフト層２０へ向かって拡散する。このため、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルのみについてシミュレーションした場合と比べてドリフト層２０における電圧降下が小さくなり、ＳＢＤ及びｐｎダイオードにかかる電圧が増加する。この効果は最外周セルに近づくほど顕著になり、図９及び図１０において、位置の異なる１０個のセルのＳＢＤに流れるそれぞれの電流は最外周セルに近づくほど大きくなり、位置の異なる１０個のセルのｐｎダイオードの立ち上がり電圧は、最外周セルに近づくほど小さくなる。図１０において、ユニットセルのみについて計算を行った場合（太い破線のうち、８Ｖ程度で電流が流れ始める方）と比べて最外周のｐｎダイオードの立ち上がり電圧が６Ｖ程度まで低下しているのに対し、図９においては、最外周のｐｎダイオードの立ち上がり電圧は８Ｖ程度のままで高く維持されている。
図１１（ａ）部は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを１０個と、広域ウェル領域３１と、広域ウェル領域３１内の第１ウェルコンタクト領域３５よりもユニットセル領域に近い位置に、広域ウェル領域３１の一部を欠損して形成されるＳＢＤとを備えるＳＢＤ内蔵ＭＯＳＦＥＴにおいて、ソースドレイン間に６Ｖの電圧を印加した場合の等電位線を示している。また、図１１（ｂ）部は、広域ウェル領域３１の一部を欠損して形成されるＳＢＤを備えないＳＢＤ内蔵ＭＯＳＦＥＴにおいて、ソースドレイン間に６Ｖの電圧を印加した場合の等電位線を示している。
図１１（ａ）部では、広域ウェル領域３１の一部を欠損して形成されるＳＢＤから、最外周のユニットセルのウェル領域３０の下部を含むドリフト層２０へ電流が広がることにより、最外周のユニットセルのウェル領域３０の下部での電圧降下が生じ、図１１（ｂ）部の場合と比べて、ユニットセルのウェル領域３０のｐｎ接合にかかる電圧がより小さくなる。このことにより、ユニットセルのウェル領域３０のｐｎダイオードの立ち上がり電圧低下の程度をより小さくすることを可能にする。つまり、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、広域ウェル領域３１と、広域ウェル領域３１内の第１ウェルコンタクト領域３５よりもユニットセル領域に近い位置に、広域ウェル領域３１の一部を欠損して形成されるＳＢＤを備えることで、ユニットセルのウェル領域３０のバイポーラ動作を抑制することができる。
また、図１２は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルを１０個と、広域ウェル領域３１と、広域ウェル領域３１内の第１ウェルコンタクト領域３５よりもユニットセル領域に近い位置に、広域ウェル領域３１の一部を欠損して形成されるＳＢＤとを備えるＳＢＤ内蔵ＭＯＳＦＥＴにおいて、最外周のユニットセルの端部と広域ウェル領域３１の一部を欠損して形成されるＳＢＤとの距離を１．５μｍ〜５μｍで振り分けた場合の、最外周のユニットセルのウェル領域３０のｐｎダイオードについて還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。図１２においては、菱形印は、最外周のユニットセルの端部と広域ウェル領域３１の一部を欠損して形成されるＳＢＤとの距離が１．５μｍである場合を示し、四角印は、当該距離が２μｍである場合を示し、三角印は、当該距離が３μｍである場合を示し、丸印は、当該距離が４μｍである場合を示し、バツ印は、当該距離が５μｍである場合を示す。グラフ内の破線は、ＳＢＤ内蔵ＭＯＳＦＥＴのユニットセルのみについて、還流状態における電流特性と電圧特性とをデバイスシミュレーションで計算した結果である。
図１２に示されるように、最外周のユニットセルの端部と広域ウェル領域３１の一部を欠損して形成されるＳＢＤとの距離、すなわち、ウェル領域３０と広域ウェル領域３１に形成されるショットキー電極７５との間の距離が３μｍ以下となる場合、最外周のユニットセルのウェル領域３０のｐｎダイオードの立ち上がり電圧が、ユニットセルのみについて計算した場合のウェル領域３０のｐｎダイオードの立ち上がり電圧よりも大きくなっている。つまり、活性領域のすべてのユニットセルにおいて、ウェル領域３０のｐｎダイオードの立ち上がり電圧低下を抑制できている。
このように、最外周のユニットセルの端部と広域ウェル領域３１の一部を欠損して形成されるＳＢＤとの距離は近ければ近いほど良いが、好ましくは３μｍ以下とすることで、最外周のユニットセルのウェル領域３０のｐｎダイオードの立ち上がり電圧低下を抑制することができる。また、すでに述べたように、最外周セルのウェル領域３０におけるｐｎダイオード動作を抑制することによって、活性領域のすべてのユニットセルのウェル領域３０におけるｐｎダイオードの動作電圧の低下を抑制することができる。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、半導体装置が、第１導電型のドリフト層２０と、第２導電型の第１ウェル領域としてのウェル領域３０と、第２導電型の第２ウェル領域としての広域ウェル領域３１と、第１導電型の第１離間領域２２と、第１導電型のソース領域４０と、第１離間領域２２上に設けられた第１ショットキー電極としてのショットキー電極７５と、各ウェル領域３０と各ソース領域４０とに接触しつつ、各ウェル領域３０上と各ソース領域４０上とに設けられた第１オーミック電極としてのオーミック電極７０と、第１導電型の第２離間領域２１と、広域ウェル領域３１上に設けられた第２オーミック電極としてのオーミック電極７０と、第１導電型の第３離間領域２３と、第３離間領域２３上に設けられた第２ショットキー電極としてのショットキー電極７５と、ゲート電極６０と、第２絶縁膜としての層間絶縁膜５５と、ソース電極８０とを備える。
ドリフト層２０は、第１導電型の半導体基板としての基板１０上に形成される。ウェル領域３０は、ドリフト層２０表層において互いに離間して複数設けられる。
広域ウェル領域３１は、ドリフト層２０表層において複数のウェル領域３０全体を平面視上挟んで形成される。また、広域ウェル領域３１は、各ウェル領域３０よりも形成面積が広い。
第１離間領域２２は、各ウェル領域３０内において、各ウェル領域３０表層から深さ方向に貫通して形成される。ソース領域４０は、各ウェル領域３０表層において、平面視上第１離間領域２２を挟んで形成される。
第２離間領域２１は、各ウェル領域３０を互いに離間させる領域である。第３離間領域２３は、広域ウェル領域３１内の第２オーミック電極としてのオーミック電極７０よりもウェル領域３０に近い位置において、広域ウェル領域３１表層から深さ方向に貫通して形成される。
ゲート電極６０は、ショットキー電極７５と、オーミック電極７０とが設けられた位置を除くウェル領域３０及び広域ウェル領域３１上の一部に、第１絶縁膜としてのゲート絶縁膜５０を介して設けられる。
層間絶縁膜５５は、ゲート電極６０を覆って形成される。ソース電極８０は、ショットキー電極７５と、オーミック電極７０と、層間絶縁膜５５とを覆って設けられる。
このような構成によれば、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、広域ウェル領域３１と、広域ウェル領域３１内における、第１ウェルコンタクト領域３５よりもユニットセル領域に近い位置に、広域ウェル領域３１の一部を欠損して形成されるＳＢＤを備えることとなる。このことにより、活性領域のユニットセルのウェル領域３０におけるｐｎダイオード（特に、活性領域の最外周におけるユニットセルのｐｎダイオード）の動作電圧の低下を抑制することができる。よって、より多くの電流をＳＢＤにおいて環流させることができ、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減とそれによるチップコストの低減とが可能となる。
なお、これらの構成以外の構成については適宜省略することができるが、本明細書に示される任意の構成を適宜追加した場合でも、上記の効果を生じさせることができる。
また、本実施形態によれば、第２ショットキー電極としてのショットキー電極７５とウェル領域３０との間の距離が３μｍ以下である。
このような構成によれば、還流状態において、広域ウェル領域３１に設けられたＳＢＤから最外周セルの直下のドリフト層２０に流れる電流を大きくし、電圧降下がより大きくなることができる。よって、最外周セルのｐｎダイオード動作が抑制される。
＜第２実施形態＞
＜構成＞
図１３は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する、図４のａ−ａ’の位置に相当する平面模式図であり、電極又は絶縁膜などを透過し、半導体領域のみが表現されている。また、図１４は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する、図４のｂ−ｂ’の位置に相当する平面模式図であり、電極又は絶縁膜などを透過し、半導体領域のみが表現されている。
図１３及び図１４において、最外周のユニットセルのウェル領域３０と、広域ウェル領域３１ｂ内の第１ウェルコンタクト領域３５との間に、広域ウェル領域３１ｂの一部を、活性領域を取り囲むように欠損して第３離間領域２３ｂが存在している。また、図示はしないが、第３離間領域２３ｂの表面にはショットキー電極７５が形成され、還流動作時においてユニポーラ電流を流せるようになっている。
このように、広域ウェル領域３１ｂ内のＳＢＤ領域が活性領域を取り囲むように、すなわち、平面視において広域ウェル領域３１ｂからウェル領域３０に近づく方向と交差する方向に、連続的に形成されることで、広域ウェル領域３１ｂ内のＳＢＤからユニットセルのウェル領域３０下部のドリフト層２０に均一にユニポーラ電流を流すことができる。このため、平面的な位置によるばらつきがなく、最外周のユニットセルにおけるｐｎダイオードの動作電圧の低下を抑制することができる。
また、ＳＢＤ内蔵ＭＯＳＦＥＴ内のＳＢＤ領域の面積を増やしすぎると、オフ状態においてリーク電流を増大してしまう。このため、ＳＢＤ内蔵ＭＯＳＦＥＴ内のＳＢＤ領域を削減するために、図１５及び図１６に示されるように、広域ウェル領域３１ｃの一部を、活性領域を取り囲むように欠損して形成される第３離間領域２３ｃを、複数に離散して形成してもよい（詳細は第３実施形態で説明する）。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、第３離間領域２３ｂが、平面視において第１ウェル領域としてのウェル領域３０に近づく方向と交差する方向に、連続的に形成される。
このような構成によれば、広域ウェル領域３１ｂ内のＳＢＤからユニットセルのウェル領域３０下部のドリフト層２０に均一にユニポーラ電流を流すことができる。よって、平面的な位置によるばらつきがなく、活性領域のユニットセルのウェル領域３０におけるｐｎダイオード（特に、活性領域の最外周におけるユニットセルのｐｎダイオード）の動作電圧の低下を抑制することができる。このことにより、より多くの電流をＳＢＤにおいて環流させることができ、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減とそれによるチップコストの低減とが可能となる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一又は対応する部分についての説明は省略している。
＜第３実施形態＞
＜構成＞
図１５は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する、図４のａ−ａ’の位置に相当する平面模式図であり、電極又は絶縁膜などを透過し、半導体領域のみが表現されている。また、図１６は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する、図４のｂ−ｂ’の位置に相当する平面模式図であり、電極又は絶縁膜などを透過し、半導体領域のみが表現されている。
図１５及び図１６において、最外周のユニットセルのウェル領域３０と、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５との間を含む、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５の周囲に、広域ウェル領域３１ｃの一部を欠損して、第１ウェルコンタクト領域３５を完全には取り囲まない第３離間領域２３ｃが存在している。また、図示はしないが、第３離間領域２３ｃの表面にはショットキー電極７５が形成され、還流動作時においてユニポーラ電流を流せるようになっている。
このことにより、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５の周辺のドリフト層２０において、還流動作時にユニポーラ電流が流れ、電圧降下が生じる。この結果、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５の周辺で、ｐｎ接合にかかる電圧が小さくなり、ｐｎダイオードの動作電圧の低下を抑制することができる。
また、第３離間領域２３ｃが広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５を完全には取り囲まないことで、スイッチング動作時など高いｄＶ／ｄｔが印加される場合にも、変位電流が電極へと流れる道を残すことができる。
ここで、第３離間領域２３ｃは、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５を完全に取り囲まなければ、図１７に示されるように複数に離散したり、隣り合う第３離間領域２３ｄと接続されたりしていても良い。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、第３離間領域２３ｃが、平面視において第２オーミック電極としてのオーミック電極７０を囲み、かつ、当該オーミック電極７０を囲む少なくとも一部が欠損して形成される。
このような構成によれば、広域ウェル領域３１ｃ内の（オーミック電極７０の下に位置する）第１ウェルコンタクト領域３５の周辺のドリフト層２０において、還流動作時にユニポーラ電流が流れ、電圧降下が生じる。この結果、広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５の周辺で、ｐｎ接合にかかる電圧が小さくなり、ｐｎダイオードの動作電圧の低下を抑制することができる。この結果、広域ウェル領域３１ｃにおけるｐｎダイオードからユニットセルのウェル領域３０の直下のドリフト層２０に流れるバイポーラ電流による伝導度変調を抑制し、ユニットセルのウェル領域３０の直下のドリフト層２０で生じる電圧降下を十分に保つことができ、ユニットセルのウェル領域３０におけるｐｎダイオードの動作電圧の低下を抑制することができる。
よって、より多くの電流をＳＢＤにおいて環流させることができ、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
また、第３離間領域２３ｃが広域ウェル領域３１ｃ内の第１ウェルコンタクト領域３５を完全には取り囲まないことで、スイッチング動作時など高いｄＶ／ｄｔが印加される場合にも、変位電流が電極へと流れる道を残すことができる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一又は対応する部分についての説明は省略している。
＜第４実施形態＞
＜構成＞
図１８（ａ）部は、活性領域の終端部分のうち、ゲート電極８２に隣接する箇所の構造を説明する図であり、図４のａ−ａ’の位置に相当する断面模式図である。また、図１８（ｂ）部は、図１８（ａ）部の箇所の平面模式図であり、電極及び絶縁膜などを透過し、半導体領域のみが表現されている。
図１９（ａ）部は、活性領域の終端部分のうち、ゲート電極８２が存在せず、チップ終端部分に隣接する箇所の構造を説明する図であり、図４のｂ−ｂ’の位置に相当する断面模式図である。また、図１９（ｂ）部は、図１９（ａ）部の箇所の平面模式図であり、電極及び絶縁膜などを透過し、半導体領域のみが表現されている。
図１８及び図１９において、最外周のユニットセルのウェル領域３０と、広域ウェル領域３１ｆ内の第１ウェルコンタクト領域３５ｆとの間に、広域ウェル領域３１ｆの一部を欠損して第３離間領域２３が存在している。第３離間領域２３の表面にはショットキー電極７５が形成され、還流動作時においてユニポーラ電流を流せるようになっている。また、広域ウェル領域３１ｆ内の第１ウェルコンタクト領域３５ｆの内部において第４離間領域２４が形成され、さらに、第４離間領域２４表面の少なくとも一部と接触するショットキー電極７５と、第１ウェルコンタクト領域３５ｆ表面の少なくとも一部と接触するオーミック電極７０とが形成されている。これらのショットキー電極７５とオーミック電極７０とが、ウェルコンタクトホール９１を介してソース電極８０と接触している。
作製方法は、第１実施形態とほぼ同様であり、広域ウェル領域３１ｆ及び第１ウェルコンタクト領域３５ｆの注入位置を変更し、所望の箇所にオーミック電極７０とショットキー電極７５が配置すべく、マスクレイアウトを変更するだけで良い。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、半導体装置が、第４離間領域２４と、第３ショットキー電極としてのショットキー電極７５とを備える。
第４離間領域２４は、第２ウェル領域としての広域ウェル領域３１ｆ表層から深さ方向に貫通して形成された第１導電型の領域である。ショットキー電極７５は、第４離間領域２４上に設けられた電極である。
そして、第２オーミック電極としてのオーミック電極７０は、広域ウェル領域３１ｆ上に設けられる。
このような構成によれば、ＳＢＤ内蔵ＭＯＳＦＥＴにおいて、広域ウェル領域３１ｆと、広域ウェル領域３１ｆ内の第１ウェルコンタクト領域３５ｆよりもユニットセル領域に近い位置に、広域ウェル領域３１ｆの一部を欠損して活性領域を取り囲むように形成されるＳＢＤを備え、さらに広域ウェル領域３１ｆ内の第１ウェルコンタクタト領域３５ｆの内部にもＳＢＤを備えることとなり、広域ウェル領域３１ｆにおけるｐｎダイオードが動作するまでの間に、広域ウェル領域３１ｆ内の第１ウェルコンタクタト領域３５ｆの内部に内蔵されたＳＢＤにユニポーラ電流が流れる。このため、広域ウェル領域３１ｆ内の第１ウェルコンタクタト領域３５ｆの直下のドリフト層２０において、還流動作時にユニポーラ電流が流れ、電圧降下が生じる。この結果、広域ウェル領域３１ｆ内の第１ウェルコンタクト領域３５ｆの周辺で、ｐｎ接合にかかる電圧が小さくなり、広域ウェル領域３１ｆにおけるｐｎダイオードの動作電圧の低下を抑制することができる。
この結果、広域ウェル領域３１ｆにおけるｐｎダイオードからユニットセルのウェル領域３０の直下のドリフト層２０に流れるバイポーラ電流による伝導度変調を抑制し、ユニットセルのウェル領域３０の直下のドリフト層２０で生じる電圧降下を十分に保つことができ、ユニットセルのウェル領域３０におけるｐｎダイオードの動作電圧の低下を抑制することができる。
よって、より多くの電流をＳＢＤにおいて環流させることができ、チップ全体にユニポーラ電流で流せる還流電流が大きくなり、チップサイズの低減が可能となる。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一又は対応する部分についての説明は省略している。
＜第５実施形態＞
＜構成＞
本実施形態では、電流センスを内蔵するＳＢＤ内蔵ＭＯＳＦＥＴを例に挙げて説明する。
まず、電流センスの構造及びその機能について説明する。図２０は、電流センスを搭載したＳＢＤ内蔵ＭＯＳＦＥＴを上から、すなわち第１主面側から見た図であり、活性領域の平面位置を破線で表現している。
電流センスを内蔵したＳＢＤ内蔵ＭＯＳＦＥＴでは、第１主面上に、ソース電極８０ａと平面的に分離されたセンス電極８１とが形成されている。センス電極８１の一部には、ソース電極８０ａの一部に形成されているものと同じレイアウトのユニットセルの配列からなる活性領域が形成されている。このユニットセルの断面図は、図２に示されたソース電極８０下部のユニットセルと同様であり、ソース電極８０がセンス電極８１に置き換わっていると考えればよい。センス電極８１は、第１離間領域２２上に形成されたショットキー電極７５と、ウェル領域上とソース領域上とに形成されたオーミック電極７０とを覆って設けられる。
以降、ソース電極８０ａの下部の活性領域に含まれるユニットセルをメインセル、センス電極８１の下部の活性領域に含まれるユニットセルをセンスセルと呼ぶ。メインセルにおけるゲート電極６０及びドレイン電極８５は、センスセルにおける対応する電極と電気的に短絡されており、同電位である。また、センス電極８１もソース電極８０ａとほぼ同じ略０ボルトで動作させる。
これらのことから、センスセル及びメインセルのユニットセル１つあたりには、常に同じ電流が流れると考えられる。センスセルの個数は、メインセルの個数に対して、例えば一万分の一のように圧倒的に数が少ない。この少ないユニットセルに流れる電流をシャント抵抗などを介して測定し、その電流値にセルの個数比を乗ずることで、ソース電極に流れている電流を推測することができる。特に、オン状態において素子に過電流が流れた際、その過電流を検知しゲート電極８２にオフ信号を与えることで、素子が熱破壊を起こすことを防ぐことが、電流センスを内蔵する利点である。
図２１は、メインセルの配列の端部から、センスセルの配列の端部に至るまでの領域の断面模式図であり、図２２は、本発明を用いない場合の当該領域の断面模式図である。いずれの場合も、図２０のｃ−ｃ’の箇所に相当する断面模式図である。
２つの活性領域に挟まれた領域では、２つの活性領域を繋ぐようにゲート電極が形成されており、その下にはゲート絶縁膜５０又はフィールド絶縁膜５２が形成されている。先に述べたように、本実施形態における構造によれば、オフ状態でゲート絶縁膜５０及びフィールド絶縁膜５２に高電界が印加されることを防ぐことができる。
本実施形態の構造を用いた場合、メインセルとセンスセルとは広域ウェル領域３１により分離されており、広域ウェル領域３１には、センスセル近傍の一部の箇所を欠損する形で第３離間領域２３が形成されている。広域ウェル領域３１は、ドリフト層２０の表層において、複数のウェル領域３０のうちの一部に対応するセンスセルを平面視上挟んで形成される。センスセルは、広域ウェル領域３１に平面視上挟まれることによって、他のウェル領域３０から分離される。また、第３離間領域２３は、広域ウェル領域３１内のオーミック電極７０よりもセンスセルに近い位置において形成される。また、第３離間領域２３と少なくとも一部が接触する形で、ショットキー電極７５が形成されている。このショットキー電極７５は、層間絶縁膜５５とゲート絶縁膜５０とを貫くＳＢＤコンタクトホール９２を介してセンス電極８１に接続されている。なお、図２２に示された構造は、広域ウェル領域３１ａが欠損せずに形成されており、ＳＢＤコンタクトホール９２が形成されていないため、当該箇所まで層間絶縁膜５５ａ及びゲート電極６０ａが形成されている。
作製方法は、第１実施形態とほぼ同様であり、各マスクレイアウトを変更するだけで良い。センス電極８１は、ソース電極８０及びゲート電極８２と同時に、すなわち一度の金属材料の堆積とフォトレジストを用いたパターニング及びエッチングとから形成することができる。
また、図１２に示された場合と同様に、ウェル領域３０と広域ウェル領域３１に形成されるショットキー電極７５との間の距離が３μｍ以下となる場合、ウェル領域３０のｐｎダイオードの立ち上がり電圧低下を抑制できる。
また、図１３及び図１４において図示された場合と同様に、平面視において広域ウェル領域からセンス領域に近づく方向と交差する方向に、第３離間領域が連続的に形成されてもよい。
＜効果＞
以下に、本実施形態による効果を例示する。
本実施形態によれば、半導体装置が、センス領域（センスセル）と、センス電極８１とを備える。
センスセルは、複数のウェル領域３０のうちの少なくとも１つの第１ウェル領域３０を含み、かつ、広域ウェル領域に平面視上挟まれることによって他のウェル領域３０から分離された領域である。
センス電極８１は、センスセルにおける第１離間領域２２上に形成された第１ショットキー電極としてのショットキー電極７５と、センスセル上とソース領域４０上とに形成された第１オーミック電極としてのオーミック電極７０とを覆って設けられる。センス電極８１は、ソース電極８０とは異なる電極である。
このような構成によれば、センスセルと広域ウェル領域のオーミック電極との間に設けられたＳＢＤにより、センスセルの直下のドリフト層でも電圧降下が生じ、センスセルのｐｎダイオード動作を抑制することができる。
この効果は、広域ウェル領域３１のうちセンスセル近傍の一部を欠損させる形でＳＢＤを形成し、そのショットキー電極７５を、ソース電極８０ではなくセンス電極８１に接続することで、ＳＢＤを、よりセンスセルに近づけた配置とできることによって実現される。
これは前述の通り、広域ウェル領域３１の一部に配置したＳＢＤから流れるユニポーラ電流が、ＳＢＤ直下とその近傍のドリフト層２０及び基板１０において電圧降下を生じ、ＳＢＤ近傍のｐｎダイオードにかかる順方向電圧を低減するというメカニズムから、よりセンスセルに近い位置にＳＢＤを配置することが効果的であるということから説明できる。
センスセルにおける結晶欠陥の発生は、メインセルにおける結晶欠陥の発生と比較して特に有害である。それは電流センスのセル数がメインセルのセル数に対して圧倒的に少ないためであり、同じ面積の結晶欠陥が発生しても、活性領域全体の抵抗変化は電流センスの方が甚大であるためである。電流センスの抵抗が変わると、ソース電極８０に流れている電流を正しく推測できなくなり、過電流が流れた際にゲート電極６０に対して正しくオフ信号を与えられず、素子破壊に至る可能性を増大させる。
本実施形態によれば、センスセルのオン抵抗変化を抑制し、より信頼性の高い半導体装置を提供することができる。
なお、上記説明では、センスセルにおける結晶欠陥の発生を抑制することを趣旨に説明を行った。しかし、メインセルにおいても結晶欠陥の発生を抑制することは重要である。
図２３は、図２０のｃ−ｃ’の箇所に相当する断面模式図である。図２３に示されるように、広域ウェル領域３１に対し、メインセルの近傍と、センスセルの近傍との両方において、ＳＢＤを形成し、それぞれソース電極８０及びセンス電極８１に接続させることも有効である。
なお、センスセルにおいては流れる電流は通常小さく、小容量であるため、メインセルと比べて静電気などによる影響で放電を起こして壊れやすくなっている。このため、容量を上げるためにユニットセルの数を増やし、所望の電流値に抑えるためにセンスセルのうちの少なくとも１つにおいて第２離間領域２１を設けずにウェル領域３０で穴埋めをしたり、センスセルのうちの少なくとも１つにおいてソース領域４０を設けない構造にしたりすることがある。この場合においても、ユニットセル内に第３離間領域２３を設け、ＳＢＤを形成しておくと良い。
なお、本実施形態では第１実施形態と相違する部分について説明し、同一又は対応する部分についての説明は省略している。
＜変形例＞
上記実施形態では、ｎ型（第１導電型）不純物として窒素を用いたが、リン又はヒ素であってもよい。
また、上記実施形態では、ｐ型（第２導電型）不純物としてアルミニウムを用いたが、ホウ素又はガリウムであってもよい。
また、上記実施形態では、結晶構造、主面の面方位、オフ角及び各注入条件など、具体的な例を用いて説明したが、これらの数値範囲に適用範囲が限られるものではない。
上記実施形態では、炭化珪素を用いた半導体素子で特に有効であることが述べられているが、他のワイドギャップ半導体素子においても有効であり、シリコンを用いた半導体素子においても一定の効果がある。
また、上記実施形態では、広域ウェル領域３１のオーミック電極７０に接触する箇所において第１ウェルコンタクト領域３５が形成されているが、第１ウェルコンタクト領域３５が形成されていなくてもよい。
また、上記実施形態では、ｎチャネルＭＯＳＦＥＴを用いた場合について説明したが、第１導電型をｐ型とし第２導電型をｎ型とするｐチャネルＭＯＳＦＥＴとしてもよい。
また、本発明は、スーパージャンクション構造を有するＭＯＳＦＥＴにも用いることができる。
また、上記実施形態では、ゲート絶縁膜５０として酸化珪素を用いたが、ＣＶＤ法による堆積膜であってもよい。
また、上記実施形態では、ドレイン電極８５が基板１０の裏面に形成される、いわゆる縦型ＭＯＳＦＥＴについて説明したが、ドレイン電極８５がドリフト層２０の表面に形成されるＲＥＳＵＲＦ型ＭＯＳＦＥＴなどの、いわゆる横型ＭＯＳＦＥＴにも用いることができる。
また、上記実施形態では、ゲート絶縁膜５０を有するＭＯＳＦＥＴについて説明したが、ユニポーラデバイスであれば本発明を適用することができ、例えば、ゲート絶縁膜５０を有しないＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）又はＭＥＳＦＥＴ（Ｍｅｔａｌ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）にも本発明を用いることができる。
また、上記実施形態では、ソース側のオーミック電極７０とショットキー電極７５とが分離して作製されているが、同一材料で連続して形成されてもよいし、別材料で連続していてもよい。
また、上記実施形態では、例えば図２において示されるように、ユニット構造が四角形のセル状を成す例を説明したが、ユニット構造は六角形でも良く、さらには例えば図１の断面構造が奥行き方向に連続するストライプ形状などでもよい。
また、上記実施形態で説明した半導体装置は、電力用、電鉄用、車用、家電用、太陽電池用又は通信用などに使用できる。
上記各実施形態では、各構成要素の材質、材料、寸法、形状、相対的配置関係又は実施の条件などについても記載している場合があるが、これらはすべての局面において例示であって、本発明が記載されたものに限られることはない。よって、例示されていない無数の変形例が、本発明の範囲内において想定される。例えば、任意の構成要素を変形する場合、追加する場合又は省略する場合、さらには、少なくとも１つの実施形態における少なくとも１つの構成要素を抽出し、他の実施形態の構成要素と組み合わせる場合が含まれる。
また、矛盾が生じない限り、上記各実施形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよい。さらに、発明を構成する構成要素は概念的な単位であって、１つの構成要素が複数の構造物から成る場合及び１つの構成要素がある構造物の一部に対応する場合を含む。また、本発明の各構成要素には、同一の機能を発揮する限り、他の構造又は形状を有する構造物が含まれる。
また、本明細書における説明は、本発明のすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
１０ 基板、２０ ドリフト層、２１ 第２離間領域、２２ 第１離間領域、２３，２３ｂ，２３ｃ，２３ｄ 第３離間領域、２４ 第４離間領域、３０ ウェル領域、３１，３１ａ，３１ｂ，３１ｃ，３１ｆ 広域ウェル領域、３５，３５ｆ 第１ウェルコンタクト領域、３７ ＪＴＥ領域、４０ ソース領域、５０ ゲート絶縁膜、５２ フィールド絶縁膜、５５，５５ａ 層間絶縁膜、６０，６０ａ，８２ ゲート電極、７０ オーミック電極、７１ 裏面オーミック電極、７５ ショットキー電極、８０，８０ａ ソース電極、８１ センス電極、８５ ドレイン電極、９１ ウェルコンタクトホール、９２ ＳＢＤコンタクトホール、９５ ゲートコンタクトホール。

Claims (12)

  1. 第１導電型の半導体基板（１０）上に形成された、第１導電型のドリフト層（２０）と、
    前記ドリフト層（２０）表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域（３０）と、
    前記ドリフト層（２０）表層において複数の前記第１ウェル領域（３０）全体を平面視上挟んで形成された、各前記第１ウェル領域（３０）よりも形成面積が広い第２導電型の第２ウェル領域（３１、３１ｂ、３１ｆ）と、
    各前記第１ウェル領域（３０）内において、各前記第１ウェル領域（３０）表層から深さ方向に貫通して形成された第１導電型の第１離間領域（２２）と、
    各前記第１ウェル領域（３０）表層において、平面視上前記第１離間領域（２２）を挟んで形成された第１導電型のソース領域（４０）と、
    前記第１離間領域（２２）上に設けられた第１ショットキー電極（７５）と、
    各前記第１ウェル領域（３０）と各前記ソース領域（４０）とに接触しつつ、各前記第１ウェル領域（３０）上と各前記ソース領域（４０）上とに設けられた第１オーミック電極（７０）と、
    各前記第１ウェル領域（３０）を互いに離間させる領域である第１導電型の第２離間領域（２１）と、
    前記第２ウェル領域（３１、３１ｂ、３１ｆ）上に設けられた第２オーミック電極（７０）と、
    前記第２ウェル領域（３１、３１ｂ、３１ｆ）内の前記第２オーミック電極（７０）よりも第１ウェル領域（３０）に近い位置において、前記第２ウェル領域（３１、３１ｂ、３１ｆ）表層から深さ方向に貫通して形成された第１導電型の第３離間領域（２３、２３ｂ、２３ｃ）と、
    前記第３離間領域（２３、２３ｂ、２３ｃ）上に設けられた第２ショットキー電極（７５）と、
    前記第１及び第２ショットキー電極（７５）と、前記第１及び第２オーミック電極（７０）とが設けられた位置を除く前記第１及び第２ウェル領域（３０、３１、３１ｂ、３１ｆ）上の一部に、第１絶縁膜（５０）を介して設けられたゲート電極（６０）と、
    前記ゲート電極（６０）を覆って形成された第２絶縁膜（５５）と、
    前記第１及び第２ショットキー電極（７５）と、前記第１及び第２オーミック電極（７０）と、前記第２絶縁膜（５５）とを覆って設けられたソース電極（８０）とを備える、
    半導体装置。
  2. 前記第２ショットキー電極（７５）と前記第１ウェル領域（３０）との間の距離が３μｍ以下である、
    請求項１に記載の半導体装置。
  3. 前記第３離間領域（２３ｂ）が、平面視において前記第２ウェル領域（３１ｂ）から前記第１ウェル領域（３０）に近づく方向と交差する方向に、連続的に形成される、
    請求項１又は２に記載の半導体装置。
  4. 前記第３離間領域（２３ｃ）が、平面視において前記第２オーミック電極（７０）を囲み、かつ、前記第２オーミック電極（７０）を囲む少なくとも一部が欠損して形成される、
    請求項１又は２に記載の半導体装置。
  5. 前記第２ウェル領域（３１ｆ）表層から深さ方向に貫通して形成された第１導電型の第４離間領域（２４）と、
    前記第４離間領域（２４）上に設けられた第３ショットキー電極（７５）とをさらに備え、
    前記第２オーミック電極（７０）が、前記第２ウェル領域（３１ｆ）上に設けられる、
    請求項１又は２に記載の半導体装置。
  6. 前記ドリフト層（２０）が、炭化珪素からなる、
    請求項１又は２に記載の半導体装置。
  7. 第１導電型の半導体基板（１０）上に形成された、第１導電型のドリフト層（２０）と、
    前記ドリフト層（２０）表層において互いに離間して複数設けられた、第２導電型の第１ウェル領域（３０）と、
    前記ドリフト層（２０）表層において複数の前記第１ウェル領域（３０）のうちの一部を平面視上挟んで形成された、各前記第１ウェル領域（３０）よりも形成面積が広い第２導電型の第２ウェル領域（３１、３１ｂ）と、
    複数の前記第１ウェル領域（３０）のうちの少なくとも１つの前記第１ウェル領域（３０）を含み、かつ、第２ウェル領域（３１、３１ｂ）に平面視上挟まれることによって他の前記第１ウェル領域（３０）から分離されたセンス領域と、
    少なくとも前記センス領域における各前記第１ウェル領域（３０）内において、各前記第１ウェル領域（３０）表層から深さ方向に貫通して形成された第１導電型の第１離間領域（２２）と、
    少なくとも前記センス領域における各前記第１ウェル領域（３０）表層において、平面視上前記第１離間領域（２２）を挟んで形成された第１導電型のソース領域（４０）と、
    前記第１離間領域（２２）上に設けられた第１ショットキー電極（７５）と、
    少なくとも前記センス領域における各前記第１ウェル領域（３０）上と各前記ソース領域（４０）上とに設けられた第１オーミック電極（７０）と、
    各前記第１ウェル領域（３０）を互いに離間させる領域である第１導電型の第２離間領域（２１）と、
    前記第２ウェル領域（３１、３１ｂ）上に設けられた第２オーミック電極（７０）と、
    前記第２ウェル領域（３１、３１ｂ）内の前記第２オーミック電極（７０）よりも前記センス領域に近い位置において、前記第２ウェル領域（３１、３１ｂ）表層から深さ方向に貫通して形成された第１導電型の第３離間領域（２３、２３ｂ）と、
    前記第３離間領域（２３、２３ｂ）上に設けられた第２ショットキー電極（７５）と、
    前記第１及び第２ショットキー電極（７５）と、前記第１及び第２オーミック電極（７０）とが設けられた位置を除く前記第１及び第２ウェル領域（３０、３１、３１ｂ）上の一部に、第１絶縁膜（５０）を介して設けられたゲート電極（６０）と、
    前記ゲート電極（６０）を覆って形成された第２絶縁膜（５５）と、
    前記第１ショットキー電極（７５）と、前記第１オーミック電極（７０）とを覆って設けられたセンス電極（８１）とを備える、
    半導体装置。
  8. 前記第２ショットキー電極（７５）と前記第１ウェル領域（３０）との間の距離が３μｍ以下である、
    請求項７に記載の半導体装置。
  9. 前記第３離間領域（２３ｂ）が、平面視において前記第２ウェル領域（３１ｂ）から前記センス領域に近づく方向と交差する方向に、連続的に形成される、
    請求項７又は８に記載の半導体装置。
  10. 前記センス領域は、複数の前記第１ウェル領域（３０）を含み、
    前記センス領域のうちの少なくとも１つの前記第１ウェル領域（３０）において、前記ソース領域（４０）が形成されていない、
    請求項７又は８に記載の半導体装置。
  11. 前記センス領域は、複数の前記第１ウェル領域（３０）を含み、
    前記センス領域のうちの一部は、他の前記第１ウェル領域（３０）との間の前記第２離間領域（２１）が形成されていない、
    請求項７又は８に記載の半導体装置。
  12. 前記ドリフト層（２０）が、炭化珪素からなる、
    請求項７又は８に記載の半導体装置。
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