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JP2003017701A - 半導体装置 - Google Patents

半導体装置

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Publication number
JP2003017701A
JP2003017701A JP2001203590A JP2001203590A JP2003017701A JP 2003017701 A JP2003017701 A JP 2003017701A JP 2001203590 A JP2001203590 A JP 2001203590A JP 2001203590 A JP2001203590 A JP 2001203590A JP 2003017701 A JP2003017701 A JP 2003017701A
Authority
JP
Japan
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region
source
drift layer
type base
semiconductor substrate
Prior art date
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Pending
Application number
JP2001203590A
Other languages
English (en)
Inventor
Yukio Tsuzuki
幸夫 都築
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
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    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
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    • H10D12/441—Vertical IGBTs
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    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/256—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are recessed in semiconductor bodies

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  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

(57)【要約】 【課題】小型化と低コスト化を実現することができる半
導体装置を提供する。 【解決手段】半導体基板１におけるＮ-ドリフト層３の
表層部にセル毎のＰ型ベース領域５が形成されるととも
に、Ｐ型ベース領域５での表層部にＮ+ソース領域１０
が形成され、さらに、Ｐ型ベース領域５の一部領域およ
びソース領域１０の一部領域に対しゲート絶縁膜６を介
してゲート電極７ａ，７ｂが配置されるとともに、Ｐ型
ベース領域５の一部領域およびソース領域１０の一部領
域と接するソース電極８が設けられている。セル毎のＰ
型ベース領域５の間において半導体基板１の上面にドリ
フト層３が露出しており、ソース電極８とショットキー
接触してボディダイオード１３を形成している。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は半導体装置に係
り、詳しくはパワーＭＯＳトランジスタに関するもので
ある。
【０００２】
【従来の技術】従来、図７に示すように、縦型パワーＭ
ＯＳＦＥＴを形成したチップ１００とは別に、当該ＭＯ
ＳＦＥＴの電流容量に適したショットキーバリアダイオ
ードを形成したチップ２００を用意し、図８に示すよう
に、基板の上にパワーＭＯＳＦＥＴを形成したチップ１
００とショットキーバリアダイオードを形成したチップ
２００を配置し、パワーＭＯＳＦＥＴに対し配線３０
１，３０２によりショットキーバリアダイオードを外付
けにて接続していた。
【０００３】しかし、この場合には２チップであるので
基板の占有面積が大きくなり、部品コスト及び組み付け
コストを含めたトータルコストが高くなる。特に、１０
０アンペア以上の大電流システムでは、チップサイズが
特に大きくなるために、この問題が顕在化する。
【０００４】
【発明が解決しようとする課題】本発明はこのような背
景の下になされたものであり、その目的は、小型化と低
コスト化を実現することができる半導体装置を提供する
ことにある。
【０００５】
【課題を解決するための手段】請求項１に記載の発明
は、セル毎のベース領域の間において半導体基板の上面
にドリフト層を露出させ、露出させたドリフト層とソー
スまたはエミッタ電極をショットキー接触させてボディ
ダイオードを形成したことを特徴としている。よって、
ワンチップ内に、パワーＭＯＳＦＥＴに加えてショット
キーバリアダイオードがボディダイオードとして形成さ
れ、小型化と低コスト化を実現することができる。
【０００６】また、請求項２に記載のように、セル間に
おいてトランジスタ・オフ時に形成される空乏層が重な
る部位でドリフト層とソースまたはエミッタ電極をショ
ットキー接触させることにより、逆バイアス印加時には
ＰＮ接合の空乏層が広がり、電界緩和効果によりダイオ
ードには高電圧が印加されないようにすることができ
る。
【０００７】さらに、請求項３に記載のように、半導体
基板の上面に凹部を形成し、この凹部の底面においてド
リフト層とソースまたはエミッタ電極をショットキー接
触させると、セルサイズ拡大と寄生バイポーラトランジ
スタ動作を抑制することができる。
【０００８】
【発明の実施の形態】（第１の実施の形態）以下、この
発明を具体化した第１の実施の形態を図面に従って説明
する。
【０００９】図１には、本実施の形態における半導体装
置の縦断面を示す。本例ではトレンチゲートタイプの縦
型パワーＭＯＳＦＥＴに適用している。Ｎ+シリコン基
板２の上にＮ-ドリフト層（Ｎ-シリコン層）３が形成さ
れ、半導体基板１を構成している。Ｎ-ドリフト層３
（半導体基板１）の上面表層部にはセル毎のＰ型ベース
領域５が離間して形成されている。換言すると、Ｎ-ド
リフト層３の表層部においてセル間にＰ型ベース領域５
を形成しない領域を設けている。
【００１０】各セルでのＰ型ベース領域５の表層部には
Ｎ+ソース領域１０がＰ型ベース領域５よりも浅く形成
されている。また、半導体基板１の上面にはトレンチ４
が形成され、トレンチ４はＮ+ソース領域１０およびＰ
型ベース領域５を貫通してＮ-ドリフト層３に達してい
る。
【００１１】トレンチ４の内壁面にはゲート酸化膜（ゲ
ート絶縁膜）６が形成され、その内部にはゲート電極７
ａが埋め込まれている。さらに、トレンチ４の開口部に
おいてゲート電極７ａの上にはゲート電極７ｂが形成さ
れている。このようにして、Ｐ型ベース領域５の一部領
域およびＮ+ソース領域１０の一部領域に対しゲート絶
縁膜６を介してゲート電極７ａ，７ｂが配置されてい
る。
【００１２】半導体基板１の上面にはソース電極８が設
けられ、ソース電極８はＰ型ベース領域５の一部領域お
よびＮ+ソース領域１０の一部領域と接している。同時
に、半導体基板１の上面におけるセル間のＮ-ドリフト
層３が露出する部位において、ソース電極８をショット
キー接触させている。これにより、ショットキーバリア
ダイオード１３が形成されている。このように縦型パワ
ーＭＯＳＦＥＴのセル間にＰ型ベース領域５を拡散しな
い部分を形成し、この部分（Ｎ-ドリフト層３が露出す
る部分）にショットキーバリアダイオード１３を形成し
ている。
【００１３】また、基板１の下面において全面にドレイ
ン電極９が形成されている。この素子の等価回路は、図
２に示すように、ワンチップ内において縦型パワーＭＯ
ＳＦＥＴ１２に対しショットキーバリアダイオード（内
蔵ショットキーバリアダイオード）１３が並列に接続さ
れた構成となる。
【００１４】以上のように本実施形態においては、セル
毎のＰ型ベース領域５の間において半導体基板１の上面
にＮ-ドリフト層３を露出させ、露出させたＮ-ドリフト
層３とソース電極８をショットキー接触させてボディダ
イオード１３を形成した。よって、ワンチップ内に、縦
型パワーＭＯＳＦＥＴ１２に加えてショットキーバリア
ダイオード１３がボディダイオードとして形成され、小
型化と低コスト化を実現することができる。また、ショ
ットキーバリアダイオード１３は高速フライホイールダ
イオードとして優れた性能を持ち、Ｌ負荷スイッチング
性能に優れた縦型パワーＭＯＳＦＥＴとなる。さらに、
図１のセル間においてトランジスタ・オフ時に形成され
る空乏層が重なる部位でＮ-ドリフト層３とソース電極
８をショットキー接触させている。よって、ショットキ
ーバリアダイオードは、逆バイアス印加時に電流が漏れ
やすいが、本実施形態の構造ではショットキーバリアダ
イオード１３は狭い間隔Ｗ１でＰ型ベース領域（Ｐ型拡
散層）５，５間で囲まれ、逆バイアス印加時に広がった
空乏層が左右に重なることになり、電界緩和効果により
印加電圧が低減され、漏れ電流が抑えられる。つまり、
逆バイアス印加時にはＰＮ接合の空乏層が広がり、電界
緩和効果によりダイオードには高電圧が印加されない。 （第２の実施の形態）次に、第２の実施の形態を、第１
の実施の形態との相違点を中心に説明する。
【００１５】図３には、図１に代わる本実施の形態での
構造を示す。図１に示した第１の実施形態のように基板
１の表面にＰ型ベース領域５を形成しない領域を作る
と、このためのＰ型ベース領域（拡散領域）５の抵抗成
分（Ｒ分）が余分に必要となり、セルサイズが大きくな
り、ＤＭＯＳのオン抵抗が大きくなってしまう。セルサ
イズがどの程度拡大するか見積もってみると、例えば、
Ｐ型ベース領域５の拡散深さを１．５μｍとすると、こ
れによるセルサイズの増加は１．５μｍ×０．９（横広
がり係数）×２＝２．７μｍとなる。従来構造で４μｍ
の場合、この構造では６．７μｍとなり、計算の結果、
オン抵抗は約２０％増加する。また、ショットキーバリ
アダイオード接続部近傍でのＮＰＮ寄生トランジスタの
ベース長さが短いため、寄生動作し易い構造となってい
る。
【００１６】そこで、図３に示す本実施の形態の構造で
は、半導体基板１の上面でのショットキーバリアダイオ
ード形成箇所に凹部２０を形成し、この凹部２０の底面
においてＮ-ドリフト層３とソース電極８をショットキ
ー接触させている。これにより、Ｐ型ベース領域５は深
さ方向において深くなるほど隣接するＰ型ベース領域５
との距離が大きくなり、上記のセルサイズ拡大を抑制す
ることができるとともに、Ｎ+ソース領域１０とＮ-ドリ
フト層３を離間させてＮＰＮ寄生トランジスタのベース
長さを長くしてＮＰＮ寄生トランジスタ動作を抑制する
ことができる。
【００１７】なお、凹部２０の深さについては、トラン
ジスタ・オフ時に形成される空乏層が重なる部分（高さ
Ｈ１）よりも深くすると前述の電界緩和効果が得られに
くいので、空乏層が重なる部分（Ｈ１）よりも浅くする
のが望ましい。
【００１８】第１，２の実施形態以外にも、図４に示す
ようにアップドレイン型のＤＭＯＳトランジスタに適用
してもよい。図４のアップドレイン型のＤＭＯＳトラン
ジスタの場合、セル群の外周部にディープＮ+領域（ド
レイン領域）１４が形成されている。
【００１９】あるいは、図５に示すようにＬＤＭＯＳト
ランジスタや図６に示すようにＩＧＢＴに適用してもよ
い。図５のＬＤＭＯＳトランジスタの場合、半導体基板
２９のＮ-ドリフト層３０の上面表層部にはＰ型ベース
領域３１が形成されている。Ｐ型ベース領域３１の表層
部にはＮ+ソース領域３３がＰ型ベース領域３１よりも
浅く形成されている。半導体基板２９の上面においてＰ
型ベース領域３１の一部領域およびＮ+ソース領域３３
の一部領域に対しゲート絶縁膜３５を介してゲート電極
３６が配置されている。また、基板２９の上面において
Ｐ型ベース領域３１の一部領域およびＮ+ソース領域３
３の一部領域と接するソース電極３７が設けられてい
る。一方、半導体基板２９の上面の表層部にＰ領域３２
が形成されるとともにＰ領域３２の表層部にＮ+領域３
４が形成され、半導体基板２９の上面においてＮ+領域
３４に接触するようにドレイン電極３８が形成されてい
る。半導体基板２９の上面におけるセル間（Ｐ型ベース
領域３１，３１の間）においてトレンチ３９が形成さ
れ、トレンチ３９の内部にはソース電極３７が配置され
ている。よって、トレンチ３９の底面においてソース電
極３７がＮ-ドリフト層３０とショットキーバリア接触
している。このようにして、セル毎のＰ型ベース領域３
１の間において半導体基板２９の上面にドリフト層３０
が露出してソース電極３７とＮ-ドリフト層３０をショ
ットキー接触させている。
【００２０】このようにＬＤＭＯＳトランジスタのセル
間にＰ型ベース領域３１を拡散しない部分を形成し、こ
の部分にショットキーバリアダイオード４０を形成す
る。また、図６のＩＧＢＴの場合、セルの間（Ｐ型ベー
ス領域５，５間）にショットキーバリアダイオード１３
が形成されている。図６のようにＩＧＢＴに適用する場
合においては、図１でのソース電極（ソース領域）がエ
ミッタ電極（エミッタ領域）となり、ドレイン電極がコ
レクタ電極となる。また、図６において、チップ外周縁
（セル群の外周部）には等電位リング（ＥＱＲ）４１が
配置され、等電位リング（ＥＱＲ）４１はその下のＮ+
領域４２を介して基板側と電気的に接続されるとともに
コレクタ電極９とワイヤを介して接続されている。
【図面の簡単な説明】
【図１】第１の実施の形態における半導体装置の縦断面
図。
【図２】第１の実施の形態における半導体装置の等価回
路図。
【図３】第２の実施の形態における半導体装置の縦断面
図。
【図４】別例における半導体装置の縦断面図。
【図５】別例における半導体装置の縦断面図。
【図６】別例における半導体装置の縦断面図。
【図７】従来技術を説明するための半導体装置の縦断面
図。
【図８】従来技術を説明するための半導体装置の等価回
路図。
【符号の説明】
１…半導体基板、３…ドリフト層、５…Ｐ型ベース領
域、６…ゲート絶縁膜、７ａ，７ｂ…ゲート電極、８…
ソース電極、１０…ソース領域、２０…凹部、２９…半
導体基板、３０…ドリフト層、３１…Ｐ型ベース領域、
３３…ソース領域、３５…ゲート絶縁膜、３６…ゲート
電極、３７…ソース電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/872 Ｈ０１Ｌ 29/78 ３０１Ｄ 29/48 Ｐ Ｆターム(参考） 4M104 AA01 CC03 GG09 GG10 GG14 GG18 HH14 HH20 5F140 AA00 AA17 AA25 AB05 AB06 AC21 AC23 AC24 BD19 BF43 BF44 BH30 BJ25 BJ26 BJ30 CB07

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板（１，２９）における第１導
    電型のドリフト層（３，３０）の表層部にセル毎の第２
    導電型のベース領域（５，３１）が形成されるととも
    に、当該ベース領域（５，３１）での表層部に第１導電
    型のソースまたはエミッタ領域（１０，３３）が形成さ
    れ、さらに、ベース領域（５，３１）の一部領域および
    ソースまたはエミッタ領域（１０，３３）の一部領域に
    対しゲート絶縁膜（６，３５）を介してゲート電極（７
    ａ，７ｂ，３６）が配置されるとともに、ベース領域
    （５，３１）の一部領域およびソースまたはエミッタ領
    域（１０，３３）の一部領域と接するソースまたはエミ
    ッタ電極（８，３７）が設けられたパワーＭＯＳトラン
    ジスタであって、 セル毎のベース領域（５，３１）の間において半導体基
    板（１，２９）の上面にドリフト層（３，３０）を露出
    させ、露出させたドリフト層（３，３０）とソースまた
    はエミッタ電極（８，３７）をショットキー接触させて
    ボディダイオード（１３，４０）を形成したことを特徴
    とする半導体装置。
  2. 【請求項２】 セル間においてトランジスタ・オフ時に
    形成される空乏層が重なる部位でドリフト層（３）とソ
    ースまたはエミッタ電極（８）をショットキー接触させ
    たことを特徴とする請求項１に記載の半導体装置。
  3. 【請求項３】 前記半導体基板（１）の上面に凹部（２
    ０）を形成し、この凹部（２０）の底面においてドリフ
    ト層（３）とソースまたはエミッタ電極（８）をショッ
    トキー接触させたことを特徴とする請求項１または２に
    記載の半導体装置。
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