JP5871531B2 - 撮像装置、撮像システム - Google Patents

Description

本発明は、撮像装置、撮像システムに関する。

近年、ＣＭＯＳイメージセンサは、センサ素子内で画素信号をアナログデジタル変換（以下、ＡＤ変換という）している。ここで、高速、高分解能のＡＤ変換処理技術が知られている。特許文献１では、画像信号を複数の比較器に入力し、時間変化が異なる参照信号と比較し、画素信号のリセットレベル（以下、基準信号という）Ｎと有効信号Ｓのカウントデータを、Ｓ−Ｎ処理後に合成する。これにより、多ビット数のＡＤ変換データを取得することができる。

特開２００７−２８１９８７号公報

従来技術では合成したＡＤ変換データに精度の課題がある。特許文献１の技術は、時間変化が大きい参照信号のＡＤ変換データ（ｉビット）の量子化誤差を含む最下位ビットに、時間変化が小さい参照信号のＡＤ変換データ（ｊビット）を高精度データとして合成しているが、ＡＤ変換精度の向上効果は小さい。また、比較器を各列に２個設けているため、回路規模が増大することが懸念される。

本発明の目的は、回路規模の増大を抑制しつつアナログデジタル変換の精度を向上させることができる撮像装置、撮像システムを提供することである。

本発明の一の態様である撮像装置は、光電変換により信号を生成する画素と、第１の変化率で電位が変化する参照信号と、前記第１の変化率よりも大きい第２の変化率で電位が変化する参照信号とを生成する参照信号生成回路と、前記画素が光電変換によって生成した信号に基づく有効信号と、前記参照信号との比較を行う比較回路と、前記比較の開始から、前記有効信号と前記参照信号との大小関係が逆転するまでの期間をカウントすることによって、前記有効信号に基づくデジタル信号を生成するカウンタ回路とを有し、前記カウンタ回路は、第１のカウンタと第２のカウンタとを有し、前記比較を前記第１の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第１のカウンタにクロックをカウントさせ、前記第２のカウンタに、前記第１のカウンタの出力をカウントさせることによって前記デジタル信号を生成し、前記比較を前記第２の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第１のカウンタを非動作とし、前記第２のカウンタに前記クロックをカウントさせることによって前記デジタル信号を生成することを特徴とする。

本発明によれば、回路規模の増大を抑制しつつアナログデジタル変換の精度を向上させることができる。

本発明の第１の実施形態による撮像素子の構成図である。 画素信号のＳＮ比の説明図である。 複数のランプ信号の説明図である。 本発明の第１の実施形態のＡＤ変換部のブロック図である。 図４のＡＤ変換部のタイミング図である。 ＡＤ変換データのビットシフトの説明図である。 撮像システムの構成図である。 撮像素子の構成例を示す概念図である。 画素の等価回路図である。 図８に示す撮像素子の動作例を示すタイミング図である。

（第１の実施形態）
図１は、本発明の第１の実施形態による撮像素子１００の概略構成図である。１００はＣＭＯＳイメージセンサと呼称される撮像素子であり、受光した被写体像を光電変換し、その電気信号をデジタル信号として出力する。撮像素子１００は、画素部１０、垂直走査回路１５、増幅部２０、ランプ信号発生回路（参照信号発生回路）２５、比較部３０、カウンタ部４０、メモリ部５０、出力回路６０、水平走査回路６５、タイミング発生回路（ＴＧ）７０を有する。画素部１０は、２次元行列状に配置された複数の画素１０−１を有する。画素１０−１は、光電変換により画素信号を生成する。垂直走査回路１５は、駆動パルスＸ−１，Ｘ−２，・・・を画素部１０に出力する。増幅部２０は、画素部１０からの画素信号を増幅する。ランプ信号発生回路２５は、画素信号との比較信号として、時間に対して変化するランプ信号（参照信号）を生成する。比較部３０は、増幅部２０により増幅された画素信号とランプ信号とを比較する。カウンタ部４０は、比較部３０が比較結果を出力するまでカウントする。メモリ部（補正部）５０は、カウンタ部４０のカウントデータを保持し、保持データのビットシフト及び演算を行う。水平走査回路６５は、水平走査により、メモリ部５０からのデータを出力回路６０へ転送する。タイミング発生回路７０は、上記回路ブロックをそれぞれタイミング制御する。

画素部１０は複数の画素１０−１がエリア上に配置されているが、図１では簡略して４画素のみを図示している。各画素１０−１の行は垂直走査回路１５からの駆動パルスＸ−１，Ｘ−２により順次駆動される。各画素１０−１のリセット状態における画素１０−１に基づく基準信号（リセット信号）と各画素１０−１の非リセット状態における画素１０−１に基づく有効信号（光電変換信号）は、垂直出力線Ｖ−１〜Ｖ−ｎを経て増幅部２０へ導かれる。増幅部２０からメモリ部５０までは垂直出力線Ｖ−１〜Ｖ−ｎ毎に各回路が設けられている。増幅部２０の各増幅回路２０−１は画素１０−１からの信号を単に増幅する機能のみであっても良いし、有効信号から基準信号の差分処理を行うことによりノイズを低減するＣＤＳ処理機能を有しても良い。増幅部２０で増幅することにより、比較部３０で発生するノイズの影響を小さくすることができる。増幅器部２０にＣＤＳ処理機能を設けない場合は比較部３０の入力部でＣＤＳ処理を行うことができる。

比較部３０は、増幅部２０からの画素列に対応した比較回路３０−１と、複数のランプ信号からの一つを選択する選択回路３０−２とを有する。複数のランプ信号については、図３で後述する。比較部３０は、増幅回路２０−１からの基準信号と時間に対する変化率が小さいランプ信号とを比較した後、有効信号のレベルが比較電圧より大きいか、小さいかを判定し、その結果に応じて有効信号と比較するランプ信号を選択し、比較を行う。上記の比較電圧は、有効信号のＳＮ比を考慮して設定される。カウンタ部４０は、１つの画素に対して２回の変換動作を行う。１回目では、比較部３０は基準信号と時間に対する変化率が小さいランプ信号とを比較し、カウンタ部４０はランプ信号の立ち上がりから比較部３０の出力信号が反転するまでダウンカウントする。基準信号とは、例えば増幅部２０の入力をリセットした時に出力される信号であったり、増幅部２０がない構成であれば画素１０−１の出力をリセットした時に出力される信号である。２回目では、有効信号のレベルが大きい場合は、比較部３０は、有効信号と時間に対する変化率が大きいランプ信号とを比較し、カウンタ部４０は、ランプ信号の時間に対する変化率が小と大の分解能比を補正してアップカウントを行う。その結果としての多ビット数のＡＤ変換データは、メモリ部５０のメモリ回路５０−１に保持される。有効信号とは、光電変換によって得られる画素１０−１からの信号を増幅部２０で増幅したものや、増幅部２０がない場合には画素１０−１からの信号である。有効信号のレベルが小さい場合は、基準信号のダウンカウント結果に引き続き、比較部３０は有効信号と時間に対する変化率が小さいランプ信号とを比較し、カウンタ部４０はアップカウントを行う。その結果は、ＡＤ変換データとして、メモリ部５０のメモリ回路５０−１に保持される。メモリ回路５０−１に保持されたＡＤ変換データは、水平走査回路６５からの走査パルスにより出力回路６０へ転送される。

以上述べたように、撮像素子１００は、有効信号のレベルによらず、基準信号と時間に対する変化率が小さいランプ信号と比較するので、高分解能の基準信号のＡＤ変換データを取得出来る効果がある。有効信号のＡＤ変換データから基準信号のＡＤ変換データを補正処理するので、結果的に高精度、多ビット数のＡＤ変換データが得られる。また、１個の比較回路３０−１が、有効信号のレベルに応じて、ランプ信号と比較するので、少ないビット数のＡＤ変換処理を行い、高速化出来る。

図２は、図１の撮像素子１００の動作原理を説明するための画素信号のＳＮ比説明図である。図２の横軸は画素１０−１への入射光量、縦軸は入射光量に応じて光電変換された信号レベルをＬＯＧ表示している。実線２０１は信号であり、仮に信号レベル１Ｖを光電荷Ｎ＝１００００個とする。破線２０２は光ショットノイズであり、ノイズ量は良く知られているように√Ｎで表される。破線２０３はＣＤＳ後の画素系ノイズ（増幅器に起因するノイズを含む。ＡＤ変換に起因するノイズは含めていない）である。仮に画素系ノイズ２０３を０．２ｍＶとすれば、信号レベル１Ｖと画素系ノイズ０．２ｍＶの比であるＳＮ比は７４ｄＢとなる。このＳＮ比をカバーしてＡＤ変換するためには、量子化ビット誤差を考慮すると１４ビット程度の分解能が必要となる。高分解能になればなるほどカウンタ期間が増すために、ＡＤ変換時間を要して、撮像素子としては信号読み出しが低速となり、結局、高速撮影が出来なくなる。

そこで、本実施形態は、ＡＤ変換ビット数を少なくして高速読み出しを達成する。例えば、大振幅信号レベルを仮に１Ｖとした場合では光ショットノイズ２０２が大きいので、仮に大振幅信号レベルが電荷１００００個である場合に、光ショットノイズは１００個として、そのＳＮ比は４０ｄＢである。また、小振幅信号レベルを仮に１０ｍＶとした場合では、そのＳＮ比は２０ｄＢである。即ち、ＡＤ変換は信号振幅によらず４０ｄＢ強のＳＮ比があれば良いことが分かる。

図２では、信号１Ｖの１／１６（４ビット相当）である６２．５ｍＶを境界に大振幅信号ＡＤ（Ｈ）と小振幅信号ＡＤ（Ｌ）に分けて１０ビットのＡＤ変換を考える。信号振幅１Ｖ対するＡＤ変換の分解能を２点鎖線２０４で表し、信号振幅６２．５ｍＶに対するＡＤ変換の分解能を１点鎖線２０５で表している。そうすると、２つのＡＤ変換はともに１０ビットのＡＤ変換精度でありながら、光ショットノイズ２０２に量子化誤差を考慮しても、ＡＤ分解能が小さいことを示している。この２つのＡＤ変換データをビットシフトすることで、１０ビットＡＤ変換器で１４ビット精度のＡＤ変換データが得られることになる。ただし、大振幅信号ＡＤ（Ｈ）のＡＤ変換データの最下位ビットは量子化誤差があるので、実際は１０ビットの精度はなく、また、有効信号と基準信号との差分処理により量子化誤差は大きくなっている。

大振幅信号に対する変換と小振幅信号に対する変換とは、それぞれ１０ビットで行うが、この変換時に供給されるランプ信号（参照信号）の傾き、すなわち参照信号の時間に対する変化率の比を１６にすることは、２⁴＝１６で４ビット分の分解能の変化に相当する。このような関係の両者を合成することで、１Ｖの信号範囲に対して１４ビットの分解能を出している。ここで、大振幅信号の変換について考える。本実施形態では、信号振幅の最大値１Ｖの１／１６を境に大振幅信号か否かを判定する。これが１０００ｍＶ／１６＝６２．５ｍＶになる。したがって、判定の境界は、６２．５ｍＶである。

一方、小振幅信号の変換では、境界となっている６２．５ｍＶまでの小振幅信号を、大振幅信号に対するランプ信号の１／１６の傾きのランプ信号でＡＤ変換を行う。そのため、小振幅信号のＡＤ変換の分解能２０５は、大振幅信号のＡＤ変換の分解能２０４の１／１６となる。したがって、信号振幅６２．５ｍＶに対する１０ビットのＡＤ変換の分解能は、６２．５ｍＶ／１０２４≒０．０６１２ｍＶになる。この０．０６１２ｍＶという分解能は、上記の画素系ノイズ２０３の０．２ｍＶという値に対して十分に小さな値である。なお、境界となっている６２．５ｍＶの信号は、大振幅信号又は小振幅信号のいずれとして取り扱ってもよい。

図３は、本実施形態に係る複数のランプ信号の説明図である。図３はランプ信号の時間変化である傾きを示している。図２の６２．５ｍＶ以上の信号振幅に対しては第１のランプ信号（第１の参照信号）ＶＨを使い、６２．５ｍＶ未満の信号に対しては第２のランプ信号（第２の参照信号）ＶＬを使う。第２のランプ信号ＶＬは、第１のランプ信号ＶＨより傾き（時間に対する変化率）が小さい。ランプ信号ＶＨとＶＬの傾き比は１６としている。傾き比を１６に設定すると、４ビット分の分解能を増すことが出来る。上記両方のＡＤ変換回路は１０ビット変換及び同一最長変換期間であるので、カウンタクロックは同じクロック周波数になる。もし、傾き比を８に設定すると３ビット分の分解能を増すことが出来る。図２では小振幅信号のＡＤ変換分解能はシステムノイズより十分に小さいので９ビットでも良い。この場合、カウンタの最大クロック周波数ｆｍａｘを変えないとすれば、９ビットＡＤ変換回路の変換時間は１／２となり、高速化が可能となる。ランプ信号の傾き比と、ＡＤ変換回路の分解能は画素の飽和電荷数や、システムノイズ、撮像素子１００として必要な分解能等から決まる。異なる傾きのランプ信号ＶＨ及びＶＬの傾き比は２の倍数であることが好ましい。また、ランプ信号ＶＨ及びＶＬに対して、カウンタ部４０は、同じ周波数のカウンタクロックでカウントしてもよいし、異なる周波数のカウンタクロックでカウントしてもよい。

図４は、本発明の第１の実施形態の比較回路３０−１の入出力回路との接続を説明するＡＤ変換部のブロック図であり、図１と同じ機能のブロックは同一符号とし、説明は省略する。ＡＤ変換部は、光電変換されたアナログ信号を高速にデジタル信号に変換することができる。

次に、本実施形態の説明を容易にするために、ＡＤ変換器を持たない撮像装置の構成例とその動作を説明する。図８は、撮像素子内の画素部２１０及び増幅回路２２０−１の構成例を示す図であり、比較部３０、カウンタ部４０及びメモリ部５０を省略した図である。ＣＤＳ回路１１９は、増幅回路２２０−１の後段に設けられる。画素部２１０は、複数列かつ複数行に配列された複数の画素２１０−１を含んで構成される。図８において、左から数えて奇数列目の画素から出力される信号は、画素部２１０の下方に配置された読み出し回路によって読み出される。一方、左から数えて偶数列目の画素から出力される信号は、画素部２１０の上方に配置される不図示の読み出し回路によって読み出される。このように、読み出し回路を交互に設けることで、読み出し回路をレイアウトする際に画素部２１０の２列分の面積を用いることができる。ＣＤＳ回路１１９は、信号をサンプルホールドする機能を有し、差分処理部１１８とともに相関する成分を低減する。

図９は、１つの画素２１０−１の回路図である。転送スイッチ１０２は、転送パルスＰＴＸによって駆動される。リセットスイッチ１０３は、リセットパルスＰＲＥＳによって駆動される。行選択スイッチ１０５は、行選択パルスＰＳＥＬによって駆動される。ＰＴＸは、ＰＴＸ１〜ｎ（ｎは、行数）を代表する標記である。ＰＲＥＳは、ＰＲＥＳ１〜ｎを代表する標記である。ＰＳＥＬは、ＰＳＥＬ１〜ｎを代表する標記である。

図１０は、図８に示す撮像素子の動作例を示すタイミング図である。以下、図８〜図１０を参照しながら撮像素子の動作例を説明する。読み出し動作に先立って、設定された露光時間で撮像素子が露光され、フォトダイオード１０１に光電荷が蓄積される。以下の説明は、垂直走査回路２１５が出力するＰＲＥＳ１、ＰＴＸ１、ＰＳＥＬ１によって駆動される行が選択されているものとする。

まず、画素リセットパルスＰＲＥＳがハイレベルからローレベルとなり、増幅ＭＯＳＦＥＴ１０４のゲート電極のリセットが解除される。このとき、該ゲート電極に接続された浮遊拡散部ＦＤには、リセットを解除したことに対応する電位が保持される。続いて、行選択パルスＰＳＥＬがハイレベルとなると、増幅ＭＯＳＦＥＴ１０４と定電流源１０７によって形成されているソースフォロワ回路によって浮遊拡散部ＦＤの電位に対応する出力が垂直出力線Ｖ−１に現れる。この状態でクランプパルスＰＣ０Ｒがハイレベルに活性化されることによって、クランプスイッチ１０９がオンして可変増幅部１３１が電圧フォロワ状態となり、クランプ容量１０８の列アンプ側の電極が電圧ＶＲＥＦとほぼ等しくなる。その後、クランプパルスＰＣ０Ｒがハイレベルからローレベルに非活性化され、垂直出力線Ｖ−１上の出力がクランプされる。

続いて、蓄積パルスＰＴＮがハイレベルに活性化され、増幅回路２２０−１のオフセット信号が転送ゲート１１０ｎを介して保持容量１１２ｎに記憶される。その後、転送パルスＰＴＸがハイレベルに活性化されることによって転送スイッチ１０２が一定期間ハイレベルとなり、フォトダイオード１０１に蓄積された光電荷が増幅ＭＯＳＦＥＴ１０４のゲート電極に転送される。ここでは、転送される電荷は電子であり、転送された電荷の量の絶対値をＱ、浮遊拡散部ＦＤの容量をＣＦＤとすると、ゲート電位はＱ／ＣＦＤだけ低下する。これに対応して、垂直出力線Ｖ−１の電位が変化する。ソースフォロワゲインをＧｓｆとすると、フォトダイオード１０１からフローティングディフュージョン部ＦＤに電荷を転送することによる垂直出力線Ｖ−１の電位Ｖｖｌの変化分ΔＶｖｌは、（１）式で表される。
ΔＶｖｌ＝−Ｑ・Ｇｓｆ／ＣＦＤ ・・・（１）

この電位変化ΔＶｖｌは、演算増幅器１２０、クランプ容量１０８及び帰還容量１２１によって構成される可変増幅部１３１によって電圧増幅され、可変増幅部１３１の出力Ｖｃｔは、（２）式で表される。
Ｖｃｔ＝ＶＲＥＦ＋Ｑ・（Ｇｓｆ／ＣＦＤ）・（Ｃ０／Ｃｆ） ・・・（２）

ここで、Ｃ０は、クランプ容量１０８の容量、Ｃｆは、感度切り替えパルスｘ１、ｘ２、ｘ４が活性化されたときにそれぞれ選択される帰還容量１２１ａ、１２１ｂ、１２１ｃの容量値を示している。例えば、Ｃ０＝１ｐＦである。帰還容量１２１ａが選択されたときは、Ｃｆ＝１ｐＦ、帰還容量１２１ｂが選択されたときは、Ｃｆ＝０．５ｐＦ、帰還容量１２１ｃが選択されたときは、Ｃｆ＝０．２５ｐＦである。−Ｃ０／Ｃｆで表される電圧増幅率は、それぞれ−１倍、−２倍、−４倍となっている。すなわち、演算増幅器１２０に対して負帰還をかけている系において、複数の帰還容量１２１ａ〜ｃのいずれを選択するかを切り替えることで、ＣｆとＣ０との分圧比で決まる帰還係数を変化させ、電圧増幅率を切り替えることができる。なお、電圧増幅率に負の符号がついているのは、反転増幅回路であることを示している。転送パルスＰＴＸがローレベルになった後に蓄積パルスＰＴＳがハイレベルになり、このときの増幅回路２２０−１から出力されているレベルが転送ゲート１１０ｓを介して保持容量１１２ｓに蓄積される。

続いて、水平走査回路６５が発生する走査パルスＣＯＬＳＥＬ１、ＣＯＬＳＥＬ２、・・・によって列選択スイッチ１１４ｓ及び１１４ｎが順番にオンにされる。すると、保持容量１１２ｓに蓄積されている信号は列の順番に水平出力線１１６ｓに出力され、保持容量１１２ｎに蓄積されている信号は列の順番に水平出力線１１６ｎに出力される。複数列の信号対は、順番に水平出力線１１６ｓ及び１１６ｎに出力される。差分処理部１１８は、水平出力線１１６ｓ及び１１６ｎに出力された各列の信号対の差分を出力する。これにより、保持容量１１２ｓに保持された信号に含まれるノイズ成分を低減することができる。

図５は、本実施形態の撮像素子１００の駆動方法を示すタイミング図であり、特に図４のＡＤ変換部のタイミング図である。以下、図４と図５を参照し、ＡＤ変換動作を説明する。図５において、期間Ｔａｄは、画素から読み出されたアナログ信号Ｖａの基準信号及び有効信号のＡＤ変換期間である。期間Ｔｄａｔａは、ＡＤ変換データを転送する転送期間である。期間Ｔａｄの中で、期間Ｔｄが画素からの基準信号のＡＤ変換期間で、そのための比較信号が基準信号用ランプ信号（基準信号用参照信号）ＶＲである。期間Ｔｊが有効信号の信号レベル判定期間であり、そのための比較信号が比較電圧ＶＲＥＦである。また、期間Ｔｕが有効信号のＡＤ変換期間で、そのための比較信号が有効信号用ランプ信号（有効信号用参照信号）ＶＨ又はＶＬである。増幅回路２０−１の出力信号Ｖａは、主に図示のような基準信号と有効信号とを取り、比較回路３０−１の入力端子へ導かれる。比較回路３０−１のもう一方の入力端子には信号Ｖａの比較信号であるランプ信号ＶＲＡＭＰが入力される。ここで、基準信号とは、比較部３０よりも前にＣＤＳ回路を備える場合には、図１０で信号ＰＴＮによってサンプリングされる信号に相当する。一方、ＣＤＳ回路を持たない場合には、フローティングディフュージョン部をリセットしたことに対応して垂直信号線に出力される信号に相当する。同様に、有効信号とは、比較部３０よりも前にＣＤＳ回路を備える場合には、図１０で信号ＰＴＳによってサンプリングされる信号に相当する。一方、ＣＤＳ回路を持たない場合には、フォトダイオードで発生した電荷をフローティングディフュージョン部に転送したことによって垂直信号線に出力される信号に相当する。

ランプ信号発生回路２５は、タイミング発生回路７０の制御信号ＣＮＴ２に制御されて、ランプ信号ＶＨ／比較電圧ＶＲＥＦとランプ信号ＶＬ／ランプ信号ＶＲを生成する。ランプ信号ＶＨは傾きが大きい上位ビット用のランプ信号であり、ランプ信号ＶＬは傾きが小さい下位ビット用のランプ信号である。また、比較電圧ＶＲＥＦは有効信号のレベルを判定するための比較基準信号であり、基準信号用ランプ信号ＶＲは基準信号と比較するランプ信号である。これら４種のランプ信号は、タイミング発生回路７０の制御信号ＣＮＴ１により制御される選択回路３０−２により選択され、比較回路３０−１へ入力される。また、タイミング発生回路７０は、制御信号ＣＮＴ２によりランプ信号発生回路２５を制御する。

次に、比較電圧ＶＲＥＦについて説明する。比較電圧ＶＲＥＦは、別の電源回路から発生させても良いが、ランプ発生回路２５で発生させるのが好ましい。ランプ発生回路２５は、ランプ信号ＶＨの形成と同様に、発生途中（例えば６０ｍｖ程度）で充電電流を停止することにより、比較電圧ＶＲＥＦを生成することができる。比較電圧ＶＲＥＦは、ランプ信号ＶＨに対して１／１６の期間で発生させることが出来る。この期間をさらに短縮するには充電電流を大きくすれば良い。また、比較電圧ＶＲＥＦは、ランプ信号ＶＬの最終到達電圧ＶＬ（Ｈ）である６７ｍｖより低くする必要がある。このように低くすることで、有効信号は必ずランプ信号ＶＨ又はＶＬのどちらかで比較処理を行うことが出来る。

比較回路３０−１は、基準信号のＡＤ変換期間Ｔｄで基準信号と基準信号用ランプ信号ＶＲとを比較し、基準信号用ランプ信号ＶＲが変化を開始してから基準信号との大小関係が逆転するまでの期間がＴｒであるとする。カウンタ回路４０−１は、その期間Ｔｒにダウンカウントし、メモリ回路５０−１はそのダウンカウント値（第１のカウント値）を基準信号デジタルデータとして保持する。基準信号用ランプ信号ＶＲは、ランプ信号ＶＬと同じ傾きである。同じ傾きにすることで、高分解能な基準信号デジタルデータを得ることが出来る。次に、信号振幅判定期間Ｔｊでは、比較回路３０−１は、有効信号と比較電圧ＶＲＥＦとを比較する。図示の例では、信号振幅判定期間Ｔｊに、比較回路３０−１は、有効信号が比較電圧ＶＲＥＦより大きいことを表すハイレベルの選択信号ＳＥＬを選択回路３０−２に出力する。その結果、有効信号ＡＤ変換期間Ｔｕでは、選択回路３０−２は、傾きが大きいランプ信号ＶＨを選択し、比較回路３０−１へ出力する。比較回路３０−１は、有効信号とランプ信号ＶＨとを比較し、両者の大小関係が逆転するまでの期間をＴｓとする。カウンタ回路４０−１は、その期間Ｔｓにおいて、上記の基準信号のダウンカウントに続きアップカウントを行う。メモリ回路５０−１は、そのアップカウント値（第２のカウント値）を有効信号デジタルデータとして保持する。もし、信号レベル判定期間Ｔｊに比較回路３０−１の出力が逆転しなければ、選択信号ＳＥＬはローレベルのままであり、有効信号のレベルは比較電圧ＶＲＥＦよりも小さいということで、選択回路３０−２は傾きが小さいランプ信号ＶＬを選択する。その場合、比較回路３０−１は、有効信号とランプ信号ＶＬとを比較する。選択回路３０−２は、増幅部２０により増幅された有効信号のレベルに応じて異なる傾きのランプ信号ＶＨ又はＶＬを選択する。すなわち、選択回路３０−２は、画素に基づく有効信号のレベルに応じて、ランプ信号の時間に対する変化率を設定する。比較回路３０−１は、選択回路３０−２により選択されたランプ信号と増幅部２０により増幅された有効信号とを比較する。カウンタ回路４０−１は、ランプ信号の変化の開始から、比較回路３０−１が、有効信号とランプ信号との大小関係が逆転したことを示す信号を出力するまでアップカウントする。

図５において、基準信号用ランプ信号ＶＲとランプ信号ＶＬは、先に述べたように同じ傾きである。基準信号用ランプ信号ＶＲは基準信号と比較されるが、基準信号は有効信号の基準信号でもあるので、高精度が必要であり、下位ビットを生成するランプ信号ＶＬと同じ傾きであるので、同一のランプ発生回路２５を利用できるメリットがある。カウンタ回路４０−１のダウンカウントモードとアップカウントモード機能は、図６（Ａ）〜（Ｃ）を参照しながら後述する。

図４の増幅回路２０−１のゲインは、画素部１０からの画素信号が図２で説明した信号２０１とすれば、１である。しかし、後述の図７で説明する撮像システムには、撮影環境に適した感度設定がある。例えば、感度設定が１６倍の場合は、図２の信号レベル６２．５ｍＶを１Ｖに増幅して比較回路３０−１に入力することになる。この時、ＡＤ変換に必要なＳＮ比は、大振幅信号をランプ信号ＶＨと比較する１０ビットＡＤ変換の分解能で十分である。従って、感度設定が１６倍以上であれば、選択回路３０−２は、タイミング発生回路７０からの制御信号ＣＯＮＴ１によりランプ信号ＶＨを選択し、比較回路３０−１に出力するように制御しても良い。画素部１０のＳＮ比は画素部１０の開口面積の影響が大きいので、開口面積によってランプ信号ＶＨとランプ信号ＶＬの傾き比や、上記のランプ信号ＶＨを選択するための感度設定が変わってくる。

図６（Ａ）〜（Ｃ）は、カウンタ回路（補正部）４０−１の構成例を示す図である。カウンタ回路４０−１は、基準信号と基準信号用ランプ信号ＶＲとの比較、有効信号と有効信号用ランプ信号ＶＨ又はＶＬとの比較における比較回路３０−１の出力が逆転するまでをカウントする。比較回路３０−１が基準信号の比較を行うときにはカウンタ回路４０−１はダウンカウントする。これに対し、比較回路３０−１が有効信号の比較を行うときにはカウンタ回路４０−１はアップカウントする。そして、メモリ部（補正部）５０は、分解能比を補正するためのカウントデータのビットシフトを行う。

図６（Ａ）は、カウンタ回路４０−１の構成例を示す図である。図６（Ｂ）及び（Ｃ）は、メモリ部（補正部）５０の処理を説明するための図である。図６（Ｂ）は、基準信号と基準信号用ランプ信号ＶＲとを比較した後、有効信号が比較電圧ＶＲＥＦより大きい場合であり、有効信号とランプ信号ＶＨとを比較した時のカウントデータを示す図である。図６（Ｃ）は、基準信号と基準信号用ランプ信号ＶＲとを比較した後、有効信号が比較電圧ＶＲＥＦより小さい場合であり、有効信号とランプ信号ＶＬとを比較した時のカウントデータを示す図である。

カウンタ回路４０−１は、インバータ６０１、４ビットアップ／ダウンカウンタ６０２、１０ビットアップ／ダウンカウンタ６０３及びスイッチＳＷ１，ＳＷ２を有する。カウントクロック信号ＣＬＫは、スイッチＳＷ１及びＳＷ２に入力される。インバータ６０１は、選択信号ＳＥＬの論理反転信号を出力する。スイッチＳＷ１は、インバータ６０１の出力信号により制御される。スイッチＳＷ２は、選択信号ＳＥＬにより制御される。カウンタクロック信号ＣＬＫは、選択信号ＳＥＬに応じて、４ビットアップ／ダウンカウンタ６０２又は１０ビットアップ／ダウンカウンタ６０３のクロック端子のいずれかに入力される。

図６（Ｂ）では、有効信号が比較電圧ＶＲＥＦより大きい場合であり、選択信号ＳＥＬがハイレベルになり、比較回路３０−１は有効信号とランプ信号ＶＨとを比較する。期間Ｔｒでは、選択信号ＳＥＬがローレベルになる。すると、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、４ビットアップ／ダウンカウンタ６０２のクロック端子に入力される。スイッチＳＷ２により、４ビットアップ／ダウンカウンタ６０２の桁上げ出力（キャリーアウト）ｃｏは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。４ビットアップ／ダウンカウンタ６０２は、カウンタクロック信号ＣＬＫに同期してダウンカウントを行い、データＤ０〜Ｄ３を出力する。１０ビットアップ／ダウンカウンタ６０３は、４ビットアップ／ダウンカウンタ６０２の桁上げ出力ｃｏに同期してダウンカウントを行い、データＤ４〜Ｄ６を出力する。基準信号のダウンカウント値（第１のカウント値）は、データＤ０〜Ｄ６になる。次に、期間Ｔｓでは、選択信号ＳＥＬがハイレベルになる。すると、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、４ビットアップ／ダウンカウンタ６０２のクロック端子に入力されなくなる。スイッチＳＷ２により、カウンタクロック信号ＣＬＫは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。１０ビットアップ／ダウンカウンタ６０３は、カウンタクロック信号ＣＬＫに同期してアップカウントし、そのアップカウント値をメモリ部５０に出力する。メモリ部５０は、そのアップカウント値を４ビットシフトし、４ビットシフトした１０ビットデータＤ４〜Ｄ１３をデータＤａ４〜Ｄａ１３として記憶する。また、メモリ部５０は、４ビットアップ／ダウンカウンタ６０２の出力４ビットデータＤ０〜Ｄ３をデータＤａ０〜Ｄａ３として記憶する。結果的に、４ビットアップ／ダウンカウンタ６０２及び１０ビットアップ／ダウンカウンタ６０３において有効信号と基準信号との差分が行われたデータがＤａ０〜Ｄａ１３になる。１４ビットデータＤａ０〜Ｄａ１３は、それぞれデータＤ０〜Ｄ１３に対応し、メモリ回路５０−１に記憶される。このように、有効信号とランプ信号ＶＨとの比較によるＡＤ変換データＤ４〜Ｄ１３は、基準信号と基準信号用ランプ信号ＶＲとの比較によるデータＤ０〜Ｄ６に対して、４ビットシフトされて差分処理される。これにより、高精度の１４ビットＡＤ変換データＤａ０〜Ｄａ１３が得られる。

図６（Ｃ）では、有効信号が比較電圧ＶＲＥＦより小さい場合であり、選択信号ＳＥＬがローレベルになり、比較回路３０−１は有効信号とランプ信号ＶＬとを比較する。期間Ｔｒでは、図６（Ｂ）と同様に、基準信号のダウンカウントが行われる。ダウンカウント値（第２のカウント値）は、データＤ０〜Ｄ６になる。次に、期間Ｔｓでは、選択信号ＳＥＬがローレベルになる。すると、スイッチＳＷ１により、カウンタクロック信号ＣＬＫは、４ビットアップ／ダウンカウンタ６０２のクロック端子に入力される。スイッチＳＷ２により、４ビットアップ／ダウンカウンタ６０２の桁上げ出力（キャリーアウト）ｃｏは、１０ビットアップ／ダウンカウンタ６０３のクロック端子に出力される。４ビットアップ／ダウンカウンタ６０２は、カウンタクロック信号ＣＬＫに同期してアップカウントを行う。１０ビットアップ／ダウンカウンタ６０３は、４ビットアップ／ダウンカウンタ６０２の桁上げ出力ｃｏに同期してアップカウントを行い、１０ビットデータＤ０〜Ｄ９をメモリ部５０に出力する。ダミーデータＤ１０〜Ｄ１３は、「０」である。データＤ０〜Ｄ９はそれぞれデータＤａ０〜Ｄａ９として、ダミーデータＤ１０〜Ｄ１３はデータＤａ１０〜Ｄａ１３として、１４ビットデータＤａ０〜Ｄａ１３がメモリ部５０に記憶される。結果的に、４ビットアップ／ダウンカウンタ６０２及び１０ビットアップ／ダウンカウンタ６０３において有効信号と基準信号との差分が行われたデータがＤａ０〜Ｄａ９になる。ダミーデータＤ１０〜Ｄ１３は、データＤａ１０〜Ｄａ１３として追加される。１４ビットデータＤａ０〜Ｄａ１３は、メモリ回路５０−１に記憶される。ダミーデータＤ１０〜Ｄ１３は、小振幅データであるので高位ビットがゼロであることを意味している。

以上のように、有効信号が大振幅信号か小振幅信号かによらず、有効信号と基準信号との差分処理する際に、基準信号は基準信号用ランプ信号ＶＲにより高分解能で比較処理したカウントデータを利用する。これにより、量子化ノイズの影響を小さくした高精度のＡＤ変換データを得ることが出来る。また、図６（Ｂ）では、４ビットシフトさせた１０ビットデータＤ４〜Ｄ１３を用いることにより、１４ビットのＡＤ変換データＤａ０〜Ｄａ１３を取得することができる。

比較回路３０−１は、期間Ｔｄで、画素に基づく基準信号と基準信号用ランプ信号ＶＲとを比較し、カウンタ回路４０−１は、画素に基づく基準信号と基準信号用ランプ信号ＶＲとの大小関係が逆転するまでの期間Ｔｒに第１のカウント値のカウントを行う。その後、比較回路３０−１は、期間Ｔｕで、画素に基づく有効信号と有効信号用ランプ信号ＶＨ又はＶＬとを比較し、画素に基づく有効信号と有効信号用ランプ信号ＶＨ又はＶＬとの大小関係が逆転するまでの期間Ｔｓに第２のカウント値のカウントを行う。カウンタ回路４０−１及びメモリ部５０の補正部は、基準信号用ランプ信号ＶＲ及び有効信号用ランプ信号ＶＨ又はＶＬの時間に対する変化率の違いに対応する第１のカウント値及び第２のカウント値の分解能の違いを補正する。そして、メモリ部（補正部）５０は、補正した第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１３を出力する。具体的には、メモリ部（補正部）５０は、図６（Ｂ）の場合、第２のカウント値をビットシフトすることにより、分解能の違いを補正する。

上記では、期間Ｔｒで第１のカウント値をダウンカウントし、期間Ｔｓで第２のカウント値をアップカウントする例を説明したが、その逆でもよい。カウンタ回路４０−１は、期間Ｔｒで第１のカウント値をアップカウントし、期間Ｔｓで第２のカウント値をダウンカウントすることにより、第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１３を出力するようにしてもよい。すなわち、カウンタ回路４０−１は、第１のカウント値をダウンカウント又はアップカウントし、第１のカウント値のアップダウン方向と逆方向になるように第２のカウント値をカウントする。これにより、メモリ部（補正部）５０は、補正した第１のカウント値及び第２のカウント値の差分データＤａ０〜Ｄａ１３を出力することができる。

上述の差分処理は、ダウンカウントモードとアップカウントモードのカウント機能を有するカウンタ回路４０−１により行う例を説明したが、これに限らない。有効信号と基準信号の差分処理は、基準信号と有効信号のカウンタ結果をメモリに記憶し、メモリ部５０から出力回路６０へ転送する時、出力回路６０から撮像素子１００の外部へ出力する時、又は外部回路（例えば図７の映像信号処理回路部８３０）で行っても良い。この際、比較電圧ＶＲＥＦに対する信号判定レベル（選択信号ＳＥＬ）を認識するフラグデータをＡＤ変換データに追加すれば、どのようなビットシフト方法にも対応が容易となる。カウンタ部４０が出力するＡＤ変換データは、有効信号のレベルを示すフラグデータと共に出力される。

（第２の実施形態）
図７は、本発明の第２の実施形態による撮像システムの構成例を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理回路部８３０、記録・通信部８４０、タイミング制御回路部８５０、システムコントロール回路部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理回路部８３０を有する。撮像素子１００は、第１の実施形態で説明した撮像素子１００が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１０（図１）に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理回路部８３０に入力され、映像信号処理回路部８３０が、プログラム等によって定められた方法に従って信号処理を行う。映像信号処理回路部８３０は、入力された信号に対して図６のビットシフト処理及び／差分処理等の信号処理を行ってもよい。映像信号処理回路部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理回路部８３０からの信号を受けて、システムコントロール回路部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システムコントロール回路部８６０は、撮像システムの動作を統括的に制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システムコントロール回路部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システムコントロール回路部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部８５０は、制御部であるシステムコントロール回路部８６０による制御に基づいて撮像素子１００及び映像信号処理回路部８３０の駆動タイミングを制御する。

以上のように、第１及び第２の実施形態によれば、画素の有効信号が大振幅信号か小振幅信号であるかにかかわらず、画素の基準信号は高分解能の基準信号用ランプ信号ＶＲを利用して比較を行う。有効信号のレベルを判定後、その判定された信号に適したランプ信号ＶＨ又はＶＬを選択し、有効信号と基準信号の分解能比を補正した差分処理によりＡＤ変換データを取得することにより、高精度・多ビット化を達成することができる。

暗い撮影環境では、露光条件にもよるが、画素信号は小振幅信号になり易く、画素信号を増幅して感度アップすることができる。第１の実施形態では、増幅回路２０−１で信号を増幅することにより感度をアップさせることができる。画素部１０からの信号を増幅せずに比較回路３０−１へ入力する場合は、ランプ信号の傾きを変えて結果的に感度アップを行うことができる。第１及び第２の実施形態は、ランプ信号の傾きを一義的に決めるものではなく、求める感度アップに対応してランプ信号の傾きを変えることができ、例えば感度アップが２倍の場合は、ランプ信号の傾きを１／２に制御することができる。

なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。例えば、参照信号として、ランプ信号は時間に対してレベルが直線的に変化するものを説明したが、階段状に変化するものを用いても良い。

１０−１ 画素、３０−１ 比較回路、３０−２ 選択回路、４０−１ カウンタ回路、５０ メモリ部（補正部）

Claims (9)

1. 光電変換により信号を生成する画素と、
   第１の変化率で電位が変化する参照信号と、前記第１の変化率よりも大きい第２の変化率で電位が変化する参照信号とを生成する参照信号生成回路と、
   前記画素が光電変換によって生成した信号に基づく有効信号と、前記参照信号との比較を行う比較回路と、
   前記比較の開始から、前記有効信号と前記参照信号との大小関係が逆転するまでの期間をカウントすることによって、前記有効信号に基づくデジタル信号を生成するカウンタ回路とを有し、
   前記カウンタ回路は、第１のカウンタと第２のカウンタとを有し、
   前記比較を前記第１の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第１のカウンタにクロックをカウントさせ、前記第２のカウンタに、前記第１のカウンタの出力をカウントさせることによって前記デジタル信号を生成し、
   前記比較を前記第２の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第１のカウンタを非動作とし、前記第２のカウンタに前記クロックをカウントさせることによって前記デジタル信号を生成することを特徴とする撮像装置。
2. 前記画素がリセットされたことによって基準信号が前記比較回路に入力され、
   前記比較回路は、前記基準信号と、前記第１の変化率で変化する前記参照信号との比較である第２の比較を行い、
   前記第２の比較において、前記カウンタ回路は、前記第１のカウンタに前記クロックをカウントさせ、前記第２のカウンタに前記第１のカウンタの出力をカウントさせることによって、前記基準信号に基づくデジタル信号を生成することを特徴とする請求項１に記載の撮像装置。
3. 前記第２の比較において、前記カウンタ回路は、前記第１のカウンタおよび前記第２のカウンタにアップカウントとダウンカウントの一方を行わせて前記基準信号に基づくデジタル信号を生成し、
   前記比較を前記第１の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第１のカウンタおよび前記第２のカウンタにアップカウントとダウンカウントの他方を行わせて前記有効信号に基づくデジタル信号を生成し、
   前記比較を前記第２の変化率の前記参照信号を用いて行う場合には、前記カウンタ回路は、前記第２のカウンタにアップカウントとダウンカウントの他方を行わせて前記有効信号に基づくデジタル信号を生成することを特徴とする請求項２に記載の撮像装置。
4. 前記比較を前記第２の変化率の前記参照信号を用いて行う場合には、前記有効信号に基づくデジタル信号を、
   前記第２のカウンタにアップカウントとダウンカウントの他方を行わせて得たデジタル信号に対し、前記第２のカウンタにアップカウントとダウンカウントの他方を行わせて得たデジタル信号よりも下位のビットに前記基準信号に基づくデジタル信号を挿入して得ることを特徴とする請求項３に記載の撮像装置。
5. 前記第２のカウンタがカウントする前記第１のカウンタの出力が、前記第１のカウンタが生成するデジタル信号の桁上げを示す信号であることを特徴とする請求項１〜４のいずれか１項に記載の撮像装置。
6. 前記第２の変化率は、前記第１の変化率の２のｎ乗倍（ｎは１以上の自然数）であり、
   前記第１のカウンタは、クロックをカウントすることによってｎビットのデジタル信号を生成することを特徴とする請求項１〜５のいずれか１項に記載の撮像装置。
7. 前記比較回路が、比較電圧と前記有効信号との比較である第３の比較を行い、
   前記第３の比較の結果が、前記比較電圧よりも前記有効信号の振幅が小さいことを示す場合には、前記比較回路は前記比較を、前記第１の変化率の前記参照信号を用いて行い、
   前記第３の比較の結果が、前記比較電圧よりも前記有効信号の振幅が大きいことを示す場合には、前記比較回路は前記比較を、前記第２の変化率の前記参照信号を用いて行うことを特徴とする請求項１〜６のいずれか１項に記載の撮像装置。
8. 前記比較電圧は、前記比較における、前記第１の変化率の参照信号の最終到達電圧より低いことを特徴とする請求項７に記載の撮像装置。
9. 請求項１〜８のいずれか１項に記載の撮像装置と、
   前記撮像装置が出力する信号を用いて画像を生成する信号処理回路部と
   を有することを特徴とする撮像システム。

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