JP5098831B2 - 固体撮像素子およびカメラシステム - Google Patents

Description

本発明は、ＣＭＯＳイメージセンサに代表される固体撮像素子およびカメラシステムに関するものである。

近年、ＣＣＤに代わる固体撮像素子（イメージセンサ）として、ＣＭＯＳ（Ｃｏｍｐｌｉｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）イメージセンサが注目を集めている。
これはＣＭＯＳイメージセンサが次の課題を克服しているからである。
すなわち、ＣＣＤ画素の製造には専用プロセスを必要とし、また、その動作には複数の電源電圧が必要であり、さらに複数の周辺ＩＣを組み合わせて動作させる必要がある。
このようなＣＣＤの場合、システムが非常に複雑化するといった処々の問題を、ＣＭＯＳイメージセンサが克服しているからである。

ＣＭＯＳイメージセンサは、その製造には一般的なＣＭＯＳ型集積回路と同様の製造プロセスを用いることが可能であり、また単一電源での駆動が可能で、さらにＣＭＯＳプロセスを用いたアナログ回路や論理回路を同一チップ内に混在させることができる。
このため、ＣＭＯＳイメージセンサは、周辺ＩＣの数を減らすことができるといった、大きなメリットを複数持ち合わせている。

ＣＣＤの出力回路は、浮遊拡散層（ＦＤ：Floating Diffusion)を有するＦＤアンプを用いた１チャネル（ｃｈ）出力が主流である。
これに対して、ＣＭＯＳイメージセンサは画素毎にＦＤアンプを持ち合わせており、その出力は、画素アレイの中のある一行を選択し、それらを同時に列方向へと読み出すような列並列出力型が主流である。
これは、画素内に配置されたＦＤアンプでは十分な駆動能力を得ることは難しく、したがってデータレートを下げることが必要で、並列処理が有利とされているからである。

このような、ＣＭＯＳ（イメージセンサ、以下ＣＭＯＳイメージセンサ）は、デジタルカメラやカムコーダー、監視カメラ、車載カメラなどの撮像装置において、撮像素子として広く用いられている。

図１は、画素を２次元アレイ状に配置したＣＭＯＳイメージセンサの一般的な構成例を示す図である。

図１のＣＭＯＳイメージセンサ１０は、画素アレイ部１１、画素駆動回路（行選択回路：Ｖｄｅｃ）１２、および読み出し回路（列処理回路：ＡＦＥ）１３により構成されている。

画素アレイ部１１は、画素回路がＭ行×Ｎ列のマトリックス状に配置されている。
行選択回路１２は、画素アレイ部１１の中の任意の行に配置された画素の動作を制御する。行選択回路１２は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。

読み出し回路１３は、行選択回路１２により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３は、相関二重アンプリング回路（ＣＤＳ：Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）やアナログデジタルコンバータ（ＡＤＣ）を含む。

図２は、４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素回路例を示す図である。

この画素回路２０は、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）ＰＤ２１を有し、この１個の光電変換素子２１に対して、転送トランジスタ２２、リセットトランジスタ２３、増幅トランジスタ２４、および選択トランジスタ２５の４つのトランジスタを能動素子として有する。

光電変換素子２１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ２２は、光電変換素子２１とフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に転送信号（駆動信号）ＴＲＧが与えられる。
これにより、光電変換素子２１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ２３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートにリセット信号ＲＳＴが与えられる。
これにより、フローティングディフュージョンＦＤの電位を電源ラインＬＶＲＥＦの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ２４のゲートが接続されている。増幅トランジスタ２４は、選択トランジスタ２５を介して信号線２６（図１のＬＳＧＮ）に接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号（選択信号）ＳＥＬが選択トランジスタ２５のゲートに与えられ、選択トランジスタ２５がオンする。
選択トランジスタ２５がオンすると、増幅トランジスタ２４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線２６に出カする。信号線２６を通じて、各画素から出力された電圧は、読み出し回路に出カされる。

この画素のリセット動作とは、光電変換素子２１に蓄積されている電荷を、転送トランジスタ２２をオンし、光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送してはき出すことになる。
このとき、フローティングディフュージョンＦＤは事前に光電変換素子２１の電荷を受け取れるように、リセットトランジスタ２３をオンして電荷を電源側にはきすてている。あるいは転送トランジスタ２２をオンしている間、これと並行としてリセットトランジスタ２３をオンにして、直接電源に電荷をはきすてる場合もある。
これら一連の動作を単純化して、「画素リセット動作」あるいは「シャッター動作」と呼ぶ。

一方読み出し動作では、まずリセットトランジスタ２３をオンにしてフローティングディフュージョンＦＤをリセットし、その状態でオンされた選択トランジスタ２５を通じて出力信号線２６に出力する。これをＰ相出力と呼ぶ。
次に、転送トランジスタ２２をオンにして光電変換素子２１に蓄積された電荷をフローティングディフュージョンＦＤに転送し、その出力を出力信号線２６に出力する。これをＤ相出力と呼ぶ。
画素回路外部でＤ相出力とＰ相出力の差分をとり、フローティングディフュージョンＦＤのリセットノイズをキャンセルして画像信号とする。
単純化してこれら一連の動作を単純に「画素読み出し動作」と呼ぶ。

転送制御線ＬＴＲＧ、リセット制御線ＬＲＳＴ、および選択制御線ＬＳＥＬは、行選択回路１２により選択的に駆動される。

画素回路の構成として、４トランジスタ構成（４Ｔｒ型）画素回路のほかに、３トランジスタ構成（３Ｔｒ型）、５トランジスタ構成（５Ｔｒ型）等を採用することが可能である。
３Ｔｒ型画素回路は、転送制御線ＴＲＧの電位に従って光電変換素子（ＰＤ）２１からフローティングディフュージョンＦＤへの電荷の移動を制御する転送トランジスタを備えていない。

ところで、４Ｔｒ型画素回路を採用したＣＭＯＳイメージセンサで撮像を行う場合の各画素の動作は、「ＰＤリセット」→「露光」→「ＦＤリセットおよび信号読み出し」→「ＰＤからＦＤに電荷転送および信号読み出し」、という順で動作が制御される。
また、３Ｔｒ型画素回路ＣＭＯＳイメージセンサで撮像を行う場合の各画素の動作は、「ＰＤ／ＦＤリセット」→「露光」→「信号読み出し」→「ＰＤ／ＦＤリセットおよび信号読み出し」、という順で動作が制御される。

ＣＭＯＳイメージセンサの露光方式としては、ローリングシャッター方式とグローバルシャッター方式が知られている。

ローリングシャッター方式では、同一の行に配置された画素のリセット、露光、読み出しの動作を同時に行う。
この方式は、グローバルシャッター方式に比べて、動作が単純であり、簡単な構成で実現できることから、広く用いられている。
また、特定の行の読み出しを行っている期間に、同時に他の行の露光を行うことができることから、フレームレートを高くし易いというメリットがある。
ただし、行によって撮像を行うタイミングが異なるため、対象物またはカメラが動いていると像がゆがんでしまうおそれがある。特に、高解像度の撮影では、ローリングシャッター方式を用いると、行によって撮像タイミングの差が大きくなるためにゆがみも大きくなり易くなるおそれがある。

これに対して、グローバルシャッター方式は、全画素でリセットと露光を同時に行う。そのため、行間で像のゆがみが発生しない。しかしながら、ただし、ローリングシャッター方式のみを採用した場合に比べて、撮像装置、もしくはＣＭＯＳイメージセンサの構成が複雑になる傾向にある。

たとえば特許文献１では、図２等の一般的な画素回路を用いたＣＭＯＳイメージセンサに、液晶シャッターを組み合わせることでグローバルシャッターを行う方式が提案されている。
この構成では、液晶シャッターを開いた状態で全画素のＰＤをリセットし、露光を行った後に液晶シャッターを閉じることで、全ての画素でＰＤリセットと露光を同時に行う。読み出しはローリングシャッター時と同ように１行毎に順次行う。
液晶シャッターではなく、撮像装置に機械式シャッターやフラッシュを設けることでも、同ようにグローバルシャッター方式を実現できる。
この方法では、露光と読み出しを別々に行う必要があり、フレームレートが低下する。

グローバルシャッター方式を採用した撮像装置であっても、撮像装置上でのプレビューなどを目的とした比較的低品質の撮像においてはローリングシャッター方式を使用する場合が多い。また、フレームレートを向上する上ではローリングシャッター方式が有利である。
そのため、グローバルシャッター方式を採用したＣＭＯＳイメージセンサであっても、ローリングシャッター方式の動作ができることが望ましい。

以上のように、ローリングシャッター動作時には、行選択回路（Ｖｄｅｃ）１２は行毎に画素を選択する。
そのため、各行を選択する期間は、所望される解像度とフレームレートによって、厳しく制限されることになる。
たとえば、８Ｍピクセルの解像度（２５００行×３２００列）を１５ｆｐｓ（フレーム／秒）で撮りたい場合、１行の動作は約２６μｓ程度になる。この期間内に、シャッター行のＰＤリセット、読み出し行のＦＤリセットおよび読み出し→ＰＤからＦＤへの電荷転送および読み出し、という動作を行う必要がある。
この場合、制御線の制御が必要なＰＤリセット、転送、ＦＤリセットの動作は、概ね０．５μｓ〜数μｓ以下にする必要がある。行選択回路はこの時間内に制御線の電位に切り替えるために十分なドライブ能力が必要とされる。

一方、グローバルシャッター方式では、全ての画素の露光を同時に行う必要がある。
液晶もしくは機械式シャッターとの組み合わせでグローバルシャッター方式を実現する場合、シャッターを開いた状態で全画素ＰＤリセットを行う。
そして、グローバルシャッター方式では、所定の露光時間が経過した後にシャッターを閉じて、画素のＰＤに光が当たらないようにすることで、全画素の露光を同時に行う。
グローバルシャッター方式では、全画素ＰＤリセットを同時に行うため、全てのリセット信号ＲＳＴが同時に切り替えられる。
グローバルシャッター方式における読み出しは、ローリングシャッター方式と同様である。

次に、カラー画像を取得するＣＭＯＳイメージセンサの露光方式について説明する。

カラー画像を取得するＣＭＯＳイメージセンサでは、画素アレイ上にカラーフィルタレイを設けて、画素毎に特定の範囲の波長の光だけを透過させる方式が知られている。
カラーフィルタレイの配置としては赤（Ｒ）・青（Ｂ）・緑（Ｇ）のフィルタで構成されるベイヤ配列などが知られている。
カラーフィルタを通して画素に光を入射する場合、光の波長、すなわち色によって光電変換素子（ＰＤ）の感度が異なる。たとえば、全ての波長で同じ量の光子が分布する白色光を入射する場合、透過するカラーフィルタの色によってＰＤで発生する電子数が異なる。
したがって、全ての画素で蓄積時間が等しい場合、固体撮像素子からの出力信号に対して信号処理を行い、色毎に適切なゲインを掛けて適切なカラーバランスを生成する。
しかしながら、ゲインを掛けるために、ノイズも増幅されてしまうという問題がある。そこで、色毎に露光時間を個別に設定することで、白色光が入射された時にＰＤに発生する電子数を、カラーフィルタの色が異なる画素の間でも同程度にする方法が、特許文献２に提案されている。

このような場合、ローリングシャッター方式およびグローバルシャッター方式においては、ＰＤリセットのタイミングを色別に制御することで各色の露光時間を変化させている。
特開２００８‐１１２９８号公報 特開平１１‐２２４９４１号公報

以上のように、グローバルシャッター方式では、たとえば３Ｔｒ型画素回路の場合には行選択回路は全画素のリセット信号ＲＳＴ、４Ｔｒ画素回路等の場合には全てのリセット信号ＲＳＴと転送信号ＴＲＧの電位を同時に切り替える必要がある。
その結果、グローバルシャッター方式では、過大な瞬時電流が流れ、電源のノイズ対策が必要になるという不利益がある。

行選択回路は、画素の制御信号をドライブすることから、画素選択信号の電源は画素アレイ部と同じ電源電圧にした方が好ましい。
この場合、行選択回路から発せられたノイズは画素アレイ部の電源、さらには画素からの出力信号にも影響を与え、ＣＭＯＳイメージセンサによって撮像された画像の画質を劣化されるという不利益がある。

また、電源が弱い場合には、この瞬時電流によって引き起こされる瞬間的な電圧の変化によってラッチアップが引き起こされ、固体撮像素子が破壊されてしまうという不利益がある。

また、色毎にグローバルシャッターを行う場合、露光時間の長い色の画素では、露光期間中に他の色の画素のグローバルシャッターを行う。
しかしながら、瞬時電流によって行選択回路の電源電位が変動するとＴＲＧの出力電位も変動するため、ＰＤに蓄えられている電子数が影響を受け、画質が劣化してしまうという不利益がある。
たとえば、赤（Ｒ）および青（Ｂ）の画素のＰＤリセット後に緑のＰＤリセットを行うときに、緑（Ｇ）の画素ＰＤリセットによって電源が揺らされてしまい、赤および青の画素に蓄積されている電荷量が変化してしまうという。

さらに以上の問題に対して、単純に行選択回路の駆動能力を低下させて瞬時電流を減らすことで対策を行うと、ローリングシャッター方式およびデータ読み出し時の動作速度の制約が満たせなくなるという不利益ある。
解像度やフレームレートが上がると、１行あたりの選択期間は短くなるので、制御線の電位切り替えはより高速で行う必要がある。

さらに、高解像度の撮像においては、制御線の本数も増えるため、グローバルシャッター方式では、瞬時電流も大きくなる。
そのため、画素数の多いＣＭＯＳイメージセンサ程、以上の問題は顕著になる。近年、携帯機器向けのＣＭＯＳイメージセンサでも多画素化が進んでいるが、このような用途の固体撮像装置では小型軽量化、低コスト化の観点から電源強化が難しく、特に以上の問題が発生し易い。

本発明は、ローリングシャッター方式および読み出し動作に影響を与えること無しに、グローバルシャッター方式における瞬時電流を低減することが可能な固体撮像素子およびカメラシステムを提供することにある。

本発明の第１の観点の固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部のシャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、上記画素からの信号を読み出す読み出し回路と、行毎に露光を行うローリングシャッター方式か全画素で同時に露光を行うグローバルシャッター方式かに応じて上記画素駆動部の動作を制御するシャッターモード切替部と、を含み、上記画素駆動部は、上記ローリングシャッター方式で露光を行う場合には上記複数の制御線の内の一部を選択し、上記グローバルシャッター方式で露光を行う場合には複数の全ての制御線を選択し、グローバルシャッター時の上記制御線から見た電源までのインピーダンス値を、ローリングシャッター時のインピーダンス値より大きくするシャッターモード対応部を含む。

好適には、上記シャッターモード対応部は、上記画素駆動部の電源端子と、電源電位および基準電位の少なくとも一方の電源線との間に接続されたインピーダンス素子を含む。

好適には、上記画素駆動部は、上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、上記シャッター対応部のインピーダンス素子は、抵抗を含み、上記抵抗の抵抗値ＲＲＥＧは、上記ドライバのオン抵抗をＲＤＲＩＶＥとするとＲＲＲＥＧ＝ＲＤＲＩＶＥ／Ｘ（２０≦Ｘ≦Ｍ／１０、Ｍは制御線の数）である。

好適には、上記画素駆動部は、上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、上記シャッターモード対応部は、上記制御線選択ドライバの電源端子と、電源電位および基準電位の少なくとも一方の電源線との間に接続されたインピーダンス素子を含む。
好適には、上記シャッター対応部のインピーダンス素子は、抵抗を含み、上記抵抗の抵抗値ＲＲＥＧは、上記ドライバのオン抵抗をＲＤＲＩＶＥとするとＲＲＲＥＧ＝ＲＤＲＩＶＥ／Ｘ（２０≦Ｘ≦Ｍ／１０、Ｍは制御線の数）である。

好適には、上記画素駆動部は、上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、上記シャッターモード対応部は、選択範囲切替部を含み、上記選択範囲切替部は、上記ローリングシャッター方式で露光する場合には制御線選択ドライバの一部を選択し、上記グローバルシャッター方式で露光する場合には制御線選択ドライバ全体を選択する。

好適には、上記制御線選択ドライバは、上記選択範囲切替部で選択される範囲で異なる範囲に配置された上記ドライバ間でドライバの一部を共有する。

好適には、上記画素駆動部は、ローリングシャッター方式で露光を行う場合、上記選択範囲切替回路で指定される選択範囲のうち、異なる選択範囲に配置されたドライバは別々のタイミングで選択する。

好適には、上記画素駆動部は、上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、上記シャッターモード対応部は、ドライブ能力調整部を含み、上記ドライブ能力調整部は、上記グローバルシャッター方式で露光する場合のドライバの駆動能力と、上記ローリングシャッター方式で露光する場合のドライバの駆動能力とを切り替える。

好適には、上記ドライブ能力調整部は、上記グローバルシャッター方式で露光する場合のドライバの駆動能力を、上記ローリングシャッター方式で露光する場合のドライバの駆動能力より小さくなるように調整する。

好適には、上記ドライバは、電源線と制御線に接続された出力端子との間に並列に接続された複数のドライババッファを有し、上記各ドライババッファは、上記電源線と出力端子との間に接続された駆動能力調整用ドランジスタを含み、上記ドライブ能力調整回路は、上記各ドライババッファの駆動能力調整用ドランジスタをオン、オフ制御して、動作可能なドライババッファの数を制御する。

好適には、上記ドライバは、電源線と制御線に接続された出力端子との間に並列に接続されたドライババッファを有し、上記ドライババッファは、上記電源線と出力端子との間に接続された駆動能力調整用ドランジスタを含み、上記ドライブ能力調整回路は、上記各ドライババッファの駆動能力調整用ドランジスタの制御端子の信号レベルを変更してドライババッファに流れる電流を制御する。

好適には、上記画素回路は、出力ノードと、光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、上記転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含む。

好適には、上記読み出し回路は、上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、上記読み出し回路は、画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む。

本発明の第２の観点のカメラシステムは、固体撮像素子と、上記撮像素子に被写体像を結像する光学系と、上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
上記固体撮像素子は、光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素が行列状に配列された画素部と、上記画素を駆動制御するための複数の制御線と、上記制御線を通して、上記画素部のシャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、上記画素からの信号を読み出す読み出し回路と、行毎に露光を行うローリングシャッター方式か全画素で同時に露光を行うグローバルシャッター方式かに応じて上記画素駆動部の動作を制御するシャッターモード切替部と、を含み、上記画素駆動部は、上記ローリングシャッター方式で露光を行う場合には上記複数の制御線の内の一部を選択し、上記グローバルシャッター方式で露光を行う場合には複数の全ての制御線を選択し、グローバルシャッター時の上記制御線から見た電源までのインピーダンス値を、ローリングシャッター時のインピーダンス値より大きくするシャッターモード対応部を含む。

本発明によれば、グローバルシャッター方式で露光を行う場合には複数の全ての制御線が選択される。
そして、シャッターモード対応部により、グローバルシャッター時の制御線から見た電源までのインピーダンス値が、ローリングシャッター時のインピーダンス値より大きくなる。

本発明によれば、ローリングシャッター方式および読み出し動作に影響を与えること無しに、グローバルシャッター方式における瞬時電流を低減することができる。

以下、本発明の実施の形態を図面に関連付けて説明する。

＜第１実施形態＞
図３は、本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。

本ＣＭＯＳイメージセンサ１００は、画素アレイ部１１０、画素駆動部としての行選択回路（Ｖｄｅｃ）１２０、カラム読み出し回路（ＡＦＥ）１３０、およびシャッターモード切替部１４０を有する。

画素アレイ部１１０は、複数の画素回路１１０ＡがＭ行×Ｎ列の２次元状（マトリクス状）に配列されている。

図４は、本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。

この画素回路１１０Ａは、たとえばフォトダイオード（ＰＤ）からなる光電変換素子（以下、単にＰＤというときもある）１１１を有する。
そして、画素回路１１０Ａは、この１個の光電変換素子１１１に対して、転送トランジスタ１１２、リセットトランジスタ１１３、増幅トランジスタ１１４、および選択トランジスタ１１５の４つのトランジスタを能動素子として有する。

光電変換素子１１１は、入射光をその光量に応じた量の電荷（ここでは電子）に光電変換する。
転送トランジスタ１１２は、光電変換素子１１１と出力ノードとしてのフローティングディフュージョンＦＤ（以下、単にＦＤというときもある）との間に接続され、転送制御線ＬＴＲＧを通じてそのゲート（転送ゲート）に制御信号である転送信号ＴＲＧが与えられる。
これにより、転送トランジスタ１１２は、光電変換素子１１１で光電変換された電子をフローティングディフュージョンＦＤに転送する。

リセットトランジスタ１１３は、電源ラインＬＶＲＥＦとフローティングディフュージョンＦＤとの間に接続され、リセット制御線ＬＲＳＴを通してそのゲートに制御信号であるリセット信号ＲＳＴが与えられる。
これにより、リセットトランジスタ１１３は、フローティングディフュージョンＦＤの電位を電源ラインＬＶＲＥＦの電位にリセットする。

フローティングディフュージョンＦＤには、増幅トランジスタ１１４のゲートが接続されている。増幅トランジスタ１１４は、選択トランジスタ１１５を介して信号線ＬＳＧＮに接続され、画素部外の定電流源とソースフォロアを構成している。
そして、選択制御線ＬＳＥＬを通してアドレス信号に応じた制御信号である選択信号ＳＥＬが選択トランジスタ１１５のゲートに与えられ、選択トランジスタ１１５がオンする。
選択トランジスタ１１５がオンすると、増幅トランジスタ１１４はフローティングディフュージョンＦＤの電位を増幅してその電位に応じた電圧を信号線ＬＳＧＮに出カする。信号線ＬＳＧＮを通じて、各画素から出力された電圧は、カラム読み出し回路１３０に出カされる。
これらの動作は、たとえば転送トランジスタ１１２、リセットトランジスタ１１３、および選択トランジスタ１１５の各ゲートが行単位で接続されていることから、１行分の各画素について同時に行われる。

画素アレイ部１１０に配線されているリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬが一組として画素配列の各行単位で配線されている。
ＬＲＳＴ、ＬＴＲＧ、ＬＳＥＬの各制御線はそれぞれＭ本づつ設けられている。
これらのリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧ、および選択制御線ＬＳＥＬは、行選択回路１２０により駆動される。

行選択回路１２０は、画素アレイ部１１０の中の任意の行に配置された画素の動作を制御する。行選択回路１２０は、制御線ＬＳＥＬ、ＬＲＳＴ、ＬＴＲＧを通して画素を制御する。
行選択回路１２０は、シャッターモード切替部１４０によるシャッターモード切替信号ＳＨＲＭＯＤＥに応じて露光方式を行毎に露光を行うローリングシャッター方式または前画素動に露光を行うグローバルシャッター方式に切り替えて、画像駆動制御を行う。
行選択回路１２０は、ローリングシャッター方式で露光を行う場合には複数の３Ｍ本の制御線（ＬＲＳＴ、ＬＴＧＲ、ＬＳＥＬ）のうちの一部を選択して駆動し、グローバルシャッター方式で露光を行う場合にはすべてのＭ本のＬＲＳＴ及びＭ本のＬＴＲＧ制御線を選択して駆動する。

図５は、図４に示した４Ｔｒ型画素回路を採用したＣＭＯＳイメージセンサのローリングシャッター方式の動作を示すタイミングチャートである。

４Ｔｒ型画素回路１１０Ａでは、各行の動作は、「ＰＤリセット」→「露光」→「ＦＤリセット」→「ＦＤリセットの読み出し」→「ＰＤからＦＤへの電荷転送」→「画素データ読み出し」の順に制御される。
４Ｔｒ型画素回路１１０Ａでは、ＰＤとＦＤが転送トランジスタ１１２によって分離されていて、ＰＤをリセットする際には、リセットトランジスタ１１３だけでなく転送トランジスタ１１２もオンする必要がある。

図６は、４Ｔｒ型画素回路を採用したＣＭＯＳイメージセンサと液晶若しくは機械式シャッターを組み合わせたグローバルシャッター方式の動作を示すタイミングチャートである。

この場合、シャッターを開いた状態で、全画素同時にＰＤリセットを行い、シャッターを閉じることで、全画素の露光を同時に行っている。
４Ｔｒ画素回路１１０ＡでＰＤリセットを行うためには、リセット信号ＲＳＴと転送信号ＴＲＧを同時にハイレベル（Ｈ）にする必要がある。
よって、図６に示す通り、全画素ＰＤリセットでは、全てのリセット信号ＲＳＴと転送信号ＴＲＧを同時に切り替えている。
読み出しはローリングシャッター方式と同様である。

そして、行選択回路１２０は、グローバルシャッター時の制御線から見た電源までのインピーダンス値（たとえば抵抗値あるいはリアクタンス値）を、ローリングシャッター時のインピーダンス値より大きくするシャッターモード対応部２００を含んでいる。
行選択回路１２０は、シャッターモード対応部２００により、ローリングシャッター方式および読み出し動作に影響を与えること無しに、グローバルシャッター方式における瞬時電流を低減することが可能である。
このシャッターモード対応部２００を含む行選択回路１２０の構成および機能については後で詳述する。

カラム読み出し回路１３０は、行選択回路１２０により読み出し制御された画素行のデータを信号出力線ＬＳＧＮを介して受け取り、後段の信号処理回路に転送する。
読み出し回路１３０は、ＣＤＳ回路やＡＤＣ（アナログデジタルコンバータ）を含む。

シャッターモード切替部１４０は、行毎に露光を行うローリングシャッター方式か全画素で同時に露光を行うグローバルシャッター方式かに応じた画素駆動を行うように、行選択回路１２０を制御する。
シャッターモード切替部１４０は、シャッターモード切替信号ＳＨＲＭＯＤＥによりローリングシャッター方式かグローバルシャッター方式に応じた画素駆動を行うかを制御する。
シャッターモード切替部１４０は、ローリングシャッター方式による駆動を指示するときは、シャッターモード切替信号ＳＨＲＭＯＤＥをローレベルに設定して行選択回路１２０に出力する。
シャッターモード切替部１４０は、グローバルシャッター方式による駆動を指示するときは、シャッターモード切替信号ＳＨＲＭＯＤＥをハイレベルに設定して行選択回路１２０に出力する。

以下、本実施形態に係る行選択回路１２０の行デコーダの具体的な構成および機能について説明する。

図７は、本発明の第１の実施形態に係る行選択回路の構成例を示す回路図である。

図７の行選択回路１２０Ａは、制御線選択回路１２１、および制御線選択ドライバ１２２を有する。
そして、行選択回路１２０Ａにおけるシャッターモード対応部２００Ａは、抵抗ＲＶＤＤおよびＲＶＳＳにより構成される。
図７の行選択回路１２０Ａにおいては、制御線選択ドライバ１２２の電源端子ＴＶＤＤと電源電位（電源線）ＶＤＤとの間に抵抗ＲＶＤＤが接続され、電源端子ＴＶＳＳと基準電位（電源線）ＶＳＳとの間に抵抗ＲＶＳＳが接続された構成を一例として示している。

制御線選択回路１２１は、画素アレイ部１１０に接続された制御線の中から所定のリセット制御線ＲＳＴ、転送制御線ＴＲＧを選択する。

制御線選択ドライバ１２２は、制御信号選択回路１２１からの信号を増幅して対応する制御線を駆動するための複数のドライバＤＲＶを有している。
制御線選択ドライバ１２２の各ドライバＤＲＶは対応する制御線（ＲＳＴ、ＴＲＧ）に接続されている。
また、制御線選択ドライバ１２２には各ドライバＤＲＶに対応して、それらの入力側にＯＲゲートＯＧが設けられている。
そして、シャッターモード切替部１４０からのシャッターモード切替信号（制御信号）ＳＨＲＭＯＤＥがハイレベルＨになるとＭ本の制御線ＬＲＳＴへのリセット信号ＲＳＴとＭ本の制御線ＬＴＲＧの転送信号ＴＲＧが全てハイレベルＨになる。
ローリングシャッター方式で動作する場合と、データを読み出す場合には、シャッターモード切替信号ＳＨＲＭＯＤＥはローレベルＬにしておく。
上述したように、制御線選択ドライバ１２２の電源端子ＴＶＤＤ、ＴＶＳＳと電源線ＶＤＤ、ＶＳＳとの間には、ドライバＤＲＶのオン抵抗の１／Ｘの抵抗ＲＶＤＤ、ＲＶＳＳが設けられている。

こうした構成を成すことで、ローリングシャッター時にはドライバの駆動能力を低下させることなく、グローバルシャッター時の瞬時電流を低減できる。
抵抗ＲＶＤＤおよびＲＶＳＳを設けない場合、ローリングシャッター方式のＰＤリセットで、ＲＳＴ０とＴＲＧ０を同時に駆動する場合の電流はおおよそ次式のように表せる。

［数１］
Ｉｄｒｒ＿１＝（ＶＤＤ−ＶＳＳ）／（ＲＶＤ／２）・・・（１）

また、グローバルシャッター時の全画素ＰＤリセット時の瞬時電流はおおよそ次式で表せる。

［数２］
Ｉｄｓｇ＿１＝（ＶＤＤ−ＶＳＳ）／｛ＲＶＤ／（２Ｍ）｝・・・（２）

よって、グローバルシャッター時には、瞬時電流はローリングシャッター時に対しておおよそ次のようになる。

［数３］
Ｉｄｓｇ＿１／Ｉｄｒｒ＿１＝（２Ｍ）／２・・・（３）

８Ｍピクセルの解像度（２５００行×３２００列）で、４Ｔｒ型画素回路の場合、Ｍ＝２５００であるので、グローバルシャッター時の瞬時電流は、ローリングシャッター時の約２５００倍となる。

これに対して、本第１の実施形態のように、抵抗ＲＶＤＤおよびＲＶＳＳを設けた場合には、ローリングシャッター方式のＰＤリセットで、制御線ＬＲＳＴ０とＬＴＲＧ０を同時に駆動する場合の電流はおおよそ次式のように表せる。

［数４］
Ｉｄｒｒ＿２＝（ＶＤＤ−ＶＳＳ）／（ＲＶＤ／２＋ＲＶＤ／Ｘ）
＝（ＶＤＤ−ＶＳＳ）／｛（２＋Ｘ）・ＲＶＤ／２Ｘ｝
＝｛Ｘ／（２＋Ｘ）｝・Ｉｄｓｒ＿１
・・・（４）

よって、Ｘが大きい程、抵抗追加によるドライブ能力の低下は低い。たとえばＸ＞＞２であれば、次のようになって、抵抗ＲＶＤＤおよびＲＶＳＳ追加によるドライブ能力の低下は無視できる。

［数５］
Ｉｄｒｒ＿２≒Ｉｄｓｒ＿１ ・・・・（５）

実用的には、抵抗追加によるドライブ能力の低下は約１０％以下であることが望ましい。
たとえば、Ｘ＞２０に設定すれば、Ｉｄｓｒ＿１に比べて９０％程度となり、ローリングシャッター方式および読み出し動作で要求されるタイミングを満たすことができる。
また、グローバルシャッター時の全画素ＰＤリセット時の瞬時電流はおおよそ次式で表せる。

［数６］
Ｉｄｓｇ＿２＝（ＶＤＤ−ＶＳＳ）／｛ＲＶＤ／（２Ｍ）＋ＲＶＤ／Ｘ｝
＝（ＶＤＤ−ＶＳＳ）／｛（Ｍ＋Ｎ＋Ｘ）・ＲＶＤ／（２Ｍ）／Ｘ｝
＝（２Ｍ）・Ｘ／（２Ｍ＋Ｘ）／２・Ｉｄｒｒ＿１
・・・（６）

ここで、（２Ｍ）＞＞Ｘであれば、次のようになり、グローバルシャッター時の瞬時電流は、ＭおよびＮに関わらずＸで決まる。

［数７］
Ｉｄｓｇ＿２≒Ｘ／２・Ｉｄｒｒ＿１ ・・・（７）

実用的には、２Ｍ＞１０・Ｘとすることで、グローバルシャッター時の電流を１／１０程度にまで低減できる。
たとえば、８Ｍピクセルの解像度（２５００行×３２００列）で、４Ｔｒ型画素回路の場合、２Ｍ＝５０００であるので、Ｘ＜５００程度であれば瞬時電流低減の効果が得られる。

以上から、２０≦Ｘ≦（２Ｍ）／１０に設定すれば、ローリングシャッター時の動作および読み出し動作に影響を与えることなくグローバルシャッター時の瞬時電流を低減できる。

本実施形態の抵抗ＲＶＤＤおよびＲＶＳＳは、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）で構成しても良い。
また、本実施形態の抵抗ＲＶＤＤおよびＲＶＳＳは制御線選択ドライバの電源線の配線抵抗を含んでも構わない。

不図示の別の構成として、制御線選択回路と制御線選択ドライバの電源線を共通にしても良い。ただしグローバルシャッター方式のＰＤリセット時には、抵抗ＲＶＤＤおよびＲＶＳＳでＩＲドロップが生じ可能性がある。
そのため、図７の構成のように、電圧降下によって誤動作する可能性があるブロックについては制御線選択ドライバと、電源を分離することが望ましい。

このように、本第１の実施形態においては、グローバルシャッター時にノイズ源となる制御線選択ドライバ１２２または、および制御線選択回路１２１と、電源線ＶＤＤ、ＶＳＳとの間に抵抗ＲＶＤＤ，ＲＶＳＳが接続されている。
これにより、グローバルシャッター時に瞬時電流を低減することができに、この回路で発生したノイズが電源線ＶＤＤ、ＶＳＳを介して他の回路に伝播することを防止することができる。

また、図８の行選択回路１２０Ｂに示すように、制御線選択ドライバ１２２ＢにＯＲゲートを配置しない構成も採用することが可能である。
この場合、制御線選択回路１２１にシャッターモード切替信号ＳＨＲＭＯＤＥが入力される。
制御線選択回路１２１は、シャッターモード切替信号ＳＨＲＭＯＤＥがローレベル時は行毎に制御線ＬＲＳＴおよびＬＴＲＧが選択する。
制御線選択回路１２１は、シャッターモード切替信号ＳＨＲＭＯＤＥがハイレベルＨの時は全画素に接続された制御線ＬＲＳＴおよびＬＴＲＧを選択する制御を行っても良い。 制御線選択回路１２１にこうした機能を設ける場合には、制御線選択回路の電源線に抵抗を設けても良い。

以上のように、制御線選択ドライバ、若しくは制御線選択回路と制御線選択ドライバと、電源線ＶＤＤ・ＶＳＳとの間に抵抗を設けることで、グローバルシャッター時に当該回路から発せられるノイズが他の回路に伝播することを防止することができる。
また、グローバルシャッター時の瞬時電流を低減し、電源の電位変動を抑え、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。
なお、シャッターモード対応部２００Ａを構成する抵抗ＲＶＤＤおよびＲＶＳＳは、図９に示すように、行選択回路１２０全体の電源端子と電源電位（電源線）ＶＤＤ、基準電位（電源線）ＶＳＳとの間に設けることが可能である。

＜第２実施形態＞
図１０は、本発明の第２の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。
本発明の第２の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態１と同様、図３の構成をとることができる。

第２の実施形態に係る行選択回路１２０Ｃは、制御線選択回路１２１Ｃ、制御線選択ドライバ１２２Ｃ、および選択範囲切替回路１２３を有している。

制御線選択回路１２１Ｃは、シャッターモード切替部１４０によるシャッターモード切替信号ＳＨＲＭＯＤＥに応じて、画素アレイ部１１０に接続された制御線の中から所定のリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧを選択する。

制御線選択ドライバ１２２Ｃは、制御信号選択回路１２１からの信号を増幅して対応する制御線を駆動するための複数のドライバＤＲＶを有している。
制御線選択ドライバ１２２の各ドライバＤＲＶは対応する制御線（ＬＲＳＴ、ＬＴＲＧ）に接続されている。

選択範囲切替回路１２３は、複数の制御線選択ドライバの中から所定の領域のドライバを選択する。
選択範囲切替回路１２３は、選択範囲切替信号ＣＳＷにより選択範囲を指定する。
選択範囲切替回路１２３にはシャッターモード切替部１４０から入力されるシャッターモード切替信号ＳＨＲＭＯＤＥに応じた選択範囲切替信号ＣＳＷを生成する。
選択範囲切替回路１２３は、グローバルシャッターのＰＤリセット時には選択範囲切替信号ＣＳＷにより全ての制御線選択ドライバを選択する。
選択範囲切替回路１２３は、ローリングシャッター時には、選択範囲切替信号ＣＳＷにより一部（一行毎）の制御線選択ドライバを選択する。

図１１は、本第２の実施形態に係る制御線選択ドライバの構成例を示す回路図である。

図１１の制御線選択ドライバ１２２Ｃは、理解を容易にするために、２本制御線ＬＴＲＧ０とＬＴＲＧ１に対応したドライバＤＲＶ０とＤＲＶ１、並びに、シャッターモード対応部２００Ｃとして機能する回路構成を示している。

この場合のシャッターモード対応部２００Ｃも、実質的に、グローバルシャッター時の制御線から見た電源までのインピーダンス値（たとえば抵抗値あるいはリアクタンス値）を、ローリングシャッター時のインピーダンス値より大きくする機能を有する。

この制御線選択ドライバ１２２、ｐチャネルＭＯＳ（ＰＭＯＳ）トランジスタＭＴＰ，ＭＰ０、ＭＰ１、ｎチャネルＭＯＳ（ＮＭＯＳ）トランジスタＭＴＮ，ＭＮ０，ＭＮ１、ＮＯＲゲートＮＧ１、およびＯＲゲートＯＧ１，ＯＧ２，ＯＧ３によりされている。

ＮＯＲゲートＮＧ１の一方の入力にはシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力にタイミング制御信号ＴＧＯＮが供給される。ＮＯＲゲートＮＧ１の出力がＰＭＯＳトランジスタＭＴＰのゲートに接続されている。
ＰＭＯＳトランジスタＭＴＰのソースが電源電位（電源線）ＶＤＤに接続され、ドレインがＰＭＯＳトランジスタＭＰ０およびＭＰ１のソースに接続されている。
ＮＭＯＳトランジスタＭＴＮのソースが基準電位（電源線）ＶＳＳに接続され、ドレインがＮＭＯＳトランジスタＭＮ０およびＭＮ１のドレインに接続されている。
ＰＭＯＳトランジスタＭＰ０のドレインとＮＭＯＳトランジスタＭＮ０のドレインが接続され、その接続点が制御線ＬＴＲＧ０に接続された出力端子ＴＯ０に接続されている。
ＰＭＯＳトランジスタＭＰ１のドレインとＮＭＯＳトランジスタＭＮ１のドレインが接続され、その接続点が制御線ＬＴＲＧ１に接続された出力端子ＴＯ１に接続されている。
ＯＲゲートＯＧ１の一方の入力は選択範囲切替信号ＣＳＷ０が供給され、他方の入力は選択範囲切替信号ＣＳＷ１が供給される。そして、ＯＲゲートＯＧ１の出力がＮＭＯＳトランジスタＭＴＮのゲートに接続されている。
ＰＭＯＳトランジスタＭＰ０のゲート、およびＯＲゲートＯＧ２の一方の入力に選択範囲切替信号ＣＳＷ０が供給される。
ＰＭＯＳトランジスタＭＰ１のゲート、およびＯＲゲートＯＧ３の一方の入力に選択範囲切替信号ＣＳＷ１が供給される。
ＯＲゲートＯＧ２，ＯＧ３の他方の入力はＮＯＲゲートＮＧ１の出力に接続されている。
そして、ＯＲゲートＯＧ２の出力がＮＭＯＳトランジスタＭＮ０のゲートに接続され、ＯＲゲートＯＧ３の出力がＮＭＯＳトランジスタＭＮ１のゲートに接続されている。

以上の構成において、ＰＭＯＳトランジスタＭＰ０とＮＭＯＳトランジスタＭＮ０によりドライバＤＲＶ０が構成され、ＰＭＯＳトランジスタＭＰ１とＮＭＯＳトランジスタＭＮ１によりドライバＤＲＶ１が構成されている。
そして、ＰＭＯＳトランジスタＭＴＰ、ＮＭＯＳトランジスタＭＴＮ、ＮＯＲゲートＮＧ１、ＯＲゲートＯＧ１〜ＯＧ３、および選択範囲切替回路１２３により、シャッターモード対応部２００Ｃが構成される。

また、制御線ＴＲＧ０のドライバＤＲＶ０と制御線ＬＴＲＧ１のドライバＤＲＶとで、タイミング制御信号ＴＲＯＮとトランジスタＭＴＰおよびＭＴＮを共有している。
なお、図１１においては、転送制御線ＬＴＲＧ用制御線選択ドライバを例に説明をしているが、リセット制御線ＲＳＴ用制御線選択ドライバに同様の構成を用いることが可能である。

次に、図１１の構成を有する制御線選択ドライバ１２２Ｃの動作を図１２、図１３、および図１４に関連付けて説明する。

図１２は、ローリングシャッター時においてドライバＤＲＶ０を駆動する場合の動作を説明するための図である。
図１３は、ローリングシャッター時においてドライバＤＲＶ１を駆動する場合の動作を説明するための図である。
図１４は、グローバルシャッター時の動作を説明するための図である。

ローリングシャッター時、図１２および図１３に示すように、シャッターモード切替信号ＳＨＲＭＯＤＥはローレベルＬであり、選択される行のタイミング制御信号ＴＲＯＮはハイレベルＨに設定される。
制御線ＬＴＲＧ０と制御線ＬＴＲＧ１の駆動切り替えは、選択範囲切替信号ＣＳＷ０、ＣＳＷ１により行う。
タイミング制御信号ＴＲＯＮがハイレベルＨで、図１２に示すように、選択範囲切替信号ＣＳＷ０がローレベルＬ、選択範囲切替信号ＣＳＷ１がハイレベルＨのときは、トランジスタＭＰ０とＭＮ１がオンし、トランジスタＭＰ１とＭＮ０がオフする。
その結果、図１２に示すように、制御線ＬＴＲＧ０側が選択される。この時、図１２に示すように、トランジスタＭＴＰとＭＰ０を経由して、制御線ＬＴＲＧ０に電流が供給される。

タイミング制御信号ＴＲＯＮがハイレベルＨで、図１３に示すように、選択範囲切替信号ＣＳＷ０がハイレベルＨ、選択範囲切替信号ＣＳＷ１がローレベルＬのときは、トランジスタＭＰ０とタＭＮ１がオフし、トランジスタＭＰ１とＭＮ０がオンする。
その結果、図１３に示すように、制御線ＬＴＲＧ１側が選択される。この時、図１３に示すように、トランジスタＭＴＰとＭＰ１を経由して、制御線ＬＴＲＧ１に電流が供給される。

グローバルシャッターのＰＤリセットで全ての制御線ＬＴＲＧを選択する場合には、選択範囲切替信号ＣＳＷ０とＣＳＷ１を両方ともローレベルＬに設定され、シャッターモード切替信号ＳＨＲＭＯＤＥがハイレベルに設定される。
これにより、トランジスタＭＰ０とＭＰ１がオンし、トランジスタＭＮ０とＭＮ１がオフして、制御線ＬＴＲＧ０とＬＴＲＧ１が両方とも選択される。
この場合、制御線ＬＴＲＧ０に流れる電流も制御線ＬＴＲＧ１に流れる電流もトランジスタＭＴＰを経由するので、制御線ＴＲＧ０、ＴＲＧ１から見た電源までの抵抗値（インピーダンス値）はローリングシャッター時よりも大きくなり、その分電流が減少する。

トランジスタを共有するドライバの数が多いほど、電流の減少量も多くなる。
図１５に示すように、４つの制御線ＬＴＲＧａ〜ＬＴＲＧｄのドライバＤＲＶ０〜ＤＲＶ３で電源側トランジスタＭＴＰを共有した方がドライバＤＲＶ０，ＤＲＶ１だけで共有する場合に比べて、全ての制御線ＬＴＲＧの電位を変化させた時の電流量は小さくなる。
なお、図１５においては、図１１の構成に対して単純にドライバＤＲＶ２、ＤＲＶ３を並列に設けた構成を有する。

以上のような、制御線のドライバ内でトランジスタを共有する構成は、ローリングシャッター時、制御線ＬＴＲＧ０とＬＴＲＧ１が時分割で排他的に制御され、同時にオンすることが無い場合に特に有効である。

たとえば、図１６に示すように、４つの画素でリセットトランジスタ１１３、増幅トランジスタ１１４、選択トランジスタ１１５を共有する４Ｔｒ−ｔｒ共有画素回路において、ベイヤ配列のカラーフィルタを組み合わせた構成で、次のような場合が考えられる。
すなわち、ベイヤ配列において、光電変換素子（ＰＤ）ａを赤、ＰＤｂおよびＰＤｃを緑、ＰＤｄを青のフォトダイオードとして、ＴＲＧａを赤、ＴＲＧｂおよびＴＲＧｃを緑、ＴＲＧｄを青の転送信号として色毎に時分割でタイミング制御する場合が考えられる。

図１７は、図１６の画素回路の採用したＣＭＯＳイメージセンサのローリングシャッター方式の動作を示すタイミングチャートである。

リーリングシャッター時において、各行の動作は、ＦＤ／ＰＤリセット→露光→画素信号読み出し→ＦＤ／ＰＤリセット→ＦＤリセットの読み出しの順で制御される。
この場合は、０行目〜３行目、４行目〜７行目でそれぞれ選択トランジスタ１１５とリセットトランジスタ１１３を共有している。
そのため、０行目〜３行目の制御を制御線ＬＲＳＴ０およびＬＳＥＬ０、ＬＴＲＧａ０、ＬＴＲＧｂ０、ＬＴＲＧｃ０、ＬＴＲＧｄ０を用いて行う。また、４行目〜７行目の制御を制御線ＬＲＳＴ１、ＬＳＥＬ１、ＬＴＲＧａ１、ＬＴＲＧｂ１、ＬＴＲＧｃ１、ＬＴＲＧｄ１を用いて行う。たとえば０行目のＰＤリセットでは、リセット信号ＲＳＴ０と転送信号ＴＲＧａ０がハイレベルＨになり、１行目のＰＤリセットでは、リセット信号ＲＳＴ０と転送信号ＴＲＧｂ０がハイレベルＨになる。

図１８は、図１６の画素回路を採用したＣＭＯＳイメージセンサと液晶若しくは機械式シャッターを組み合わせたグローバルシャッター方式の動作を示すタイミングチャートである。

この場合、前述した４Ｔｒ型画素回路の場合と同ように、シャッターを開いた状態で全画素同時にＰＤリセットを行い、露光して、シャッターを閉じ、行毎にデータを読み出す。全画素ＰＤリセット時には、全ての制御線ＬＲＳＴとＬＴＲＧを同時に制御する。

次に、図１６の画素回路を採用したＣＭＯＳイメージセンサにおいて、色毎に露光時間を変える場合のタイミングチャートの一例を図１９および図２０に関連付けて説明する。

図１９および図２０の例では、ＰＤａのカラーフィルタを赤、ＰＤｂおよびＰＤｃのカラーフィルタを緑、ＰＤｄのカラーフィルタを青とし、ＴＲＧａを赤、ＴＲＧｂおよびＴＲＧｃを緑、ＴＲＧｄを青の転送信号とした場合について示している。

図１９は、ローリングシャッター方式のタイミングチャートである。読み出しは前述した４Ｔｒ型画素回路と同ように行毎に順に行うのに対して、ＰＤリセットのタイミングを色別に制御することで各色の露光時間を変化させる。

図２０は、グローバルシャッター方式のタイミングチャートである。グローバルシャッター方式に於いても、ＰＤリセットのタイミングを色別に制御することで各色の露光時間を変化させている。

本実施形態において、色毎で露光時間を変える場合であっても、一度にリセットするＰＤの数は常に一定にすることが望ましい。
そうすることで、いずれのＰＤリセットでも行選択回路で流す電流量が一定になるので、行選択回路起因のノイズ量がどの画素の読み出しに対しても一定になる。
このような構成を成すことで、選択範囲切替信号ＣＳＷを複数のドライバ間で共有できる。さらに、制御線選択回路を複数の制御線ＬＴＲＧ間で共有できるので、制御線ＴＲＧ等の選択回路のサイズを縮小することが可能となる。

画素の峡ピッチ化に合わせて、制御線選択回路のピッチも狭める必要があるが、図１１や図１５の制御線選択ドライバの選択回路によれば、制御線選択回路からのタイミング制御信号ＴＲＯＮ及びＲＳＴＯＮの本数が１／２乃至１／４に減るので、制御線選択回路はそれぞれ画素ピッチの２から４倍のピッチで効率的にレイアウトすることができるので、サイズが縮小され、コストが削減できる。

以上のように本第２の実施形態によれば、グローバルシャッター時の瞬時電流を低減し、電源の電位変動を抑え、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。さらに、複数の制御線間で制御線選択回路を共有することができ、レイアウトサイズが縮小され、コストを低減できる。

＜第３実施形態＞
図２１は、本発明の第３の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。
本発明の第３の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態１と同様、図３の構成をとることができる。

第３の実施形態に係る行選択回路１２０Ｄは、制御線選択回路１２１Ｄ、制御線選択ドライバ１２２Ｄ、および選択範囲切替回路１２３Ｄを有している。

制御線選択回路１２１Ｄは、シャッターモード切替部１４０によるシャッターモード切替信号ＳＨＲＭＯＤＥに応じて、画素アレイ部１１０に接続された制御線の中から所定のリセット制御線ＬＲＳＴや転送制御線ＬＴＲＧを選択する。

制御線選択ドライバ１２２Ｄは、制御線選択回路１２１Ｄからの信号を増幅して対応する制御線を駆動するためのゲートアレイ１２２１および複数のドライバアレイ１２２２〜１２２５を有している。

選択範囲切替回路１２３は、制御線選択ドライバ１２２Ｄの複数のドライバアレイ１２２２〜１２２５の中から所定の領域のドライバを選択する。
選択範囲切替回路１２３は、選択範囲切替信号ＣＳＷにより選択範囲を指定する。
選択範囲切替回路１２３にはシャッターモード切替部１４０から入力されるシャッターモード切替信号ＳＨＲＭＯＤＥに応じた選択範囲切替信号ＣＳＷａ，ＣＳＷｂ，ＣＳＷｃ，ＣＳＷｄを生成する。
選択範囲切替回路１２３は、選択範囲切替信号ＣＳＷａ，ＣＳＷｂ，ＣＳＷｃ，ＣＳＷｄにより制御線選択ドライバ１２２Ｄのドライバアレイ１２２２〜１２２５を選択する。

ゲートアレイ１２２１は、複数のＯＲゲートＯＧ１０〜ＯＧ１ｎが配置されている。
各ＯＲゲートＯＧ１０〜ＯＧ１ｎの一方の入力にはシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力には制御線選択回路１２１Ｄからの制御信号が供給される。

ドライバアレイ１２２２は、ＡＮＤゲートＡ２０〜Ａ２ｎ、および対応するＡＮＤゲートＡ２０〜Ａ２ｎの出力に接続されたドライバＤＲＶ２０〜ＤＲＶ２ｎを有する。
ＡＮＤゲートＡ２０〜Ａ２ｎの一方の入力はシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力はゲートアレイ１２２１の対応するＯＲゲートＯＧ１０〜ＯＧ１ｎの出力が接続されている。
そして、ドライバＤＲＶ２０の出力が制御線ＬＴＲＧ０ａに接続された出力端子Ｔ０ａに接続されている。
ドライバＤＲＶ２１出力が制御線ＬＴＲＧ１ａに接続された出力端子Ｔ１ａに接続されている。
ドライバＤＲＶ２ｎ出力が制御線ＬＴＲＧｎａに接続された出力端子Ｔｎａに接続されている。

ドライバアレイ１２２３は、ＡＮＤゲートＡ３０〜Ａ３ｎ、および対応するＡＮＤゲートＡ３０〜Ａ３ｎの出力に接続されたドライバＤＲＶ３０〜ＤＲＶ３ｎを有する。
ＡＮＤゲートＡ３０〜Ａ３ｎの一方の入力はシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力はゲートアレイ１２２１の対応するＯＲゲートＯＧ１０〜ＯＧ１ｎの出力が接続されている。
そして、ドライバＤＲＶ３０の出力が制御線ＬＴＲＧ０ｂに接続された出力端子Ｔ０ｂに接続されている。
ドライバＤＲＶ３１出力が制御線ＬＴＲＧ１ｂに接続された出力端子Ｔ１ｂに接続されている。
ドライバＤＲＶ３ｎ出力が制御線ＬＴＲＧｎｂに接続された出力端子Ｔｎｂに接続されている。

ドライバアレイ１２２４は、ＡＮＤゲートＡ４０〜Ａ４ｎ、および対応するＡＮＤゲートＡ４０〜Ａ４ｎの出力に接続されたドライバＤＲＶ４０〜ＤＲＶ４ｎを有する。
ＡＮＤゲートＡ４０〜Ａ４ｎの一方の入力はシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力はゲートアレイ１２２１の対応するＯＲゲートＯＧ１０〜ＯＧ１ｎの出力が接続されている。
そして、ドライバＤＲＶ４０の出力が制御線ＬＴＲＧ０ｃに接続された出力端子Ｔ０ｃに接続されている。
ドライバＤＲＶ４１出力が制御線ＬＴＲＧ１ｃに接続された出力端子Ｔ１ｃに接続されている。
ドライバＤＲＶ４ｎ出力が制御線ＬＴＲＧｎｃに接続された出力端子Ｔｎｃに接続されている。

ドライバアレイ１２２５は、ＡＮＤゲートＡ５０〜Ａ５ｎ、および対応するＡＮＤゲートＡ５０〜Ａ５ｎの出力に接続されたドライバＤＲＶ５０〜ＤＲＶ５ｎを有する。
ＡＮＤゲートＡ５０〜Ａ５ｎの一方の入力はシャッターモード切替信号ＳＨＲＭＯＤＥが供給され、他方の入力はゲートアレイ１２２１の対応するＯＲゲートＯＧ１０〜ＯＧ１ｎの出力が接続されている。
そして、ドライバＤＲＶ５０の出力が制御線ＬＴＲＧ０ｄに接続された出力端子Ｔ０ｄに接続されている。
ドライバＤＲＶ５１出力が制御線ＬＴＲＧ１ｄに接続された出力端子Ｔ１ｄに接続されている。
ドライバＤＲＶ５ｎ出力が制御線ＬＴＲＧｎｄに接続された出力端子Ｔｎｄに接続されている。

本第３の実施形態においては、ドライバアレイ１２２２〜１２２５のそれぞれの電源端子ＴＶＤＤおよびＴＶＳＳと電源電位（電源線）ＶＤＤおよび基準電位（電源線）ＶＳＳとの間に抵抗ＲＶＤＤおよびＲＶＳＳが接続されている。
また、ゲートアレイ１２２１の電源端子ＴＶＤＤおよびＴＶＳＳ電源電位（電源線）ＶＤＤおよび基準電位（電源線）ＶＳＳとの間に抵抗ＲＶＤＤ＿ｏｒおよびＲＶＳＳ＿ｏｒが接続されている。
これらの抵抗ＲＶＤＤおよびＲＶＳＳ、抵抗ＲＶＤＤ＿ｏｒおよびＲＶＳＳ＿ｏｒは、第１の実施形態で説明したように、シャッターモード対応部２００Ｄを構成する。
なお、抵抗ＲＶＤＤおよびＲＶＳＳ、抵抗ＲＶＤＤ＿ｏｒおよびＲＶＳＳ＿ｏｒの抵抗値は理解を容易にするためにこれらと同じ表記とする。
この場合のシャッターモード対応部２００Ｄも、実質的に、グローバルシャッター時の制御線から見た電源までのインピーダンス値（たとえば抵抗値あるいはリアクタンス値）を、ローリングシャッター時のインピーダンス値より大きくする機能を有する。

なお、図２１の例では転送制御線ＬＴＲＧ用制御線選択ドライバを例に説明をしているが、リセット制御線ＬＲＳＴ用制御線選択ドライバに同様の構成を用いることが可能である。

図２１の行選択回路１２０Ｄにおいて、シャッターモード切替信号ＳＨＲＭＯＤＥは、ローリングシャッター方式で動作する場合およびデータを読み出す場合には、ローレベルＬに保持される。
これにより、制御線選択回路１２１Ｄから選択された行の制御線ＬＴＲＧのみが選択される。
逆に、グローバルシャッター方式で所定の画素のＰＤを同時にリセットする際には、シャッターモード切替信号ＳＨＲＭＯＤＥはハイレベルＨに設定される。
これにより、選択範囲切替回路１２３Ｄから選択範囲切替信号ＣＳＷａ〜ＣＳＷｄで選択されたドライバアレイの制御線が全て選択される。

前述したように、各ドライバアレイ１２２２〜１２２５と電源線ＶＤＤ、ＶＳＳとの間には、抵抗値がそれぞれＲＶＤＤ、ＲＶＳＳである抵抗が接続されている。
また、ゲートアレイ１２２１と電源線ＶＤＤ、ＶＳＳの間には抵抗値がＲＶＤＤ＿ｏｒ、ＲＶＳＳ＿ｏｒの抵抗が設けられている。
抵抗ＲＶＤＤおよびＲＶＳＳは、各ＴＲＧドライバのオン抵抗ＲＶＤよりも十分小さく、またドライバアレイに配置された全ドライバが同時に駆動する際のオン抵抗ＲＶＤ×Ｎよりも十分大きく設定されている。

具体的には、１０×ＲＶＤ＜ＲＶＤＤ＜１０×ＲＶＤ／Ｎ、１０×ＲＶＤ＜ＲＶＳＳ＜１０×ＲＶＤ／Ｎ程度となるように抵抗値を設定する。
ＲＶＤＤ＿ｏｒおよびＲＶＳＳ＿ｏｒは、各ＯＲゲートの抵抗値よりも十分小さく、またｏｒゲートアレイに配置された全てのゲートが同時にスイッチングする際のオン抵抗Ｒｏｒよりも十分大きく設定されている。
具体的には、１０×Ｒｏｒ＜ＲＶＤＤ＿ｏｒ＜１０×Ｒｏｒ／Ｎ、１０×Ｒｏｒ＜ＲＶＳＳ＿ｏｒ＜１０×Ｒｏｒ／Ｎ程度となるように設定する。

こうすることで、ローリングシャッター方式で露光している時、もしくはグローバルシャッター方式で露光した後の読み出し時には、制御線ＬＴＲＧのドライバのドライブ能力をほとんど低下させること無く、要求されるタイミングを満たすことができる。
また、グローバルシャッター方式で同時にＮから４×Ｎ個の制御線ＬＴＲＧドライバおよびＮ個のＯＲゲートを反転させる場合には、抵抗が無い場合に比べて１０％程度まで瞬時電流を低減することができる。

さらに、ＴＲＧａドライバアレイ１２２２〜ＴＲＧｄドライバアレイ１２２５のドライバおよびゲートアレイ１２２１がそれぞれ抵抗を介して電源線に接続されているため、色毎にグローバルシャッターを行う場合でもＰＤリセットを行わない行の電源線の揺れは小さくなる。

たとえば、図１６の画素回路でＰＤａのカラーフィルタを赤、ＰＤｂおよびＰＤｃのカラーフィルタを緑、ＰＤｄのカラーフィルタを青とし、ＴＲＧａを赤、ＴＲＧｂおよびＴＲＧｃを緑、ＴＲＧｄを青の転送信号とした場合の駆動を考察する。
たとえば、図２０の例に示したタイミングで色毎にグローバルシャッター方式で駆動する場合、赤および青のＰＤリセットの後に、緑のＰＤリセットを行うため次の特徴を有する。
ＴＲＧｂドライバアレイ１２２３とＴＲＧｃドライバアレイ１２２４の全てのドライバおよびゲートアレイ１２２１の全てのゲートをスイッチングしても、ＴＲＧａドライバアレイ１２２２とＴＲＧｄドライバアレイ１２２５の電源線の揺れは抑えることができる。

以上のように、本第３の実施形態によれば、グローバルシャッター時に回路から発せられるノイズが他の回路に伝播することを防止することができる。
特に、色別でグローバルシャッターを行う場合でも、画質の劣化を抑えることができる。また、グローバルシャッター時の瞬時電流を低減し、電源の電位変動を抑え、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。

＜第４実施形態＞
図２２は、本発明の第４の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。
本発明の第４の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態１と同様、図３の構成をとることができる。

第４の実施形態に係る行選択回路１２０Ｅは、制御線Ｌ選択回路１２１Ｅ、制御線選択ドライバ１２２Ｅ、およびドライブ能力調整回路１２４を有している。

制御線選択回路１２１Ｅは、シャッターモード切替部１４０によるシャッターモード切替信号ＳＨＲＭＯＤＥに応じて、画素アレイ部１１０に接続された制御線の中から所定のリセット制御線ＬＲＳＴ、転送制御線ＬＴＲＧを選択する。
制御線選択回路１２１Ｅは、グローバルシャッターのＰＤリセット時には、すべてのＲＳＴ、ＴＲＧを選択する。

制御線選択ドライバ１２２Ｅは、制御信号選択回路１２１Ｅからの信号を増幅して対応する制御線を駆動するための複数のドライバＤＲＶを有している。
制御線選択ドライバ１２２Ｅの各ドライバＤＲＶは対応する制御線（ＬＲＳＴ、ＬＴＲＧ）に接続されている。

ドライブ能力調整回路１２４は、制御信号選択ドライバ１２２ＲＥのドライブ能力を調整するための機能を有している。
ドライブ能力調整回路１２４は、シャッターモード切替信号ＳＨＲＭＯＤＥが入力され、グローバルシャッターのＰＤリセット時には、制御線選択ドライバ１２２Ｅのドライブ能力を下げて瞬時電流を低減する。
ドライブ能力調整回路１２４は、ドライブ能力制御信号ＴＲＯＦＦおよびその反転信号ＸＴＲＯＦＦにより、制御線選択ドライバ１２２Ｅのドライブ能力を制御する。

図２３は、本第４の実施形態に係る制御線選択ドライバの構成例を示す回路図である。

図２３の制御線選択ドライバ１２２Ｅは、タイミング制御用のＰＭＯＳトランジスタＭＰＴ１０〜ＭＰＴ１３、タイミング制御用のＮＭＯＳトランジスタＭＮＴ１０〜ＭＮＴ１３、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１０〜ＭＰＤ１３、およびドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１０〜ＭＮＤ１３を有する。

本第４の実施形態において、トランジスタＭＰＴ１０〜ＭＰＴ１３、ＭＮＴ１０〜ＭＮＴ１３、トランジスタＭＰＤ１０〜ＭＰＤ１３、トランジスタＭＮＤ１０〜ＭＮＤ１３、並びにドライブ能力調整回路１２４によりシャッターモード対応部２００Ｅが形成される。

タイミング制御用のＰＭＯＳトランジスタＭＰＴ１０のソースが電源電位（電源線）ＶＤＤに接続され、ドレインがドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１０のソースに接続されている。
タイミング制御用のＮＭＯＳトランジスタＭＮＴ１０のソースが基準電位（電源線）ＶＳＳに接続され、ドレインがドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１０のソースに接続されている。
そして、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１０のドレインとドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１０のドレインが接続され、そのドレイン同士の接続点が制御線に接続される出力端子ＴＯに接続されている。

タイミング制御用のＰＭＯＳトランジスタＭＰＴ１１のソースが電源電位（電源線）ＶＤＤに接続され、ドレインがドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１１のソースに接続されている。
タイミング制御用のＮＭＯＳトランジスタＭＮＴ１１のソースが基準電位（電源線）ＶＳＳに接続され、ドレインがドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１１のソースに接続されている。
そして、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１１のドレインとドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１１のドレインが接続され、そのドレイン同士の接続点が制御線に接続される出力端子ＴＯに接続されている。

タイミング制御用のＰＭＯＳトランジスタＭＰＴ１２のソースが電源電位（電源線）ＶＤＤに接続され、ドレインがドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１２のソースに接続されている。
タイミング制御用のＮＭＯＳトランジスタＭＮＴ１２のソースが基準電位（電源線）ＶＳＳに接続され、ドレインがドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１２のソースに接続されている。
そして、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１２のドレインとドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１２のドレインが接続され、そのドレイン同士の接続点が制御線に接続される出力端子ＴＯに接続されている。

タイミング制御用のＰＭＯＳトランジスタＭＰＴ１３のソースが電源電位（電源線）ＶＤＤに接続され、ドレインがドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１３のソースに接続されている。
タイミング制御用のＮＭＯＳトランジスタＭＮＴ１３のソースが基準電位（電源線）ＶＳＳに接続され、ドレインがドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１３のソースに接続されている。
そして、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ１３のドレインとドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ１３のドレインが接続され、そのドレイン同士の接続点が制御線に接続される出力端子ＴＯに接続されている。

図２３に示すように、本第４の実施形態に係る制御線選択ドライバ１２２Ｅは、直列に接続されたＰＭＯＳトランジスタとＮＭＯＳトランジスタにより形成されるドライババッファＢＵＦ１〜ＢＵＦ４を、複数個並列に並べた構成を有している。

タイミング制御用トランジスタＭＰＴ１０〜１３およびＭＮＴ１０〜１３のゲートには制御線選択回路１２１Ｅで制御されるタイミング制御信号ＴＲＯＭが入力される。
また、ドライブ能力調整用トランジスタＭＰＤ１１〜１３のゲートにはドライブ能力調整回路１２４からの制御信号ＴＲＯＦＦが、ＭＮＤ１１〜１３のゲートにはドライブ能力調整回路１２４からの制御信号ＸＴＲＯＦＦが入力されている。
ドライブ能力調整用トランジスタＭＰＤ１０のゲートにはＶＳＳが供給され、トランジスタＭＮＤ０のゲートにはＶＤＤが供給され、トランジスタＭＰＤ０およびＭＮＤ０は常時オンしている。

ローリングシャッター時および信号読み出し時には、制御信号ＴＲＯＦＦはＶＳＳレベルのローレベルの電位が、制御信号ＸＴＲＯＦＦはＶＤＤレベルのハイレベルの電位が設定され、トランジスタＭＰＤ１１〜１３およびＭＮＤ１１〜１３は全てオンする。
よって、ローリングシャッターおよび信号読み出し時には、全てのトランジスタを通してリセット制御線ＬＲＳＴおよび転送制御線ＬＴＲＧがドライブされる。

これに対して、グローバルシャッター時のＰＤリセットでは、制御信号ＴＲＯＦＦはＶＤＤレベルのハイレベルの電位が、制御信号ＸＴＲＯＦＦはＶＳＳレベルのローレベルの電位が設定され、トランジスタＭＰＤ１１〜１３およびＭＮＤ１１〜１３はオフする。
よって、グローバルシャッターのＰＤリセット時には、リセット制御線ＬＲＳＴと転送制御線ＬＴＲＧは、トランジスタＭＰＴ０とＭＰＤ０、ＭＮＴ０とＭＮＤ０により形成されるドライババッファＢＵＦ１からのみドライブされる。

以上のように、本第４の実施形態によれば、制御線選択ドライバのドライブ能力を、グローバルシャッター時のみ低減させることが可能である。
これにより、ローリングシャッター時およびデータ読み出し時に十分な速さでリセット信号ＲＳＴ、転送信号ＴＧＲをスイッチングすると同時に、グローバルシャッターのＰＤリセット時のピーク電流を低減することができる。
以上のような構成を成すことで、グローバルシャッター時の瞬時電流を低減し、電源の電位変動を抑え、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。

＜第５実施形態＞
図２４は、本発明の第５の実施形態に係る行選択回路における制御線選択ドライバの構成例を示す回路図である。
本発明の第５の実施形態に係るＣＭＯＳイメージセンサの全体構成は、第１の実施形態１と同様、図３の構成をとることができる。
また、本第５の実施形態に係る行選択回路は、図２２の構成をとることができる。

図２４の制御線選択ドライバ１２２Ｆは、タイミング制御用のＰＭＯＳトランジスタＭＰＴ２０、タイミング制御用のＮＭＯＳトランジスタＭＮＴ２０、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ２０、およびドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ２０を有する。
本第４の実施形態において、トランジスタＭＰＴ２０、ＭＮＴ２０、ＭＰＤ２０、ＭＮＤ２０、並びにドライブ能力調整回路１２４によりシャッターモード対応部２００Ｆが形成される。

タイミング制御用のＰＭＯＳトランジスタＭＰＴ２０のソースが電源電位（電源線）ＶＤＤに接続され、ドレインがドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ２０のソースに接続されている。
タイミング制御用のＮＭＯＳトランジスタＭＮＴ２０のソースが基準電位（電源線）ＶＳＳに接続され、ドレインがドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ２０のソースに接続されている。
そして、ドライブ能力調整用のＰＭＯＳトランジスタＭＰＤ２０のドレインとドライブ能力調整用のＮＭＯＳトランジスタＭＮＤ２０のドレインが接続され、そのドレイン同士の接続点が制御線に接続される出力端子ＴＯに接続されている。

電源側のトランジスタＭＰＴ２０およびＭＮＴ２０のゲートには制御線選択回路１２１Ｅで制御されるタイミング制御信号ＴＲＯＮが入力される。
出力側のトランジスタＭＰＤ２０およびＭＮＤ２０のゲートには、ドライブ能力調整回路１２４からドライブ能力を調整するための制御信号ＣＴＲＰＤおよびＣＴＲＮＤがそれぞれ供給される。

ローリングシャッター時、制御ＣＴＲＰＤはＶＳＳレベルのローレベルの電位に設定され、制御信号ＣＴＲＮＤはＶＤＤレベルのハイレベルの電位に設定される。
このとき、トランジスタＭＴＰ２０のゲート−ソース間電圧ＶｇｓｐおよびトランジスタＭＴＮ２０のゲート−ソース間電圧Ｖｇｓｎは、次にようになり、トランジスタＭＴＰ２０およびＭＴＮ２０は低抵抗となる。

［数８］
Ｖｇｓｐ＝ＶＳＳ−ＶＤＤ
Ｖｇｓｎ＝ＶＤＤ−ＶＳＳ

ローリングシャッター時、制御信号ＣＴＲＰＤおよびＣＴＲＮＤは以下の値に設定される。

［数９］
ＶＳＳ＜ＣＴＲＰＤ＜ＶＤＤ−｜Ｖｔｈｐ｜ （ＶｔｈｐはＭＰＤ２０の閾値電圧）
ＶＤＤ＞ＣＴＲＮＤ＜ＶＳＳ＋｜Ｖｔｈｎ｜ （ＶｔｈｎはＭＮＤ２０の閾値電圧）

このようにすることで、トランジスタＭＴＰ２０およびＭＴＮ２０の抵抗が高くなるので、グローバルシャッター時のピーク電流を低減できる。

たとえば、−Ｖｔｈｐ＝Ｖｔｈｎ＝（ＶＤＤ−ＶＳＳ）／４の場合、ＣＴＲＰＤ＝ＣＴＰＮＤ＝（ＶＤＤ−ＶＳＳ）／２に設定する。

通常、ドライバではＭＯＳＦＥＴをスイッチとして動作させているので、エンハンスメント型のＭＯＳＦＥＴが用いられる。

図２４の回路構成によれば、ドライバの出力をＶＤＤレベルからＶＳＳレベルに切り替える場合、次のようになる。
すなわち、初期状態ではトランジスタＭＰＤ２０のゲートには制御信号ＣＴＲＰＤ、ドレインにはＶＳＳが印加されているので、トランジスタＭＰＤ２０は飽和領域で動作するので、瞬時電流は（Ｖｇｓｐ−Ｖｔｈｎ）^２に比例する。

このとき、制御信号ＣＴＲＰＤがＶＳＳレベルであれば、Ｖｇｓ−Ｖｔｈｎ＝（ＶＤＤ−ＶＳＳ）・（３／４）となる。
これに対して、制御信号ＣＴＲＰＤが（ＶＤＤ−ＶＳＳ）／２であれば、Ｖｇｓ−Ｖｔｈｎ＝（ＶＤＤ−ＶＳＳ）・（１／４）となる。
よって、グローバルシャッターのＰＤリセット時に、瞬時電流を１／９程度に低減できる。
以上のような構成を成すことで、グローバルシャッター時の瞬時電流を低減し、電源の電位変動を抑え、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。

以上説明したように、本発明の第１〜第５の実施形態によれば、制御線選択ドライバのドライブ能力を、グローバルシャッター時のみ低減させる。
これにより、ローリングシャッター時およびデータ読み出し時に十分な速さでリセット信号ＲＳＴ、転送信号ＴＧＲをスイッチングすると同時に、グローバルシャッターのＰＤリセット時のピーク電流を低減することができる。
その結果、画質の劣化やラッチアップによる素子の破壊を防ぐことができる。
また、第２の実施形態の構成によれば、ドライバの面積を縮小し、コストを低減することができる。

なお、各実施形態に係るＣＭＯＳイメージセンサは、特に限定されないが、たとえば列並列型のアナログ−デジタル変換装置（以下、ＡＤＣ（Analog digital converter)と略す）を搭載したＣＭＯＳイメージセンサとして構成することも可能である。

図２５は、本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。

この固体撮像素子３００は、図２５に示すように、撮像部としての画素アレイ部３１０、画素駆動部としての行選択回路３２０、水平転送走査回路３３０、タイミング制御回路３４０を有する。
さらに、固体撮像素子３００は、ＡＤＣ群３５０、デジタル−アナログ変換装置（以下、DAC (Digital Analog converter)と略す）３６０、アンプ回路（Ｓ／Ａ）３７０、および信号処理回路３８０を有する。

画素アレイ部３１０は、フォトダイオードと画素内アンプとを含む、たとえば図４に示すような画素がマトリックス状（行列状）に配置されて構成される。
また、固体撮像素子３００においては、画素アレイ部３１０の信号を順次読み出すための制御回路として次の回路が配置されている。
すなわち、固体撮像素子３００においては、制御回路として内部クロックを生成するタイミング制御回路３４０、行アドレスや行走査を制御する行選択回路３２０、そして列アドレスや列走査を制御する水平転送走査回路３３０が配置される。

そして、行選択回路３２０が、上述した図３〜図２４に関連付けて説明した行選択回路が適用される。

ＡＤＣ群３５０は、比較器３５１、カウンタ３５２、およびラッチ３５３を有するＡＤＣが複数列配列されている。
比較器３５１は、ＤＡＣ３６０により生成される参照電圧を階段状に変化させたランプ波形（ＲＡＭＰ）である参照電圧Ｖｓｌｏｐと、行線毎に画素から垂直信号線を経由し得られるアナログ信号とを比較する。
カウンタ３５２は、比較器３５１の比較時間をカウントする。
ＡＤＣ群３５０は、ｎビットデジタル信号変換機能を有し、垂直信号線（列線）毎に配置され、列並列ＡＤＣブロックが構成される。
各ラッチ３５３の出力は、たとえば２ｎビット幅の水平転送線３９０に接続されている。
そして、水平転送線３９０に対応した２ｎ個のアンプ回路３７０、および信号処理回路３８０が配置される。

ＡＤＣ群３５０においては、垂直信号線に読み出されたアナログ信号（電位Ｖｓｌ）は列毎に配置された比較器３５１で参照電圧Ｖｓｌｏｐ（ある傾きを持った線形に変化するスロープ波形）と比較される。
このとき、比較器３５１と同ように列毎に配置されたカウンタ３５２が動作しており、ランプ波形のある電位Ｖｓｌｏｐとカウンタ値が一対一対応を取りながら変化することで垂直信号線の電位（アナログ信号）Ｖｓｌをデジタル信号に変換する。
参照電圧Ｖｓｌｏｐの変化は電圧の変化を時間の変化に変換するものであり、その時間をある周期(クロック)で数えることでデジタル値に変換するものである。
そしてアナログ電気信号Ｖｓｌと参照電圧Ｖｓｌｏｐが交わったとき、比較器３５１の出力が反転し、カウンタ３５２の入力クロックを停止し、ＡＤ変換が完了する。
以上のＡＤ変換期間終了後、水平転送走査回路３３０により、ラッチ３５３に保持されたデータが、水平転送線３９０、アンプ回路３７０を経て信号処理回路３８０に入力され、２次元画像が生成される。
このようにして、列並列出力処理が行われる。

このような効果を有する固体撮像素子は、デジタルカメラやビデオカメラの撮像デバイスとして適用することができる。

図２６は、本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

本カメラシステム４００は、図２６に示すように、本実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）１００，３００が適用可能な撮像デバイス４１０を有する。
さらに、カメラシステム４００は、この撮像デバイス４１０の画素領域に入射光を導く（被写体像を結像する）光学系、たとえば入射光（像光）を撮像面上に結像させるレンズ４２０を有する。
カメラシステム４００は、撮像デバイス４１０を駆動する駆動回路(ＤＲＶ)４３０と、撮像デバイス４１０の出力信号を処理する信号処理回路(ＰＲＣ)４４０と、を有する。

駆動回路３３０は、撮像デバイス４１０内の回路を駆動するスタートパルスやクロックパルスを含む各種のタイミング信号を生成するタイミングジェネレータ(図示せず)を有し、所定のタイミング信号で撮像デバイス４１０を駆動する。

また、信号処理回路４４０は、撮像デバイス４１０の出力信号に対して所定の信号処理を施す。
信号処理回路４４０で処理された画像信号は、たとえばメモリなどの記録媒体に記録される。記録媒体に記録された画像情報は、プリンタなどによってハードコピーされる。また、信号処理回路４４０で処理された画像信号を液晶ディスプレイ等からなるモニターに動画として映し出される。

上述したように、デジタルスチルカメラ等の撮像装置において、撮像デバイス４１０として、先述した撮像素子１００，３００を搭載することで、低消費電力で、高精度なカメラが実現できる。

画素を２次元アレイ状に配置したＣＭＯＳイメージセンサ（固体撮像素子）の一般的な構成例を示す図である。 ４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素例を示す図である。 本発明の実施形態に係るＣＭＯＳイメージセンサ（固体撮像素子）の構成例を示す図である。 本実施形態に係る４つのトランジスタで構成されるＣＭＯＳイメージセンサの画素の一例を示す図である。 図４に示した４Ｔｒ型画素回路を採用したＣＭＯＳイメージセンサのローリングシャッター方式の動作を示すタイミングチャートである。 ４Ｔｒ型画素回路を採用したＣＭＯＳイメージセンサと液晶若しくは機械式シャッターを組み合わせたグローバルシャッター方式の動作を示すタイミングチャートである。 本発明の第１の実施形態に係る行選択回路の構成例を示す回路図である。 第１の実施形態に係る行選択回路の他の構成例を示す図である。 第１の実施形態に係る行選択回路に対するシャッターモード対応部の他の構成例を示す図である。 本発明の第２の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。 本第２の実施形態に係る制御線選択ドライバの構成例を示す回路図である。 ローリングシャッター時においてドライバＤＲＶ０を駆動する場合の動作を説明するための図である。 ローリングシャッター時においてドライバＤＲＶ１を駆動する場合の動作を説明するための図である。 グローバルシャッター時の動作を説明するための図である。 ４つの制御線のドライバＤＲＶ０〜ＤＲＶ３で電源側トランジスタＭＴＰを共有した例を示し回路図である。 ４つの画素でリセットトランジスタ、増幅トランジスタ、選択トランジスタを共有する画素回路の構成例を示す図である。 図１６の画素回路の採用したＣＭＯＳイメージセンサのローリングシャッター方式の動作を示すタイミングチャートである。 図１６の画素回路を採用したＣＭＯＳイメージセンサと液晶若しくは機械式シャッターを組み合わせたグローバルシャッター方式の動作を示すタイミングチャートである。 図１６の画素回路を採用したＣＭＯＳイメージセンサにおいて、色毎に露光時間を変える場合のタイミングチャートであって、ローリングシャッター時のタイミングチャートの一例を示す図である。 図１６の画素回路を採用したＣＭＯＳイメージセンサにおいて、色毎に露光時間を変える場合のタイミングチャートであって、グローバルシャッター時のタイミングチャートの一例を示す図である。 本発明の第３の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。 本発明の第４の実施形態に係る画素駆動部としての行選択回路の構成例を示すブロック図である。 本第４の実施形態に係る制御線選択ドライバの構成例を示す回路図である。 本発明の第５の実施形態に係る行選択回路における制御線選択ドライバの構成例を示す回路図である。 本実施形態に係る列並列ＡＤＣ搭載固体撮像素子（ＣＭＯＳイメージセンサ）の構成例を示すブロック図である。 本発明の実施形態に係る固体撮像素子が適用されるカメラシステムの構成の一例を示す図である。

符号の説明

１００・・・固体撮像素子、１１０・・・画素アレイ部、１１０Ａ・・・画素回路、１２０・・・行選択回路（画素駆動部）、１２１・・・制御線選択回路、１２２Ａ〜１２２Ｆ・・・制御線選択ドライバ、１２３・・・選択範囲切替回路、１２４・・・ドライブ能力調整回路、１３０・・・カラム読み出し回路、１４０・・・シャッターモード切替部、１１１・・・光電変換素子、１１２・・・転送トランジスタ、１１３・・・リセットトランジスタ、１１４・・・増幅トランジスタ、１１５・・・選択トランジスタ、２００，２００Ｃ〜３００Ｆ・・・シャッターモード対応部、３００・・・固体撮像素子、３１０・・・画素アレイ部、３２０・・・行選択回路、３３０・・・水平転送走査回路、３４０・・・タイミング制御回路、３５０・・・ＡＤＣ群、３６０・・・ＤＡＣ、３７０・・・アンプ回路（Ｓ／Ａ）、３８０・・・信号処理回路、４００・・・カメラシステム、４１０・・・撮像デバイス、４２０・・・駆動回路、４３０・・・レンズ、４４０・・・信号処理回路。

Claims (15)

1. 光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素が行列状に配列された画素部と、
   上記画素を駆動制御するための複数の制御線と、
   上記制御線を通して、上記画素部のシャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、
   上記画素からの信号を読み出す読み出し回路と、
   行毎に露光を行うローリングシャッター方式か全画素で同時に露光を行うグローバルシャッター方式かに応じて上記画素駆動部の動作を制御するシャッターモード切替部と、を含み、
   上記画素駆動部は、
   上記ローリングシャッター方式で露光を行う場合には上記複数の制御線の内の一部を選択し、上記グローバルシャッター方式で露光を行う場合には複数の全ての制御線を選択し、
   グローバルシャッター時の上記制御線から見た電源までのインピーダンス値を、ローリングシャッター時のインピーダンス値より大きくするシャッターモード対応部を含む
   固体撮像素子。
2. 上記シャッターモード対応部は、
   上記画素駆動部の電源端子と、電源電位および基準電位の少なくとも一方の電源線との間に接続されたインピーダンス素子を含む
   請求項１記載の固体撮像素子。
3. 上記画素駆動部は、
   上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、
   上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、
   上記シャッター対応部のインピーダンス素子は、抵抗を含み、
   上記抵抗の抵抗値ＲＲＥＧは、上記ドライバのオン抵抗をＲＤＲＩＶＥとするとＲＲＲＥＧ＝ＲＤＲＩＶＥ／Ｘ（２０≦Ｘ≦Ｍ／１０、Ｍは制御線の数）である
   請求項２記載の固体撮像素子。
4. 上記画素駆動部は、
   上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、
   上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、
   上記シャッターモード対応部は、
   上記制御線選択ドライバの電源端子と、電源電位および基準電位の少なくとも一方の電源線との間に接続されたインピーダンス素子を含む
   請求項１記載の固体撮像素子。
5. 上記シャッター対応部のインピーダンス素子は、抵抗を含み、
   上記抵抗の抵抗値ＲＲＥＧは、上記ドライバのオン抵抗をＲＤＲＩＶＥとするとＲＲＲＥＧ＝ＲＤＲＩＶＥ／Ｘ（２０≦Ｘ≦Ｍ／１０、Ｍは制御線の数）である
   請求項４記載の固体撮像素子。
6. 上記画素駆動部は、
   上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、
   上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、
   上記シャッターモード対応部は、選択範囲切替部を含み、
   上記選択範囲切替部は、
   上記ローリングシャッター方式で露光する場合には制御線選択ドライバの一部を選択し、上記グローバルシャッター方式で露光する場合には制御線選択ドライバ全体を選択する
   請求項１記載の固体撮像素子。
7. 上記制御線選択ドライバは、
   上記選択範囲切替部で選択される範囲で異なる範囲に配置された上記ドライバ間でドライバの一部を共有する
   請求項６記載の固体撮像素子。
8. 上記画素駆動部は、
   ローリングシャッター方式で露光を行う場合、上記選択範囲切替回路で指定される選択範囲のうち、異なる選択範囲に配置されたドライバは別々のタイミングで選択する
   請求項６または７記載の固体撮像素子。
9. 上記画素駆動部は、
   上記複数の制御線のうちいずれの行に配置された画素に制御信号を出力するかを選択する制御線選択回路と、
   上記制御線選択回路からの信号を増幅して画素の制御信号を対応する制御線にドライブする複数のドライバを含む制御線選択ドライバと、を有し、
   上記シャッターモード対応部は、ドライブ能力調整部を含み、
   上記ドライブ能力調整部は、
   上記グローバルシャッター方式で露光する場合のドライバの駆動能力と、上記ローリングシャッター方式で露光する場合のドライバの駆動能力とを切り替える
   請求項１記載の固体撮像素子。
10. 上記ドライブ能力調整部は、
    上記グローバルシャッター方式で露光する場合のドライバの駆動能力を、上記ローリングシャッター方式で露光する場合のドライバの駆動能力より小さくなるように調整する
    請求項９記載の固体撮像素子。
11. 上記ドライバは、
    電源線と制御線に接続された出力端子との間に並列に接続された複数のドライババッファを有し、
    上記各ドライババッファは、上記電源線と出力端子との間に接続された駆動能力調整用ドランジスタを含み、
    上記ドライブ能力調整回路は、
    上記各ドライババッファの駆動能力調整用ドランジスタをオン、オフ制御して、動作可能なドライババッファの数を制御する
    請求項１０記載の固体撮像素子。
12. 上記ドライバは、
    電源線と制御線に接続された出力端子との間に並列に接続されたドライババッファを有し、
    上記ドライババッファは、上記電源線と出力端子との間に接続された駆動能力調整用ドランジスタを含み、
    上記ドライブ能力調整回路は、
    上記各ドライババッファの駆動能力調整用ドランジスタの制御端子の信号レベルを変更してドライババッファに流れる電流を制御する
    請求項１０記載の固体撮像素子。
13. 上記画素回路は、
    出力ノードと、
    光信号を電気信号に変換し信号電荷を蓄積する光電変換素子と、
    上記転送信号によりオン、オフされ、オン状態で上記光電変換素子の電荷を上記出力ノードの転送する転送素子と、
    上記第２のリセット信号によりオン、オフされ、オン状態で上記出力ノードをリセットするリセット素子と、を含む
    請求項１から１２のいずれか一に記載の固体撮像素子。
14. 上記読み出し回路は、
    上記画素アレイ部から複数の画素単位で画素信号の読み出しを行い、
    上記読み出し回路は、
    画素の列配列に対応して配置され、読み出し信号電位と参照電圧とを比較判定し、当該判定信号を出力する複数の比較器と、
    上記比較器の出力に動作が制御され、対応する上記比較器の比較時間をカウントする複数のカウンタと、を含む
    請求項１から１３のいずれか一に記載の固体撮像素子。
15. 固体撮像素子と、
    上記撮像素子に被写体像を結像する光学系と、
    上記撮像素子の出力画像信号を処理する信号処理回路と、を有し、
    上記固体撮像素子は、
    光信号を電気信号に変換し、その電気信号を露光時間に応じて蓄積する機構を有する複数の画素が行列状に配列された画素部と、
    上記画素を駆動制御するための複数の制御線と、
    上記制御線を通して、上記画素部のシャッター動作、および読み出しを行うように上記画素の動作を制御する画素駆動部と、
    上記画素からの信号を読み出す読み出し回路と、
    行毎に露光を行うローリングシャッター方式か全画素で同時に露光を行うグローバルシャッター方式かに応じて上記画素駆動部の動作を制御するシャッターモード切替部と、を含み、
    上記画素駆動部は、
    上記ローリングシャッター方式で露光を行う場合には上記複数の制御線の内の一部を選択し、上記グローバルシャッター方式で露光を行う場合には複数の全ての制御線を選択し、
    グローバルシャッター時の上記制御線から見た電源までのインピーダンス値を、ローリングシャッター時のインピーダンス値より大きくするシャッターモード対応部を含む
    カメラシステム。

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