JP5861081B2 - 半導体装置およびこれを用いた半導体リレー - Google Patents

Description

本発明は、半導体装置およびこれを用いた半導体リレーに係り、特にシリコンカーバイド（炭化珪素：ＳｉＣ）などの化合物半導体を用いた半導体装置およびこれを用いた半導体リレーに関する。

入力信号に基づいて発光する発光素子と、発光素子からの光信号を受光して起電力を発生する受光素子を備え、この起電力によって出力用のＭＯＳＦＥＴをオン／オフする光結合型の半導体リレーが知られている。
半導体リレーは、オン抵抗が小さく、微小アナログ信号を制御することができ、小型であることから、種々の用途に用いられている。

半導体リレーは、入力信号に応答して光信号を生成するＬＥＤ等の発光素子と、光信号を受光して起電力を発生するフォトダイオードアレイと発生した起電力を充放電する充放電回路とからなる光電変換部と、充放電回路からの電圧に対応して導通・遮断するＭＯＳＦＥＴからなる出力素子で構成されている。

このＭＯＳＦＥＴとしては、高耐圧でかつオン抵抗が小さいことからＳｉＣを材料としたＳｉＣ−ＭＯＳＦＥＴが注目されている。
このようなＭＯＳＦＥＴとしては、ＳｉＣ基板内に設けられた活性領域内に複数のトランジスタセルを配置した電力用トランジスタが主流となっている。ところが大電力での使用にあたり、トランジスタセルの周囲における電界集中に起因するブレークダウンのため、高耐圧化が困難であった。

そこで種々の工夫が提案されており、活性領域の周縁部のリング状の領域に第１導電型の不純物を導入してフローティングリングを形成したＭＯＳＦＥＴが提案されている（特許文献１）。
この半導体装置においては、図９に示すように、ＳｉＣ基板１０１上に、電界効果トランジスタとして機能する活性領域１１１が形成されている。そしてこの活性領域１１１の周縁部には、ソース電極１０８と同電位に固定された内側リング１１６が形成されている。また、この内側リング１１６から所定の間隔をあけて、電気的に浮遊状態のフローティングリング１１２が形成されている。さらにＳｉＣ半導体基板１０１の周縁部には、ドレイン領域となる当該基板１０１と同電位に固定された外側リング１１３が設けられている。この特許文献１の半導体装置では、活性領域１１１すなわちＦＥＴを構成する領域の最外周に内側リング１１６が設けられており、この内側リング１１６はコンタクト領域１１７を介してソース電極１０８に接続されている。そして内側リング１１６をソース領域１０４と同電位に固定し、外側リング１１３をドレインと同電位に固定することで、活性領域１１１の周囲領域における電界分布を均一化および安定化をはかるものである。

また、この内側リング１１６の外側にフローティングリング１１２が形成されており、ｐ型ウェル１０３、１１６から伸びる空乏層１３０は、フローティングリング１１２を超えて外側リング１１３に向かって伸び、急激な曲がりを生じない（１３０Ａはフローティングリング１１２が存在しない場合の空乏層を示す）。これにより電界集中を効果的に緩和することができる。

特開２００６−３４４８０２号公報

しかしながら、特許文献１の半導体装置では、活性領域１１１すなわちＦＥＴを構成する領域の最外周に内側リング１１６が設けられており、この内側リング１１６はソース領域１０４と同電位となっているため、この第１導電型の領域を介してドレイン・ソース間高電圧印加時にリーク電流が増大するという問題があり、対策が必要であった。
また、外側リング１１３のほかに、内側リング１１６と、フローティングリング１１２とを形成する必要があり、素子面積の増大を招いていた。
本発明は、前記実情に鑑みてなされたもので、高電圧印加時のリーク電流を低減することを目的とする。

そこで本発明の半導体装置は、第１導電型のＳｉＣ(シリコンカーバイド)基板内に、少なくともひとつのトランジスタセルを備え、このトランジスタセルは、ＳｉＣ基板の第１の面に形成された第２導電型のウェル領域と、このウェル領域内に形成された第１導電型の領域からなるソース領域と、前記ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域にコンタクトするように形成されたソース電極と、ＳｉＣ基板の第２の面側に形成されたドレイン電極とを具備しており、このトランジスタセルのうちの最外セルの外側に、隣接してこのウェル領域を囲み、ゲート電極およびソース電極のいずれに対しても絶縁された第２導電型領域を具備している。
また本発明の半導体装置においては、この第２導電型領域は、リング領域を構成するのが望ましい。
また本発明の半導体装置においては、このＳｉＣ基板は、第１導電型の高濃度領域表面に、より低濃度の第１導電型のエピタキシャル成長層とを形成してなり、第２導電型領域とトランジスタセルとの間隔が、ウェル領域下のエピタキシャル成長層の厚みよりも小さくなるように構成するのが望ましい。
また本発明の半導体装置においては、第２導電型領域とトランジスタセルとの間隔が、隣接するトランジスタセル同士の間隔よりも小さく形成されるように構成するのが望ましい。
また本発明の半導体リレーは、入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、フォトダイオードアレイと並列に接続された充放電回路と、ゲート及びソースがフォトダイオードアレイの両端に接続された出力ＦＥＴとで構成され、この出力ＦＥＴとして、上記ＳｉＣＦＥＴを備えている。

この構成によれば、ＳｉＣＦＥＴのソース電極と同電位となっていたトランジスタセル周辺の第２導電型領域が電気的浮遊状態（フローティング）となることにより、第２導電型領域と基板との間のｐｎ接合にはドレイン・ソース間電圧が印加されなくなる。従って、実質的なｐｎ接合面積が低減され、ｐｎ接合のリーク電流分を低減することができる。また、単にフローティング領域を追加するだけでよいため、占有面積の低減が可能となり、素子の小型化をはかることができる。

実施の形態１の半導体リレーを示す等価回路図 実施の形態１の半導体リレーを構成する出力素子のトランジスタのセル配置を示す図であり、（ａ）はチップの上面説明図、（ｂ）は要部拡大断面説明図 ＳｉＣＭＯＳＦＥＴの製造工程を示す図 （ａ）は実施の形態１のシリコンダイオードを外部接続した出力素子チップの接続例を示す説明図、（ｂ）は（ａ）の等価回路図 実施の形態１の半導体リレーを示す一部破断斜視図 実施の形態１の半導体リレーを示す断面概要図 実施の形態１の半導体リレーで用いられる出力素子の変形例を示す等価回路図 実施の形態２の半導体リレーで用いられる出力素子を示す等価回路図 従来例の半導体装置を示す断面図

以下、本発明の実施の形態について図面を参照しつつ詳細に説明する。
（実施の形態１）
図１に実施の形態１の半導体リレーの等価回路図、図２にこの半導体リレーを構成する出力素子のトランジスタのセル配置を示す図であり、図２（ａ）はこのトランジスタチップの上面説明図、図２（ｂ）は要部拡大断面説明図である。本実施の形態１の半導体リレーは、その出力素子３０を構成するトランジスタとして化合物半導体装置であるＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂを用いたもので、チップ上に多数のトランジスタセルを形成して構成されている。これらのトランジスタセルのうちの最外セルを構成するｐ型のウェル領域３ｓの外側に隣接して、ｐ型のウェル領域３と３ｓを囲み、ゲート電極７およびソース電極５のいずれに対しても絶縁された第２導電型領域としてのｐ型耐圧保持領域３ｐを具備したことを特徴とするものである。このｐ型耐圧保持領域３ｐは図２（ａ）に示すようにトランジスタセルを囲むようにリング状に形成されている。

すなわち図２（ａ）および（ｂ）に示すように、トランジスタセルを構成するｐ型のウェル領域３のうち最外層のｐ型のウェル領域３ｓの外側に同一深さのｐ型耐圧保持領域３ｐを形成してなるものである。そして２導電型領域であるｐ型耐圧保持領域３ｐと最外セルを構成するｐ型のウェル領域３ｓとの間隔ｄが、これらｐ型のウェル領域３下のエピタキシャル成長層の厚みｔｅｐｉよりも小さくなるように形成されている（ｄ＜ｔｅｐｉ）。また第２導電型領域であるｐ型耐圧保持領域３ｐと最外セルを構成するｐ型のウェル領域３ｓとの間隔ｄが、隣接するトランジスタセル同士の間隔ｄＴｒよりも小さくなるように形成されている（ｄ＜ｄＴｒ）。このトランジスタセルの括れ部の一方にはゲートパッド、もう一方にはソースパッドが形成される。また裏面側第２の面にはドレイン電極が形成される。
他については、通例のトランジスタセルと同様に形成されており、所望の濃度のｎ型ＳｉＣ基板１の表面にエピタキシャル成長によって形成されたｎ型エピタキシャル成長層２と、このｎ型エピタキシャル成長層２内に形成されたｐ型のウェル領域３を形成してなるものである。そしてｐ型耐圧保持領域３ｐとｐ型のウェル領域３とは同一工程で形成され、深さも同一である。

またこのｐ型のウェル領域３内には第１導電型の不純物領域としてｎ型領域であるソース領域４が形成されている。そしてこの上層にゲート絶縁膜６を介してゲート電極７が形成されている。このゲート電極７は隣接するトランジスタセルを構成するｐ型のウェル領域３間にまたがるように形成されており、ｐ型のウェル領域３の表面におけるチャネルの形成を制御している。さらにこの上層に絶縁膜８としての酸化シリコン膜を介してソース電極５が形成されている。この絶縁膜８は、ゲート電極７を覆うだけでなく、ソース領域４とのコンタクト領域およびチップ周縁部を除く基板表面全体を被覆している。またｎ型ＳｉＣ基板１の裏面側すなわち第２の面側にはドレイン電極９が形成されている。Ｐは基板表面を覆うポリイミド膜等からなる保護膜である。

この構成によれば、ソース電極と同電位になっているトランジスタセル周辺のｐ型耐圧保持領域３ｐと基板の間のｐｎ接合には、ドレイン・ソース間の電圧が印加されなくなることにより、ｐｎ接合のリーク電流分が低減され、リーク電流の低減をはかることができる。
また、トランジスタセルを構成するｐ型のウェル領域３のうち最外層のｐ型のウェル領域３ｓの外側に同一深さのｐ型耐圧保持領域３ｐを形成するだけでよいため、マスクパターンの変更のみでなんら付加工程も不要である。
そして、ｐ型耐圧保持領域３ｐと最外層のｐ型のウェル領域３ｓとの間隔ｄが、これらｐ型のウェル領域３下のエピタキシャル成長層の厚みｔｅｐｉよりも小さい（ｄ＜ｔｅｐｉ）ため、空乏層が高濃度のｎ型ＳｉＣ基板１に到達する前に空乏層で覆うことができる。従って、空乏層が高濃度の基板に到達することによる耐圧値にできるだけ耐圧を近づけることができる。またｐ型耐圧保持領域３ｐと最外層のｐ型のウェル領域３ｓとの間隔ｄが、隣接するトランジスタセル同士の間隔ｄＴｒよりも小さい（ｄ＜ｄＴｒ）ため、トランジスタセルからの距離が離れることに起因する耐圧低下を抑制することができる。

なお、ＳｉＣの場合は空乏層の曲がりに強く、耐圧が低下しにくいため、ｐ型耐圧保持領域３ｐをフローティングにすることができるというわけである。

さらにまた、レイアウト面からみると、ｐ型耐圧保持領域３ｐにはコンタクトの形成も不要であり、存在していればよいため、パターン形成のマージンが不要となり、その結果、チップ面積の低減あるいは、実効素子表面積の増大を図ることが可能となる。

このＳｉＣＭＯＳＦＥＴの製造は、以下のようにして行われる。
まず、ｎ＋型のＳｉＣウェハ（基板１）表面に、エピタキシャル成長により所望濃度のエピタキシャル成長層２を形成する。そして、マスクパターンＲを介してｐ型の不純物イオンを用いてイオン注入を行い、不活性雰囲気中で１６００℃程度の活性化アニール工程を経てｐ型耐圧保持領域３ｐおよびトランジスタセルのｐ型のウェル領域３、３ｓを形成する（図３（ａ））。
次いで、このマスクパターンＲを除去し、再度マスクパターンを形成し、このマスクパターンを介してｎ型の不純物イオンを用いてイオン注入を行い、不活性雰囲気中で１６００℃程度の活性化アニール工程を経てソース領域４となるｎ型領域を形成する。そしてこののち熱酸化等によりゲート絶縁膜６としての酸化シリコン膜等を形成した後、ＣＶＤ法によりポリシリコン層を形成し、フォトリソグラフィにより形成したマスクパターンを用いてパターニングを行い、ゲート電極７を形成する（図３（ｂ））。
そしてこの上層にＣＶＤ法により酸化シリコン膜８を形成し、さらにマスクパターンを用いてパターニングを行いコンタクト窓を形成する（図３（ｃ））。
こののち、スパッタリング法などにより表面及び裏面にアルミニウム、ニッケル、銀などの金属層を形成し、ソース電極５およびドレイン電極９を形成する（図３（ｄ））。
そして最後に、保護膜Ｐとしてポリイミド膜等を形成し、図２に示したＳｉＣＭＯＳＦＥＴが形成される。

次にこのＳｉＣＭＯＳＦＥＴを出力素子として用いた半導体リレーについて説明する。
図４に出力素子の素子構成を示すように、出力素子３０（３０ａ、３０ｂ）として、ＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂのドレインＤに、それぞれバイパス用のシリコン（Ｓｉ）ダイオード４０ａおよび４０ｂのカソードＫを接続するとともに、ＳｉＣＭＯＳＦＥＴのソースＳにシリコンダイオード４０ａおよび４０ｂのアノードＡを接続したものを逆直列となるように配線Ｌを介して外部接続により接続している。図４（ａ）は実施の形態１のシリコンダイオードを外部接続した出力素子の接続例を示す説明図、図４（ｂ）は図４（ａ）の等価回路図、ここではＳｉＣＭＯＳＦＥＴ３１ａおよびシリコンダイオード４０ｂの１ユニットのみを図示したが、同様のユニットが図１に示したように２つ配設されている。なおここで出力素子３０ａおよび３０ｂを構成するＳｉＣＭＯＳＦＥＴ３１ａおよび３１ｂにはそれぞれ内蔵のＳｉＣボディダイオード３２ａおよび３２ｂが並列接続されている。

すなわち、図１に示すように、本実施の形態の半導体リレーは、発光素子１０と光電変換装置２０と、出力素子３０（３０ａ、３０ｂ）とで構成されている。発光素子１０は第１の入力端子Ｔ１と第２の入力端子Ｔ２を有するＬＥＤで構成される。そして光電変換装置２０は、発光素子１０の発光に応じて起電力を発生し電圧を出力するフォトダイオードアレイ２１と、フォトダイオードアレイ２１の出力電圧を充放電する充放電回路２２とから構成される。そして、出力素子３０はフォトダイオードアレイ２１の出力電圧をゲートに印加することによってオン、オフされる。ここで出力素子３０はドレインとソースの間がオン、オフされる２つの出力素子としてのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂで構成され、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂにそれぞれＳｉダイオード４０ａ、４０ｂからなる保護素子が並列接続されている。ここでＳｉＣボディダイオード３２a、３２ｂは内蔵ダイオードであり、図４に示すようにｐ型のウェル領域３とエピタキシャル成長層２との間に形成されるｐｎ接合ダイオードである。

２つのＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂは、それぞれのゲートＧがフォトダイオードアレイ２１のアノード端子Ａに接続され、それぞれのソースが互いに逆直列に接続された上でフォトダイオードアレイ２１のカソード端子に接続される。また、ＳｉＣＭＯＳＦＥＴ３１ａのドレインは第１の出力端子Ｔ３に接続され、ＳｉＣＭＯＳＦＥＴ３１ｂのドレインが第２の出力端子Ｔ４に接続されている。

また図５、６に一部破断斜視図および断面概要図の一例を示す。この半導体リレーは、リードフレーム１５上に、入力信号によって点灯・消灯する発光素子（ＬＥＤ）１０と、この発光素子１０からの光信号を受け、光電変換によって起電力を発生するフォトダイオードアレイ２１と、このフォトダイオードアレイ２１の発生する電力を充放電する充放電回路２２を含む光電変換装置２０と、この光電変換装置２０から出力電圧の供給を受ける、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂ(および内蔵のＳｉＣボディダイオード３２ａ、３２ｂ)からなる出力素子３０とが実装されており、ＳｉＣＭＯＳＦＥＴのゲート電圧が設定電圧値に到達するとＳｉＣＭＯＳＦＥＴが導通状態になり、負荷をＯＮさせるように構成されている。ここでＴ１、Ｔ２は入力端子、Ｔ３、Ｔ４は出力端子、１００は樹脂パッケージである。図６に示すように発光素子１０からの光がフォトダイオードアレイ２１に到達するように、発光素子１０と光電変換装置２０とは相対向して実装される。

次に、このように構成された実施の形態１に係る半導体リレーの動作について説明する。
発光素子１０は、第１及び第２の入力端子Ｔ１、Ｔ２から入力信号が入力されることによって発光し、光信号を生成する。フォトダイオードアレイ２１は、発光素子１０の光信号を受光してその両端で起電力を発生し、電圧を出力する。

充放電回路２２は、フォトダイオードアレイ２１の出力電圧を充放電し、出力素子３０（３０ａ、３０ｂ）を構成するＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに印加する。そして、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのゲートに印加されるフォトダイオードアレイ２１の出力電圧がしきい値電圧Ｖｔｈよりも大きくなると、ＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂのドレイン・ソース間がオンになり、第１及び第２の出力端子Ｔ３、Ｔ４の間が導通して、リレーが閉じられる。

一方、第１及び第２の入力端子Ｔ１、Ｔ２において入力信号がオフになると、充放電回路２２からの出力電圧がなくなり、出力素子を構成するＳｉＣＭＯＳＦＥＴ３１、３１ｂのドレイン・ソース間がオフとなって、第１及び第２の出力端子Ｔ３、Ｔ４の間が遮断し、リレーが開放される。

実施の形態１の半導体リレーに用いられる、出力素子３０を構成する半導体素子は上述したように、リーク電流が小さく、より小型化が可能である。このため、保護素子を外部接続する場合にも比較的小型にとどめることができる。ここでは図１、図４（ａ）および（ｂ）、図５に示すように、出力素子３０がＳｉＣＭＯＳＦＥＴを逆直列接続してなり、各ＳｉＣＭＯＳＦＥＴにシリコンダイオード４０ａ、４０ｂのチップがリードフレーム１５の各リード端子を介して外部接続されているため、パッケージ１００内部でＳｉＣＭＯＳＦＥＴ内の寄生素子（ＳｉＣボディダイオード３２ａ、３２ｂ）が動作するのを抑制しつつ、バイパス素子が接続される。（内蔵のＳｉＣボディダイオード３２であるＳｉＣｐｎダイオードの順方向降下電圧Ｖｆ（約３Ｖ）はシリコンダイオードのＶｆ（約０．６Ｖ）より大きいため、ソース側（＋）からドレイン側（−）に電圧印加を行うと、シリコンダイオードがなければＳｉＣｐｎダイオード３２ａ、３２ｂに流れていた電流はシリコンダイオード４０ａ、４０ｂにバイパスされることになる。）その結果、ＳｉＣボディｐｎダイオードの通電によるＳｉＣウエハの結晶欠陥拡張を防ぐことができ、ＳｉＣＭＯＳＦＥＴのオン抵抗増加を防止することができる。このようにして繰り返し使用に際しても、リレー出力接点の信頼性を維持することが可能となる。

なお、ＳｉＣボディダイオード３２の動作は出力素子３０への印加電圧が瞬間的にその耐圧以上となったときで、例えばＳｉＣＭＯＳＦＥＴ３１ａの耐圧以上の印加電圧分がＳｉＣＭＯＳＦＥＴ３１ｂにも印加されてしまう場合が考えられる。ここでシリコンダイオード４０ｂが接続されていなければ、ＳｉＣＭＯＳＦＥＴ３１ｂのソース−ドレイン間すなわちＳｉＣボディダイオード３２ｂの順方向に電圧が印加されてしまう。

さらにこれに加え、この半導体リレーは以下のような特徴がある。
１）保護素子として外部接続のシリコンダイオードを用いるため、簡単な構成で信頼性の高い半導体装置製造が容易で光結合を用いているため、入出力間が電気的に完全に分離できる。
２）負荷側のスイッチとして電力用のＳｉＣＭＯＳＦＥＴを用いているので、チャタリングや機械的ノイズが発生しない。ＯＮ状態で直線性が高いため、アナログ信号の制御が可能である。
３）出力回路がＦＥＴを逆直列接続したものであるため、交流・直流の両用に適用可能である。

なお前記実施の形態では出力素子として、２個のＳｉＣＭＯＳＦＥＴ３１ａ、３１ｂを逆接続したものを用いたが、図７に示すように１個のＳｉＣＭＯＳＦＥＴ３１からなる出力素子３０を用い、これに１個のＳｉダイオード４０を並列接続したものを用いてもよい。

（実施の形態２）
本実施の形態２の半導体装置として、保護素子４０（図１参照）を構成するバイパス用の半導体素子を付加することなく、図８に示すように、ＳｉＣＭＯＳＦＥＴ３０ａ、３０ｂのみで構成してもよいことはいうまでもない。バイパス用の半導体素子を接続することなく形成した点を除くと、実施の形態１で説明した半導体装置と同様であるため、ここでは説明を省略する。

なお、実施の形態１および２ではＳｉＣＭＯＳＦＥＴについて説明したが、ＭＯＳＦＥＴに限定されることなく、ショットキーゲートＦＥＴなど、ＳｉＣ系の化合物半導体を用いたＦＥＴに適用可能である。

１ 基板
２ エピタキシャル成長層
３、３ｓ ｐ型のウェル領域
３ｐ ｐ型耐圧保持領域
４ ソース領域
５ ソース電極
６ ゲート絶縁膜
７ ゲート電極
８ 層間絶縁膜
９ ドレイン電極
Ｔ１、Ｔ２ 入力端子
Ｔ３、Ｔ４ 出力端子
１０ 発光素子
２０ 光電変換装置
２１ フォトダイオードアレイ
２２ 充放電回路
３０、３０ａ、３０ｂ 出力素子
３１、３１ａ、３１ｂ ＳｉＣＭＯＳＦＥＴ
３２、３２ａ、３２ｂ ＳｉＣボディダイオード(内蔵)
４０、４０ａ、４０ｂ Ｓｉダイオード(保護素子)

Claims (3)

1. 第１導電型のＳｉＣ(シリコンカーバイド)基板内に、少なくともひとつのトランジスタセルを備えた半導体装置であって、
   前記トランジスタセルは、前記ＳｉＣ基板の第１の面に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第１導電型領域からなるソース領域と、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域にコンタクトするように形成されたソース電極と、前記ＳｉＣ基板の第２の面側に形成されたドレイン電極とを具備しており、
   前記ドレイン電極および前記ソース電極に、バイパス用半導体素子としてのシリコンダイオードが並列的に接続され、
   前記ドレイン電極に前記シリコンダイオードのカソードが接続されるともに、前記ソース電極に前記シリコンダイオードのアノードが接続され、
   前記トランジスタセルのうちの最外セルの外側に、隣接して前記ウェル領域を囲み、前記ゲート電極および前記ソース電極のいずれに対しても絶縁された第２導電型領域を具備し、
   前記第２導電型領域は、リング領域を構成し、
   前記ＳｉＣ基板は、第１導電型の高濃度領域表面に、より低濃度の第１導電型のエピタキシャル成長層とを形成してなり、
   前記第２導電型領域と前記トランジスタセルとの間隔が、前記ウェル領域下の前記エピタキシャル成長層の厚みよりも小さい半導体装置。
2. 第１導電型のＳｉＣ(シリコンカーバイド)基板内に、少なくともひとつのトランジスタセルを備えた半導体装置であって、
   前記トランジスタセルは、前記ＳｉＣ基板の第１の面に形成された第２導電型のウェル領域と、前記ウェル領域内に形成された第１導電型領域からなるソース領域と、ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域にコンタクトするように形成されたソース電極と、前記ＳｉＣ基板の第２の面側に形成されたドレイン電極とを具備しており、
   前記ドレイン電極および前記ソース電極に、バイパス用半導体素子としてのシリコンダイオードが並列的に接続され、
   前記ドレイン電極に前記シリコンダイオードのカソードが接続されるともに、前記ソース電極に前記シリコンダイオードのアノードが接続され、
   前記トランジスタセルのうちの最外セルの外側に、隣接して前記ウェル領域を囲み、前記ゲート電極および前記ソース電極のいずれに対しても絶縁された第２導電型領域を具備し、
   前記第２導電型領域は、リング領域を構成し、
   前記第２導電型領域と前記トランジスタセルとの間隔が、隣接する前記トランジスタセル同士の間隔よりも小さく形成された半導体装置。
3. 入力信号により発光する発光素子と、その光を受けて発電するフォトダイオードアレイと、
   前記フォトダイオードアレイと並列に接続された充放電回路と、
   前記ゲート電極及び前記ソース電極が前記フォトダイオードアレイの両端に接続された出力FETとして、請求項１または２に記載の半導体装置を備えた半導体リレー。

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