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WO2011151681A2 - 半導体装置およびこれを用いた半導体リレー - Google Patents

半導体装置およびこれを用いた半導体リレー Download PDF

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WO2011151681A2
WO2011151681A2 PCT/IB2011/000350 IB2011000350W WO2011151681A2 WO 2011151681 A2 WO2011151681 A2 WO 2011151681A2 IB 2011000350 W IB2011000350 W IB 2011000350W WO 2011151681 A2 WO2011151681 A2 WO 2011151681A2
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conductivity type
semiconductor device
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sic
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洋 岡田
卓也 砂田
猛司 大森
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Panasonic Electric Works Co Ltd
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Panasonic Electric Works Co Ltd
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    • H10W72/631—
    • H10W90/766—

Definitions

  • the present invention relates to a semiconductor device and a semiconductor relay using the same, and more particularly to a semiconductor device using a compound semiconductor such as silicon carbide (SiC) and a semiconductor relay using the same.
  • SiC silicon carbide
  • a light-coupled semiconductor that includes a light-emitting element that emits light based on an input signal and a light-receiving element that receives an optical signal from the light-emitting element to generate an electromotive force.
  • the output MOS FET is turned on / off by the electromotive force. Relay is known.
  • Semiconductor relays are used in various applications because they have small on-resistance, can control minute analog signals, and are small in size.
  • a semiconductor relay is composed of a light emitting element such as an LED that generates an optical signal in response to an input signal, a photodiode array that receives an optical signal and generates an electromotive force, and a charge and discharge circuit that charges and discharges the generated electromotive force. And an output element consisting of a MOS FET that conducts and shuts off according to the voltage from the charge / discharge circuit.
  • SiC-MOS FET using SiC as a material has attracted attention because of its high breakdown voltage and low on-resistance.
  • a power transistor in which a plurality of transistor cells are arranged in an active region provided in an SiC substrate has become the mainstream.
  • MOS FETs have been proposed in which a floating ring is formed by introducing impurities of the first conductivity type into the ring-shaped region at the periphery of the active region (for example, Japanese patents). (Publication 2006—344802).
  • an active region 111 which functions as a field effect transistor (FET) is formed on a SiC substrate 101.
  • An inner ring 1 16 fixed to the same potential as the source electrode 108 is formed at the peripheral portion of the active region 1 1 1.
  • the floating ring 1 1 is electrically floating at a predetermined distance from the inner ring 1 1 6. 2 is formed.
  • an outer ring 1 13 fixed to the same potential as that of the substrate 10 1 1 serving as a drain region is provided at the periphery of the SiC semiconductor substrate 1 0 1.
  • the inner ring 1 1 6 force ⁇ is provided at the outermost periphery of the active region 1 1 1, that is, the region constituting the FET,
  • the inner ring 1 1 6 is connected to the source electrode 1 0 8 through a contact region 1 1 7.
  • the inner ring 1 1 6 is fixed at the same potential as the source region 1 0 4 and the outer ring 1 1 3 is fixed at the same potential as the drain, so that the electric field distribution in the surrounding region of the active region 1 1 1 is made uniform. And to stabilize.
  • a floating ring 1 1 2 is formed outside the inner ring 1 1 6, and the depletion layer 1 3 0 extending from the p-type wells 1 0 3 and 1 1 6 extends beyond the floating ring 1 1 2. Extends towards the outer ring 1 1 3 and does not produce a sharp bend (1 3 OA indicates a depletion layer in the absence of the floating ring 1 1 2). Thereby, the electric field concentration can be effectively reduced.
  • the inner ring 1 1 6 is provided on the outermost periphery of the active region 1 1 1, that is, the region constituting the FET. Since the inner ring 1 1 6 is at the same potential as the source region 10 4, there is a problem that leakage current increases through this first conductivity type region when a high drain-source voltage is applied. Measures were necessary. In addition to the outer ring 1 1 3, it is necessary to form the inner ring 1 1 6 and the floating ring 1 1 2, which increases the device area.
  • the present invention has been made in view of the above circumstances, and an object thereof is to reduce a leakage current when a high voltage is applied.
  • At least one transistor cell is provided in a first conductivity type silicon carbide (SiC) substrate, and each transistor cell is provided on the first surface of the SiC substrate.
  • SiC silicon carbide
  • a semiconductor device including a second conductivity type region which is surrounded on the outside and surrounds the well region and is insulated from both the gate electrode and the source electrode. This second conductivity type region preferably constitutes a ring region.
  • This SiC substrate is formed by forming a lower-concentration first-conductivity-type epitaxial growth layer on the surface of the first-conductivity-type high-concentration region, and the transistor cell closest to the second-conductivity-type region. It is desirable that the gap be smaller than the thickness of the epitaxial growth layer under the well region.
  • the distance between the second conductivity type region and the most adjacent transistor cell be smaller than the distance between adjacent transistor cells.
  • a light emitting element that emits light in response to an input signal
  • a photodiode array that receives the light to generate power
  • a charge / discharge circuit connected in parallel to the photodiode array
  • a gate and a source And an output FET connected to both ends of the photodiode array.
  • a semiconductor relay including the above-mentioned iCFET is provided.
  • the second conductivity type region around the transistor cell which has the same potential as the source electrode of the Si C-FET, becomes electrically floating (floating), so that the second conductivity type region and the substrate No drain-source voltage is applied to the pn junction between Therefore, the substantial pn junction area is reduced and the leakage current of the pn junction can be reduced. Furthermore, since it is only necessary to add a floating region, the occupied area can be reduced, and the device can be downsized.
  • FIG. 1 is an equivalent circuit diagram showing a semiconductor relay according to a first embodiment.
  • FIG. 2 is a diagram showing a cell arrangement of a transistor of an output element constituting the semiconductor relay according to the first embodiment, where (a) is an explanatory top view of the chip, and (b) is an enlarged cross-sectional explanatory view of a main part.
  • FIG. 4 (a) is an explanatory diagram showing an example of connection of an output element chip to which the silicon diode of Embodiment 1 is externally connected. (B) is an equivalent circuit diagram of (a).
  • FIG. 5 is a partially broken perspective view showing the semiconductor relay according to the first embodiment.
  • FIG. 6 is a schematic cross-sectional view showing the semiconductor relay according to the first embodiment.
  • FIG. 7 is an equivalent circuit diagram showing a modification of the output element used in the semiconductor relay according to the first embodiment.
  • FIG. 8 is an equivalent circuit diagram showing the output element used in the semiconductor relay according to the second embodiment.
  • FIG. 9 is a cross-sectional view showing a conventional semiconductor device. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is an equivalent circuit diagram of the semiconductor relay according to the first embodiment
  • FIG. 2 is a diagram showing a cell arrangement of transistors of output elements constituting the semiconductor relay.
  • FIG. 2 (a) is a top view of the transistor chip.
  • Fig. 2 (b) is an enlarged cross-sectional explanatory view of the main part.
  • the semiconductor relay according to the first embodiment uses Si C-MOS FETs 3 1 a and 3 1 b, which are compound semiconductor devices, as transistors constituting the output element 30.
  • a plurality of transistor cells TC are formed on the first surface of a conductive type, for example, a vertical-type miC substrate 1.
  • the output element according to the first embodiment of the present invention includes p-type well regions 3 and 3 s adjacent to the outside of the p-type well region 3 s constituting the outermost cell TC of the transistor cells TC.
  • a p-type withstand voltage holding region 3 p is provided as a second conductivity type region that is enclosed and insulated from both the gate electrode 7 and the source electrode 5.
  • This p-type breakdown voltage holding region 3 p is formed in a ring shape so as to surround the transistor cell TC as shown in FIG.
  • the output element 30 according to the first embodiment of the present invention has a p-type well of the outermost layer in the p-type well region 3 constituting the transistor cell TC.
  • a p-type breakdown voltage holding region 3 p having the same depth is formed outside the region 3 s.
  • the second conductivity type region P-type breakdown voltage holding region 3 p and the outermost (that is, the most adjacent to the p-type breakdown voltage holding region 3 p) transistor cell TC (that is, the p-type well region of the outermost transistor cell TC)
  • the distance d to 3 s) is formed to be smaller than the thickness t ep i of the epitaxially grown layer under these P-type well regions 3 (d ⁇ t ep i ).
  • a gate pad is formed on one side of the constricted portion 50 of the transistor cell TC, and a source pad is formed on the other side.
  • a drain electrode 9 is formed on the second surface on the back side.
  • the transistor cell TC according to the first embodiment of the present invention is formed in the same manner as a normal transistor cell, and is formed by epitaxial growth on the surface of the n-type SiC substrate 1 having a desired concentration.
  • the formed n-type epitaxial growth layer 2 and the p-type wall region 3 formed in the n-type epitaxial growth layer 2 are formed.
  • the p-type withstand voltage holding region 3 p and the p-type well region 3 are formed in the same process and have the same depth.
  • Each transistor cell TC includes a second conductivity type well region 3, 3 s formed on the first surface of the SiC substrate 1, and a first region formed in the well region 3, 3 s.
  • a source region 4 made of a conductive type region; a gate electrode 7 formed via the gate insulating film 6; a source electrode 5 formed so as to contact the source region 4; and the SiC substrate 1 includes a drain electrode 9 formed on the second surface side of 1.
  • a source region 4 which is an n-type region is formed as a first conductivity type impurity region.
  • a gate electrode 7 is formed on the upper layer via a gate insulating film 6. The gate electrode 7 is formed so as to extend between the p-type well regions 3 or 3 s constituting the adjacent transistor cell, and controls the channel formation on the surface of the p-type well region 3 or 3 s. ing.
  • a source electrode 5 is formed as an insulating film 8 on the upper layer through, for example, a silicon oxide film.
  • the insulating film 8 not only covers the gate electrode 7 but also covers the entire substrate surface excluding the contact region with the source region 4 and the peripheral edge of the chip.
  • a drain electrode 9 is formed on the back side of the n-type SiC substrate 1, that is, the second surface side.
  • P is a protective film made of a polyimide film covering the substrate surface.
  • the drain-source voltage is applied to the pn junction between the P-type withstand voltage holding region 3 p around the transistor cell TC insulated from the gate electrode 7 and the source electrode 5 and the substrate.
  • the leakage current of the pn junction is reduced, and the leakage current can be reduced.
  • the p-type breakdown voltage holding region 3 p having the same depth only needs to be formed outside the outermost p-type well region 3 s in the p-type well region 3 constituting the transistor cell TC. There is no need for any additional steps other than this change.
  • the distance d between the p-type breakdown voltage holding region 3 p and the outermost p-type well region 3 s is smaller than the thickness te ⁇ ⁇ of the epitaxial growth layer under these p-type well regions 3 (d ⁇ Therefore, the p-type breakdown voltage holding region 3 p can be covered with the depletion layer before the depletion layer reaches the high-concentration n-type SiC substrate 1. Therefore, the breakdown voltage can be made as close as possible to the breakdown voltage due to the depletion layer reaching the high concentration substrate.
  • the p-type breakdown voltage holding region 3 p can be floated because it is resistant to the depletion layer bending (ie, electric field concentration) and the breakdown voltage is unlikely to decrease.
  • This Si CMOS FET is manufactured as follows.
  • an n-type epitaxial growth layer 2 having a desired concentration lower than the n concentration of the SiC wafer is formed on the surface of the n + -type SiC wafer (substrate 1) by epitaxial growth. Then, ion implantation is performed using P-type impurity ions through the mask pattern R, and after an activation annealing step of about 1600 ° C in an inert atmosphere, the p-type breakdown voltage holding region 3 p and the transistor cell A p-type tool region 3, 3 s is formed (Fig. 3 (a)).
  • this mask pattern R is removed, a mask pattern is formed again, and ion implantation is performed using n-type impurity ions through this mask pattern, and activation is performed at about 1 600 ° C in an inert atmosphere.
  • An n-type region to be the source region 4 is formed through an annealing process.
  • a repolysilicon layer is formed by a CVD method and patterned using a mask pattern formed by photolithography. Then, the gate electrode 7 is formed (FIG. 3B).
  • a silicon oxide film 8 is formed on this upper layer by the CVD method, and further patterned using a mask pattern to form a contact window (FIG. 3 (c)).
  • a metal layer such as aluminum, nickel, or silver is formed on the front and back surfaces by sputtering or the like to form the source electrode 5 and the drain electrode 9 (FIG. 3 (d)).
  • a polyimide film or the like is formed as the protective film P, and the Si CMOS FET shown in FIG. 2 is formed.
  • the output element 30 (30 a, 30 b) has a bypass silicon (S i) at the drain of each of the S i C—MOS FETs 31 a and 31 b.
  • Fig. 4 (a) is an explanatory diagram showing an example of connection of an output element with the silicon diode of Embodiment 1 connected externally.
  • Fig. 4 (b) is an equivalent circuit diagram of Fig. 4 (a).
  • Si CMOS FET 31 a Only one unit of the silicon diode 40a is shown, but two similar units are arranged as shown in FIG.
  • the built-in SiC diodes 32a and 32b are connected in parallel to the SiC MOSFETs 31a and 31b constituting the output elements 30a and 30b, respectively.
  • the semiconductor relay of this embodiment includes a light emitting element 10 and a photoelectric conversion device.
  • the light emitting element 10 is composed of an LED having a first input terminal T 1 and a second input terminal T 2.
  • the photoelectric conversion device 20 includes a photodiode array 21 that generates an electromotive force according to light emission of the light emitting element 10 and outputs a voltage, and a charge / discharge circuit 22 that charges and discharges the output voltage of the photodiode array 21. Consists of And the output element
  • the output element 30 is turned on and off by applying the output voltage of the photodiode array 21 to the gate.
  • the output element 30 is composed of two S i C-MOS FETs 31 a and 31 b that are turned on and off between the drain and the source. Protection elements each consisting of Si diodes 40a and 40b are connected in parallel.
  • the SiC body diodes 323 and 32 b are built-in diodes and are pn junction diodes formed between the p-type well region 3 and the epitaxial growth layer 2 as shown in FIG.
  • the two S i C-MOS FETs 31a and 31b are connected to the anode terminal A of the photodiode array 21 and their sources are connected in anti-series with each other. Connected to 21 cathode terminals.
  • the drain of the Si C-MOS FET 31a is connected to the first output terminal T3, and the drain of the Si C-MOS FET 31b is connected to the second output terminal T4.
  • FIG. 5 and 6 show an example of a partially broken perspective view and a schematic cross-sectional view of a semiconductor relay.
  • This semiconductor relay receives on the lead frame 15 a light emitting element (LED) 10 that is turned on / off by an input signal and an optical signal from the light emitting element 10 and generates an electromotive force by photoelectric conversion.
  • LED light emitting element
  • the MOS FETs 31a and 31b (and the built-in S ⁇ C body diodes 32a and 32b) are mounted on the output element 30 and the gate voltage of the Si C MOS FET reaches the set voltage value. Then, the S i C one MOS FET becomes conductive and is configured to turn on the load.
  • T 1 and ⁇ 2 are Input terminals
  • T3 and ⁇ 4 are output terminals
  • 100 is a resin package. Light-emitting element as shown in Figure 6
  • the light emitting element 10 emits light when an input signal is input from the first and second input terminals ⁇ 1 and ⁇ 2 to generate an optical signal.
  • the photodiode array 2 "I receives the optical signal of the light emitting element 10 and generates an electromotive force at both ends thereof, and outputs a voltage.
  • the charge / discharge circuit 22 charges and discharges the output voltage of the photodiode array 21 and applies it to the gates of the Si C-MOS FETs 3 1 a and 3 1 b constituting the output element 30 (30 a and 30 b). .
  • the Si C-MOS F The drain and source of ET 3 1 a and 3 1 b are turned on, the first and second output terminals T 3 and ⁇ 4 are conducted, and the relay is closed.
  • the semiconductor element forming the output element 30 used in the semiconductor relay of the first embodiment has a small leakage current and can be further downsized. For this reason, even when the protective element is externally connected, it can be kept relatively small.
  • the output element 30 consists of S i C-MOS F ETs connected in reverse series, and each S i C-MOS F ET is connected to each S i C-MOS F ET.
  • the operation of the S i C body diode 32 is when the applied voltage to the output element 30 momentarily exceeds the withstand voltage.
  • the applied voltage above the withstand voltage of the Si CMOS FET 31 a -It may be applied to MOS FET31b. If the silicon diode 40 b is not connected here, a voltage is applied between the source and drain of the SiC-MOS FET 31 b, that is, in the forward direction of the SiC body diode 32 b.
  • this semiconductor relay has the following characteristics.
  • Sic-MOS FET for power is used as a switch on the load side, chattering and mechanical noise do not occur. Since the linearity is high in the ON state, analog signals can be controlled.
  • the output circuit is an FET connected in reverse series, it can be applied to both AC and DC applications.
  • two S i C-MOS FETs 31 a and 31 b are reversely connected as output elements.
  • one S i C-MOS FET 31 is used.
  • an output element 30 consisting of the following, and one Si diode 40 connected in parallel.
  • the Si C-MOS FET 30 a N 3 Needless to say, it may be composed of only Ob. Except for the point that the semiconductor element for bypass is formed without being connected, the semiconductor device is the same as that described in Embodiment 1, and thus the description thereof is omitted here.
  • the Si CMOS FET has been described.
  • the present invention is not limited to the MOS FET, but can be applied to an FET using an SiC compound semiconductor such as a Schottky gate FET. .

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  • Engineering & Computer Science (AREA)
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Abstract

第１導電型の炭化珪素（ＳｉＣ）基板１内に、少なくとも一つのトランジスタセルを備える。それぞれのトランジスタセルは、上記ＳｉＣ基板の第１面に形成された第２導電型のウェル領域と、上記ウェル領域内に形成された第１導電型の領域からなるソース領域と、上記ゲート絶縁膜を介して形成されたゲート電極と、前記ソース領域にコンタクトするように形成されたソース電極と、上記ＳｉＣ基板１の第２の面側に形成されたドレイン電極とを具備しており、上記半導体装置は、上記トランジスタセルのうちの最外セルの外側に、隣接して上記ウェル領域を囲み、上記ゲート電極および上記ソース電極のいずれに対しても絶縁された第２導電型領域を具備している。

Description

2011/000350
明細書
半導体装置およびこれを用いた半導体リレ一 技術分野
本発明は、 半導体装置およびこれを用いた半導体リレーに係り、 特に炭化珪素 （S i C) な どの化合物半導体を用いた半導体装置およびこれを用いた半導体リレーに関する。 背景技術
入力信号に基づいて発光する発光素子と、 発光素子からの光信号を受光して起電力を発生する 受光素子を備え、 この起電力によって出力用の MOS FETをオン/オフする光結合型の半導体 リレーが知られている。
半導体リレーは、 オン抵抗が小さく、 微小アナログ信号を制御することができ、 小型であるこ とから、 種々の用途に用いられている。
半導体リレーは、 入力信号に応答して光信号を生成する LED等の発光素子と、 光信号を受光 して起電力を発生するフォトダイオードアレイと発生した起電力を充放電する充放電回路とか らなる光電変換部と、 充放電回路からの電圧に対応して導通■遮断する MOS FETからなる出 力素子で構成されている。
この MOS FETとしては、 高耐圧でかつオン抵抗が小さいことから S i Cを材料とした S i C-MOS F ETが注目きれている。
このような MOS F ETとしては、 S i C基板内に設けられた活性領域内に複数のトランジス タセルを配置した電力用トランジスタが主流となっている。 ところが大電力での使用にあたり、 トランジスタセルの周囲における電界集中に起因するブレークダウンのため、 高耐圧化が困難で あった。
そこで種々の工夫が提案されており、 活性領域の周縁部のリング状の領域に第 1導電型の不純 物を導入してフローティングリングを形成した MOS FETが提案されている （例えば、 日本特 許公開 2006— 344802号公報）。
この半導体装置においては、 図 9に示すように、 S i C基板 1 01上に、 電界効果トランジス タ （FET) として機能する活性領域 1 1 1が形成されている。 そしてこの活性領域 1 1 1の周 縁部には、 ソース電極 1 08と同電位に固定された内側リング 1 1 6が形成されている。 また、 この内側リング 1 1 6から所定の間隔をあけて、 電気的に浮遊状態のフローティングリング 1 1 2が形成されている。 さらに S i C半導体基板 1 0 1の周縁部には、 ドレイン領域となる当該基 板 1 0 1と同電位に固定された外側リング 1 1 3が設けられている。 この日本特許公開 2 0 0 6 - 3 4 4 8 0 2号公報の半導体装置では、 活性領域 1 1 1すなわち F E Tを構成する領域の最外 周に内側リング 1 1 6力《設けられており、 この内側リング 1 1 6はコンタクト領域 1 1 7を介し てソース電極 1 0 8に接続されている。 そして内側リング 1 1 6をソース領域 1 0 4と同電位に 固定し、 外側リング 1 1 3をドレインと同電位に固定することで、 活性領域 1 1 1の周囲領域に おける電界分布を均一化および安定化をはかるものである。
また、 この内側リング 1 1 6の外側にフローティングリング 1 1 2が形成されており、 p型ゥ エル 1 0 3、 1 1 6から伸びる空乏層 1 3 0は、 フローティングリング 1 1 2を超えて外側リン グ 1 1 3に向かって伸び、 急激な曲がりを生じない （1 3 O Aはフローティングリング 1 1 2が 存在しない場合の空乏層を示す）。 これにより電界集中を効果的に緩和することができる。
発明の概要
しかしながら、 日本特許公開 2 0 0 6— 3 4 4 8 0 2号公報の半導体装置では、 活性領域 1 1 1すなわち F E Tを構成する領域の最外周に内側リング 1 1 6が設けられており、 この内側リン グ 1 1 6はソース領域 1 0 4と同電位となっているため、 ドレイン ' ソース間高電圧印加時にこ の第 1導電型の領域を介してリーク電流が増大するという問題があリ、 対策が必要であった。 また、 外側リング 1 1 3のほかに、 内側リング 1 1 6と、 フローティングリング 1 1 2とを形 成する必要があり、 素子面積の増大を招いていた。
本発明は、 前記実情に鑑みてなされたもので、 高電圧印加時のリーク電流を低減することを目 的とする。
そこで本発明の一態様によれば、 第 1導電型の炭化珪素 （S i C)基板内に、 少なくともひと つのトランジスタセルを備え、 それぞれのトランジスタセルは、 S i C基板の第 1の面に形成さ れた第 2導電型のゥヱル領域と、 このゥヱル領域内に形成された第 1導電型の領域からなるソ一 ス領域と、 前記ゲート絶縁膜を介して形成されたゲート電極と、 前記ソース領域にコンタク卜す るように形成されたソース電極と、 S i C基板の第 2の面側に形成されたドレイン電極とを具備 しておリ、 このトランジスタセルのうちの最外セルの外側に、 隣接してこのゥエル領域を囲み、 ゲート電極およびソース電極のいずれに対しても絶縁された第 2導電型領域を具備する半導体 装置が提供される。 この第 2導電型領域は、 リング領域を構成するのが望ましい。
この S i C基板は、 第 1導電型の高濃度領域表面に、 より低濃度の第 1導電型のェピタキシャ ル成長層とを形成してなり、 上記第 2導電型領域と 最も隣接したトランジスタセルとの間 隔が、 ゥェル領域下のェピタキシャル成長層の厚みよリも小さくなるように構成するのが望まし い。
、 上記第 2導電型領域と: ttki^最も隣接したトランジスタセルとの間隔が、 隣接するトランジ スタセル同士の間隔よりも小さく形成されるように構成するのが望ましい。
本発明の他の態様によれば、 入力信号により発光する発光素子と、 その光を受けて発電するフ オトダイオードアレイと、 フォトダイオードアレイと並列に接続された充放電回路と、 ゲート及 びソースがフォトダイオードアレイの両端に接続された出力 F E Tとで構成され、 この出力 F E Tとして、 上記 i C F E Tを備える半導体リレーが提供される。 発明の効果
本発明によれば、 S i C— F E Tのソース電極と同電位となっていたトランジスタセル周辺の 第 2導電型領域が電気的浮遊状態 （フローティング） となることにより、 第 2導電型領域と基板 との間の p n接合にはドレイン · ソース間電圧が印加されなくなる。 従って、 実質的な p n接合 面積が低減され、 p n接合のリーク電流分を低減することができる。 また、 単にフローティング 領域を追加するだけでよいため、 占有面積の低減が可能となリ、 素子の小型化をはかることがで さる。 図面の簡単な説明
本発明の目的及び特徴は以下のような添付図面とともに与えられた後述する好ましい実施形 態の説明から明白になる。
【図 1】 実施の形態 1の半導体リレーを示す等価回路図
【図 2】 実施の形態 1の半導体リレーを構成する出力素子のトランジスタのセル配置を示す 図であり、 （a ) はチップの上面説明図、 （b ) は要部拡大断面説明図
【図 3】 S i C— M O S F E Tの製造工程を示す図
【図 4】 （a ) は実施の形態 1のシリコンダイオードを外部接続した出力素子チップの接続 例を示す説明図、 （b ) は （a ) の等価回路図
【図 5】 実施の形態 1の半導体リレーを示す一部破断斜視図
【図 6】 実施の形態 1の半導体リレーを示す断面概要図 【図 7】 実施の形態 1の半導体リレーで用いられる出力素子の変形例を示す等価回路図 【図 8】 実施の形態 2の半導体リレーで用いられる出力素子を示す等価回路図
【図 9】 従来例の半導体装置を示す断面図。 発明を実施するため最良の形態
以下、 本発明の実施の形態について図面を参照しつつ詳細に説明する。
(実施の形態 1 )
図 1に実施の形態 1の半導体リレーの等価回路図、 図 2にこの半導体リレーを構成する出力素 子のトランジスタのセル配置を示す図であり、 図 2 (a) はこのトランジスタチップの上面説明 図、 図 2 (b) は要部拡大断面説明図である。 本実施の形態 1の半導体リレーは、 その出力素子 30を構成するトランジスタとして化合物半導体装置である S i C-MOS F ET 3 1 a、 3 1 bを用いたもので、 出力素子 30は第 1導電型、 例えば、 门型ミ i C基板 1の第 1の面上に多数 のトランジスタセル T C を形成して構成されている。 本発明の実施の形態 1による出力素子は トランジスタセル T Cのうちの最外セル T Cを構成する p型のゥェル領域 3 sの外側に隣接し て、 p型のゥ Xル領域 3と 3 sを囲み、 ゲート電極 7およびソース電極 5のいずれに対しても絶 縁された第 2導電型領域としての p型耐圧保持領域 3 pを具備したことを特徴とするものであ る。 この p型耐圧保持領域 3 pは図 2 (a) に示すようにトランジスタセル TCを囲むようにリ ング状に形成されている。
すなわち、 本発明の実施の形態 1による出力素子 30は、 図 2 (a) および （b) に示すよう に、 トランジスタセル TCを構成する p型のゥエル領域 3のうち最外層の p型のゥエル領域 3 s の外側に同一深さの p型耐圧保持領域 3 pを形成してなるものである。 そして第 2導電型領域で ある P型耐圧保持領域 3 pと最外 （すなわち、 p型耐圧保持領域 3 pと最も隣接した） トランジ スタセル T C (すなわち、 最外トランジスタセル T Cの p型のゥエル領域 3 s) との間隔 dが、 これら P型のゥエル領域 3下のェピタキシャル成長層の厚み t e p iよりも小さくなるように形成 されている （d < t ep i)。また第 2導電型領域である p型耐圧保持領域 3 pと最外トランジスタ セル TCを構成する p型のゥエル領域 3 sとの間隔 d力 隣接するトランジスタセル TC同士の 間隔 （すなわち、 隣接するトランジスタセル T Cのゥエル領域 3または 3 sとの間隔） d T rよ リも小さくなるように形成されている （d <d T r)。 このトランジスタセル T Cの括れ部 50 の一方にはゲートパッド、 もう一方にはソースパッドが形成される。 また裏面側第 2の面にはド レイン電極 9が形成される。 他については、 通例のトランジスタセルと同様に、 本発明の実施の形態 1によるトランジスタ セル T Cが形成されており、 所望の濃度の n型 S i C基板 1の表面にェピタキシャル成長によつ て形成された n型ェピタキシャル成長層 2と、 この n型ェピタキシャル成長層 2内に形成された p型のゥヱル領域 3を形成してなるものである。 そして p型耐圧保持領域 3 pと p型のゥエル領 域 3とは同一工程で形成され、 深さも同一である。
それぞれのトランジスタセル T Cは、 上記 S i C基板 1の第 1の面に形成された第 2導電型のゥ エル領域 3、 3 sと、 上記ゥエル領域 3、 3 s内に形成された第 1導電型領域からなるソース領 域 4と、 上記ゲート絶縁膜 6を介して形成されたゲート電極 7と、 上記ソース領域 4にコンタク 卜するように形成されたソース電極 5と、 上記 S i C基板 1の第 2面側に形成されたドレイン電 極 9を含む。
またこの P型のゥェル領域 3内には第 1導電型の不純物領域として n型領域であるソース領 域 4が形成されている。 そしてこの上層にゲ一ト絶縁膜 6を介してゲ一ト電極 7が形成されてい る。 このゲート電極 7は隣接するトランジスタセルを構成する p型のゥエル領域 3または 3 s間 にまたがるように形成されており、 p型のゥエル領域 3または 3 sの表面におけるチャネルの形 成を制御している。 さらにこの上層に絶縁膜 8として、 例えば、 酸化シリコン膜を介してソース 電極 5が形成されている。 この絶縁膜 8は、 ゲート電極 7を覆うだけでなく、 ソース領域 4との コンタクト領域およびチップ周縁部を除く基板表面全体を被覆している。 また n型 S i C基板 1 の裏面側すなわち第 2の面側にはドレイン電極 9が形成されている。 Pは基板表面を覆うポリィ ミ ド膜等からなる保護膜である。
この構成によれば、 ゲ一ト電極 7及びソース電極 5と絶縁されたトランジスタセル T C周辺の P型耐圧保持領域 3 pと基板の間の p n接合には、 ドレイン ' ソース間の電圧が印加されなくな ることにより、 p n接合のリーク電流分が低減され、 リーク電流の低減をはかることができる。 また、 トランジスタセル T Cを構成する p型のゥエル領域 3のうち最外層の p型のゥエル領域 3 sの外側に同一深さの p型耐圧保持領域 3 pを形成するだけでよいため、 マスクパターンの変 更以外になんら付加工程も不要である。
そして、 p型耐圧保持領域 3 pと最外層の p型のゥエル領域 3 sとの間隔 dが、 これら p型の ゥエル領域 3下のェピタキシャル成長層の厚み t e ρ ίよりも小さい （d < t e p i ) ため、 空 乏層が高濃度の n型 S i C基板 1に到達する前に p型耐圧保持領域 3 pを空乏層で覆うことが できる。 従って、 空乏層が高濃度の基板に到達することによる耐圧値にできるだけ耐圧を近づけ ることができる。 また p型耐圧保持領域 3 pと最外層の p型のゥエル領域 3 sとの間隔 d力《、 隣 接するトランジスタセル TC同士の間隔 d T rよりも小さい （dく d T r) ため、 トランジスタ セルからの距離が離れることに起因する耐圧低下を抑制することができる。
なお、 S i Cの場合は空乏層の曲がり （すなわち、 電界集中） に強く、 耐圧が低下しにくいた め、 p型耐圧保持領域 3 pをフローティングにすることができるというわけである。
さらにまた、 レイアウト面からみると、 p型耐圧保持領域 3 pにはコンタクトの形成も不要で あり、 存在していればよいため、 パターン形成のマ一ジンが不要となり、 その結果、 チップ面積 の低減あるいは、 実効素子表面積の増大を図ることが可能となる。
この S i CMOS FETの製造は、 以下のようにして行われる。
まず、 n+型の S i Cウェハ （基板 1 ) 表面に、 ェピタキシャル成長により S i Cウェハの n 濃度より低い所望濃度の n型のェピタキシャル成長層 2を形成する。 そして、 マスクパターン R を介して P型の不純物イオンを用いてイオン注入を行い、 不活性雰囲気中で 1 600°C程度の活 性化ァニール工程を経て p型耐圧保持領域 3 pおよびトランジスタセルの p型のゥヱル領域 3、 3 sを形成する （図 3 (a))。
次いで、 このマスクパターン Rを除去し、 再度マスクパターンを形成し、 このマスクパターン を介して n型の不純物イオンを用いてイオン注入を行い、 不活性雰囲気中で 1 600°C程度の活 性化ァニール工程を経てソース領域 4となる n型領域を形成する。 そしてこののち熱酸化等によ リゲ一ト絶縁膜 6としての酸化シリコン膜等を形成した後、 C V D法によリポリシリコン層を形 成し、 フォトリソグラフィにより形成したマスクパターンを用いてパターニングを行い、 ゲート 電極 7を形成する （図 3 (b))。
そしてこの上層に CVD法により酸化シリコン膜 8を形成し、 さらにマスクパターンを用いて パターニングを行いコンタクト窓を形成する （図 3 (c))。
こののち、 スパッタリング法などにより表面及び裏面にアルミニウム、 ニッケル、 銀などの金 属層を形成し、 ソース電極 5およびドレイン電極 9を形成する （図 3 (d))。
そして最後に、 保護膜 Pとしてポリイミ ド膜等を形成し、 図 2に示した S i CMOS FETが 形成される。
次にこの S i C— MOS FETを出力素子として用いた半導体リレーについて説明する。 図 4に出力素子の素子構成を示すように、 出力素子 30 (30 a, 30 b) として、 S i C— MOS FET 31 aおよび 31 bのドレインりに、 それぞれバイパス用のシリコン （S i ) ダイ ォード 40 aおよび 40 bのカソ一ド Kを接続するとともに、 S i CMOS F ETのソース Sに シリコンダイォード 40 aおよび 40 bのアノード Aを接続したものを逆直列となるように配 線しを介して外部接続により接続している。 図 4 (a) は実施の形態 1のシリコンダイオードを 外部接続した出力素子の接続例を示す説明図、 図 4 (b) は図 4 (a) の等価回路図、 ここでは S i CMOS FET31 aおよびシリコンダイォ一ド 40 aの 1ュニットのみを図示したが、 同 様のュニッ卜が図 1に示したように 2っ配設されている。 なおここで出力素子 30 aおよび 30 bを構成する S i C-MOS F E T 31 aおよび 3 1 bにはそれぞれ内蔵の S i Cポディダイ オード 32 aおよび 32 bが並列接続されている。
すなわち、 図 1に示すように、 本実施の形態の半導体リレーは、 発光素子 1 0と光電変換装置
20と、 出力素子 30 (30 a, 30 b) とで構成されている。 発光素子 1 0は第 1の入力端子 T 1と第 2の入力端子 T 2を有する LEDで構成される。 そして光電変換装置 20は、 発光素子 1 0の発光に応じて起電力を発生し電圧を出力するフォトダイォードアレイ 21と、 フォトダイ ォ一ドアレイ 21の出力電圧を充放電する充放電回路 22とから構成される。 そして、 出力素子
30はフォトダイォードアレイ 21の出力電圧をゲ一トに印加することによってオン、 オフされ る。 ここで出力素子 30はドレインとソースの間がオン、 オフされる 2つの出力素子としての S i C-MOS F E T 31 a , 31 bで構成され、 S i C— MOS FET31 a、 31 bにそれぞ れ S iダイオード 40 a、 40 bからなる保護素子が並列接続されている。 ここで S i Cボディ ダイオード 323、 32 bは内蔵ダイオードであり、 図 4に示すように p型のゥエル領域 3とェ ピタキシャル成長層 2との間に形成される p n接合ダイォードである。
2つの S i C-MOS FET31 a、 31 bは、 それぞれのゲート Gがフォトダイオードァレ ィ 21のアノード端子 Aに接続され、 それぞれのソースが互いに逆直列に接続された上でフォト ダイォ一ドアレイ 21のカソ一ド端子に接続される。 また、 S i C-MOS FET31 aのドレ インは第 1の出力端子 T 3に接続され、 S i C-MOS FET 31 bのドレインが第 2の出力端 子 T 4に接続されている。
また図 5、 6に半導体リレーの一部破断斜視図および断面概要図の一例を示す。 この半導体リ レ一は、 リードフレーム 1 5上に、入力信号によって点灯'消灯する発光素子（LED) 1 0と、 この発光素子 1 0からの光信号を受け、 光電変換によって起電力を発生するフォトダイオードァ レイ 21と、 このフォトダイォ一ドアレイ 21の発生する電力を充放電する充放電回路 22を含 む光電変換装置 20と、 この光電変換装置 20から出力電圧の供給を受ける、 S i C-MOS F ET31 a、 31 b (および内蔵の S ί Cボディダイオード 32 a、 32 b )からなる出力素子 3 0とが実装されており、 S i C一 MOS FETのゲート電圧が設定電圧値に到達すると S i C一 MOS FETが導通状態になり、 負荷を ONさせるように構成されている。 ここで T 1、 Τ2は 入力端子、 T 3、 Τ 4は出力端子、 1 00は樹脂パッケージである。 図 6に示すように発光素子
1 0からの光がフォトダイォ一ドアレイ 2 1に到達するように、 発光素子 1 0と光電変換装置 2
0とは相対向して実装される。
次に、 このように構成された実施の形態 1に係る半導体リレーの動作について説明する。
発光素子 1 0は、 第 1及び第 2の入力端子 Τ 1、 Τ 2から入力信号が入力されることによって 発光し、 光信号を生成する。 フォトダイオードアレイ 2 "Iは、 発光素子 1 0の光信号を受光して その両端で起電力を発生し、 電圧を出力する。
充放電回路 22は、 フォトダイオードアレイ 21の出力電圧を充放電し、 出力素子 30 (30 a、 30 b) を構成する S i C-MOS F ET 3 1 a、 3 1 bのゲートに印加する。 そして、 S i C-MOS F ET 3 1 a、 31 bのゲ一トに印加されるフォトダイォードアレイ 21の出力電 圧がしきい値電圧 V t hよりも大きくなると、 S i C— MOS F ET 3 1 a、 3 1 bのドレイ ン - ソース間がオンになり、 第 1及び第 2の出力端子 T 3、 Τ4の間が導通して、 リレ一が閉じ られる。
一方、 第 1及び第 2の入力端子 Τ 1、 Τ 2において入力信号がオフになると、 充放電回路 22 からの出力電圧がなくなり、 出力素子を構成する S i C-MOS F ET 3 1、 3 1 bのドレイ ン · ソース間がォフとなって、 第 1及び第 2の出力端子 T 3、 Τ 4の間が遮断し、 リレーが開放 される。
実施の形態 1の半導体リレーに用いられる、 出力素子 30を構成する半導体素子は上述したよ うに、 リーク電流が小さく、 より小型化が可能である。 このため、 保護素子を外部接続する場合 にも比較的小型にとどめることができる。 ここでは図 1、 図 4 (a) および （b)、 図 5に示す ように、 出力素子 30が S i C— MOS F ETを逆直列接続してなり、 各 S i C-MOS F ET にシリコンダイオード 40 a、 40 bのチップがリードフレーム 1 5の各リード端子を介して外 部接続されているため、 パッケージ 1 00内部で S i C一 MOS F ET内の寄生素子 （S i Cボ ディダイオード 32 a、 32 b) が動作するのを抑制しつつ、 バイパス素子が接続される。 （内 蔵の S i Cボディダイォ一ド 32である S i C— p nダイォ一ドの順方向降下電圧 V f (約 3 V) はシリコンダイオードの V f (約 0. 6V) より大きいため、 ソース側 （+ ) からドレイン 側 （一） に電圧印加を行うと、 シリコンダイオードがなければ S i C— p nダイオード 32 a、 32 bに流れる電流はシリコンダイオード 40 a、 40 bにバイパスされることになる。） その 結果、 S i Cボディ p nダイオードの通電による S i Cウェハの結晶欠陥拡張を防ぐことができ、 S i C一 MOS F ETのオン抵抗増加を防止することができる。 このようにして繰り返し使用に 際しても、 リレー出力接点の信頼性を維持することが可能となる。
なお、 S i Cボディダイオード 32の動作は出力素子 30への印加電圧が瞬間的にその耐圧以 上となったときで、 例えば S i CMOS F E T 31 aの耐圧以上の印加電圧分が S i C-MOS FET31 bにも印加されてしまう場合が考えられる。 ここでシリコンダイオード 40 bが接続 されていなければ、 S i C-MOS F ET 31 bのソース一ドレイン間すなわち S i Cボディダ ィォ一ド 32 bの順方向に電圧が印加されてしまう。
さらにこれに加え、 この半導体リレーは以下のような特徴がある。
1 ) 保護素子として外部接続のシリコンダイォードを用いるため、 簡単な構成で信頼性の高い半 導体装置製造が容易で光結合を用いているため、 入出力間が電気的に完全に分離できる。
2) 負荷側のスィッチとして電力用の S i C— MOS FETを用いているので、 チャタリングや 機械的ノイズが発生しない。 ON状態で直線性が高いため、 アナログ信号の制御が可能である。
3) 出力回路が FETを逆直列接続したものであるため、 交流■直流の両用に適用可能である。 なお前記実施の形態では出力素子として、 2個の S i C— MOS FET31 a、 31 bを逆接 続したものを用いたが、 図 7に示すように 1個の S i C-MOS F ET 31からなる出力素子 3 0を用い、 これに 1個の S iダイオード 40を並列接続したものを用いてもよい。
(実施の形態 2)
本実施の形態 2の半導体装置として、 保護素子 40 (図 1参照） を構成するバイパス用の半導 体素子を付加することなく、 図 8に示すように、 S i C-MOS FET30 aN 3 O bのみで構 成してもよいことはいうまでもない。 バイパス用の半導体素子を接続することなく形成した点を 除くと、 実施の形態 1で説明した半導体装置と同様であるため、 ここでは説明を省略する。 なお、 実施の形態 1および 2では S i CMOS FETについて説明したが、 MOS FETに限 定されることなく、 ショットキーゲート FETなど、 S i C系の化合物半導体を用いた FETに 適用可能である。
以上、 本発明の好ましい実施形態が説明されているが、 本発明はこれらの特定の実施形態に限 られるものではなく、 請求範囲の範疇から離脱しない多様な変更及び変形が可能であり、 それも 本発明の範疇内に属する。

Claims

請求の範囲
【請求項 1】
第 1導電型の炭化珪素 （S i C)基板内に、 少なくともひとつのトランジスタセルを備えた半 導体装置であって、
前記トランジスタセルのそれぞれは、 前記 S i C基板の第 1の面に形成された第 2導電型のゥ エル領域と、 前記ゥエル領域内に形成された第 1導電型領域からなるソース領域と、 前記ゲート 絶縁膜を介して形成されたゲート電極と、 前記ソース領域にコンタク卜するように形成されたソ —ス電極と、 前記 S i C基板の第 2の面側に形成されたドレイン電極とを具備しており、 前記トランジスタセルのうちの最外セルの外側に、 隣接して前記ゥ Xル領域を囲み、 前記ゲ一 ト電極および前記ソース電極のいずれに対しても絶縁された第 2導電型領域を具備した半導体 装置。
【請求項 2】
請求項 1に記載の半導体装置であって、
前記第 2導電型領域は、 リング領域を構成する半導体装置。
【請求項 3】
請求項 1または 2に記載の半導体装置であって、
前記 S i C基板は、 第 1導電型の高濃度領域表面に、 より低濃度の第 1導電型のェピタキシャ ル成長層とを形成してなり、
前記第 2導電型領域とそれに最も隣接したトランジスタセルとの間隔が、
前記ゥエル領域下のェピタキシャル成長層の厚みよりも小さい半導体装置。
【請求項 4】
請求項 1または 2に記載の半導体装置であって、
前記第 2導電型領域とそれに最も隣接したトランジスタセルとの間隔が、 隣接する前記トラン ジスタセル同士の間隔よりも小さく形成された半導体装置。
【請求項 5】
入力信号により発光する発光素子と、 その光を受けて発電するフォトダイオードアレイと、 前記フォトダイォ一ドアレイと並列に接続された充放電回路と、
前記ゲート及びソースがフォトダイォ一ドアレイの両端に接続された出力 FETとして 請求項 1乃至 4のいずれか 1項に記載の S i C FETを備えた半導体リレ一。
PCT/IB2011/000350 2010-06-03 2011-02-23 半導体装置およびこれを用いた半導体リレー Ceased WO2011151681A2 (ja)

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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5756911B2 (ja) * 2010-06-03 2015-07-29 パナソニックＩｐマネジメント株式会社 半導体装置およびこれを用いた半導体リレー
CN104981903B (zh) * 2013-03-14 2017-12-01 富士电机株式会社 半导体装置
DE102014005879B4 (de) * 2014-04-16 2021-12-16 Infineon Technologies Ag Vertikale Halbleitervorrichtung
JP6737401B2 (ja) 2017-12-19 2020-08-05 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2019152772A (ja) * 2018-03-05 2019-09-12 株式会社Ｊｏｌｅｄ 半導体装置および表示装置
US10326797B1 (en) * 2018-10-03 2019-06-18 Clover Network, Inc Provisioning a secure connection using a pre-shared key
DE102020201996A1 (de) 2020-02-18 2021-08-19 Robert Bosch Gesellschaft mit beschränkter Haftung Leistungs-Feldeffekttransistor
CN113257916B (zh) * 2021-03-29 2023-04-14 重庆中科渝芯电子有限公司 一种集成整流器的平面场效应晶体管及其制造方法

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5138177A (en) 1991-03-26 1992-08-11 At&T Bell Laboratories Solid-state relay
JP3206727B2 (ja) 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
JP3991352B2 (ja) * 2000-07-17 2007-10-17 横河電機株式会社 半導体リレー
JP3960837B2 (ja) * 2002-03-22 2007-08-15 三菱電機株式会社 半導体装置およびその製法
JP4813757B2 (ja) * 2003-02-14 2011-11-09 オンセミコンダクター・トレーディング・リミテッド 半導体装置
KR100587669B1 (ko) * 2003-10-29 2006-06-08 삼성전자주식회사 반도체 장치에서의 저항 소자 형성방법.
JP2005166851A (ja) * 2003-12-02 2005-06-23 Nec Kansai Ltd 光結合型半導体リレー装置
JP4585772B2 (ja) 2004-02-06 2010-11-24 関西電力株式会社 高耐圧ワイドギャップ半導体装置及び電力装置
JP4972293B2 (ja) 2005-06-09 2012-07-11 ローム株式会社 半導体装置およびその製造方法
JP2007081174A (ja) 2005-09-15 2007-03-29 Matsushita Electric Ind Co Ltd 高耐圧縦型ｍｏｓトランジスタ及び高耐圧縦型ｍｏｓトランジスタを用いたスイッチング電源装置
US20070221953A1 (en) 2006-03-24 2007-09-27 Kozo Sakamoto Semiconductor device
JP2007288172A (ja) * 2006-03-24 2007-11-01 Hitachi Ltd 半導体装置
JP2010016103A (ja) * 2008-07-02 2010-01-21 Panasonic Corp 半導体装置
JP5072991B2 (ja) 2010-03-10 2012-11-14 株式会社東芝 半導体装置
JP5756911B2 (ja) * 2010-06-03 2015-07-29 パナソニックＩｐマネジメント株式会社 半導体装置およびこれを用いた半導体リレー

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