JP5622715B2 - 半導体記憶装置 - Google Patents

Description

実施形態は、半導体記憶装置に関する。

大容量データを記憶して利用するメモリとして、三次元化が容易な抵抗変化型メモリ（ＲｅＲＡＭ：Ｒｅｓｉｓｔｉｖｅ ＲＡＭ）などが注目されている。これら抵抗変化型メモリの特徴は、メモリセルに印加する電圧の方向によって電圧−電流特性が大きく変わる非対称性にある。

そして、これらメモリセルの中には、メモリセルに対する電圧印加履歴に依存した非対称の電圧−電流特性を示すものがある。

しかし、従来のメモリセルに対するアクセス動作は、このような特性が電圧印加履歴に依存するメモリセルを用いた半導体記憶装置にそのまま適用することができなかった。

特開２０１０−３３６７５号公報

メモリセルの電圧印加履歴を利用しつつ、低消費電力且つ大容量を実現した半導体記憶装置を提供することを目的とする。

実施形態に係る半導体記憶装置は、複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、前記メモリセルは、第１極性の電圧が印加された場合と前記第１極性と異なる第２極性の電圧が印加された場合で非対称な電圧−電流特性を有し、前記メモリセルは、第１状態、前記第１状態よりも抵抗値が高い第２状態及び第３状態を有し、（１）前記第２状態の場合、前記第１極性の第１電圧の印加によって前記第１状態に遷移し、（２）前記第１状態の場合、前記第２極性の第２電圧の印加によって前記第２状態に遷移し、（３）前記第１状態の場合、前記第２極性の第３電圧（第３電圧＜第２電圧）の印加によって前記第３状態に遷移し、（４）前記第３状態の場合、前記第１極性の第４電圧（第４電圧＜第１電圧）の印加によって前記第１状態に遷移することを特徴とする。

実施形態に係る半導体記憶装置のブロック図である。 実施形態に係る半導体記憶装置のメモリ素子の電圧印加で生じる状態変化の様子を示す図である。 実施形態に係る半導体記憶装置のメモリセルの回路記号と、このメモリセルの電圧−電流特性を示す図である。 実施形態に係る半導体記憶装置のメモリセルアレイの構造を示す図である。 実施形態に係る半導体記憶装置のメモリセルグループの構造を示す図である。 実施形態に係る半導体記憶装置の構造図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるホールド動作時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるアクセス動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるアクセス動作（弱リセット動作又は読み出し動作）のアクセス・アクティブ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式によるアクセス動作（リセット動作）のアクセス・アクティブ・フェーズ時のメモリセルアレイのバイアス状態を示す図である。 実施形態に係る半導体記憶装置のセンスアンプ部の回路図である。 実施形態に係る半導体記憶装置のセンスアンプ部の回路図である。 実施形態に係る半導体記憶装置のメモリセルアレイのビット線ブロック及びワード線ブロックの構成を示す図である。 実施形態に係る半導体記憶装置のビット線ブロック内ドライバの回路図である。 実施形態に係る半導体記憶装置のアクセス回路のタイミングチャートである。 実施形態に係る半導体記憶装置のワード線ブロック内ドライバの回路図である。 実施形態に係る半導体記憶装置のフローティングアクセス方式による弱リセット動作時のメモリセルの状態変化を示す図である。

以下、図面を参照しながら実施形態に係る半導体記憶装置について説明する。

［半導体記憶装置の構成］
＜全体構成＞
先ず、実施形態に係る半導体記憶装置の全体構成について説明する。
図１は、実施形態に係る半導体記憶装置のブロック図である。この半導体記憶装置は、メモリセルアレイ１を備える。メモリセルアレイ１は、複数積層されたメモリセルマットＭＭ（メモリセル層）を有する。各メモリセルマットＭＭは、複数のビット線ＢＬ（第１配線）及び複数のワード線ＷＬ（第２配線）と、これらワード線ＷＬ及びビット線ＢＬで選択されるメモリセルＭＣを有する。

メモリセルマットＭＭのビット線ＢＬには、ビット線ＢＬを制御し、メモリセルＭＣのデータ消去、メモリセルＭＣへのデータ書き込み及びメモリセルＭＣからのデータ読み出しをするカラム制御回路２が電気的に接続されている。以下において、メモリセルＭＣのデータ消去及びメモリセルＭＣへのデータ書き込みをまとめて「書き込み動作」と呼び、メモリセルＭＣからのデータ読み出しを「読み出し動作」と呼ぶ。また、書き込み動作及び読み出し動作をまとめて「アクセス動作」と呼ぶ。カラム制御回路２は、ビット線ＢＬを選択するカラムデコーダ２ａ、ビット線ＢＬをアクセス動作に必要な電圧に設定するビット線ドライバ２ｂと、メモリセルＭＣに流れる電流を検知・増幅してメモリセルＭＣが記憶するデータを判定するセンスアンプ部２ｃを有する。

一方、メモリセルマットＭＭのワード線ＷＬには、アクセス動作時にワード線ＷＬを選択するロウ制御回路３が電気的に接続されている。ロウ制御回路３は、ワード線ＷＬを選択するロウデコーダ３ａ、ワード線ＷＬをアクセス動作に必要な電圧に設定するワード線ドライバ３ｂを有する。なお、このロウ制御回路３は、カラム制御回路２と共にアクセス回路に含まれる。

＜メモリセル＞
次に、メモリセルＭＣに用いるメモリ素子の状態変化について説明する。
図２は、実施形態に係るメモリ素子の電圧印加で生じる状態変化を説明する図である。

抵抗変化型のメモリ素子には、銀イオンなどのフィラメント形成を利用したイオンメモリがある。このメモリ素子は、印加電圧の向きによって非対称な抵抗値を示すが、その機構は、おおよそ図２の様になる。以下では、紙面において、メモリ素子の上側を「カソード」、下側を「アノード」と呼ぶ。また、メモリ素子に掛かるバイアスのうち、アノード側よりもカソード側の電圧が低いバイアスを「順方向バイアス」（第１極性の電圧）、アノード側よりもカソード側の電圧が高いバイアスを「逆方向バイアス」（第２極性の電圧）と呼ぶ。

メモリ素子は、金属イオン中に形成されるフィラメントの状態に応じて、リセット状態（第２状態）、弱リセット状態（第３状態、「ｗ−ｒｅｓｅｔ」とも呼ぶ）、セット状態（第１状態）、バタフライ状態、及び溶断状態の５つの状態を有する。

金属イオンは、金属イオンがカソード側で析出して成長すると考えることにするが、この成長の核となる位置が安定した状態がリセット状態である。リセット状態では、メモリ素子の抵抗は高い。なお、フィラメントの形成はアノード側から金属イオンが流れ出して、図２とは成長向きが異なるとすると考えもあることを付け加えておく。いずれにしろフィラメントの電極との接触状況は同じである。

リセット状態のメモリ素子に対してセット電圧Ｖｓｅｔ（第１電圧）以上の順方向バイアスを掛けると、金属イオンの析出が急速に成長し、メモリ素子のアノードとカソードがフィラメントによって繋がる（図中のａ０）。この状態がセット状態である。セット状態では、メモリ素子の抵抗は低い。

このセット状態のメモリ素子に対してバイアスを掛けると、このバイアスの向き及び維持される時間によって、メモリ素子には電圧印加履歴ができる。

金属イオンをメモリ素子として利用するには、メモリ素子に対して逆方向バイアスを掛けると、フィラメントをアノードから切り離す（図中のａ１）。この状態が弱リセット状態である。弱リセット状態では、メモリ素子の抵抗は高い。

弱リセット状態のメモリ素子に対し、更に大きいリセット電圧Ｖｒｅｓｅｔ（第２電圧）以上の逆方向バイアスを掛けると、フィラメントが消滅し、メモリ素子はリセット状態に戻る（図中のａ２）。一方、弱リセット状態のメモリ素子に対して順方向バイアスを掛けると、そのバイアスが小さい場合であっても、メモリ素子は容易にセット状態に遷移する（図中のａ１）。つまり、メモリ素子に対して小さい順方向バイアスを掛け、その時のメモリ素子の抵抗の変化を見ることで、メモリ素子が弱リセット状態であったか否かを判別することができる。仮に、メモリ素子がリセット状態であった場合、メモリ素子に対して小さい順方向バイアスを掛けてもフィラメントの形成が進行しないため、メモリ素子は高抵抗のままである。

セット状態のメモリ素子に対し、更に順方向バイアスを掛け続けると、フィラメントは成長し完全にアノードに繋がってしまう（図中のａ３）。この場合、メモリ素子には、逆方向バイアスを掛けることができなくなるため、メモリ素子を弱リセット状態或いはリセット状態に戻すことができなくなる。この状態がバタフライ状態である。なお、「バタフライ」とは、メモリ素子の電圧−電流特性のグラフの形状がチョウのハネの様な形状になるため、そのように呼んでいる。

一旦、メモリ素子がバタフライ状態になると、メモリ素子の電圧−電流特性が非線形でなくなるため、メモリ素子は、書き換え可能なメモリセルＭＣとして利用できなくなる。バタフライ状態のメモリ素子は、アノードとカソードが短絡された状態であるため、後述するフローティングアクセス方式のアクセス動作を行う上で好ましくない。そのため、バタフライ状態のメモリ素子が生じた場合、メモリ素子に電流を流してフィラメントを溶断する（図中のａ４）。この状態が溶断状態である。溶断状態のメモリ素子は、永久的にアノードとカソードが開放された状態であり、高抵抗の状態であるため、書き換え可能なメモリセルＭＣとしては利用することはできない。しかし、フィラメントが溶断されたことで、他のメモリセルＭＣに悪影響を及ぼすことはなくなる。

実施形態では、以上のメモリ素子を不揮発性のメモリセルＭＣとして利用するに当たって、リセット状態をデータ‘１’、弱リセット状態をデータ‘０’に対応付けて、データを記憶することにする。そして、セット状態は、メモリ素子を弱リセットに遷移させる際、或いは、メモリ素子が弱リセット状態かを判別する際に現れることになる。

次に、前述のメモリ素子をメモリセルＭＣとして用いた場合のメモリセルＭＣの電圧−電流特性について説明する。

図３中（Ａ）は、実施形態に係るメモリセルＭＣの回路記号を示す図である。図中のノードＮａがアノード、ノードＮｃがカソードを表わしている。

図３中（Ｂ）は、実施形態に係るメモリセルＭＣの電圧−電流特性を示す図である。図中のグラフは、横軸にメモリセルＭＣに印加する電圧Ｖ、縦軸にメモリセルＭＣに流れるセル電流の対数値Ｉを取ったものである。

始めに、セット状態及びリセット状態間を遷移する際のメモリセルＭＣの電圧−電流特性について説明する。

メモリセルＭＣは、図３中（Ｂ）に示すように、バイアスの方向によって電圧−電流特性が非対称となる性質を有する。メモリセルＭＣの電圧−電流特性は、印加電圧Ｖ＝０の近傍を除いて、セル電流をＩ〜Ａ ｅｘｐ（αＶ）（Ａ、αは定数）で近似することができる。リセット状態のメモリセルＭＣに順方向バイアスを掛けた場合、リセット状態のメモリセルＭＣに逆方向バイアスを掛けた場合及びセット状態のメモリセルＭＣに逆方向バイアスを掛けた場合の係数αは同程度となる。これに対して、セット状態のメモリセルＭＣに順方向バイアスを掛けた場合の係数αは格段に大きくなる。なお、印加電圧Ｖ＝０の近傍では、ｌｎ Ｉは、±∞となる。

リセット状態のメモリセルＭＣに順方向バイアスを掛けた場合、印加電圧Ｖが０Ｖ近傍からセット電圧Ｖｓｅｔまでの範囲では、メモリセルＭＣはリセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ０）。そして、印加電圧Ｖがセット電圧Ｖｓｅｔ以上になると、メモリセルＭＣの状態は、リセット状態からセット状態に非可逆的に遷移する（セット動作）（図中のａ１）。

一方、セット状態のメモリセルＭＣに順方向バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ２）。しかし、セット状態のメモリセルＭＣは、順方向バイアスを掛けている限り、印加電圧Ｖを大きくしていってもリセット状態に遷移しない。

リセット状態のメモリセルＭＣに逆方向バイアスをかけた場合、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ３）。しかし、リセット状態のメモリセルＭＣは、逆方向バイアスを掛けている限り、印加電圧Ｖを大きくしていってもセット状態に遷移しない。

一方、セット状態のメモリセルＭＣに逆方向バイアスを掛けた場合、印加電圧Ｖから電圧−Ｖｒｅｓｅｔまでの範囲では、メモリセルＭＣはセット状態のままであり、メモリセルＭＣに流れるセル電流Ｉは印加電圧Ｖの変化に応じて可逆的に変化する（図中のａ３）。そして、印加電圧Ｖが電圧−Ｖｒｅｓｅｔ以下になると、メモリセルＭＣの状態は、セット状態からリセット状態に非可逆的に遷移する（リセット動作）。

続いて、弱リセット状態及びリセット状態間を遷移する際のメモリセルＭＣの電圧−電流特性について説明する。なお、弱リセット状態からの状態変化及び弱リセット状態への状態変化（弱リセット動作）については、図３中（Ｂ）において太い破線で示している。

メモリセルＭＣは、電圧−Ｖｒｅｓｅｔ以下の電圧Ｖが印加されている限り、リセット状態を維持する（図中のａ４）。この特性は、概ねセット電圧Ｖｓｅｔ以上の電圧Ｖが印加されるまで、印加電圧Ｖに対して可逆的に維持される。

メモリセルＭＣは、セット電圧Ｖｓｅｔ以上の電圧Ｖが印加されると、セット状態に遷移する。この場合、メモリセルＭＣにセット電圧Ｖｓｅｔよりもかなり大きな電圧を印加するか、セット電圧Ｖｓｅｔを長時間印加するかでない限り、セット状態が維持される。

セット状態のメモリセルＭＣに、０Ｖに近い電圧−Ｖｗｒｓｔ（以下では、Ｖｗｒｓｔを「弱リセット電圧」（第３電圧）と呼ぶ）を印加すると、メモリセルＭＣは、セット状態から弱リセット状態に徐々に遷移する（図中のａ５）。この弱リセット状態のメモリセルＭＣの電圧−電流特性は、リセット状態のそれと近似している。但し、弱リセット状態のメモリセルＭＣの場合、リセット状態のメモリセルＭＣとは異なり、セット電圧Ｖｓｅｔよりも小さい読み出し電圧Ｖｒｅａｄ（第４電圧）を印加するだけで、セット状態に遷移する（図中のａ６）。電圧−Ｖｗｒｓｔ及び読み出し電圧Ｖｒｅａｄの範囲の電圧変化では、電圧印加履歴によって、メモリセルＭＣの状態をセット状態ともリセット状態とも定まらない。そのため、メモリセルＭＣが弱リセット状態か否かの判別は、電圧−Ｖｗｒｓｔから読み出し電圧Ｖｒｅａｄまでの範囲を僅かに超えた電圧Ｖを印加して、メモリセルＭＣの抵抗変化をモニタする必要がある。

そして、実施形態では、以上説明したセット状態を経なければ弱リセット状態に遷移せず、リセット状態にはどの状態からも遷移するというメモリセルＭＣの電圧印加履歴の特性を利用して、当該メモリセルＭＣにデータを記憶させる。

なお、メモリセルＭＣにセット電圧Ｖｓｅｔよりもかなり大きな電圧を印加するか、セット電圧Ｖｓｅｔを長時間印加し続けた場合、メモリセルＭＣは、バタフライ状態となる。この場合、メモリセルＭＣは、可変的なメモリセルとしての働きは得られず、金属フィラメントで形成された電流フューズとみなせる。

＜メモリセルアレイ＞
次に、上記のメモリセルＭＣを用いたメモリセルアレイ１の構造について説明しておく。
図４は、実施形態に係るメモリセルアレイ１の構造を示す図である。
メモリセルアレイ１は、複数のメモリセルマットＭＭが積層された構造を持つ。

各メモリセルマットＭＭは、ロウ方向に伸びる複数のワード線ＷＬ、カラム方向に伸びる複数のビット線ＢＬ、並びに、ワード線ＷＬ及びビット線ＢＬの交差部に設けられたメモリセルＭＣを有する。メモリセルＭＣには、図４の例では、アノードにビット線ＢＬが接続され、カソードにワード線ＷＬが接続されている。つまり、１本のビット線ＢＬには、複数のメモリセルＭＣのアノードが共有に接続されており、１本のワード線ＷＬには、複数のメモリセルＭＣのカソードが共通に接続されている。また、各メモリセルマットＭＭは、上下に隣接するメモリセルマットＭＭとビット線ＢＬ又はワード線ＷＬを共有している。

例えば、図４に示すメモリセルマットＭＭ１の場合、カラム方向に伸びるビット線ＢＬ００〜ＢＬ０２、ロウ方向に伸びるワード線ＷＬ１０〜ＷＬ１２、並びに、ビット線ＢＬ００〜ＢＬ０２及びワード線ＷＬ１０〜ＷＬ１２の各交差部に設けられたメモリセルＭＣを有する。また、下側で隣接するメモリセルマットＭＭ０とビット線ＢＬ００〜ＢＬ０２を共有し、上側で隣接するメモリセルマットＭＭ２とワード線ＷＬ００〜ＷＬ０２を共有している。

なお、以下において、例えば、ビット線ＢＬ００とＢＬ２０のように、各メモリセルマットＭＭにおける同じ位置に配設されたビット線ＢＬのまとまりを「ビット線グループ」と呼ぶ。同様に、ワード線ＷＬ００とＷＬ１０のように、各メモリセルマットＭＭにおける同じ位置に配設されたワード線ＷＬのまとまりを「ワード線グループ」と呼ぶ。また、１つのビット線グループ及び１つのワード線グループの交差部に配置されたメモリセルＭＣのまとまりを「メモリセルグループ」と呼ぶ。この場合、ロウ方向で同じ位置に配設されたビット線ＢＬ００及びＢＬ２０からなるビット線グループと、カラム方向で同じ位置に配設されたワード線ＷＬ００及びＷＬ１０からなるワード線グループとの交差部に位置するメモリセルグループは、図５のようになる。

また、アクセス対象となるメモリセルＭＣを「選択メモリセル」、その他のメモリセルＭＣを「非選択メモリセル」、選択メモリセルＭＣに接続されたビット線ＢＬを「選択ビット線」、その他のビット線ＢＬを「非選択ビット線」、選択メモリセルＭＣに接続されたワード線ＷＬを「選択ワード線」、その他のワード線ＷＬを「非選択ワード線」と呼ぶ。

更に、ビット線ＢＬに設定される電圧をＵ、選択ビット線ＢＬに設定される電圧をＵｓ、非選択ビット線ＢＬに設定される電圧をＵｕ、ワード線ＷＬに設定される電圧をＷ、選択ワード線ＷＬに設定される電圧をＷｓ、非選択ワード線ＷＬに設定される電圧をＷｕと表わす。

図４には、ビット線ＢＬ００を選択ビット線、ワード線ＷＬ１１を選択ワード線とし、選択ビット線ＢＬ００及び選択ワード線ＷＬ１１に接続されたメモリセルマットＭＭ１のメモリセルＭＣ１１０を選択メモリセルとした場合のメモリセルアレイ１のバイアス状態も示している。この場合、選択ビット線ＢＬ００に電圧Ｕｓ、選択ワード線ＷＬ１１に電圧Ｗｓが設定されているのが分かる。

以上説明したクロスポイント型のメモリセルアレイ１の場合、カラムデコーダ２ａ、ビット線ドライバ２ｂ、センスアンプ部２ｃ、ロウデコーダ３ａ、ワード線ドライバ３ｂ、バスＢＵＳ等の周辺回路は、図６に示すように、メモリセルアレイ１の直下のシリコン基板に形成可能であり、これによって、この半導体記憶装置のチップ面積は、ほぼメモリセルアレイ１の面積に等しくすることができる。

［アクセス動作］
ここでは、実施形態に係る半導体記憶装置において、特に、弱リセット状態のメモリセルＭＣを利用した場合のアクセス動作について説明する。なお、理解を容易にするために、ここでは、３×３のメモリセルＭＣからなるメモリセルマットＭＭを用いて説明する。

実施形態では、選択ビット線ＢＬ及び選択ワード線ＷＬを固定電圧に設定し、非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にすることで、メモリセルＭＣへのアクセスを実現している。以下では、このアクセス動作の方式を「フローティングアクセス方式」と呼ぶ。

先ず、アクセス動作を説明する前提となるスタンバイ動作（ホールド動作）について説明する。

スタンバイ動作（ホールド動作）は、アクセス動作に入る前の動作であり、メモリセルＭＣの状態（データ）を保持するための動作である。

図７は、実施形態に係るスタンバイ動作時のメモリセルアレイ１のバイアス状態を示す図である。

スタンバイ動作では、全てのビット線ＢＬの電圧Ｕ及び全てのワード線ＷＬの電圧ＷＬを接地電圧Ｖｓｓ（基準電圧）或いはそれに近い電圧Ｖｓに設定する。このバイアス状態によって、メモリセルアレイ１内の全てのメモリセルＭＣにバイアスは掛らない。その結果、全てのメモリセルＭＣの状態（データ）が保持される。電圧Ｖｓは、実際には定まらない電圧であり、メモリセルアレイ１が電源から切り離された場合、全てのビット線ＢＬ及びワード線ＷＬはフローティング状態になる。また、メモリセルアレイ１が電源に接続された場合、全てのビット線ＢＬの電圧Ｕ及び全てのワード線ＷＬの電圧Ｗは、接地電圧Ｖｓｓそのものと一致する。

次に、フローティングアクセス方式のアクセス動作について説明する。フローティングアクセス方式のアクセス動作は、アクティブ・スタンバイ・フェーズ及びアクセス・アクティブ・フェーズからなる。

始めに、アクティブ・スタンバイ・フェーズについて説明する。
アクセス・スタンバイ・フェーズは、メモリセルＭＣに実際にアクセスする前の前段階の過程である。

図８は、実施形態に係るアクセス動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。

図中のＶｄは、セット電圧Ｖｓｅｔやリセット電圧Ｖｒｅｓｅｔ或いはそれに近い電圧である。Δは、リセット電圧Ｖｒｅｓｅｔの１／３以下の電圧であり、リセット状態やセット状態に遷移する電圧に対するマージン電圧となる。例えば、メモリセルＭＣは、リセット電圧Ｖｒｅｓｅｔが印加されるとリセット状態に遷移するが、電圧Ｖｒｅｓｅｔ−Δが印加されてもリセット状態に遷移することはない。

アクティブ・スタンバイ・フェーズでは、メモリセルマットＭＭの全てのビット線ＢＬ及びワード線ＷＬを固定電圧に設定するが、この電圧は、読み出し動作、リセット動作及び弱リセット動作毎に異なる。

弱リセット動作及び読み出し動作のアクティブ・スタンバイ・フェーズ時のメモリセルアレイ１のバイアス状態は同じである。即ち、図８に示すように、選択ビット線ＢＬ２１及び選択ワード線ＷＬ１１を電圧Ｕｓ＝Ｗｓ＝Ｖｄ／２に設定し、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬをＷｕ≧Ｕｕ＋２Δの関係が成立する電圧に設定する。

リセット動作のアクティブ・スタンバイ・フェーズ時では、選択ビット線ＢＬ及び選択ワード線ＷＬをＷｓ≧Ｕｓ＋２Δの関係が成立する電圧に設定し、その他の非選択ビット線ＢＬ及び非選択ワード線ＷＬを電圧Ｕｕ＝Ｗｕ＝Ｖｄ／２に設定する。

これらの電圧設定は、仮に、隣接ビット線間或いは隣接ワード線間の容量性カップリングが１００％であっても、非選択メモリセルＭＣの状態が誤遷移しない設定となっている。

なお、フローティングアクセス方式によるアクセス動作が有効に働くためには、メモリセルＭＣの状態に依らず、メモリセルＭＣの逆方向バイアスにおける電圧−電流特性と、リセット状態のメモリセルＭＣの電圧−電流特性がほぼ同じであることを要する。そのため、アクセス・アクティブ・フェーズ前のメモリセルアレイ１の全てのメモリセルＭＣがリセット状態又は弱リセット状態であることを要する。そこで、以下のアクセス・アクティブ・フェーズによる弱リセット状態等への書き込みを行う。

続いて、アクセス・アクティブ・フェーズについて説明する。
アクセス・アクティブ・フェーズは、特定のメモリセルＭＣ、つまり選択メモリセルＭＣにに実際にアクセスする過程である。

図９は、実施形態に係るアクセス動作（弱リセット動作及び読み出し動作）のアクセス・アクティブ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。なお、図中の“〜”は、ビット線ＢＬ或いはワード線ＷＬがフローティング状態であることを表わす。例えば、図中の“Ｗｕ〜”は、電圧Ｗｕに設定されていたワード線ＷＬをフローティング状態になった場合を示している。

弱リセット動作及び読み出し動作時においては、アクセス・アクティブ・フェーズは、更に、図９中（Ａ）に示す前アクセス・アクティブ・フェーズと、図９中（Ｂ）に示す後アクセス・アクティブ・フェーズに分れる。

前アクセス・アクティブ・フェーズでは、弱リセット動作と、読み出し動作とでメモリセルアレイ１に対する電圧設定が異なる。

弱リセット動作の場合、図９中（Ａ）に示すように、アクティブ・スタンバイ・フェーズで設定された非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態（Ｕｕ〜及びＷｕ〜）し、選択ビット線ＢＬをセット電圧Ｕｓ＝Ｖｓｅｔ、選択ワード線ＷＬを接地電圧Ｗｓ＝Ｖｓｓに設定する。その結果、選択メモリセルＭＣの状態に依らず、選択メモリセルＭＣはセット状態に遷移する。続いて、選択メモリセルＭＣがセット状態に遷移すると、選択ビット線ＢＬに設けられた後述する電流制限回路の働きによって、選択ビット線ＢＬがほとんどフローティング状態になる。その結果、選択ビット線ＢＬの電圧は、接地電圧Ｖｓｓに向けて放電されることになる。そして、電流制限回路が働いたことによって選択メモリセルＭＣがセット動作に遷移したことを検知するが、全ての選択メモリセルＭＣがセット状態に遷移したことを検知すると、後アクティブ・スタンバイ・フェーズに処理を移す。

読み出し動作の場合、図９中（Ａ）に示すように、アクティブ・スタンバイ・フェーズで設定された非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態（Ｕｕ〜及びＷｕ〜）にする。また、選択ビット線ＢＬを読み出し電圧Ｕｓ＝Ｖｒｅａｄ（読み出し動作時）に設定し、選択ワード線ＷＬを接地電圧Ｗｓ＝Ｖｓｓに設定する。その結果、弱リセット状態の選択メモリセルＭＣのみがセット状態に遷移する。そして、選択メモリセルＭＣがセット状態に遷移すると、選択ビット線ＢＬに設けられた後述する電流制限回路の働きによって、選択ビット線ＢＬがほとんどフローティング状態になる。その結果、選択ビット線ＢＬの電圧は、接地電圧Ｖｓｓに向けて放電されることになる。そして、弱リセット動作と同様、電流制限回路が働いたことによって選択メモリセルがセット動作に遷移したことを検知するが、このうち、所定の時間内でセット状態に遷移した選択メモリセルを弱リセット状態、その他の選択メモリセルＭＣをリセット状態と判定して後アクティブ・スタンバイ・フェーズに処理を移す。

後アクセス・アクティブ・フェーズでは、弱リセット動作と、読み出し動作とでメモリセルアレイ１に対する電圧設定は同じである。

後アクセス・アクティブ・フェーズでは、図９中（Ｂ）に示すように、全てのワード線ＷＬをアクティブ・スタンバイ・フェーズにおける電圧に設定する。即ち、選択ワード線ＷＬを電圧Ｗｓ＝Ｖｄ／２、非選択ワード線ＷＬを電圧Ｗｕ≧Ｕｕ＋２Δに設定する。一方、ビット線ＢＬは、フローティング状態を維持させる。この電圧設定によって、セット状態に遷移した選択メモリセルＭＣは、フローティング状態によって電圧Ｕｕが接地電圧Ｖｓｓ近くまで低下した選択ビット線ＢＬと、電圧Ｗｓ＝Ｖｄ／２の選択ワード線ＷＬとの関係で、逆方向バイアスが掛かり、弱リセット状態に遷移する。なお、非選択メモリＭＣについては、弱リセット状態への遷移を促す方向のバイアスが掛るが、そのバイアスは、リセット状態に遷移する程の大きさではないため、非選択メモリセルＭＣの誤遷移の問題は生じない。また、読み出し動作では、リセット状態のメモリセルＭＣについては、セット状態に遷移するようなバイアスが掛らないため、誤遷移の問題は生じない。

図１０は、実施形態に係るアクセス動作（リセット動作）のアクセス・アクティブ・フェーズ時のメモリセルアレイ１のバイアス状態を示す図である。

リセット動作の場合、図１０に示すように、アクティブ・スタンバイ・フェーズにおいて電圧Ｕｕ＝Ｗｕ＝Ｖｄ／２で設定されていた非選択ビット線ＢＬ及び非選択ワード線ＷＬをフローティング状態にする。また、選択ビット線ＢＬを接地電圧Ｕｓ＝Ｖｓｓ、選択ワード線ＷＬをリセット電圧Ｗｓ＝Ｖｒｅｓｅｔに設定する。その結果、選択メモリセルＭＣには、リセット電圧Ｖｒｅｓｅｔの逆方向バイアスが掛かるため、選択メモリセルは、現在の状態に依らずリセット状態に遷移する。

［アクセス回路］
ここでは、実施形態に係るアクセス回路について説明する。
始めに、アクセス回路のセンスアンプ部２ｃについて説明する。このセンスアンプ部２ｃを用いることで、前述の弱リセット動作或いは読み出し動作を実現することができる。

基本的には、メモリセルＭＣの状態は、リセット状態或いは弱リセット状態のいずれかである。そして、弱リセット状態のメモリセルＭＣをセット状態に遷移させる読み出し動作は、セット動作と大きな差はない。但し、読み出し動作では、リセット状態のメモリセルＭＣをセット状態に遷移させないことが重要であるため、その点において、セット動作と読み出し動作とではビット線ＢＬに設定する電圧が異なる。具体的には、セット動作の場合、選択ビット線ＢＬをセット電圧Ｕｓ＝Ｖｓｅｔに設定し、読み出し動作の場合、選択ビット線ＢＬを読み出し電圧Ｕｓ＝Ｖｒｅａｄに設定する。一方、非選択ビット線ＢＬは電圧Ｕｕ＝Ｖｓｅｔ／２でフローティング状態（Ｕｕ〜）になる。

図１１は、実施形態に係るセンスアンプ部２ｃの回路図である。
このセンスアンプ部２ｃは、選択ビット線ＢＬに流れる電流を制限する電流制限回路１１０と、選択メモリセルＭＣの状態を検知する状態検知回路１２０を有する。

ビット線ＢＬには、電流制限回路１１０と電気的に接続するＮＭＯＳ型のトランジスタＱＮ１０１と、電圧Ｕｕの端子と電気的に接続するＮＭＯＳ型のトランジスタＱＮ１０２が接続されている。トランジスタＱＮ１０１は、制御信号ｓｔａｒｔによって制御され、トランジスタＱＮ１０２は、制御信号ｓｔａｒｔと逆論理の制御信号／ｓｔａｒｔによって制御される。これによって、制御信号ｓｔａｒｔ＝‘Ｌ’の間、ビット線ＢＬは電圧Ｕｕに設定され、制御信号ｓｔａｒｔ＝‘Ｈ’になると、ビット線ＢＬは電流制限回路１１０が接続される。

電流制限回路１１０は、ダイナミックなカレントミラー回路によって構成されている。この電流制限回路１１０は、電圧Ｕｓの端子及びビット線ＢＬ間に設けられたＰＭＯＳ型のトランジスタＱＰ１１１と、インバータＩＶ１１１を構成するＰＭＯＳ型のトランジスタＱＰ１１２及びＮＭＯＳ型のトランジスタＱＮ１１１を有する。インバータＩＶ１１１の入力、出力は、それぞれビット線ＢＬ、トランジスタＱＰ１１１のゲートに接続されている。なお、以下において、インバータＩＶ１の出力を「ノードｇ」と呼ぶこともある。

メモリセルＭＣがセット状態に遷移すると、メモリセルＭＣの抵抗の低下に伴って、ビット線ＢＬの電圧が低下する。この場合、インバータＩＶ１１１の入力の電圧が低下するため、それに伴ってインバータＩＶ１１１の出力が上昇する。その結果、トランジスタＱＰ１１１のゲート電圧が上昇し、トランジスタＱＰ１１１に流れる電流が制限されることになる。つまり、電流制限回路１１０を用いることで、メモリセルＭＣの抵抗の低下に伴い、ビット線ＢＬに流れる電流が制限し、最終的に電圧Ｕｓの端子とビット線ＢＬとを切り離すことができる。

なお、トランジスタＱＰ１１１に設定される電圧Ｕｓは、弱リセット動作時と読み出し動作時で大きく異なるため、そのダイナミックレンジを確保するため、インバータＩＶ１１１は、定電流接続されたＰＭＯＳ型のトランジスタＱＰ１０１によって電流を絞った上で駆動される。

状態検知回路１２０は、メモリセルＭＣの状態を検知しモニタする回路であり、モニタ結果を出力信号ｓｅｔとして出力する。セット動作の場合、この出力信号ｓｅｔをセット動作完了の信号として用いる。

この状態検知回路１２０は、トランジスタＱＰ１０１及び接地電圧Ｖｓｓの端子間に直列接続されたＰＭＯＳ型のトランジスタＱＰ１２１及びＮＭＯＳ型のトランジスタＱＮ１２１、並びに、電源電圧Ｖｄｄの端子及び接地電圧Ｖｓｓの端子間に直列接続されたインバータＩＶ１２１を構成するＰＭＯＳ型のトランジスタＱＰ１２２及びＮＭＯＳ型のトランジスタＱＮ１２２を有する。トランジスタＱＰ１２１のゲートは、ノードｇに接続されている。トランジスタＱＮ１２１のゲートは、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードに接続されている。トランジスタＱＰ１２２及びＱＮ１２２のゲートは、共にトランジスタＱＰ１２１及びＱＮ１２１の接続ノードに接続されている。また、状態検知回路１２０は、トランジスタＱＰ１２１及びＱＮ１２１の接続ノードと接地電圧Ｖｓｓの端子との間に設けられたトランジスタＱＮ１２３、並びに、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードと接地電圧Ｖｓｓの端子との間に設けられたＮＭＯＳ型のトランジスタＱＮ１２４を有する。トランジスタＱＮ１２３のゲートは、ノードｇに接続されている。トランジスタＱＮ１２４は、制御信号／ｓｔａｒｔで制御される。この構成の場合、トランジスタＱＰ１２２及びＱＮ１２２の接続ノードの信号が出力信号ｓｅｔとなる。

制御信号／ｓｔａｒｔ＝‘Ｈ’の間、電流制限回路１１０は働いていないが、この時、トランジスタＱＮ１２４の働きによって、出力信号ｓｅｔは初期状態となる。メモリセルＭＣの抵抗が低下しビット線ＢＬに供給される電流が制限されていくと、ノードｇの電圧が上昇し、トランジスタＱＮ１２３がオンになる。これによって、インバータＩＶ１２１の入力が‘Ｌ’になり、出力信号ｓｅｔ＝‘Ｈ’になる。これによって、メモリセルＭＣの状態がセット状態に遷移したことを検知できる。

実施形態に係るアクセス回路は、メモリセルマットＭＭ内の複数のメモリセルＭＣに対して同時にアクセスすることができるが、このアクセスの際に出力信号ｓｅｔを利用する。

具体的には、セット動作の場合、全ての選択メモリセルＭＣがセット状態に遷移したことを示す合図として利用できる。アクセス回路は、同時アクセスする全ての選択メモリセルＭＣそれぞれに対応する出力信号ｓｅｔを利用し、全ての選択メモリセルＭＣのセット状態への遷移を検知した時点で、セット動作を完了する。そして、選択メモリセルＭＣを弱リセット状態に遷移させるべく選択ワード線ＷＬを所定の電圧に設定する。

また、読み出し動作の場合、アクセス回路は、所定の時間内に、対応する出力信号ｓｅｔが立ち上がったメモリセルＭＣを弱リセット状態、対応する出力信号ｓｅｔが立ち上がらなかったメモリセルＭＣをリセット状態と判定し、メモリセルＭＣが保持するデータを読み取る。

図１２は、実施形態に係るセンスアンプ部２ｃの回路図である。この回路は、図１１に示す電流制限回路１１０及び状態検知回路１２０からなる構成を、ビット線ブロックＢＬＢに対応させた回路である。なお、ビット線ブロックＢＬＢとは、複数のビット線ＢＬからなるまとまりの事である。ビット線ブロックＢＬＢについては後で詳述する。以下において、この回路を「ＳＳＣＣ回路ブロック」と呼ぶこともある。

ＳＳＣＣ回路ブロックは、図１１に示す電流制限回路１１０及び状態検知回路１２０を有する。但し、電流制限回路１１０のトランジスタＱＰ１１１のドレインにビット線ブロックＢＬＢのノードＮＢＬＢが接続されている。また、ＳＳＣＣ回路ブロックは、電圧Ｕｓの端子及びノードＮＢＬＢ間に、制御信号ＲＳで制御されるＮＭＯＳ型のトランジスタＱＮ２０１を有する。

ビット線ブロックＢＬＢが複数同時に選択されて、それぞれのビット線ブロックＢＬＢに対応するＳＳＣＣ回路ブロックが同時に働くことで、メモリセルＭＣへの同時並列アクセスを実現できる。これによって、書き込み動作或いは読み出し動作時のデータ転送レートを稼ぐことができる。

リセット動作の際、信号ＲＳ＝‘Ｈ’にし、選択ビット線ＢＬを接地電圧Ｕｓ＝Ｖｓｓ、選択ワード線ＷＬをリセット電圧Ｗｓ＝Ｖｒｅｓｅｔに設定すると、ＳＳＣＣ回路ブロックは非活性化される。この場合、出力信号ｓｅｔも‘Ｈ’で固定される。

次に、実施形態に係るカラムデコーダ２ａ及びロウデコーダ３ａについて説明する。

図１３は、実施形態に係るメモリセルアレイ１並びにセンスアンプ部２ｃ、カラムデコーダ２ａ及びロウデコーダ３ａの構成を示す図である。

実施形態に係るアクセス動作では、メモリセルマットＭＭからワード線ＷＬを１本だけ選択すると共に、複数のビット線ＢＬを選択することで、複数のメモリセルＭＣに対する同時アクセスを実現している。

カラムデコーダ２ａは、複数のビット線ブロック内デコーダＢＬＢＤを有する。このビット線ブロック内デコーダＢＬＢＤは、ビット線ブロックＢＬＢ毎に設けられている。各ビット線ブロック内デコーダＢＬＢＤは、ビット線ブロックＢＬＢから１本のビット線ＢＬを選択する。また、各ビット線ブロック内デコーダＢＬＢＤには、それぞれ図１２に示すＳＳＣＣ回路ブロックが接続されている。

ロウデコーダ３ａは、複数のワード線ブロック内デコーダＷＬＢＤを有する。このワード線ブロック内デコーダＷＬＢＤは、複数のワード線ＷＬかなるワード線ブロックＷＬＢ毎に設けられている。各ワード線ブロック内デコーダＷＬＢＤは、ワード線ブロックＷＬＢから１本のワード線ＷＬを選択する。

複数のメモリセルＭＣに対して同時アクセスする場合、アクセス回路は、複数のビット線ブロック内デコーダＢＬＢＤによって、各ビット線ブロックＢＬＢから１本ずつのビット線ＢＬを選択すると共に、１つのワード線ブロック内デコーダＷＬＢＤによって、当該ワード線ブロック内デコーダＷＬＢＤに対応するワード線ブロックＷＬＢから１本のワード線ＷＬを選択する。そして、選択されたビット線ＢＬ、ワード線ＷＬは、ビット線ドライバ２ｂ、ワード線ドライバ３ｂによってアクセス動作に必要な電圧に設定される。

次に、ビット線ブロックＢＬＢ及びビット線ブロック内デコーダＢＬＢＤの構成について説明する。

図１４は、実施形態に係るビット線ブロック内デコーダＢＬＢＤの回路図である。また、図１５は、実施形態に係るＳＳＣＣ回路ブロック、ビット線ブロック内デコーダＢＬＢＤ及びワード線ブロック内デコーダＷＬＢＤのタイミングチャートである。

各ビット線ブロックＢＬＢは、Ｍ本のビット線ＢＬ＜０＞〜＜Ｍ−１＞からなる。これらビット線ＢＬ＜０＞〜＜Ｍ−１＞は、後述するビット線選択部３１０を介してノードＮＢＬＢに共通に接続されている。

ビット線ブロック内デコーダＢＬＢＤは、ビット線ＢＬ＜０＞〜＜Ｍ−１＞のいずれかを選択的にノードＮＢＬＢに接続するビット線選択部３１０と、ビット線ＢＬの電圧を設定する選択ビット線用電圧部３２０及び非選択ビット線用電圧部３３０を有する。

ビット線選択部３１０は、ビット線ＢＬ＜ｍ＞（ｍ＝０〜Ｍ−１）及びノードＮＢＬＢを接続するＮＭＯＳ型のトランジスタＱＮ３１１＜ｍ＞からなる。選択ビット線用電圧部３２０は、ビット線ＢＬ＜ｍ＞及び電圧Ｕ１の端子間を接続するＮＭＯＳ型のトランジスタＱＮ３２１＜ｍ＞からなる。また、非選択ビット線用電圧部３３０は、ビット線ＢＬ＜ｍ＞及び電圧Ｕ２の端子間を接続するＮＭＯＳ型のトランジスタＱＮ３３１＜ｍ＞からなる。トランジスタＱＮ３１１＜ｍ＞、ＱＮ３２１＜ｍ＞、ＱＮ３３１＜ｍ＞は、それぞれ制御信号Ｂ＜ｍ＞、＊Ｂ＜ｍ＞、／＊Ｂ＜ｍ＞で制御される。なお、制御信号／＊Ｂ＜ｍ＞は、制御信号＊Ｂ＜ｍ＞の逆論理の信号である。

制御信号Ｂ＜０＞〜＜Ｍ−１＞は、メモリセルアレイ１内の全てのビット線ブロック内デコーダＢＬＢＤに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号Ｂ＜ｍ＞のみが‘Ｈ’になる。

そして、信号Ｂ＜ｍ＞が‘Ｈ’になると、信号＊Ｂ＜ｍ＞は‘Ｈ’になり、その他の信号＊Ｂ＜ｍ´＞（ｍ´＝１〜Ｍ−１且つｍ´≠ｍ）は‘Ｌ’になる。

この場合、選択ビット線用電圧部３２０では、選択ビット線ＢＬ＜ｍ＞と電圧Ｕ１の端子を接続するトランジスタＱＮ３２１＜ｍ＞がオンになるため、ビット線ＢＬ＜ｍ＞は電圧Ｕ１に設定されることになる。但し、制御信号Ｂ＜ｍ＞が立ち上がると、信号＊Ｂ＜ｍ＞は‘Ｌ’になるため、トランジスタＱＮ３２１＜ｍ＞はオフになる。

一方、非選択ビット線用電圧部３３０では、非選択ビット線ＢＬ＜ｍ´＞と電圧Ｕ２の端子を接続するトランジスタＱＮ３３１＜ｍ´＞がオンになるため、ビット線ＢＬ＜ｍ´＞は電圧Ｕ２に設定されることになる。但し、制御信号Ｂ＜ｍ＞が立ち上がると、制御信号／＊Ｂ＜ｍ´＞は‘Ｌ’になるため、トランジスタＱＮ３３１＜ｍ´＞はオフになる。

なお、ビット線ブロック内デコーダＢＬＢＤの後段には、更に、メモリセルアレイ１内の特定のメモリセルマットＭＭを選択するためのデコーダが設けられており、上記ビット線ブロック内デコーダＢＬＢＤの動作は、このデコーダによって選択されたメモリセルマットＭＭのビット線ブロックＢＬＢについてのみ有効となる。

次に、ワード線ブロックＷＬＢ及びワード線ブロック内デコーダＷＬＢＤの構成について説明する。

図１６は、実施形態に係るワード線ブロック内デコーダＷＬＢＤの回路図である。
各ワード線ブロックＷＬＢは、Ｎ本のワード線ＷＬ＜０＞〜＜Ｎ−１＞からなる。これらワード線ＷＬ０〜ＷＬＮ−１は、後述するワード線選択部４１０を介してノードＮＷＬＢに共通に接続されている。そして、このノードＮＷＬＢは、制御信号ＳＷＬＢによって制御されるＮＭＯＳ型のトランジスタＱＮ４０１を介して電圧Ｗｓの端子に接続されている。

ワード線ブロック内デコーダＷＬＢＤは、Ｎ本のワード線ＷＬ＜０＞〜＜Ｎ−１＞のいずれかを選択的にノードＮＷＬＢに接続するワード線選択部４１０と、ワード線ＷＬの電圧を設定する選択ワード線用電圧部４２０と非選択ワード線用電圧部４３０を有する。

ワード線選択部４１０は、ワード線ＷＬｎ（ｎ＝０〜Ｎ−１）及びノードＮＷＬＢを接続するＮＭＯＳ型のトランジスタＱＮ４１１＜ｎ＞からなる。選択ワード線電圧部４１０は、ワード線ＷＬ＜ｎ＞及び電圧Ｗ１の端子間を接続するＮＭＯＳ型のトランジスタＱＮ４２１＜ｎ＞からなる。また、非選択ワード線用電圧部４３０は、ワード線ＷＬ＜ｎ＞及び電圧Ｗ２の端子間を接続するＮＭＯＳ型のトランジスタＱＮ４３１＜ｎ＞からなる。トランジスタＱＮ４１１＜ｎ＞、ＱＮ４２１＜ｎ＞、ＱＮ４３１＜ｎ＞は、それぞれ信号Ｗ＜ｎ＞、＊Ｗ＜ｎ＞、／＊Ｗ＜ｎ＞で制御される。なお、信号／＊Ｗ＜ｎ＞は、信号＊Ｗ＜ｎ＞の逆論理の信号である。

制御信号Ｗ＜ｎ＞〜＜Ｎ−１＞は、メモリセルアレイ１内の全てのワード線ブロック内デコーダＷＬＢＤに対して共通に供給される信号であり、図示しない前段のデコーダによって一の信号Ｂ＜ｎ＞のみが‘Ｈ’になる。なお、ワード線ブロック内デコーダＷＬＢＤの動作は、制御信号ＳＷＬＢによって制御されるトランジスタＱＮ４０１の作用によって、選択されたワード線ブロックＷＬＢについてのみ作用する。

そして、制御信号Ｗ＜ｎ＞＝‘Ｈ’になると、信号＊Ｗ＜ｎ＞＝‘Ｈ’になり、その他の制御信号＊Ｗ＜ｎ´＞（ｎ´＝１〜Ｎ−１且つｎ´≠ｎ）は‘Ｌ’になる。

この場合、選択ワード線用電圧部４２０では、選択ワード線ＷＬ＜ｎ＞と電圧Ｗ１の端子を接続するトランジスタＱＮ４２１＜ｎ＞がオンになるため、ワード線ＷＬ＜ｎ＞は電圧Ｗ１に設定されることになる。但し、制御信号Ｗ＜ｎ＞が立ち上がると、信号＊Ｗ＜ｎ＞＝‘Ｌ’になるため、トランジスタＱＮ４２１＜ｎ＞はオフになる。

一方、非選択ワード線用電圧部４３０では、非選択ワード線ＷＬ＜ｎ´＞と電圧Ｗ２の端子を接続するトランジスタＱＮ４３１＜ｎ´＞がオンになるため、非選択ワード線ＷＬ＜ｎ´＞は電圧Ｗ２に設定されることになる。但し、制御信号Ｗ＜ｎ＞が立ち上がると、制御信号／^＊Ｗ＜ｎ´＞＝‘Ｌ’になるため、トランジスタＱＮ４３１＜ｎ´＞はオフになる。

その後、書き込み動作においては、状態検知回路１２０の出力信号ｓｅｔ＝‘Ｈ’になりメモリセルＭＣがセット状態に遷移したことを検知した時点において（図１５中の矢印）、読み出し動作の場合、制御信号ｓｔａｒｔが立ち上がってから、所定の時間ｔが経過した時点において、制御信号Ｗ＜ｎ＞＝‘Ｌ’にし、する。

なお、ワード線ブロック内デコーダＷＬＢＤの後段には、更に、メモリセルアレイ１内の特定のメモリセルマットＭＭを選択するためのデコーダが設けられており、上記ワード線ブロック内デコーダＷＬＢＤの動作は、このデコーダによって選択されたメモリセルマットＭＭのワード線ブロックＷＬＢについてのみ有効である。

ワード線ブロック内デコーダＷＬＢＤは、以上の通り、ビット線ブロック内デコーダＢＬＢＤとは異なり、制御信号ＳＷＬＢによって１つだけ選択される。これによって、メモリセルＭＣの多重選択を防止している。

［弱リセット動作時のメモリセルの状態変化］
ここでは、弱リセット動作時のメモリセルの状態変化について説明する。
図１７は、実施形態に係る弱リセット動作時のメモリセルの状態変化を示す図である。この図は、リセット状態のメモリセルＭＣをセット状態を経由して、弱リセット状態に遷移させる場合について示している。また、図中の矢印は、メモリセルＭＣのアノード及びカソード間の電位差を示している。

アクセス動作前、選択ビット線ＢＬ及び選択ワード線ＷＬは、共通の中間電圧であるＶｄ／２に設定されている。ここで、制御信号ｓｔａｒｔが‘Ｌ’から‘Ｈ’に立ち上がると、弱リセット動作のアクセス・アクティブ・フェーズが始まり、選択ビット線ＢＬはセット電圧Ｖｓｅｔに設定され、選択ワード線ＷＬは、接地電圧Ｖｓｓに設定される。その結果、メモリセルＭＣのアノードは、ほぼセット電圧Ｖｓｅｔとなり、メモリセルＭＣのカソードは、ほぼ接地電圧Ｖｓｓになる。

この時点では、リセット状態のメモリセルＭＣに対してはセット電圧Ｖｓｅｔがほぼそのまま印加され、大きなセル電流も流れないため、電流制限回路１１０による電流制限は機能しない。その結果、状態検知回路１２０からの出力信号ｓｅｔは‘Ｌ’である。

その後、この電圧設定によって、メモリセルＭＣは、リセット状態からセット状態に遷移する。その結果、メモリセルＭＣは低抵抗になるため、セル電流が急速に増加する。これに伴い、ビット線ＢＬの電圧が下がるため、電流制限回路１１０が機能し、ビット線ＢＬに流れる電流を制限し、やがては、ビット線ＢＬを電源から切り離す。また、ビット線ＢＬの電圧の変化を受けて、状態検知回路１２０からの出力信号ｓｅｔは‘Ｌ’から‘Ｈ’に立ち上がる。この時点で、メモリセルＭＣのアノードとカソードの電位差は、非常に小さくなる。

同時アクセスされるメモリセルＭＣの状態遷移の特性は異なるが、全てのメモリセルＭＣに対応する出力信号ｓｅｔが立ち上がり、全てのメモリセルＭＣがセット状態に遷移したことを検知すると、ワード線ＷＬを接地電圧Ｖｓｓから切り離して、^＊Ｗ＜ｎ＞と^＊Ｗ＜ｎ´＞を再び立ち上げ、後アクセス・アクティブ・フェーズに処理が移る。

後アクセス・アクティブ・フェーズに入ると、ワード線ＷＬがアクティブ・スタンバイ・フェーズ時の電圧に設定される。つまり、選択ワード線ＷＬに対しては電圧Ｖｄ／２が設定される。なお、弱リセット状態へ強力に遷移させるために、選択ワード線ＷＬを電圧Ｖｄ／２よりも更に高い電圧に設定しても良い。一方、ビット線ＢＬは、フローティング状態で維持される。

セット状態のメモリセルＭＣに流れるセル電流は、逆方向バイアスが掛かった場合でも、順方向バイアスが掛かった場合でも、立ち上がりのタイミングはほぼ同じである。そのため、メモリセルＭＣのアノードの電圧は、ワード線ＷＬから充電されて上昇するが、ワード線ＷＬの電圧より常に低く、メモリセルＭＣには常に逆方向バイアスが掛かることになる。その結果、セット状態のメモリセルＭＣは、弱リセット状態に遷移する。メモリセルＭＣが弱リセット状態に遷移すると、メモリセルＭＣのリバース特性はリセット状態の場合とほぼ同じになるため、メモリセルＭＣのカソードからアノードへ流れ込む電流はほとんどなくなる。

なお、ワード線ＷＬに対して電圧の再設定が行われるため、非選択メモリセルＭＣには逆方向バイアスが掛かり弱リセット状態の強化が行われる。そのため、非選択メモリセルＭＣに逆方向バイアスが掛かっても、バタフライ状態となった不良メモリセルのように、非選択メモリセルＭＣに大きなセル電流が流れるのを防止する効果もある。これによって、メモリセルアレイ１の全てのメモリセルＭＣを、常にリセット状態か弱リセット状態にすることができる。

［まとめ］
以上のように、実施形態に係る半導体記憶装置に用いるメモリセルは、大きな電圧を印加しないと低抵抗に遷移しないリセット状態と、小さな電圧でも低抵抗に遷移する弱リセット状態を有する。そして、これら状態において、メモリセルはいずれも高抵抗であるため、フローティングアクセス方式によるアクセス動作に適したメモリセルであると言える。これによって、半導体記憶装置の消費電力を抑えることができる。

また、実施形態に係るメモリセルを用いることで、クロスポイント型のメモリセルアレイを構築することができる。これによって、三次元構造を持つ大容量のメモリセルアレイを実現することができる。

更に、実施形態に係るアクセス動作の場合、書き込み動作においては、セット状態を経る履歴を利用する。また、読み出し動作においては、セット状態への遷移のし易さの違いからリセット状態か弱リセット状態かを判別した後、再び高抵抗に書き戻すようにしている。これによって、いわばメモリセルの電圧印加履歴によってデータを不揮発に記憶する半導体記憶装置を提供することができる。

つまり、実施形態によれば、メモリセルの電圧印加履歴を利用しつつ、低消費電力且つ大容量を実現した半導体記憶装置を提供することができる。

［その他］
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１・・・メモリセルアレイ、２・・・カラム制御回路、２ａ・・・カラムデコーダ、２ｂ・・・ビット線ドライバ、２ｃ・・・センスアンプ部、３・・・ロウ制御回路、３ａ・・・ロウデコーダ、３ｂ・・・ワード線ドライバ、１１０・・・電流制限回路、１２０・・・状態検知回路、３１０・・・ビット線選択部、３２０・・・選択ビット線用電圧部、４１０・・・ワード線選択部、４２０・・・選択ワード線用電圧部、４３０・・・非選択ワード線用電圧部。

Claims (7)

1. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイと、
   前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路と
   を備え、
   前記メモリセルは、第１極性の電圧が印加された場合と前記第１極性と異なる第２極性の電圧が印加された場合で非対称な電圧−電流特性を有し、
   前記メモリセルは、第１状態、前記第１状態よりも抵抗値が高い第２状態及び第３状態を有し、
   （１）前記第２状態の場合、前記第１極性の第１電圧の印加によって前記第１状態に遷移し、
   （２）前記第１状態の場合、前記第２極性の第２電圧の印加によって前記第２状態に遷移し、
   （３）前記第１状態の場合、前記第２極性の第３電圧（第３電圧＜第２電圧）の印加によって前記第３状態に遷移し、
   （４）前記第３状態の場合、前記第１極性の第４電圧（第４電圧＜第１電圧）の印加によって前記第１状態に遷移し、
   前記メモリセルは、２値のデータを前記第２状態及び前記第３状態に対応付けて記憶し、
   前記アクセス回路は、
   前記第１配線の電圧の低下に応じて、当該第１配線に流れる電流を制限し、遮断する電流制限回路と、
   前記第１配線の電圧の低下に応じて、当該第１配線に接続された前記メモリセルが前記第１状態か否かを判別する状態検知回路と
   を有し、
   アクセス対象である前記メモリセルを選択メモリセル、当該選択メモリセルに接続された前記第１配線を選択第１配線、当該選択メモリセルに接続された前記第２配線を選択第２配線とした場合、
   前記アクセス回路は、前記第２状態の前記選択メモリセルを前記第３状態に遷移させる際、
   前記選択第２配線を基準電圧、前記選択第１配線に前記基準電圧よりも前記第１電圧だけ高い第１電圧を設定して前記選択メモリセルを前記第１状態に遷移させ、
   前記選択第１配線をフローティング状態にし、
   前記選択第２配線を前記基準電圧及び前記第１電圧の中間電圧に設定し、前記第１状態の前記選択メモリセルを前記第３状態に遷移させ、
   アクセス対象である前記メモリセルを選択メモリセル、その他の前記メモリセルを非選択メモリセルとした場合、
   前記アクセス回路は、前記選択メモリセルにアクセスする際、前記非選択メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にする
   ことを特徴とする半導体記憶装置。
2. 複数の第１配線、前記第１配線に交差する複数の第２配線、並びに、前記複数の第１配線及び第２配線の交差部に設けられた複数のメモリセルからなるメモリセル層を有するメモリセルアレイを備え、
   前記メモリセルは、第１極性の電圧が印加された場合と前記第１極性と異なる第２極性の電圧が印加された場合で非対称な電圧−電流特性を有し、
   前記メモリセルは、第１状態 、前記第１状態よりも抵抗値が高い第２状態 、及び前記第２状態と実質的に同じ電圧−電流特性を持つ第３状態 を有し、
   （１）前記第２状態の場合、前記第１極性の第１電圧 の印加によって前記第１状態に遷移し、
   （２）前記第１状態の場合、前記第２極性の第２電圧 の印加によって前記第２状態に遷移し、
   （３）前記第１状態の場合、前記第２極性の第３電圧 （第３電圧＜第２電圧）の印加によって前記第３状態に遷移し、
   （４）前記第３状態の場合、前記第１極性の第４電圧 （第４電圧＜第１電圧）の印加によって前記第１状態に遷移する
   ことを特徴とする半導体記憶装置。
3. 前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路を備え、
   アクセス対象である前記メモリセルを選択メモリセル、当該選択メモリセルに接続された前記第１配線を選択第１配線、当該選択メモリセルに接続された前記第２配線を選択第２配線とした場合、
   前記アクセス回路は、前記第２状態の前記選択メモリセルを前記第３状態に遷移させる際、
   前記選択第２配線を基準電圧、前記選択第１配線に前記基準電圧よりも前記第１電圧だけ高い第１電圧を設定して前記選択メモリセルを前記第１状態に遷移させ、
   前記選択第１配線をフローティング状態にし、
   前記選択第２配線を前記基準電圧及び前記第１電圧の中間電圧に設定し、前記第１状態の前記選択メモリセルを前記第３状態に遷移させる
   ことを特徴とする請求項２記載の半導体記憶装置。
4. 前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路を備え、
   アクセス対象である前記メモリセルを選択メモリセル、その他の前記メモリセルを非選択メモリセルとした場合、
   前記アクセス回路は、前記選択メモリセルにアクセスする際、前記非選択メモリセルに接続された前記第１配線及び前記第２配線の少なくとも一方をフローティング状態にする
   ことを特徴とする請求項２又は３記載の半導体記憶装置。
5. 前記メモリセルは、２値のデータを前記第２状態及び前記第３状態に対応付けて記憶する
   ことを特徴とする請求項２〜４のいずれか１項記載の半導体記憶装置。
6. 前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路を備え、
   前記アクセス回路は、前記第１配線の電圧の低下に応じて、当該第１配線に流れる電流を制限し、遮断する電流制限回路を有する
   ことを特徴とする請求項２〜５のいずれか１項記載の半導体記憶装置。
7. 前記第１配線及び前記第２配線を介して前記メモリセルにアクセスするアクセス回路を備え、
   前記アクセス回路は、前記第１配線の電圧の低下に応じて、当該第１配線に接続された前記メモリセルが前記第１状態か否かを判別する状態検知回路を有する
   ことを特徴とする請求項２〜６のいずれか１項記載の半導体記憶装置。
   

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