[go: up one dir, main page]

WO2007069405A1 - 不揮発性半導体記憶装置 - Google Patents

不揮発性半導体記憶装置 Download PDF

Info

Publication number
WO2007069405A1
WO2007069405A1 PCT/JP2006/321817 JP2006321817W WO2007069405A1 WO 2007069405 A1 WO2007069405 A1 WO 2007069405A1 JP 2006321817 W JP2006321817 W JP 2006321817W WO 2007069405 A1 WO2007069405 A1 WO 2007069405A1
Authority
WO
WIPO (PCT)
Prior art keywords
voltage
voltage control
word line
memory cell
circuit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP2006/321817
Other languages
English (en)
French (fr)
Inventor
Hidenori Morimoto
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to US12/084,556 priority Critical patent/US7688614B2/en
Priority to DE602006019639T priority patent/DE602006019639D1/de
Priority to EP06822746A priority patent/EP1965391B1/en
Priority to CN2006800468532A priority patent/CN101331553B/zh
Publication of WO2007069405A1 publication Critical patent/WO2007069405A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/18—Auxiliary circuits, e.g. for writing into memory
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0007—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising metal oxide memory material, e.g. perovskites
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/004—Reading or sensing circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/009—Write using potential difference applied between cell electrodes
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/31—Material having complex metal oxide, e.g. perovskite structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/32—Material having simple binary metal oxide structure
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/30—Resistive cell, memory material aspects
    • G11C2213/34—Material includes an oxide or a nitride
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/77—Array wherein the memory element being directly connected to the bit lines and word lines without any access device being used

Definitions

  • Nonvolatile semiconductor memory device includes
  • the present invention includes a plurality of memory cells having a two-terminal structure arranged in a row direction and a column direction, each including a plurality of word lines extending in the row direction and a plurality of bit lines extending in the column direction.
  • Each of the memory cells is formed by connecting one end side of the memory cell to the common word line, and connecting each other end of the memory cell to the common bit line.
  • the present invention relates to a nonvolatile semiconductor memory device having a cross-point type memory cell array.
  • DVD Digital versatile disc
  • the conventional storage medium is a non-volatile memory, and is stored in an archive (a storage container or the like) while maintaining the information recorded therein so as not to be substantially completely destroyed. It can be removed from the main unit and all power sources for a period of about 10 years.
  • the demand for non-volatile semiconductor memory devices addresses the long-term data retention of CDs, DVDs, magnetic tapes, and most forms of photographic film.
  • Nonvolatile semiconductor memory devices that can replace conventional storage media are currently configured as electrically erasable / writable nonvolatile semiconductor memory devices such as flash memories and EEPROMs.
  • the memory cells of current non-volatile semiconductor memory devices are usually formed in a two-dimensional array in a single crystal silicon substrate and are limited to a two-dimensional memory cell array. Accordingly, the amount of data that can be stored (storage capacity) is limited to the number of memory cells that can be formed in a single plane of the silicon substrate.
  • the three-dimensional semiconductor memory device stacks memory cell arrays in a direction perpendicular to the substrate surface, thereby increasing the storage capacity per unit area and reducing the manufacturing cost per bit. It becomes possible.
  • the three-dimensional semiconductor memory device disclosed in Non-Patent Document 1 below is a non-volatile OTP type that can be written only once, with a memory cell array stacked vertically in a direction perpendicular to the substrate surface. It is a storage device.
  • a cross-point type memory cell array in which memory elements are arranged at the intersections of word lines and bit lines is vertically stacked to form a four-layer structure.
  • Non-Patent Document 1 polycrystalline silicon is used as the material of the film constituting the memory element.
  • Memory cell area per bit is 4F 2.
  • F indicates the minimum design dimension specified in the manufacturing process used.
  • This memory cell area is equal to a flash memory with the same design rule.
  • the effective cell area is 1F 2 which is a quarter of 4F 2 . For this reason, the manufacturing cost can be reduced compared with the flash memory.
  • Each memory cell constituting the memory cell array is formed by connecting a state change portion called “anti-fuse” and a selection portion made of a diode in series, and each end of the memory cell is connected to a word line and a bit line, respectively. It has a connected structure.
  • the antifuse is made of a silicon oxide film, and the diode is formed by stacking P-type silicon and N-type silicon. Data storage uses the resistance change of the antifuse when a voltage is applied to the memory cell.
  • the antifuse is in a high insulation state in the initial state, and changes to a conductive state when a voltage higher than the threshold voltage is applied. -And since the antifuse that is in the conductive state does not return to the insulated state, writing cannot be performed with a single turn.
  • the role of the diode is to prevent the current flowing through the selected memory cell from flowing around.
  • a two-terminal configuration is used at the intersection (cross point) of the word line and the bit line of the memory cell array.
  • various memory cells that can be used for cross-point memory cell arrays in which memory cells are individually arranged, in addition to the above-mentioned diode-attached antifuses, regardless of whether the memory cell array has a two-dimensional structure or a three-dimensional structure.
  • Non-volatile memory cells are assumed.
  • Non-Patent Document 2 and Non-Patent Document 3 transition metal oxides such as PrCaMnO and NiO that change in resistance due to electrical stress, or current disclosed in Non-Patent Document 4
  • a memory cell made of a phase change material such as GeSeTe that changes in phase due to thermal stress due to the above, or a memory cell in which each of the above memory element materials and a diode are connected in series can be considered.
  • Non-Patent Document 1 Feng Li et al., "Evaluation of Si02 Antiuse in a 3D -OTP Memory, IEEE Transactions on Device and Material Reliability Vol. 4 No. 3 (2004) pp. 416-421
  • Non-Patent Document 2 W. W. Zhuang et al., "Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM) ', IE DM Technical Digest, pp. 193-196, December 2002
  • Non-Patent Document 3 1. G. Beak et al., “Highly scalable non—volatile resistive memory using simple binary oxide driven by asymmetric unipolar volt age pulses”, IEDM Technical Digest, pp. 587-590, December 2004 4: SJ Ahn et al., "Highly manufacturable high density phase change memory of 64Mb and beyond", IEDM Technical Digest, pp. 907-910, December 2004
  • the formation of the memory cell array and the formation of the wiring layers such as the word lines and the bit lines are alternately repeated.
  • Stable polycrystalline silicon or refractory metal materials are generally used.
  • the above wiring material has higher resistance than aluminum and copper, so it is far from the side closer to the selection circuit that selects the word line and bit line due to the influence of IR drop (voltage drop or voltage rise) due to write current and wiring resistance.
  • IR drop voltage drop or voltage rise
  • the present invention has been made in view of the above problems, and an object thereof is a nonvolatile memory capable of suppressing deterioration of memory characteristics due to IR drops on word lines and bit lines of a cross-point type memory cell array. It is in providing a conductive semiconductor memory device.
  • a non-volatile semiconductor memory device includes a plurality of two-terminal memory cells arranged in a row direction and a column direction, and a plurality of nodes extending in the row direction.
  • a plurality of bit lines extending in the line and column directions, each of the memory cells in the same row connecting one end side of the memory cells to the common word line, and each of the memory cells in the same column,
  • a nonvolatile semiconductor memory device comprising a memory cell array in which the other end side of the memory cells is connected to a common bit line, wherein a predetermined number of the word lines are selected from the plurality of word lines.
  • a word line selection circuit that applies a selected word line voltage and a non-selected word line voltage separately to the selected word line and a non-selected word line that is not selected and selected as the selected word line; and Before a predetermined number Selecting a bit line as a selected bit line, and applying a selected bit line voltage and a non-selected bit line voltage separately to the selected bit line and a non-selected bit line not selected,
  • a voltage control circuit that individually suppresses voltage fluctuations of at least one of the plurality of word lines and the plurality of bit lines, and at least one of the plurality of word lines and the plurality of bit lines includes: Connect to the voltage control circuit at the farthest point from the drive point connected to the word line selection circuit or the bit line selection circuit, or at the voltage control point located between the drive point and the farthest point This is the first feature.
  • the word line or bit line connected to the voltage control circuit is driven by the word line selection circuit or bit line selection circuit.
  • the voltage due to the current flowing through the wiring resistance between the drive point and the selected memory cell that is the target of the memory operation because the voltage control circuit suppresses voltage fluctuations at remote voltage control points.
  • the drop or voltage rise is suppressed, and deterioration of memory characteristics due to the voltage drop or voltage rise can be suppressed.
  • the write current flowing through the selected memory cell The voltage applied to the selected memory cell varies depending on the position of the selected memory cell on the word line or bit line due to the voltage drop or voltage rise caused by the wiring resistance. It becomes possible to suppress variations in resistance value (memory characteristics) after writing depending on the location of the memory cell. As a result, the variation in memory characteristics after writing is suppressed, and as a result, a highly accurate read operation is possible.
  • the nonvolatile semiconductor memory device further includes the word line selection circuit or the bit line selection at each one end side of at least one of the plurality of word lines and the plurality of bit lines.
  • a second feature is that the circuit is connected and the voltage control circuit is connected to each other end.
  • the voltage drop or the voltage raising force due to the current flowing through the wiring resistance between the drive point and the selected memory cell subject to the memory operation is selected. Is the maximum when it is located at the farthest point on the word line or bit line, the voltage control circuit is connected to the farthest point, so that the effect of suppressing voltage fluctuation is maximized, and the first Thus, the effect of the nonvolatile semiconductor memory device having the above characteristics can be maximized.
  • the voltage control circuit further suppresses voltage fluctuation in a positive direction or a negative direction at the voltage control point with respect to a predetermined control reference voltage.
  • the third feature is that it is configured with a diode circuit.
  • the voltage control circuit further includes a series circuit of a diode circuit and a MOSFET, and an inverter circuit, and the series circuit includes the voltage control. Is connected between a point and a predetermined voltage supply line, and is connected to the input terminal force of the inverter circuit to the electrode on the voltage control point side of the drain electrode and the source electrode of the MOSFET, and the output terminal of the inverter circuit
  • the fourth feature is that it is connected to the gate electrode of the MOSFET.
  • the nonvolatile semiconductor memory device according to the third or fourth feature is further characterized in that the diode circuit includes a PN junction type diode element.
  • the nonvolatile semiconductor memory device is further characterized in that the diode circuit comprises a MOSFET having a drain and a gate connected to each other. To do.
  • the voltage control circuit further includes a MOS FET having a drain connected to the voltage control point and a source connected to a predetermined voltage supply line. And an inverter circuit having an input terminal connected to the voltage control point and an output terminal connected to the gate of the MOSFET.
  • a voltage control circuit that exhibits the effects of the nonvolatile semiconductor memory device having the first characteristic can be specifically realized.
  • the voltage control circuit is realized by a diode circuit, it is possible to selectively suppress only when the voltage fluctuation is large by adjusting the voltage across the diode circuit. As a result, this inconvenience can be avoided in a situation where it is desirable not to forcibly suppress small voltage fluctuations in a specific memory operation.
  • the voltage control circuit can be turned on and off according to the voltage level of the input terminal of the inverter circuit, so that it is applied to the selected word line or selected bit line.
  • the voltage memory cell operation differs depending on the type of operation, it is possible to selectively suppress only the voltage fluctuation in the selected word line or the selected bit line in a specific memory operation.
  • the nonvolatile semiconductor memory device is a memory cell having a two-terminal structure, further including a variable resistance element that stores information by a change in the memory cell force electric resistance, and the variable resistance element The electrical resistance is applied to both ends of the variable resistance element to change the electrical resistance of the variable resistive element, so that information can be written, and during the write operation, the selected word line connected to the memory cell to be written and the selected word line
  • the voltage control circuit is connected to the high voltage side of the selected word line and the selected bit line in a state where a predetermined write voltage is applied between the selected bit lines, the voltage When the control circuit suppresses voltage fluctuation in the low voltage direction of the voltage control point, and the voltage control circuit is connected to the low voltage side of the selection side line and the selection bit line
  • An eighth feature is that the voltage control circuit suppresses voltage fluctuation in the high voltage direction of the voltage control point.
  • the selected memory cell on the word line or the bit line is caused by the voltage drop or voltage rise caused by the write current flowing through the selected memory cell and the wiring resistance.
  • the voltage applied to the selected memory cell varies depending on the position of the memory cell, but the voltage control circuit specifically suppresses the voltage variation, and the resistance value (memory characteristics) after writing depends on the location of the selected memory cell. Variations can be suppressed. As a result, variations in memory characteristics after writing are suppressed, and as a result, a highly accurate read operation is possible.
  • the nonvolatile semiconductor memory device having any one of the above characteristics is a memory cell having a two-terminal structure, further including a variable resistance element that stores information by a change in the memory cell force electric resistance, and the variable resistance element It is configured that information can be written by applying an electrical stress to the both ends of the variable resistance element and the electric resistance of the variable resistance element changes, and the voltage control circuit is not activated during the read operation of the memory cell.
  • the current flowing through the voltage control circuit during voltage fluctuation control is superimposed on the read current flowing through the selected memory cell to be read. .
  • the voltage control circuit further suppresses fluctuations in voltage applied individually to the unselected word lines or the unselected bit lines.
  • the tenth feature is that it is configured as described above.
  • the voltage control circuit suppresses a change in the selected word line voltage or the selected bit line voltage applied to the selected node line or the selected bit line.
  • the unselected word line voltage or unselected bit line voltage applied to the unselected word line or unselected bit line is set to the selected word line voltage or It is possible to prevent misjudgment as a fluctuation of the selected bit line voltage, and to keep the unselected word line voltage or unselected bit line voltage applied properly to the unselected word line or unselected bit line. And proper memory operation can be ensured.
  • At least one of the plurality of word lines and the plurality of bit lines may further include a refractory metal material, polycrystalline silicon, or high
  • a refractory metal material polycrystalline silicon
  • An eleventh feature is that it is formed of a compound of a melting point metal material and polycrystalline silicon.
  • the nonvolatile semiconductor memory device of the eleventh feature when a refractory metal material, polycrystalline silicon, or a compound of a refractory metal material and polycrystalline silicon is used for a word line or a bit line, Compared to the case of using a low-resistance metal material such as aluminum or copper, the wiring resistance becomes higher, and the voltage drop or voltage rise caused by the wiring resistance is effectively suppressed by the voltage control circuit. In addition, it is possible to suppress the deterioration of the memory characteristics due to the use of the high resistance wiring material.
  • FIG. 1 is a block diagram showing a schematic circuit configuration example in an embodiment of a nonvolatile semiconductor memory device according to the present invention.
  • FIG. 2 is a perspective view schematically showing a partial configuration of a cross-point type memory cell array.
  • FIG. 3 is a vertical cross-sectional view of memory cells in the cross-point type memory cell array shown in FIG.
  • Equivalent circuit diagram showing an example of voltage application conditions during a write operation in a column cross-point memory cell array
  • FIG.5 Equivalent circuit diagram showing an example of voltage application conditions during erase operation in a 4 x 4 crosspoint memory cell array
  • FIG. 7 is an equivalent circuit diagram showing the connection relationship between the selected word line WL2 and each bit line BLO-3 in the 4-row ⁇ 4-column cross-point type memory cell array shown in FIG.
  • FIG. 8 Characteristic diagram showing the position dependence on the word line of the voltage level of the selected word line when the first voltage control circuit is provided (A) and when it is not provided (B) ⁇ 9] Compare the voltage levels when the selected memory cell is located at the drive point side, voltage control point side, and the center of the selected word line with and without the first voltage control circuit. table
  • FIG. 10 A circuit diagram showing a circuit configuration example of a first voltage control circuit for suppressing a voltage increase of a selected word line in an embodiment of a nonvolatile semiconductor memory device according to the present invention.
  • FIG. 11 Selected bit line in the 4-row ⁇ 4-column cross-point type memory cell array shown in FIG.
  • [13] of the first voltage control circuit Characteristic diagram showing the relationship between the installation position (position of the voltage control point) and the voltage difference of the word line voltage at the selected memory cell position
  • Nonvolatile semiconductor memory device According to the present invention
  • Word line decoder word line selection circuit
  • Bit line decoder (equivalent to bit line selection circuit)
  • IbO, Ibl, Ib3 Memory cell current
  • IwO, Iwl, Iw3 Memory cell current
  • RW20 to RW24 Word line wiring resistance
  • Vcc Supply voltage (power supply voltage)
  • Vpp Write voltage, erase voltage
  • Vpp / 2 Write inhibit voltage, erase inhibit voltage
  • FIG. 1 shows a block configuration in an embodiment of the device 10 of the present invention.
  • the device 10 of the present invention includes a memory cell array 11, a word line decoder (corresponding to a word line selection circuit) 14, a bit line decoder (corresponding to a bit line selection circuit) 15, and a first voltage control circuit (voltage). 16, a second voltage control circuit (corresponding to a voltage control circuit) 17, a readout circuit 18, a control circuit 19, and a voltage switch circuit 20.
  • the memory cell array 11 is configured by arranging a plurality of nonvolatile memory cells in the row direction and the column direction, respectively, and information can be electrically written to the memory cell specified by an external force address input. Furthermore, the information stored in the memory cell designated by the address input can be read out. More specifically, information is stored in a specific memory cell in the memory cell array 11 corresponding to the address signal input from the address line 12, and the information passes through the data line 13 and is output to an external device. [0035] More specifically, the memory cell array 11 includes a plurality of two-terminal memory cells each having a variable resistance element that stores information according to a change in electrical resistance in the row direction and the column direction, and extends in the row direction.
  • a plurality of word lines and a plurality of bit lines extending in the column direction are provided.
  • One end of each memory cell in the same row is connected to a common word line, and each memory cell in the same column is connected to each other. It has a cross-point type memory cell array structure in which the other end is connected to a common bit line.
  • the memory cell in the present embodiment is configured to be able to write information by applying an electrical stress (write voltage) to both ends of the variable resistance element to change the electric resistance of the variable resistance element.
  • the word line decoder 14 selects the word line of the memory cell array 11 corresponding to the row selection address signal input to the address line 12 as the selected word line, and selects the non-selected word line. A selected word line voltage and a non-selected word line voltage are applied to the selected word line separately according to the memory operations of writing, erasing and reading.
  • the bit line decoder 15 selects the bit line of the memory cell array 11 corresponding to the column selection address signal input to the address line 12 as the selected bit line, and selects the selected bit line and the non-selected bit line. A selected bit line voltage and a non-selected bit line voltage are applied to the selected bit line according to the memory operations of writing, erasing and reading.
  • the first voltage control circuit 16 is connected to the farthest point on the opposite side of the drive point driven by the word line decoder 14 of each word line, and uses the farthest point as a voltage control point. Is suppressed from fluctuating from the selected word line voltage (corresponding to the control reference voltage) applied to the driving point of the selected word line by the word line decoder 14.
  • the second voltage control circuit 17 is connected to the farthest point on the side opposite to the drive point driven by the bit line decoder 15 of each bit line, and the farthest point is used as a voltage control point. Suppresses fluctuations in the voltage from the selected bit line voltage (corresponding to the control reference voltage) applied to the drive point of the selected bit line by the bit line decoder 15.
  • the first voltage control circuit 16 and the second voltage control circuit 17 actively suppress the voltage fluctuation during the write and erase operations, and select word lines and select bits.
  • the direction of voltage fluctuation on the line is selected during programming and erasing operations. It is determined depending on the relative relationship among the voltage levels of the gate line voltage, the unselected word line voltage, the selected bit line voltage, and the unselected bit line voltage. Accordingly, the specific circuit configurations of the first voltage control circuit 16 and the second voltage control circuit 17 differ depending on the direction of the voltage fluctuation to be suppressed, and will be described later together with the description of the applied voltage condition.
  • the control circuit 19 controls each memory operation of writing, erasing, and reading of the memory cell array 11. Based on the address signal input from the address line 12, the data input input from the data line 13 (during a write operation), and the control input signal input from the control signal line 21, the control circuit 19 The bit line decoder 15 is controlled to control read, write, and erase operations of the memory cell array 11.
  • the control circuit 19 has functions as a general address buffer circuit, data input / output buffer circuit, and control input buffer circuit (not shown).
  • the voltage switch circuit 20 supplies the selected word line voltage, unselected word line voltage, selected bit line voltage, unselected bit line voltage required for the read, write, and erase operations of the memory cell array 11 to the word line decoder 14 and the bit.
  • Vcc is a supply voltage (power supply voltage) of the device 10 of the present invention
  • Vss is a ground voltage
  • Vpp is a voltage for writing or erasing
  • Vr is a voltage for reading.
  • Data is read from the memory cell array 11 through the bit line decoder 15 and the read circuit 18.
  • the read circuit 18 determines the data state, sends the result to the control circuit 19, and outputs it to the data line 13.
  • FIG. 2 schematically shows a partial configuration of the cross-point type memory cell array 11.
  • a memory cell M in the memory cell array 11, a memory cell M is sandwiched between the intersections of four bit lines BLO-3 and four word lines WLO-3.
  • Figure 3 shows a cross-sectional view of the memory cell at a vertical cross section parallel to the extending direction of the bit line BL.
  • the memory cell M for example, a memory cell in which a diode and an antifuse shown in Non-Patent Document 1 are connected in series, a transition of PrCaMnO, NiO, etc.
  • Non-Patent Document 2 and Non-Patent Document 3 A metal oxide, a phase change material such as GeSeTe that undergoes a phase change due to a thermal stress caused by a current shown in Non-Patent Document 4, or a memory cell having a series circuit force of the material and a diode is envisaged.
  • the word lines WLO to 3 and the bit lines BLO to 3 have a high melting point such as tungsten or platinum, which has a melting point higher than that of aluminum or copper, when the memory cell array 11 is considered to be multilayered. It is preferable to use metal or polysilicon.
  • platinum is used for the bit lines BLO to 3 and the word lines WLO to 3 and the memory cell M is configured by using a single variable antibody formed of PrCaMnO.
  • the voltage application condition during the write operation is as follows.
  • Write voltage Vpp is applied to selected bit line BL2, and write voltage Vpp is applied to unselected bit lines BL0, BL1, and BL3.
  • a write voltage Vpp is applied to both ends of the selected memory cell M22, and a non-selected memory cell connected to the selected bit line BL2 and the selected word line WL2 (hereinafter referred to as “semi-unselected memory cell” as appropriate) is written.
  • the suppression voltage VppZ2 is applied, and no voltage is applied to the other non-selected memory cells (hereinafter referred to as “fully non-selected memory cells” as appropriate).
  • the lower limit value of the write voltage (absolute value) necessary for writing to the memory cell is higher than the write inhibit voltage VppZ2 (absolute value)
  • writing to the semi-unselected memory cells is inhibited.
  • the voltage application condition during the erase operation is to suppress erasure of the ground voltage V ss to the selected bit line BL2, and half the erase voltage Vpp to the unselected bit lines BL0, BL1, and BL3.
  • the erase voltage Vpp is applied to both ends of the selected memory cell M22, and the erase suppression voltage VppZ2 is applied to the semi-unselected memory cell with a polarity opposite to that during the write operation. No voltage is applied.
  • the voltage application conditions during the read operation are as follows: the read voltage Vr for all bit lines BLO to 3, the ground voltage Vss for the selected word line WL2, and the unselected word lines WLO, WL1, WL3. Apply read voltage Vr.
  • Each bit line BLO to 3 has a read current force corresponding to each memory cell on the selected word line WL2 and flows in units of word lines.
  • the selected memory Data in cell M22 can be read.
  • the read voltage Vr is applied to each memory cell on the selected word line WL2, but the read voltage Vr (absolute value) is the write inhibit voltage VppZ2 so that unnecessary write and erase operations do not occur at that voltage.
  • FIG. 7 schematically illustrates the connection relationship between the selected word line WL2 and each bit line BLO-3 using an equivalent circuit diagram in which the selected word line WL2 is represented as a distributed constant circuit of wiring resistances RW20-RW24. Indicate. Connected to the word line decoder 14 at the drive point D1 at one end (right side in the figure) of the selected word line WL2, and to the first voltage control circuit 16 at the voltage control point C1 at the other end (left side in the figure). ing. Each bit line BLO-3 is connected to a selected word line WL2 via memory cells M20-M23, respectively.
  • the write voltage Vpp is applied to the selected memory cell M22, and the write inhibit voltage VppZ2 is applied to the non-selected M20, M21, and M23, respectively.
  • the write current Iw flows through M22, and the non-selected M20, M21, and M23 flow through the memory cell currents IbO, Ibl, and Ib3 corresponding to the respective resistance values toward the drive point D1 via the selected word line WL2.
  • the word line voltage applied to each end on the selected word line WL2 side of each of the memory cells M20 to M23 is between each end. Due to the current flowing through the wiring resistance of the word line, the voltage increases as it moves away from the driving point D1, resulting in different voltages. Therefore, an error occurs in the write voltage applied to both ends of the selected memory cell depending on which memory cell M20 to M23 is selected. If the wiring resistance of the word line is sufficiently small compared to the resistance of the memory cell, there is no problem, but if the resistance value of the memory cell is equal to or not negligible as the wiring resistance, the influence of the error on the write voltage becomes significant. Therefore, the resistance value after writing varies.
  • the first voltage control circuit 16 connected to the selected word line WL2 is automatically activated in response to an increase in the voltage level of the voltage control point C1, and voltage control is performed.
  • the above problem can be solved or alleviated by adopting a configuration in which the voltage level at the point C1 is lowered toward the voltage level (Vss) of the driving point D1.
  • FIGS. 8A and 8B when 128 memory cells are connected to the selected word line, that is, when the first voltage control circuit 16 is provided in the case of 128 bit lines ( The circuit simulation results of the voltage level of the selected word line in (A) and when not provided (B) are shown.
  • the selected memory cell is positioned at the drive point D1, the voltage control point C1, and the center of the selected word line. Compare on the street.
  • the wiring resistance of the word line is 1 ⁇
  • the resistance value of the selected memory cell is lk ⁇
  • the resistance value of the semi-unselected memory cell is 20 k ⁇
  • the write voltage Vpp is 5 V.
  • the current drive capability to the ground voltage Vss side of the decoder 14 and the first voltage control circuit 16 was set equally.
  • each horizontal axis in FIG. 8 approach the drive point D1 toward the right side in the order of the memory cells counted from the voltage control point C1 side.
  • Each vertical axis in FIG. 8 indicates the voltage level of the selected word line at the connection point between each memory cell and the selected word line. The voltage rises more as the memory cell (right side) is farther from the driving point D1. I understand that.
  • the first voltage control circuit 16 is provided (A) and when it is not provided (B)
  • the position of the selected memory cell is at the drive point D1, the voltage control point C1, and the center of the selected word line.
  • the voltage levels are shown in the table in Fig. 9. From Fig. 8 and Fig.
  • the voltage level difference when the position of the selected memory cell is at both ends of the drive point D1 side and the voltage control point C1 side is as follows when the first voltage control circuit 16 is not provided (B) In contrast to 0.37V, by providing the first voltage control circuit 16, (A) is significantly reduced to 0.19V.
  • FIGS. 10 (A) to (C) As a circuit configuration example of the first voltage control circuit 16 for suppressing the voltage rise of the selected word line, for example, a circuit configuration as shown in FIGS. 10 (A) to (C) can be used.
  • the first voltage control circuit 16 includes a diode circuit 30, 31 and an N-type MOS transistor 32 connected in series between the voltage control point C1 and the ground voltage Vss.
  • the input of inverter 33 to voltage control point C1, and the output of inverter 33 to the MOS transistor It is configured to be connected to the gate of each star 32.
  • the diode circuit 30 is composed of an N-type MOS transistor whose drain and gate are connected to each other.
  • the diode circuit 31 is composed of a PN junction type diode element. ing.
  • FIG. 10 (A) the diode circuit 30 is composed of an N-type MOS transistor whose drain and gate are connected to each other.
  • the diode circuit 31 is composed of a PN junction type diode element. ing.
  • the first voltage control circuit 16 has the drain and source of the N-type MOS transistor 32 connected to the voltage control point C1 and the ground voltage Vss, respectively, and the input of the inverter 33 is The output of the inverter 33 is connected to the gate of the MOS transistor 32 at the voltage control point C1.
  • the lower limit value of the voltage rise detection level at the voltage control point C1 is set to be higher than the ground voltage Vss in the circuit examples of FIGS. 10A and 10B, and between the ground voltage Vss and the voltage control point C1. It can be adjusted by the voltage at both ends (turn-on threshold voltage) at which the diode circuits 30 and 31 inserted in are turned on. In the circuit example of Fig. 10 (C), the ground voltage is Vss.
  • the upper limit value of the voltage rise detection level at the voltage control point C1 can be adjusted by the input inversion level of the inverter 33, and is set lower than the write inhibit voltage VppZ2 applied to the non-selected word line.
  • the first voltage control circuit 16 connected to the unselected word line is connected to the unselected word line voltage VppZ2.
  • the voltage level of the unselected word line voltage VppZ2 is inadvertently lowered, and a voltage higher than the write inhibit voltage VppZ2 across the half-unselected memory cells connected to the selected bit line. May be applied and erroneous writing may occur. Therefore, in the present embodiment, the upper limit value of the voltage rise detection level at the voltage control point C1 is set lower than the write inhibition voltage Vpp / 2 by adjusting the input inversion level of the inverter 33.
  • FIG. 11 schematically illustrates the connection relationship between the selected bit line BL2 and each of the word lines WL0 to 3 using an equivalent circuit diagram in which the selected bit line BL2 is represented as a distributed constant circuit of the wiring resistors RB20 to RB24. Shown in Connected to the bit line decoder 15 at the driving point D2 at one end (right side in the figure) of the selected bit line BL2 and connected to the second voltage control circuit 17 at the voltage control point C2 at the other end (left side in the figure) . Each word line WL0-3 is connected to a selected bit line BL2 via memory cells M02-M32.
  • the selected memory cell M22 is written.
  • the write inhibit voltage VppZ2 is applied to the input voltage Vpp, semi-non-selected M02, M12, and M32, and the write current Iw is applied to the selected memory cell M22, and the resistance value is applied to the semi-non-selected M02, M12, and M32.
  • the corresponding memory cell currents IwO, Iwl, and Iw3 flow from the drive point D2 via the selected bit line BL2.
  • the bit line voltage applied to each end on the selected bit line BL2 side of each memory cell M02 to M32 is between each end. Due to the current flowing through the wiring resistance of the bit line, the voltage decreases as it moves away from the drive point D2, resulting in different voltages. Accordingly, an error occurs in the write voltage applied to both ends of the selected memory cell depending on which memory cell M02 to M32 is selected. There is no problem if the wiring resistance of the bit line is sufficiently smaller than the resistance of the memory cell. However, if the resistance value of the memory cell is equal to or not negligible as the wiring resistance, the influence of the error on the write voltage is significant. The resistance value after writing varies. This phenomenon becomes a problem when the wiring resistance of the bit line is large or when the write current is large.
  • the second voltage control circuit 17 connected to the selected bit line BL2 is automatically activated in response to a decrease in the voltage level of the voltage control point C2, and the voltage control point C2
  • Vpp voltage level
  • a circuit configuration example of the second voltage control circuit 17 for suppressing the voltage drop of the selected bit line for example, a circuit configuration as shown in FIGS. 12A to 12C can be used.
  • the second voltage control circuit 17 includes diode circuits 40 and 41 and a P-type MOS transistor 42 between the voltage control point C2 and the write voltage Vpp.
  • the inverter 43 is connected in series, and the input of the inverter 43 is connected to the voltage control point C2, and the output of the inverter 43 is connected to the gate of the MOS transistor 42.
  • the diode circuit 40 is composed of a P-type MOS transistor whose drain and gate are connected to each other.
  • the diode circuit 41 is composed of a PN junction type diode element. ing.
  • FIG. 12 (A) the diode circuit 40 is composed of a P-type MOS transistor whose drain and gate are connected to each other.
  • the diode circuit 41 is composed of a PN junction type diode element. ing.
  • the second voltage control circuit 17 has the drain and source of the P-type MOS transistor 42 connected to the voltage control point C2 and the write voltage Vpp, respectively, and the input of the inverter 43 is The output of inverter 43 is connected to the gate of MOS transistor 42 at voltage control point C2. Continuing to be configured.
  • the upper limit value of the voltage drop detection level at the voltage control point C2 is set lower than the write voltage Vpp in the circuit examples in FIGS. 12A and 12B, and is between the write voltage Vpp and the voltage control point C2.
  • the voltage can be adjusted by the voltage between both ends (turn-on threshold voltage) at which the diode circuits 40 and 41 inserted in the circuit are turned on.
  • the lower limit value of the voltage drop detection level at the voltage control point C2 can be adjusted by the input inversion level of the inverter 43, and is set higher than the write inhibit voltage VppZ2 applied to the unselected bit lines.
  • the second voltage control circuit 17 connected to the unselected bit line automatically sets the unselected bit line voltage VppZ2.
  • the voltage level of the unselected bit line voltage VppZ 2 is inadvertently raised, and a voltage higher than the write inhibit voltage VppZ2 is applied to both ends of the semi-unselected memory cells connected to the selected word line.
  • the lower limit value of the voltage drop detection level at the voltage control point C2 is set higher than the write suppression voltage Vpp Z2 by adjusting the input inversion level of the inverter 43.
  • the second voltage control circuit 17 since the read current is detected from the bit line driving point side (bit line decoder 15 side) during the read operation, the second voltage control circuit 17 performs the read operation. At this time, if it automatically activates in response to the decrease in the bit line voltage at the voltage control point C2, the second voltage control circuit 17 side force also supplies a part of the read current, so the bit line decoder 15 side correctly The read current cannot be detected. Therefore, the second voltage control circuit 17 adjusts the input inversion level of the inverter 43 so as not to react with the bit line voltage Vr during the read operation. In the present embodiment, since the read voltage Vr is equal to or lower than the write inhibit voltage VppZ2, the second voltage control circuit 17 does not malfunction during the read operation.
  • the second voltage control circuit 17 When the operating conditions of the second voltage control circuit 17 are different between the write operation and the read operation, there may be a case where the input inversion level of the inverter 43 is not equal between the two operations. In this case, by adjusting the turn-on threshold voltage of the diode circuits 40 and 41 in the circuit examples of FIGS. 12 (A) and 12 (B), the second voltage can be reduced to reduce the bit line voltage during reading. It is possible to prevent the control circuit 17 from reacting.
  • the circuit operation and the circuit configuration of the first voltage control circuit 16 and the second voltage control circuit 17 during the write operation have been described in detail.
  • the word line is used in the write operation and the erase operation. Therefore, the circuit configurations employed in the first voltage control circuit 16 and the second voltage control circuit 17 can be used as they are in the other.
  • the circuit configurations of the first voltage control circuit 16 and the second voltage control circuit 17 may be specialized.
  • the first voltage control circuit 16 and the second voltage control are controlled so as to suppress only the larger voltage fluctuation. Only one of the circuits 17 may be provided.
  • the first voltage control circuit 16 is connected to the farthest point on the opposite side of the drive point driven by the word line decoder 14 of each word line, and the farthest point.
  • the second voltage control circuit 17 is connected to the farthest point on the opposite side of the drive point driven by the bit line decoder 15 of each bit line, and the farthest point is connected to the voltage control point.
  • the connection point between each word line and each bit line of the first voltage control circuit 16 and the second voltage control circuit 17 is not limited to the above embodiment.
  • FIG. 13 shows the relationship between the installation position of the first voltage control circuit 16 (position of the voltage control point) and the voltage difference between the maximum value and the minimum value in the voltage fluctuation of the word line voltage at the selected memory cell position. Indication The voltage difference is derived based on the maximum value and the minimum value of the word line voltage at each selected memory cell position when the position of the selected memory cell is changed while the position of the voltage control point is fixed. .
  • the circuit simulation results shown in FIG. 13 used the same conditions as the circuit simulation of FIG.
  • the wiring resistance of the word line is 1 ⁇
  • the resistance value of the selected memory cell is lk ⁇
  • the resistance value of the semi-unselected memory cell is 20 k ⁇
  • the write voltage Vpp is 5V
  • the current drive capability to the ground voltage Vss side of the lead line decoder 14 and the first voltage control circuit 16 is set equal.
  • the connection point between each word line and each bit line of the first voltage control circuit 16 and the second voltage control circuit 17 is the farthest point from the word line decoder 14 and the bit line decoder 15. It is the most effective because the voltage change width of the word line voltage change is the smallest, but even if it is provided closer to the word line decoder 14 and the bit line decoder 15 from each farthest point, there is a certain amount of the above. The same voltage fluctuation suppressing effect as that of the embodiment can be expected.
  • the word line decoder 14 and the bit line decoder 15 are provided at both ends of the word line and the bit line, the word lines and the first voltage control circuit 16 and the second voltage control circuit 17, respectively. It is preferable to install at the midpoint of each bit line.
  • the circuit configuration is not limited to this circuit configuration.
  • the voltage of the node to which the ground voltage Vss is applied is applied only during the period in which the voltage fluctuation is suppressed.
  • the first voltage control circuit 16 is deactivated by applying the write inhibit voltage VppZ2 during a period when it is not necessary to suppress voltage fluctuations, for example, during selection of word line selection or non-selection. It is also preferable to hesitate.
  • the voltage of the node to which the write voltage Vpp is applied is the write voltage only during the period in which the voltage fluctuation is suppressed.
  • the first voltage control circuit 16 and the second voltage control circuit 17 are activated or deactivated automatically in response to fluctuations in the word line voltage and the bit line voltage, respectively.
  • the circuit configuration is exemplified, the activation or deactivation of the circuit may be controlled from the outside.
  • a memory cell array is subdivided into a plurality of blocks in the row and column directions, local word lines and bit lines are provided in each block, and global word lines and bit lines are provided in the entire memory cell array.
  • local word lines and bit lines are supplied with respective selected and unselected word line voltages and selected and unselected bit line voltages via block selection transistors for selecting blocks.
  • the present invention can be used for a nonvolatile semiconductor memory device.
  • a plurality of two-terminal memory cells are arranged in a row direction and a column direction, respectively, and a plurality of word lines extending in the row direction and a column direction are provided.
  • a plurality of bit lines extending in the same row, each of the memory cells in the same row is connected to one end of the memory cells to the common word line, and each of the memory cells in the same column is connected to the other end of the memory cells.

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Abstract

　クロスポイント型のメモリセルアレイのワード線やビット線上のＩＲドロップに起因するメモリ特性の劣化を抑制可能な不揮発性半導体記憶装置を提供する。複数のワード線の中から選択ワード線を選択し、選択ワード線と非選択ワード線に選択ワード線電圧と非選択ワード線電圧を各別に印加するワード線選択回路１４と、複数のビット線の中から選択ビット線を選択し、選択ビット線と非選択ビット線に選択ビット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路１５と、複数のワード線と複数のビット線の少なくとも何れか一方の各電圧変動を個別に抑制する電圧制御回路１６，１７とを備え、複数のワード線と複数のビット線の少なくとも何れか一方が、ワード線選択回路１４またはビット線選択回路１６と接続する駆動点から最遠点に位置する電圧制御点において電圧制御回路１６，１７と接続する。

Description

明 細 書
不揮発性半導体記憶装置
技術分野
[0001] 本発明は、 2端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方 向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一行の 前記メモリセルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、 同一列の前記メモリセルの夫々力 前記メモリセルの他端側を共通の前記ビット線に 接続してなるクロスポイントタイプのメモリセルアレイを有する不揮発性半導体記憶装 置に関する。
背景技術
[0002] 集積回路及びコンピュータの機能が向上するにつれ、大容量のデータを記憶する 機能を必要とする新しいアプリケーションが開発されている。データを電気的に書き 込み及び消去可能に記憶する機能を有する不揮発性半導体記憶装置を必要とする アプリケーションもある。 1メガバイト当たりの不揮発性半導体記憶装置の価格を 1米 ドルよりも安くすることにより、利用可能なアプリケーションが数多くある。例えば、
(1)写真画像を記憶するための化学フィルム（写真用フィルム）、
(2)配布用の音楽データ及びテキストデータを記憶するためのコンパクトディスク (C D)ゝ
(3)配布用のビデオデータ及びマルチメディアデータを記憶するためのデジタル多 用途ディスク (DVD)、或いは、
(4)視聴者がオーディオ及びビデオデータを記憶するためのデジタルオーディオテ ープ及びビデオテープ等の磁気テープ、に対する代替応用が挙げられる。
[0003] 上記従来の記憶媒体は、不揮発性メモリであって、アーカイブ (保存容器等）に収 容され、その中に記録された情報を実質的に完全に破壊されな 、ように維持しながら 、約 10年以上の期間、本体装置及び全ての電源から取り外しておくことができる。不 揮発性半導体記憶装置に対する要請は、 CD、 DVD,磁気テープ、及び、殆どの形 態の写真用フィルムが長期に亘つてデータ保持することに対応している。 [0004] 従来の記憶媒体を代替可能な不揮発性半導体記憶装置は、現在のところ、フラッ シュメモリ及び EEPROM等の電気的に消去 ·書き込み可能な不揮発性半導体記憶 装置として構成される。残念ながら現状の不揮発性半導体記憶装置のメモリセルは、 通常単結晶シリコン基板内に 2次元的に配列して形成され、 2次元のメモリセルァレ ィ内に限定される。従って、記憶可能なデータ量 (記憶容量）は、シリコン基板の単一 平面内に形成可能なメモリセル数に限定されてしまう。
[0005] これに対して、 3次元半導体記憶装置はメモリセルアレイを基板表面に対して垂直 方向に積層することにより、単位面積当たりの記憶容量を増大させ、 1ビット当たりの 製造コストの低減を図ることが可能になる。下記の非特許文献 1に開示されている 3 次元半導体記憶装置は、メモリセルアレイを縦方向に基板表面に対して垂直方向に 積層し 3次元構造とした 1回のみ書き込み可能な OTP型の不揮発性記憶装置である 。ワード線とビット線の交差点上に記憶素子を配置したクロスポイント型のメモリセル アレイを垂直方向に積み重ねて 4層構造としたものである。
[0006] 非特許文献 1では、記憶素子を構成する膜の材料に多結晶シリコンを使う。 1ビット 当たりのメモリセル面積は 4F2である。ここで、 "F"は使用する製造プロセスで規定さ れる最小設計寸法を示す。このメモリセル面積は、同じ設計ルールのフラッシュメモリ と等しい。ところが、上記 3次元半導体記憶装置は、メモリセルアレイが 4層構造をとる ため、実効的なセル面積は 4F2の 4分の 1の 1F2となる。このため、製造コストをフラッ シュメモリに比べて低減できる。メモリセルアレイを構成する各メモリセルは、「アンチヒ ユーズ」と呼ばれる状態変化部とダイオードからなる選択部を直列に接続して形成さ れ、このメモリセルの各端部をワード線とビット線に夫々接続した構造を有する。アン チヒューズはシリコン酸ィ匕膜からなり、ダイオードは P型シリコンと N型シリコンを積層さ せて形成する。データの記憶には、メモリセルに電圧を印加したときのアンチヒューズ の抵抗変化を利用する。アンチヒューズは、初期状態で高い絶縁状態にあり、閾値 電圧以上の電圧が印加されると導通状態に変化する。ー且導通状態になったアンチ ヒューズは絶縁状態に戻らないため、書き込みは 1回し力、行えない。ダイオードの役 割は、選択メモリセルを流れる電流が回り込むのを防ぐことにある。
[0007] ところで、メモリセルアレイのワード線とビット線の交差部（クロスポイント）に 2端子構 造のメモリセルを各別に配置するクロスポイント型のメモリセルアレイに使用可能なメ モリセルとしては、メモリセルアレイが 2次元構造力 3次元構造かに拘わりなぐ上記ダ ィオード付きのアンチヒューズ以外にも、種々の不揮発性のメモリセルが想定される。 例えば、下記の非特許文献 2及び非特許文献 3に開示されて 、る電気的ストレスによ つて抵抗変化する PrCaMnO、 NiO等の遷移金属酸化物、或いは、非特許文献 4に 開示されている電流による熱ストレスにより相変化する GeSeTe等の相変化材料から なるメモリセル、或いは、上記各記憶素子材料とダイオードの直列接続したメモリセル が考えられる。
[0008] 非特許文献 1： Feng Li他、 "Evaluation of Si02Antifuse in a 3D -OTP Me mory 、 IEEE Transactions on Device and Material Reliability Vol. 4 No . 3 (2004) pp. 416-421
非特許文献 2 :W. W. Zhuang他、" Novell Colossal Magnetoresistive Thin Film Nonvolatile Resistance Random Access Memory (RRAM) '、 IE DM Technical Digest, pp. 193— 196、 2002年 12月
非特許文献 3 :1. G. Beak他、 "Highly scalable non— volatile resistive me mory using simple binary oxide driven by asymmetric unipolar volt age pulses"、 IEDM Technical Digest, pp. 587— 590、 2004年 12月 特許文献 4: S. J. Ahn他、" Highly manufacturable high density phase change memory of 64Mb and beyond"、 IEDM Technical Digest、 pp . 907— 910、 2004年 12月
発明の開示
発明が解決しょうとする課題
[0009] しかし、上記のような 3次元半導体記憶装置を実現するときには、メモリセルアレイ の形成とワード線やビット線等の配線層の形成を交互に繰り返すため、配線層には、 熱に対して安定な多結晶シリコンまたは高融点金属材料が一般に用いられる。上記 配線材料は、アルミニウムや銅に比べて抵抗が高いため、書き込み電流と配線抵抗 による IRドロップ (電圧降下または電圧上昇）の影響によりワード線及びビット線を選 択する選択回路に近い側と遠い側では、メモリセルに掛カる電圧レベルが異なり、書 き込み後の抵抗値のバラツキが大きくなるという問題がある。また、メモリセルアレイが
2次元構造であっても、書き込み電流が大きい場合は、同様の問題が生じる。
[0010] 本発明は、上記問題点に鑑みてなされたものであり、その目的は、クロスポイント型 のメモリセルアレイのワード線やビット線上の IRドロップに起因するメモリ特性の劣化 を抑制可能な不揮発性半導体記憶装置を提供する点にある。
課題を解決するための手段
[0011] 上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、 2端子構 造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のヮ ード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々が 、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセル の夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してなるメモリセル アレイを備えてなる不揮発性半導体記憶装置であって、前記複数のワード線の中か ら所定数の前記ワード線を選択ワード線として選択し、前記選択ワード線と選択され な力つた非選択ワード線に、選択ワード線電圧と非選択ワード線電圧を各別に印加 するワード線選択回路と、前記複数のビット線の中から所定数の前記ビット線を選択 ビット線として選択し、前記選択ビット線と選択されな力つた非選択ビット線に、選択ビ ット線電圧と非選択ビット線電圧を各別に印加するビット線選択回路と、前記複数の ワード線と前記複数のビット線の少なくとも何れか一方の各電圧変動を個別に抑制 する電圧制御回路と、を備え、前記複数のワード線と前記複数のビット線の少なくとも 何れか一方が、前記ワード線選択回路または前記ビット線選択回路と接続する駆動 点から最遠点、または、前記駆動点と前記最遠点の間に位置する電圧制御点にお いて、前記電圧制御回路と接続することを第 1の特徴とする。
[0012] 上記第 1の特徴の不揮発性半導体記憶装置によれば、電圧制御回路が接続され たワード線またはビット線にぉ 、て、ワード線選択回路またはビット線選択回路によつ て駆動される駆動点力 離間した電圧制御点での電圧変動が電圧制御回路によつ て抑制されるため、駆動点とメモリ動作の対象となる選択メモリセルの間の配線抵抗 を流れる電流に起因する電圧降下または電圧上昇が抑制され、当該電圧降下また は電圧上昇に起因するメモリ特性の劣化を抑制できる。 [0013] 例えば、メモリセル力 可変抵抗素子の両端に電気的ストレスが印加され可変抵抗 素子の電気抵抗が変化することにより情報を書き込み可能に構成されている場合に 、選択メモリセルを流れる書き込み電流と配線抵抗に起因する電圧降下または電圧 上昇によって、ワード線またはビット線上の選択メモリセルの位置によって選択メモリ セルに印加される電圧が変動する力 電圧制御回路によって当該電圧変動が抑制さ れ、選択メモリセルの配置場所に依存する書き込み後の抵抗値 (メモリ特性)のバラ ツキを抑制することが可能となる。これにより、書き込み後のメモリ特性のバラツキが抑 制される結果、高精度な読み出し動作が可能となる。
[0014] 上記第 1の特徴の不揮発性半導体記憶装置は、更に、前記複数のワード線と前記 複数のビット線の少なくとも何れか一方の各一端側に、前記ワード線選択回路または 前記ビット線選択回路が接続し、各他端側に前記電圧制御回路が接続していること を第 2の特徴とする。
[0015] 上記第 2の特徴の不揮発性半導体記憶装置によれば、駆動点とメモリ動作の対象 となる選択メモリセルの間の配線抵抗を流れる電流に起因する電圧降下または電圧 上昇力 選択メモリセルがワード線またはビット線上の最遠点に位置する場合に最大 となるところ、当該最遠点に電圧制御回路が接続されているため、電圧変動の抑制 効果が最大限に発揮され、上記第 1の特徴の不揮発性半導体記憶装置の効果が最 大限に奏し得ることになる。
[0016] 上記第 1または第 2の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回 路が、所定の制御基準電圧に対する前記電圧制御点における正方向または負方向 の電圧変動を抑制するダイオード回路を備えて構成されていることを第 3の特徴とす る。
[0017] 上記第 3の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、前 記ダイオード回路と MOSFETの直列回路、及び、インバータ回路で構成され、前記 直列回路が、前記電圧制御点と所定の電圧供給線の間に接続され、前記インバー タ回路の入力端子力 前記 MOSFETのドレイン電極とソース電極の内の前記電圧 制御点側の電極に接続し、前記インバータ回路の出力端子が、前記 MOSFETのゲ ート電極に接続することを第 4の特徴とする。 [0018] 上記第 3または第 4の特徴の不揮発性半導体記憶装置は、更に、前記ダイオード 回路が、 PN接合型のダイオード素子を備えて構成されていることを第 5の特徴とする
[0019] 上記第 3または第 4の特徴の不揮発性半導体記憶装置は、更に、前記ダイオード 回路が、ドレインとゲートが相互に接続した MOSFETを備えて構成されて ヽることを 第 6の特徴とする。
[0020] 上記第 1または第 2の特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回 路が、前記電圧制御点にドレインが接続し所定の電圧供給線にソースが接続する M OSFETと、前記電圧制御点に入力端子が接続し前記 MOSFETのゲートに出力端 子が接続するインバータ回路とで構成されていることを第 7の特徴とする。
[0021] 上記第 3乃至第 7の特徴の不揮発性半導体記憶装置によれば、上記第 1の特徴の 不揮発性半導体記憶装置の効果を奏する電圧制御回路を具体的に実現できる。特 に、電圧制御回路をダイオード回路で実現する場合は、ダイオード回路がオンする 両端電圧を調整することで、電圧変動が大きい場合だけを選択的に抑制することが できる。これにより、特定のメモリ動作において小さな電圧変動を強制的に抑制しな いことが望ましい状況において、当該不都合を回避できる。また、 MOSFETとその ゲートに出力端子が接続するインバータ回路を備えることで、インバータ回路の入力 端子の電圧レベルに応じて電圧制御回路のオンオフを制御できるため、選択ワード 線或いは選択ビット線に印加される電圧カ モリセル動作の種類によって異なる場合 に、特定のメモリ動作における選択ワード線或いは選択ビット線における電圧変動の みを選択的に抑制することができる。
[0022] 上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセル力 電気 抵抗の変化により情報を記憶する可変抵抗素子を有する 2端子構造のメモリセルで あって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の 電気抵抗が変化することにより、情報を書き込み可能に構成され、書き込み動作時 に、書き込み対象の前記メモリセルに接続する前記選択ワード線と前記選択ビット線 の間に所定の書き込み電圧が印加された状態において、前記選択ワード線と前記選 択ビット線の内の高電圧側に前記電圧制御回路が接続している場合は、当該電圧 制御回路が、前記電圧制御点の低電圧方向への電圧変動を抑制し、前記選択ヮー ド線と前記選択ビット線の内の低電圧側に前記電圧制御回路が接続している場合は 、当該電圧制御回路が、前記電圧制御点の高電圧方向への電圧変動を抑制するこ とを第 8の特徴とする。
[0023] 上記第 8の特徴の不揮発性半導体記憶装置によれば、選択メモリセルを流れる書 き込み電流と配線抵抗に起因する電圧降下または電圧上昇によって、ワード線また はビット線上の選択メモリセルの位置によって選択メモリセルに印加される電圧が変 動するが、電圧制御回路によって当該電圧変動が具体的に抑制され、選択メモリセ ルの配置場所に依存する書き込み後の抵抗値 (メモリ特性)のバラツキを抑制するこ とが可能となる。これにより、書き込み後のメモリ特性のバラツキが抑制される結果、 高精度な読み出し動作が可能となる。
[0024] 上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記メモリセル力 電気 抵抗の変化により情報を記憶する可変抵抗素子を有する 2端子構造のメモリセルで あって、前記可変抵抗素子の両端に電気的ストレスが印加され前記可変抵抗素子の 電気抵抗が変化することにより、情報を書き込み可能に構成され、前記電圧制御回 路カ 前記メモリセルの読み出し動作時には活性ィ匕されないことを第 9の特徴とする
[0025] 上記第 9の特徴の不揮発性半導体記憶装置によれば、読み出し動作時において、 読み出し対象の選択メモリセルを流れる読み出し電流に、電圧変動制御時に電圧制 御回路を流れる電流が重畳して、高精度な読み出し動作を阻害するのを防止できる
[0026] 上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記電圧制御回路が、 前記非選択ワード線または前記非選択ビット線に対しては、個々に印加される電圧 の変動を抑制しな 、ように構成されて 、ることを第 10の特徴とする。
[0027] 上記第 10の特徴の不揮発性半導体記憶装置によれば、電圧制御回路が選択ヮー ド線または選択ビット線に印加される選択ワード線電圧または選択ビット線電圧の変 動を抑制するように構成されて 、る場合、非選択ワード線または非選択ビット線に印 加される非選択ワード線電圧または非選択ビット線電圧を、選択ワード線電圧または 選択ビット線電圧力もの変動であると誤判断するのを防止でき、非選択ワード線また は非選択ビット線に、非選択ワード線電圧または非選択ビット線電圧が適正に印加さ れるのを維持でき、適正なメモリ動作を確保できる。
[0028] 上記何れかの特徴の不揮発性半導体記憶装置は、更に、前記複数のワード線と前 記複数のビット線の少なくとも何れか一方が、高融点金属材料、多結晶シリコン、また は、高融点金属材料と多結晶シリコンの化合物で形成されていることを第 11の特徴 とする。
[0029] 上記第 11の特徴の不揮発性半導体記憶装置によれば、高融点金属材料、多結晶 シリコン、または、高融点金属材料と多結晶シリコンの化合物等をワード線或いはビッ ト線に使用すると、アルミニウムや銅等の低抵抗の金属材料を使用する場合と比較し て配線抵抗が高抵抗化して、当該配線抵抗に起因する電圧降下または電圧上昇が 電圧制御回路によって効果的に抑制されるため、高抵抗配線材料の使用〖こよるメモ リ特性の劣化を抑制することが可能となる。
図面の簡単な説明
[0030] [図 1]本発明に係る不揮発性半導体記憶装置の一実施形態における概略の回路構 成例を示すブロック図
[図 2]クロスポイント型のメモリセルアレイの部分的な構成を模式的に示す斜視図 [図 3]図 2に示すクロスポイント型メモリセルアレイにおけるメモリセルの垂直断面図 [図 4]4行 X 4列のクロスポイント型メモリセルアレイにおける書き込み動作時の電圧印 加条件の一例を示す等価回路図
[図 5]4行 X 4列のクロスポイント型メモリセルアレイにおける消去動作時の電圧印加 条件の一例を示す等価回路図
[図 6]4行 X 4列のクロスポイント型メモリセルアレイにおける読み出し動作時の電圧印 加条件の一例を示す等価回路図
[図 7]図 4に示す 4行 X 4列のクロスポイント型メモリセルアレイにおける選択ワード線 WL2と各ビット線 BLO〜3との接続関係を示す等価回路図
[図 8]第 1電圧制御回路を設けた場合 (A)と、設けな ヽ場合 (B)の選択ワード線の電 圧レベルのワード線上の位置依存性を示す特性図 圆 9]第 1電圧制御回路を設けた場合と設けない場合における、選択メモリセルの位 置が 〇駆動点側と電圧制御点側と選択ワード線の中央にある場合の各電圧レベルを 比較する表
圆 10]本発明に係る不揮発性半導体記憶装置の一実施形態における選択ワード線 の電圧上昇を抑制するための第 1電圧制御回路の回路構成例を示す回路図
[図 11]図 4に示す 4行 X4列のクロスポイント型メモリセルアレイにおける選択ビット線
BL2と各ワード線 WLO〜3との接続関係を示す等価回路図
圆 12]本発明に係る不揮発性半導体記憶装置の一実施形態における選択ビット線 の電圧低下を抑制するための第 2電圧制御回路の回路構成例を示す回路図 圆 13]第 1電圧制御回路の設置位置 (電圧制御点の位置）と選択メモリセル位置での ワード線電圧の電圧差との関係を示す特性図
符号の説明
本発明に係る不揮発性半導体記憶装置
11: メモリセルアレイ
12: アドレス線
13: データ線
14: ワード線デコーダ (ワード線選択回路）
15: ビット線デコーダ (ビット線選択回路に相当)
16: 第 1電圧制御回路 (電圧制御回路）
17: 第 2電圧制御回路 (電圧制御回路）
18: 読み出し回路
19: 制御回路
20: 電圧スィッチ回路
21: 制御信号線
30、 31、 40、 41: ダイオード回路
32: N型 MOSトランジスタ
33、 43: インバータ
41: P型 MOSトランジスタ BL、： BLO〜： BL3 : ピ'ッ卜線
C1、C2 : 電圧制御点
D1、D2 : 駆動点
IbO、Ibl、Ib3 : メモリセル電流
Iw: さ: ΐΔみ電流
IwO、Iwl、Iw3 : メモリセル電流
M、MOO〜M33 : メモリセノレ
RW20〜RW24 : ワード線の配線抵抗
Vcc : 供給電圧 (電源電圧）
Vpp : 書き込み電圧、消去電圧
Vpp/2 : 書き込み抑止電圧、消去抑止電圧
Vr: 読み出し電圧
Vss : 接地電圧
WL、WLO〜WL3 : ワード線
発明を実施するための最良の形態
[0032] 以下、本発明に係る不揮発性半導体記憶装置 (以下、適宜「本発明装置」と略称す る。）の実施形態を図面に基づいて説明する。
[0033] 図 1に、本発明装置 10の一実施形態におけるブロック構成を示す。図 1に示すよう に、本発明装置 10は、メモリセルアレイ 11、ワード線デコーダ (ワード線選択回路に 相当） 14、ビット線デコーダ (ビット線選択回路に相当） 15、第 1電圧制御回路 (電圧 制御回路に相当） 16、第 2電圧制御回路 (電圧制御回路に相当） 17、読み出し回路 18、制御回路 19、及び、電圧スィッチ回路 20を備えて構成される。
[0034] メモリセルアレイ 11は、不揮発性のメモリセルを行方向及び列方向に夫々複数配 列して構成され、外部力 のアドレス入力で指定されるメモリセルに情報を電気的に 書き込むことができ、更に、アドレス入力で指定されるメモリセルに記憶された情報を 読み出すことができる。より詳細には、アドレス線 12から入力されたアドレス信号に対 応したメモリセルアレイ 11内の特定のメモリセルに情報が記憶され、その情報はデー タ線 13を通り、外部装置に出力される。 [0035] 更に詳細には、メモリセルアレイ 11は、電気抵抗の変化により情報を記憶する可変 抵抗素子を有する 2端子構造のメモリセルを行方向及び列方向に夫々複数配列し、 行方向に延伸する複数のワード線と列方向に延伸する複数のビット線を備え、同一 行のメモリセルの夫々力 メモリセルの一端側を共通のワード線に接続し、同一列の メモリセルの夫々力 メモリセルの他端側を共通のビット線に接続してなるクロスポィ ント型のメモリセルアレイ構造を有している。尚、本実施形態におけるメモリセルとして は、可変抵抗素子の両端に電気的ストレス (書き込み電圧）が印加されることで、可変 抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構成されているも のを想定する。
[0036] ワード線デコーダ 14は、アドレス線 12に入力された行選択用のアドレス信号に対 応するメモリセルアレイ 11のワード線を選択ワード線として選択し、選択ワード線と選 択されなかった非選択ワード線に、書き込み、消去、読み出しの各メモリ動作に応じ た選択ワード線電圧と非選択ワード線電圧を各別に印加する。
[0037] ビット線デコーダ 15は、アドレス線 12に入力された列選択用のアドレス信号に対応 するメモリセルアレイ 11のビット線を選択ビット線として選択し、選択ビット線と選択さ れな力つた非選択ビット線に、書き込み、消去、読み出しの各メモリ動作に応じた選 択ビット線電圧と非選択ビット線電圧を各別に印加する。
[0038] 第 1電圧制御回路 16は、各ワード線のワード線デコーダ 14で駆動される駆動点と は反対側の最遠点に接続し、当該最遠点を電圧制御点として、電圧制御点における 電圧がワード線デコーダ 14によって選択ワード線の駆動点に印加された選択ワード 線電圧 (制御基準電圧に相当）から変動するのを抑制する。また、第 2電圧制御回路 17は、各ビット線のビット線デコーダ 15で駆動される駆動点とは反対側の最遠点に 接続し、当該最遠点を電圧制御点として、電圧制御点における電圧がビット線デコー ダ 15によって選択ビット線の駆動点に印加された選択ビット線電圧 (制御基準電圧 に相当）から変動するのを抑制する。
[0039] より具体的には、第 1電圧制御回路 16と第 2電圧制御回路 17は、書き込み及び消 去動作時における上記電圧変動を積極的に抑制するもので、選択ワード線及び選 択ビット線における電圧変動の向きは、書き込み及び消去動作時における選択ヮー ド線電圧、非選択ワード線電圧、選択ビット線電圧、及び、非選択ビット線電圧の各 電圧レベルの相対関係に依存して決まる。従って、第 1電圧制御回路 16と第 2電圧 制御回路 17の具体的な回路構成は、その抑制すべき電圧変動の向きによって異な るため、印加電圧条件の説明と合わせて後述する。
[0040] 制御回路 19は、メモリセルアレイ 11の書き込み、消去、読み出しの各メモリ動作の 制御を行う。制御回路 19は、アドレス線 12から入力されたアドレス信号、データ線 13 から入力されたデータ入力（書き込み動作時)、制御信号線 21から入力された制御 入力信号に基づいて、ワード線デコーダ 14、ビット線デコーダ 15を制御して、メモリ セルアレイ 11の読み出し、書き込み、及び、消去動作を制御する。図 1に示す例では 、制御回路 19は、図示しないが一般的なアドレスバッファ回路、データ入出力バッフ ァ回路、制御入力バッファ回路としての機能を具備している。
[0041] 電圧スィッチ回路 20は、メモリセルアレイ 11の読み出し、書き込み、消去動作時に 必要な選択ワード線電圧、非選択ワード線電圧、選択ビット線電圧、非選択ビット線 電圧をワード線デコーダ 14及びビット線デコーダ 15に与える。 Vccは本発明装置 10 の供給電圧 (電源電圧）、 Vssは接地電圧、 Vppは書き込みまたは消去用の電圧、 V rは読み出し用の電圧である。
[0042] データの読み出しは、メモリセルアレイ 11からビット線デコーダ 15、読み出し回路 1 8を通って行われる。読み出し回路 18は、データの状態を判定し、その結果を制御 回路 19に送り、データ線 13へ出力する。
[0043] 図 2に、クロスポイント型のメモリセルアレイ 11の部分的な構成を模式的に示す。図 2では、メモリセルアレイ 11は 4本のビット線 BLO〜3と 4本のワード線 WLO〜3の交 点にメモリセル Mが挟持されている。図 3に、ビット線 BLの延伸方向に平行な垂直断 面でのメモリセルの断面図を示す。メモリセル Mとして、例えば、非特許文献 1に示し たダイオードとアンチヒューズを直列に接続したメモリセル、非特許文献 2及び非特許 文献 3に示す電気的ストレスによって抵抗変化する PrCaMnO、NiO等の遷移金属 酸化物、または、非特許文献 4に示す電流による熱ストレスにより相変化する GeSeT e等の相変化材料或いは当該材料とダイオードの直列回路力 なるメモリセル等が想 定される。 [0044] また、図 2において、ワード線 WLO〜3及びビット線 BLO〜3は、メモリセルアレイ 11 を多層化することを考えた場合、アルミや銅よりも融点の高いタングステンや白金等 の高融点金属またはポリシリコン等を用いるのが好ましい。以降、ビット線 BLO〜3及 びワード線 WLO〜3に白金を用い、メモリセル Mを PrCaMnOで形成される可変抵 抗体を単体で使用して構成する場合について説明する。
[0045] 次に、本実施形態におけるクロスポイント型メモリセルアレイの各メモリ動作時の電 圧印加条件を 4行 X 4列のメモリセルアレイを例に説明する。以下の説明では、メモリ 動作対象の選択メモリセルをメモリセル M22とする。
[0046] 書き込み動作時の電圧印加条件は、図 4に示すように、選択ビット線 BL2に書き込 み電圧 Vpp、非選択ビット線 BL0、 BL1、 BL3に書き込み電圧 Vppの 2分の 1の書き 込み抑止電圧 VppZ2、選択ワード線 WL2に接地電圧 Vss、非選択ワード線 WL0、 WL1、 WL3に上記書き込み抑止電圧 VppZ2を、夫々印加する。その結果、選択メ モリセル M22の両端には書き込み電圧 Vppが、選択ビット線 BL2及び選択ワード線 WL2に接続する非選択メモリセル (以下、適宜「半非選択メモリセル」と称す）には、 書き込み抑止電圧 VppZ2が夫々印加され、その他の非選択メモリセル (以下、適宜 「完全非選択メモリセル」と称す）には、電圧が印加されない。ここで、メモリセルの書 き込みに必要な書き込み電圧 (絶対値)の下限値を書き込み抑止電圧 VppZ2 (絶 対値)より高くなるように設定することで、半非選択メモリセルの書き込みを抑止できる
[0047] 消去動作時の電圧印加条件は、図 5に示すように、選択ビット線 BL2に接地電圧 V ss、非選択ビット線 BL0、 BL1、 BL3に消去電圧 Vppの 2分の 1の消去抑止電圧 Vp pZ2、選択ワード線 WL2に消去電圧 Vpp、非選択ワード線 WL0、 WL1、 WL3に上 記消去抑止電圧 VppZ2を、夫々印加する。その結果、選択メモリセル M22の両端 には消去電圧 Vppが、半非選択メモリセルには消去抑止電圧 VppZ2が夫々、書き 込み動作時とは逆極性で印加され、完全非選択メモリセルには、電圧が印加されな い。ここで、メモリセルの消去に必要な消去電圧 (絶対値)の下限値を消去抑止電圧 Vpp/2 (絶対値)より高くなるように設定することで、半非選択メモリセルの消去を抑 止できる。 [0048] 読み出し動作時の電圧印加条件は、図 6に示すように、全てのビット線 BLO〜3に 読み出し電圧 Vr、選択ワード線 WL2に接地電圧 Vss、非選択ワード線 WLO、 WL1 、 WL3に読み出し電圧 Vrを夫々印加する。各ビット線 BLO〜3には、選択ワード線 WL2上の各メモリセルに対応する読み出し電流力 ワード線単位で夫々流れるので 、選択ビット線 BL2の読み出し電流を選択的に検出することで、選択メモリセル M22 のデータが読み出せる。尚、選択ワード線 WL2上の各メモリセルには読み出し電圧 Vrが印加されるが、当該電圧で不要な書き込み動作や消去動作が生じないように、 読み出し電圧 Vr (絶対値）は書き込み抑止電圧 VppZ2以下に設定する。
[0049] 図 7に、選択ワード線 WL2と各ビット線 BLO〜3との接続関係を、選択ワード線 WL 2を配線抵抗 RW20〜RW24の分布定数回路として表した等価回路図を用いて模 式的に示す。選択ワード線 WL2の一方端（図中右側）の駆動点 D1でワード線デコ ーダ 14と接続し、他方端（図中左側）の電圧制御点 C1で第 1電圧制御回路 16と接 続している。各ビット線 BLO〜3は、夫々メモリセル M20〜M23を介して選択ワード 線 WL2と接続している。
[0050] 図 4に示す書き込み動作時の電圧印加条件において、選択メモリセル M22には書 き込み電圧 Vpp、半非選択 M20、 M21、 M23には夫々書き込み抑止電圧 VppZ2 が印加され、選択メモリセル M22には書き込み電流 Iw、半非選択 M20、 M21、 M2 3には夫々の抵抗値に応じたメモリセル電流 IbO、 Ibl、 Ib3力 選択ワード線 WL2を 介して駆動点 D 1に向けて流れる。
[0051] このとき、第 1電圧制御回路 16が非活性状態にあると、各メモリセル M20〜M23の 選択ワード線 WL2側の各端部に印加されるワード線電圧は、各端部間のワード線の 配線抵抗を流れる電流によって、駆動点 D1から遠ざ力る程に上昇して、相互に異な る電圧となる。従って、どのメモリセル M20〜M23を選択するかによって、選択メモリ セルの両端に印加される書き込み電圧に誤差が生じる。ワード線の配線抵抗がメモリ セルの抵抗に比べて十分小さい場合には、問題ないが、メモリセルの抵抗値が配線 抵抗と同等若しくは無視できないレベルにある場合、書き込み電圧に誤差の影響が 顕著となり、書き込み後の抵抗値にバラツキが生じる。この現象は、ワード線の配線 抵抗が大きい場合、或いは、書き込み電流が大きい場合に問題になる。 [0052] そこで、書き込み動作時においては、選択ワード線 WL2に接続する第 1電圧制御 回路 16が、電圧制御点 C1の電圧レベルの上昇に自動的に反応して活性ィ匕し、電 圧制御点 C1の電圧レベルを駆動点 D1の電圧レベル (Vss)と同電圧レベルに向け て引き下げるように作動する構成とすることで、上記問題を解消或いは緩和できる。
[0053] 図 8 (A)及び (B)に、選択ワード線に 128個のメモリセルが接続する場合、つまり、 ビット線が 128本の場合における、第 1電圧制御回路 16を設けた場合 (A)と、設けな い場合 (B)の選択ワード線の電圧レベルの回路シミュレーション結果を示す。第 1電 圧制御回路 16を設けた場合 (A)と設けな ヽ場合 (B)で、選択メモリセルの位置を駆 動点 D1側と電圧制御点 C1側と選択ワード線の中央とした 3通りで比較して 、る。シミ ユレーシヨンのモデルとして、ワード線の配線抵抗を 1 Ω、選択メモリセルの抵抗値を lk Ω、半非選択メモリセルの抵抗値を 20k Ω、書き込み電圧 Vppを 5Vと想定し、ヮ ード線デコーダ 14と第 1電圧制御回路 16の接地電圧 Vss側への電流駆動能力を等 しく設定した。
[0054] 図 8の各横軸の数字は、電圧制御点 C1側から数えたメモリセルの順番で、右側ほ ど駆動点 D1に近づく。図 8の各縦軸は、各メモリセルと選択ワード線との接続点にお ける選択ワード線の電圧レベルを示しており、駆動点 D1から遠 、メモリセル (右側） ほど、電圧上昇が大きいことが分かる。第 1電圧制御回路 16を設けた場合 (A)と設け な ヽ場合 (B)の各場合における、選択メモリセルの位置が駆動点 D1側と電圧制御 点 C1側と選択ワード線の中央にある場合の各電圧レベルを図 9の表に示す。図 8及 び図 9より、選択メモリセルの位置が駆動点 D1側と電圧制御点 C1側の両端にある場 合の電圧レベル差が、第 1電圧制御回路 16を設けない場合 (B)では、 0. 37Vであ るのに対し、第 1電圧制御回路 16を設けることで (A)で 0. 19Vと、大幅に減少してい ることが分力ゝる。
[0055] 選択ワード線の電圧上昇を抑制するための第 1電圧制御回路 16の回路構成例とし ては、例えば、図 10 (A)〜（C)に示すような回路構成が利用できる。
[0056] 図 10 (A)及び (B)の回路例では、第 1電圧制御回路 16は、電圧制御点 C1と接地 電圧 Vssの間に、ダイオード回路 30、 31と N型 MOSトランジスタ 32が直列に接続さ れ、インバータ 33の入力が電圧制御点 C1に、インバータ 33の出力が MOSトランジ スタ 32のゲートに夫々接続して構成される。図 10 (A)では、ダイオード回路 30は、ド レインとゲートが相互に接続した N型 MOSトランジスタで構成され、図 10 (B)では、 ダイオード回路 31は、 PN接合型のダイオード素子で構成されている。また、図 10 (C )の回路例では、第 1電圧制御回路 16は、電圧制御点 C1と接地電圧 Vssに、 N型 M OSトランジスタ 32のドレインとソースが夫々接続し、インバータ 33の入力が電圧制御 点 C1に、インバータ 33の出力が MOSトランジスタ 32のゲートに夫々接続して構成さ れる。
[0057] 電圧制御点 C1における電圧上昇検知レベルの下限値は、図 10 (A)及び (B)の回 路例では、接地電圧 Vssより高く設定され、接地電圧 Vssと電圧制御点 C1の間に挿 入されたダイオード回路 30、 31がオンする両端電圧 (ターンオン閾値電圧)で調整 でき、図 10 (C)の回路例では、接地電圧 Vssとなる。また、電圧制御点 C1における 電圧上昇検知レベルの上限値は、インバータ 33の入力反転レベルで調整でき、非 選択ワード線に印加される書き込み抑止電圧 VppZ2より低く設定される。もし、電圧 上昇検知レベルの上限値が設定されないか、或いは、書き込み抑止電圧 VppZ2以 上であるとすれば、非選択ワード線に接続する第 1電圧制御回路 16が、非選択ヮー ド線電圧 VppZ2に自動的に反応して活性ィ匕し、非選択ワード線電圧 VppZ2の電 圧レベルを不用意に引き下げて、選択ビット線に接続する半非選択メモリセルの両端 に書き込み抑止電圧 VppZ2以上の電圧が印加されて誤書き込みされる虞が生じる 。そのため、本実施形態では、インバータ 33の入力反転レベルの調整により、電圧 制御点 C1における電圧上昇検知レベルの上限値を書き込み抑止電圧 Vpp/2より 低く設定している。
[0058] 図 11に、選択ビット線 BL2と各ワード線 WL0〜3との接続関係を、選択ビット線 BL 2を配線抵抗 RB20〜RB24の分布定数回路として表した等価回路図を用いて模式 的に示す。選択ビット線 BL2の一方端（図中右側）の駆動点 D2でビット線デコーダ 1 5と接続し、他方端（図中左側）の電圧制御点 C2で第 2電圧制御回路 17と接続して いる。各ワード線 WL0〜3は、夫々メモリセル M02〜M32を介して選択ビット線 BL2 と接続している。
[0059] 図 4に示す書き込み動作時の電圧印加条件において、選択メモリセル M22には書 き込み電圧 Vpp、半非選択 M02、 M12、 M32には夫々書き込み抑止電圧 VppZ2 が印加され、選択メモリセル M22には書き込み電流 Iw、半非選択 M02、 M12、 M3 2には夫々の抵抗値に応じたメモリセル電流 IwO、 Iwl、 Iw3が、選択ビット線 BL2を 介して駆動点 D2から流れる。
[0060] このとき、第 2電圧制御回路 17が非活性状態にあると、各メモリセル M02〜M32の 選択ビット線 BL2側の各端部に印加されるビット線電圧は、各端部間のビット線の配 線抵抗を流れる電流によって、駆動点 D2から遠ざ力る程に低下して、相互に異なる 電圧となる。従って、どのメモリセル M02〜M32を選択するかによって、選択メモリセ ルの両端に印加される書き込み電圧に誤差が生じる。ビット線の配線抵抗がメモリセ ルの抵抗に比べて十分小さい場合には、問題ないが、メモリセルの抵抗値が配線抵 抗と同等若しくは無視できないレベルにある場合、書き込み電圧に誤差の影響が顕 著となり、書き込み後の抵抗値にバラツキが生じる。この現象は、ビット線の配線抵抗 が大きい場合、或いは、書き込み電流が大きい場合に問題になる。
[0061] そこで、書き込み動作時においては、選択ビット線 BL2に接続する第 2電圧制御回 路 17が、電圧制御点 C2の電圧レベルの低下に自動的に反応して活性化し、電圧 制御点 C2の電圧レベルを駆動点 D2の電圧レベル (Vpp)と同電圧レベルに向けて 引き上げるように作動する構成とすることで、上記問題を解消或いは緩和できる。
[0062] 選択ビット線の電圧低下を抑制するための第 2電圧制御回路 17の回路構成例とし ては、例えば、図 12 (A)〜（C)に示すような回路構成が利用できる。
[0063] 図 12 (A)及び (B)の回路例では、第 2電圧制御回路 17は、電圧制御点 C2と書き 込み電圧 Vppの間に、ダイオード回路 40、 41と P型 MOSトランジスタ 42が直列に接 続され、インバータ 43の入力が電圧制御点 C2に、インバータ 43の出力が MOSトラ ンジスタ 42のゲートに夫々接続して構成される。図 12 (A)では、ダイオード回路 40 は、ドレインとゲートが相互に接続した P型 MOSトランジスタで構成され、図 12 (B)で は、ダイオード回路 41は、 PN接合型のダイオード素子で構成されている。また、図 1 2 (C)の回路例では、第 2電圧制御回路 17は、電圧制御点 C2と書き込み電圧 Vpp に、 P型 MOSトランジスタ 42のドレインとソースが夫々接続し、インバータ 43の入力 が電圧制御点 C2に、インバータ 43の出力が MOSトランジスタ 42のゲートに夫々接 続して構成される。
[0064] 電圧制御点 C2における電圧低下検知レベルの上限値は、図 12 (A)及び (B)の回 路例では、書き込み電圧 Vppより低く設定され、書き込み電圧 Vppと電圧制御点 C2 の間に挿入されたダイオード回路 40、 41がオンする両端電圧 (ターンオン閾値電圧 )で調整でき、図 12 (C)の回路例では、書き込み電圧 Vppとなる。また、電圧制御点 C2における電圧低下検知レベルの下限値は、インバータ 43の入力反転レベルで調 整でき、非選択ビット線に印加される書き込み抑止電圧 VppZ2より高く設定される。 もし、電圧低下検知レベルの下限値が設定されないか、或いは、書き込み抑止電圧 VppZ2以下であるとすれば、非選択ビット線に接続する第 2電圧制御回路 17が、非 選択ビット線電圧 VppZ2に自動的に反応して活性ィ匕し、非選択ビット線電圧 VppZ 2の電圧レベルを不用意に引き上げて、選択ワード線に接続する半非選択メモリセル の両端に書き込み抑止電圧 VppZ2以上の電圧が印加されて誤書き込みされる虞 が生じる。そのため、本実施形態では、インバータ 43の入力反転レベルの調整により 、電圧制御点 C2における電圧低下検知レベルの下限値を書き込み抑止電圧 Vpp Z2より高く設定している。
[0065] 本実施形態では、図 6に示すように、読み出し動作時にビット線の駆動点側（ビット 線デコーダ 15側）から読み出し電流の検出を行うため、第 2電圧制御回路 17が読み 出し動作時において電圧制御点 C2におけるビット線電圧の低下に反応して自動的 に活性ィ匕すると、第 2電圧制御回路 17側力も読み出し電流の一部が供給されるため 、ビット線デコーダ 15側で正しく読み出し電流の検出を行うことができなくなる。そこ で、第 2電圧制御回路 17は、読み出し動作時のビット線電圧 Vrでは反応しないよう に、インバータ 43の入力反転レベルを調整しておく。本実施形態では、読み出し電 圧 Vrは書き込み抑止電圧 VppZ2以下であるので、読み出し動作時に第 2電圧制 御回路 17が誤動作することはない。
[0066] 尚、第 2電圧制御回路 17の動作条件が、書き込み動作時と読み出し動作時で異な る場合は、インバータ 43の入力反転レベルが両動作時で等しくならないケースが考 えられる。この場合、図 12 (A)及び（B)の回路例のダイオード回路 40、 41のターン オン閾値電圧を調整することで、読み出し時におけるビット線電圧の低下に第 2電圧 制御回路 17を反応させないようにすることが可能となる。
[0067] 以上、書き込み動作時における第 1電圧制御回路 16と第 2電圧制御回路 17の回 路動作及び回路構成を詳細に説明したが、本実施形態では、書き込み動作と消去 動作では、ワード線とビット線の関係が逆転するだけであるので、第 1電圧制御回路 1 6と第 2電圧制御回路 17で夫々採用した回路構成は、他方においてもそのまま利用 可能である。
[0068] 次に、本発明装置の別実施形態について説明する。
[0069] 〈1〉上記実施形態では、メモリセルとして PrCaMnOで形成される可変抵抗体を単 体で使用して構成する場合を想定し、書き込み電流と消去電流の向きが反転する場 合を例に説明した力 メモリセル力 ダイオード付きのアンチヒューズ等の書き込みが 1回だけ共用され消去動作を伴わない場合や、書き込み電圧と消去電圧の印加極 性が同じ場合には、第 1電圧制御回路 16と第 2電圧制御回路 17の回路構成は、書 き込み動作時のみを考慮すればょ 、。
[0070] また、メモリセルが書き込みと消去の両方が可能な場合であっても、書き込み動作 時と消去動作時の間で、発生する電圧変動に差がある場合は、電圧変動の大きい方 だけを抑制するように、第 1電圧制御回路 16と第 2電圧制御回路 17の回路構成を特 化しても構わない。
[0071] 更に、選択ワード線と選択ビット線の間で、発生する電圧変動に差がある場合は、 電圧変動の大きい方だけを抑制するように、第 1電圧制御回路 16と第 2電圧制御回 路 17の何れか一方だけを設けるようにしても構わな 、。
[0072] 〈2〉上記実施形態では、第 1電圧制御回路 16は、各ワード線のワード線デコーダ 1 4で駆動される駆動点とは反対側の最遠点に接続し、当該最遠点を電圧制御点とし 、また、第 2電圧制御回路 17は、各ビット線のビット線デコーダ 15で駆動される駆動 点とは反対側の最遠点に接続し、当該最遠点を電圧制御点としたが、第 1電圧制御 回路 16及び第 2電圧制御回路 17の各ワード線及び各ビット線との接続点は、上記 実施形態に限定されるものではな ヽ。
[0073] 図 13に、第 1電圧制御回路 16の設置位置 (電圧制御点の位置）と、選択メモリセル 位置でのワード線電圧の電圧変動における最大値と最小値の電圧差との関係を示 す。当該電圧差は、電圧制御点の位置を固定させた状態で、選択メモリセルの位置 を変化させた場合の各選択メモリセル位置におけるワード線電圧の最大値と最小値 に基づいて導出されている。尚、図 13に示す回路シミュレーション結果は、図 8の回 路シミュレーションと同様の条件を用いた。つまり、選択ワード線に 128個のメモリセ ルが接続する場合を想定し、ワード線の配線抵抗を 1 Ω、選択メモリセルの抵抗値を lk Ω、半非選択メモリセルの抵抗値を 20k Ω、書き込み電圧 Vppを 5Vと想定し、ヮ ード線デコーダ 14と第 1電圧制御回路 16の接地電圧 Vss側への電流駆動能力を等 しく設定した。
[0074] 図 13に示すように、第 1電圧制御回路 16及び第 2電圧制御回路 17の各ワード線 及び各ビット線との接続点は、ワード線デコーダ 14及びビット線デコーダ 15から最遠 点に設けるのが、ワード線電圧変化の電圧変化幅が最小であり最も効果的であるが 、夫々各最遠点よりワード線デコーダ 14及びビット線デコーダ 15寄りに設けても、あ る程度、上記実施形態と同様の電圧変動抑制効果は期待できる。
[0075] また、ワード線デコーダ 14やビット線デコーダ 15が、ワード線とビット線の各両端に 設けている場合は、第 1電圧制御回路 16及び第 2電圧制御回路 17の各ワード線及 び各ビット線の中間点に設けるのが好まし 、。
[0076] 〈3〉上記実施形態では、第 1電圧制御回路 16及び第 2電圧制御回路 17の回路構 成として、図 10 (A)〜(C)、及び、図 12 (A)〜(C)に示す回路を例示したが、当該 回路構成に限定されるものではない。
[0077] 例えば、図 10 (A)〜(C)に示す第 1電圧制御回路 16の回路動作において、接地 電圧 Vssを印加するノードの電圧は、電圧変動を抑制する期間のみ接地電圧 Vssが 印加されれば良ぐ電圧変動を抑制する必要のない期間、例えば、ワード線の選択' 非選択の切り替え途中では、書き込み抑止電圧 VppZ2を印加するようにして、第 1 電圧制御回路 16を非活性ィ匕するのも好ましい。
[0078] 同様に、図 12 (A)〜(C)に示す第 2電圧制御回路 17の回路動作において、書き 込み電圧 Vppを印加するノードの電圧は、電圧変動を抑制する期間のみ書き込み電 圧 Vppが印加されれば良ぐ電圧変動を抑制する必要のない期間、例えば、ワード 線の選択'非選択の切り替え途中では、書き込み抑止電圧 VppZ2を印加するように して、第 2電圧制御回路 17を非活性ィ匕するのも好ましい。また、読み出し動作時には 、当該ノード及びインバータ 43の電源電圧に読み出し電圧 Vrを印加するようにして、 第 2電圧制御回路 17を非活性ィ匕するのも好ましい。
[0079] また、上記実施形態では、第 1電圧制御回路 16及び第 2電圧制御回路 17は、夫 々、ワード線電圧及びビット線電圧の変動に自動的に反応して活性化或いは非活性 化する回路構成を例示したが、回路の活性ィ匕ゃ非活性ィ匕は、外部から制御するよう にしても構わない。例えば、メモリセルアレイが行方向及び列方向に複数のブロック に細分化され、各ブロックにローカルなワード線及びビット線が設けられ、メモリセル アレイ全体には、グローバルなワード線及びビット線が設けられ、ローカルなワード線 及びビット線には、ブロックを選択するブロック選択トランジスタを介して、夫々の選択 及び非選択ワード線電圧、選択及び非選択ビット線電圧が供給される階層的アレイ 構造の場合には、図 10 (A)〜(C)、及び、図 12 (A)〜(C)に示す回路構成のイン バータ 33、 43の入力には、夫々グローバルなワード線及びビット線が接続する構成 にしても構わない。
[0080] 〈4〉上記実施形態で例示した、各メモリ動作における電圧印加条件は一例であり、 本発明の内容を限定するものではなぐ適宜変更可能である。
産業上の利用可能性
[0081] 本発明は、不揮発性半導体記憶装置に利用可能であり、特に、 2端子構造のメモリ セルを行方向及び列方向に夫々複数配列し、行方向に延伸する複数のワード線と 列方向に延伸する複数のビット線を備え、同一行の前記メモリセルの夫々力 前記メ モリセルの一端側を共通の前記ワード線に接続し、同一列の前記メモリセルの夫々 力 前記メモリセルの他端側を共通の前記ビット線に接続してなるクロスポイントタイ プのメモリセルアレイを有する不揮発性半導体記憶装置に有効である。

Claims

請求の範囲
[1] 2端子構造のメモリセルを行方向及び列方向に夫々複数配列し、行方向に延伸す る複数のワード線と列方向に延伸する複数のビット線を備え、同一行の前記メモリセ ルの夫々が、前記メモリセルの一端側を共通の前記ワード線に接続し、同一列の前 記メモリセルの夫々が、前記メモリセルの他端側を共通の前記ビット線に接続してな るメモリセルアレイを備えてなる不揮発性半導体記憶装置であって、
前記複数のワード線の中から所定数の前記ワード線を選択ワード線として選択し、 前記選択ワード線と選択されな力 た非選択ワード線に、選択ワード線電圧と非選択 ワード線電圧を各別に印加するワード線選択回路と、
前記複数のビット線の中から所定数の前記ビット線を選択ビット線として選択し、前 記選択ビット線と選択されな力つた非選択ビット線に、選択ビット線電圧と非選択ビッ ト線電圧を各別に印加するビット線選択回路と、
前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各電圧変動を 個別に抑制する電圧制御回路と、を備え、
前記複数のワード線と前記複数のビット線の少なくとも何れか一方力 前記ワード線 選択回路または前記ビット線選択回路と接続する駆動点力 最遠点、または、前記 駆動点と前記最遠点の間に位置する電圧制御点において、前記電圧制御回路と接 続することを特徴とする不揮発性半導体記憶装置。
[2] 前記複数のワード線と前記複数のビット線の少なくとも何れか一方の各一端側に、 前記ワード線選択回路または前記ビット線選択回路が接続し、各他端側に前記電圧 制御回路が接続して 、ることを特徴とする請求項 1に記載の不揮発性半導体記憶装 置。
[3] 前記電圧制御回路が、所定の制御基準電圧に対する前記電圧制御点における正 方向または負方向の電圧変動を抑制するダイオード回路を備えて構成されているこ とを特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
[4] 前記電圧制御回路が、前記ダイオード回路と MOSFETの直列回路、及び、インバ ータ回路で構成され、
前記直列回路が、前記電圧制御点と所定の電圧供給線の間に接続され、 前記インバータ回路の入力端子力 前記 MOSFETのドレイン電極とソース電極の 内の前記電圧制御点側の電極に接続し、
前記インバータ回路の出力端子力 前記 MOSFETのゲート電極に接続することを 特徴とする請求項 3に記載の不揮発性半導体記憶装置。
[5] 前記ダイオード回路が、 PN接合型のダイオード素子を備えて構成されて ヽることを 特徴とする請求項 3に記載の仮想接地型不揮発性半導体記憶装置。
[6] 前記ダイオード回路が、ドレインとゲートが相互に接続した MOSFETを備えて構成 されていることを特徴とする請求項 3に記載の仮想接地型不揮発性半導体記憶装置
[7] 前記電圧制御回路が、前記電圧制御点にドレインが接続し所定の電圧供給線にソ ースが接続する MOSFETと、前記電圧制御点に入力端子が接続し前記 MOSFET のゲートに出力端子が接続するインバータ回路とで構成されていることを特徴とする 請求項 1または 2に記載の不揮発性半導体記憶装置。
[8] 前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する 2 端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加 され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構 成され、
書き込み動作時に、書き込み対象の前記メモリセルに接続する前記選択ワード線と 前記選択ビット線の間に所定の書き込み電圧が印加された状態において、
前記選択ワード線と前記選択ビット線の内の高電圧側に前記電圧制御回路が接続 している場合は、当該電圧制御回路が、前記電圧制御点の低電圧方向への電圧変 動を抑制し、
前記選択ワード線と前記選択ビット線の内の低電圧側に前記電圧制御回路が接続 している場合は、当該電圧制御回路が、前記電圧制御点の高電圧方向への電圧変 動を抑制することを特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
[9] 前記メモリセルが、電気抵抗の変化により情報を記憶する可変抵抗素子を有する 2 端子構造のメモリセルであって、前記可変抵抗素子の両端に電気的ストレスが印加 され前記可変抵抗素子の電気抵抗が変化することにより、情報を書き込み可能に構 成され、
前記電圧制御回路が、前記メモリセルの読み出し動作時には活性ィ匕されないことを 特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
[10] 前記電圧制御回路が、前記非選択ワード線または前記非選択ビット線に対しては、 個々に印加される電圧の変動を抑制しないように構成されていることを特徴とする請 求項 1または 2に記載の不揮発性半導体記憶装置。
[11] 前記複数のワード線と前記複数のビット線の少なくとも何れか一方力 高融点金属 材料、多結晶シリコン、または、高融点金属材料と多結晶シリコンの化合物で形成さ れていることを特徴とする請求項 1または 2に記載の不揮発性半導体記憶装置。
PCT/JP2006/321817 2005-12-16 2006-11-01 不揮発性半導体記憶装置 Ceased WO2007069405A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
US12/084,556 US7688614B2 (en) 2005-12-16 2006-11-01 Nonvolatile semiconductor memory device
DE602006019639T DE602006019639D1 (de) 2005-12-16 2006-11-01 Nichtflüchtige halbleiterspeicheranordnung
EP06822746A EP1965391B1 (en) 2005-12-16 2006-11-01 Non-volatile semiconductor memory device
CN2006800468532A CN101331553B (zh) 2005-12-16 2006-11-01 非易失性半导体存储器件

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2005-362646 2005-12-16
JP2005362646A JP4054347B2 (ja) 2005-12-16 2005-12-16 不揮発性半導体記憶装置

Publications (1)

Publication Number Publication Date
WO2007069405A1 true WO2007069405A1 (ja) 2007-06-21

Family

ID=38162721

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2006/321817 Ceased WO2007069405A1 (ja) 2005-12-16 2006-11-01 不揮発性半導体記憶装置

Country Status (7)

Country Link
US (1) US7688614B2 (ja)
EP (1) EP1965391B1 (ja)
JP (1) JP4054347B2 (ja)
CN (1) CN101331553B (ja)
DE (1) DE602006019639D1 (ja)
TW (1) TW200739587A (ja)
WO (1) WO2007069405A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421868B (zh) * 2008-06-26 2014-01-01 Toshiba Kk 半導體記憶裝置

Families Citing this family (40)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006203098A (ja) * 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP5072564B2 (ja) * 2007-12-10 2012-11-14 株式会社東芝 半導体記憶装置及びメモリセル電圧印加方法
US8085571B2 (en) * 2008-01-09 2011-12-27 Eugene Robert Worley High density prom
US7768812B2 (en) 2008-01-15 2010-08-03 Micron Technology, Inc. Memory cells, memory cell programming methods, memory cell reading methods, memory cell operating methods, and memory devices
US8211743B2 (en) 2008-05-02 2012-07-03 Micron Technology, Inc. Methods of forming non-volatile memory cells having multi-resistive state material between conductive electrodes
US8134137B2 (en) 2008-06-18 2012-03-13 Micron Technology, Inc. Memory device constructions, memory cell forming methods, and semiconductor construction forming methods
US9343665B2 (en) 2008-07-02 2016-05-17 Micron Technology, Inc. Methods of forming a non-volatile resistive oxide memory cell and methods of forming a non-volatile resistive oxide memory array
US7943515B2 (en) * 2008-09-09 2011-05-17 Sandisk 3D Llc Shared masks for x-lines and shared masks for y-lines for fabrication of 3D memory arrays
JP4606520B2 (ja) * 2009-03-25 2011-01-05 パナソニック株式会社 抵抗変化型不揮発性記憶装置
US9646668B2 (en) 2009-04-08 2017-05-09 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) with enhanced write current
US8611145B2 (en) * 2010-04-07 2013-12-17 Avalanche Technology, Inc. Spin-transfer torque magnetic random access memory (STTMRAM) device with shared transistor and minimal written data disturbance
US8514637B2 (en) * 2009-07-13 2013-08-20 Seagate Technology Llc Systems and methods of cell selection in three-dimensional cross-point array memory devices
JP5214560B2 (ja) * 2009-08-19 2013-06-19 株式会社東芝 不揮発性半導体記憶装置
US8289763B2 (en) 2010-06-07 2012-10-16 Micron Technology, Inc. Memory arrays
US8441853B2 (en) 2010-09-30 2013-05-14 Sandisk Technologies Inc. Sensing for NAND memory based on word line position
US8526213B2 (en) * 2010-11-01 2013-09-03 Micron Technology, Inc. Memory cells, methods of programming memory cells, and methods of forming memory cells
US9454997B2 (en) 2010-12-02 2016-09-27 Micron Technology, Inc. Array of nonvolatile memory cells having at least five memory cells per unit cell, having a plurality of the unit cells which individually comprise three elevational regions of programmable material, and/or having a continuous volume having a combination of a plurality of vertically oriented memory cells and a plurality of horizontally oriented memory cells; array of vertically stacked tiers of nonvolatile memory cells
JP5699666B2 (ja) * 2011-02-16 2015-04-15 日本電気株式会社 半導体装置
US8488365B2 (en) 2011-02-24 2013-07-16 Micron Technology, Inc. Memory cells
US8921962B2 (en) * 2011-04-19 2014-12-30 Virginia Commonwealth University Planar multiferroic/magnetostrictive nanostructures as memory elements, two-stage logic gates and four-state logic elements for information processing
US8699293B2 (en) * 2011-04-27 2014-04-15 Sandisk 3D Llc Non-volatile storage system with dual block programming
US9058857B2 (en) 2011-10-10 2015-06-16 Micron Technology, Inc. Cross-point memory compensation
JP5726715B2 (ja) 2011-11-28 2015-06-03 株式会社東芝 半導体記憶装置
CN104145308B (zh) * 2012-02-29 2017-05-31 松下知识产权经营株式会社 非易失性半导体存储装置
US9202566B2 (en) 2013-04-05 2015-12-01 Sandisk 3D Llc Vertical cross point reram forming method
TWI596610B (zh) * 2013-10-04 2017-08-21 財團法人工業技術研究院 電阻式非揮發性記憶體及其操作方法
US9082502B2 (en) 2013-10-10 2015-07-14 Sandisk Technologies Inc. Bit line and compare voltage modulation for sensing nonvolatile storage elements
KR20160001152A (ko) 2014-06-26 2016-01-06 삼성전자주식회사 비휘발성 메모리 소자
US9311996B2 (en) * 2014-09-10 2016-04-12 Kabushiki Kaisha Toshiba Semiconductor storage device having resistance-change storage elements
KR102136846B1 (ko) 2014-09-29 2020-07-22 삼성전자 주식회사 저항성 메모리 장치 및 저항성 메모리 장치의 동작 방법
US9412449B2 (en) 2014-12-22 2016-08-09 Kabushiki Kaisha Toshiba Semiconductor storage device
US9601193B1 (en) * 2015-09-14 2017-03-21 Intel Corporation Cross point memory control
JP6958363B2 (ja) * 2016-02-08 2021-11-02 ソニーグループ株式会社 メモリコントローラ、不揮発性メモリおよびメモリコントローラの制御方法
US9679643B1 (en) * 2016-03-09 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Resistive memory device having a trimmable resistance of at least on of a driver and a sinker is trimmed based on a row location
KR102429905B1 (ko) * 2018-01-08 2022-08-05 삼성전자주식회사 리드 디스터브를 줄일 수 있는 저항성 메모리 장치의 동작 방법
US11281578B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Garbage collection in a memory sub-system during a low battery state
US11282567B2 (en) 2019-08-20 2022-03-22 Micron Technology, Inc. Sequential SLC read optimization
US11726869B2 (en) 2019-08-20 2023-08-15 Micron Technology, Inc. Performing error control operation on memory component for garbage collection
US11281392B2 (en) 2019-08-28 2022-03-22 Micron Technology, Inc. Garbage collection in a memory component using an adjusted parameter
JP2023137061A (ja) 2022-03-17 2023-09-29 キオクシア株式会社 メモリシステム

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6479997A (en) * 1987-09-22 1989-03-24 Fujitsu Ltd P-rom
JPH04113596A (ja) * 1990-08-31 1992-04-15 Fujitsu Ltd 半導体記憶装置
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0660635A (ja) 1992-08-06 1994-03-04 Olympus Optical Co Ltd 強誘電体メモリ装置
US5894447A (en) * 1996-09-26 1999-04-13 Kabushiki Kaisha Toshiba Semiconductor memory device including a particular memory cell block structure
US6151241A (en) 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection
DE10032277A1 (de) 2000-07-03 2002-01-24 Infineon Technologies Ag MRAM-Anordnung
JP2002056666A (ja) 2000-08-10 2002-02-22 Canon Inc 磁性薄膜メモリ、記録方法および再生方法
US6839269B2 (en) * 2001-12-28 2005-01-04 Kabushiki Kaisha Toshiba Magnetic random access memory
US6917539B2 (en) 2002-08-02 2005-07-12 Unity Semiconductor Corporation High-density NVRAM
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
KR100515053B1 (ko) * 2002-10-02 2005-09-14 삼성전자주식회사 비트라인 클램핑 전압 레벨에 대해 안정적인 독출 동작이가능한 마그네틱 메모리 장치
JP2004273656A (ja) 2003-03-07 2004-09-30 Taiyo Yuden Co Ltd Ｅｐｉｒ素子及びそれを利用した半導体装置
JP2004319587A (ja) * 2003-04-11 2004-11-11 Sharp Corp メモリセル、メモリ装置及びメモリセル製造方法
DE602005009411D1 (de) 2004-01-29 2008-10-16 Sharp Kk Halbleiterspeichervorrichtung
DE102004006254A1 (de) * 2004-02-09 2005-09-01 Infineon Technologies Ag Schaltungsanordnung zur Erzeugung eines Rücksetzsignals nach einem Absinken und Wiederansteigen einer Versorgungsspannung
US7306547B2 (en) * 2004-09-03 2007-12-11 Stearns Kenneth W Torso exercise methods and apparatus
JP2006203098A (ja) 2005-01-24 2006-08-03 Sharp Corp 不揮発性半導体記憶装置
JP4594878B2 (ja) 2006-02-23 2010-12-08 シャープ株式会社 可変抵抗素子の抵抗制御方法及び不揮発性半導体記憶装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6479997A (en) * 1987-09-22 1989-03-24 Fujitsu Ltd P-rom
JPH04113596A (ja) * 1990-08-31 1992-04-15 Fujitsu Ltd 半導体記憶装置
JP2005032401A (ja) * 2003-06-17 2005-02-03 Sharp Corp 不揮発性半導体記憶装置及びその書き込み方法と消去方法

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
CHEN Y.-C. ET AL.: "An access-transistor-free (0T/1R) non-volatile resistance random access memory (RRAM) using a novel threshold switching, self-rectifying chalcogenide device", IEDM, 2003, pages 905 - 908, XP010684221 *
See also references of EP1965391A4 *

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI421868B (zh) * 2008-06-26 2014-01-01 Toshiba Kk 半導體記憶裝置

Also Published As

Publication number Publication date
US7688614B2 (en) 2010-03-30
TWI328230B (ja) 2010-08-01
EP1965391A4 (en) 2009-09-02
EP1965391A1 (en) 2008-09-03
DE602006019639D1 (de) 2011-02-24
CN101331553A (zh) 2008-12-24
JP2007164925A (ja) 2007-06-28
JP4054347B2 (ja) 2008-02-27
CN101331553B (zh) 2012-07-18
EP1965391B1 (en) 2011-01-12
TW200739587A (en) 2007-10-16
US20090097295A1 (en) 2009-04-16

Similar Documents

Publication Publication Date Title
JP4054347B2 (ja) 不揮発性半導体記憶装置
JP5396011B2 (ja) 相変化メモリ装置
JP5049334B2 (ja) 半導体装置
JP5175769B2 (ja) 半導体記憶装置
JP5072564B2 (ja) 半導体記憶装置及びメモリセル電圧印加方法
JP5295991B2 (ja) 不揮発性半導体記憶装置、及び不揮発性半導体記憶装置の制御方法
KR102697453B1 (ko) 메모리 장치 및 메모리 장치의 동작방법
JP2009099206A (ja) 抵抗変化メモリ装置
JP5622715B2 (ja) 半導体記憶装置
CN101727979A (zh) 半导体存储装置
JP2013502023A (ja) メモリブロック・スイッチングを改善した半導体メモリ
JP5091970B2 (ja) 半導体記憶装置およびその制御方法
CN107886987B (zh) 存储系统及其操作方法
JP5209013B2 (ja) 不揮発性半導体記憶装置
JP5713942B2 (ja) 抵抗変化型不揮発性半導体記憶装置
JP5542742B2 (ja) 半導体記憶装置
CN101174646A (zh) 半导体存储器件和字线接触部的布局结构
US20220051701A1 (en) Voltage generating circuit and a nonvolatile memory apparatus using the voltage generating circuit
JP2014010876A (ja) 半導体記憶装置
US11257536B2 (en) Semiconductor storage device and control method thereof
US11514965B2 (en) Resistive memory device
KR100934852B1 (ko) 상 변화 메모리 장치
JP5665717B2 (ja) 不揮発性半導体記憶装置

Legal Events

Date Code Title Description
WWE Wipo information: entry into national phase

Ref document number: 200680046853.2

Country of ref document: CN

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWE Wipo information: entry into national phase

Ref document number: 12084556

Country of ref document: US

NENP Non-entry into the national phase

Ref country code: DE

WWE Wipo information: entry into national phase

Ref document number: 2006822746

Country of ref document: EP