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JP2019169572A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

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Abstract

【課題】ノーマリーオフ動作をする半導体装置を提供する。【解決手段】実施形態の半導体装置は、第１の上面を有する第１の領域と、第１の上面に対して平行な第２の上面を有する第２の領域と、第１の領域と第２の領域の間に設けられ第１の上面及び第２の上面に対して傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、第１の上面上に設けられ第１の上面に平行な、＋ｃ面である第４の上面と、第２の上面上に設けられ第２の上面に平行な、＋ｃ面である第５の上面と、第３の上面上に設けられ第３の上面に平行な第６の上面と、を有し、バンドギャップが第１の窒化物半導体層より大きい第２の窒化物半導体層と、第４の上面上に設けられたソース電極と、第５の上面上に設けられたドレイン電極と、第６の上面上に設けられたゲート電極と、第６の上面とゲート電極の間に設けられたゲート絶縁膜と、を備えた半導体装置である。【選択図】図１

Description

本発明の実施形態は、半導体装置及びその製造方法に関する。
次世代のパワー半導体デバイス用の材料としてＩＩＩ族窒化物、例えば、ＧａＮ（窒化ガリウム）に代表される窒化物半導体に注目が集まっている。窒化物半導体はＳｉ（シリコン）と比較して大きなバンドギャップを備える。このため、窒化物半導体デバイスはＳｉ（シリコン）半導体デバイスと比較して、小型で高耐圧のパワー半導体デバイスを実現出来る。また、これにより寄生容量を小さく出来るため、高速駆動のパワー半導体デバイスを実現出来る。
窒化物半導体を用いたトランジスタにおいては、一般に、バンドギャップの異なる複数の窒化物半導体層を組み合わせた、２次元電子ガス（２ＤＥＧ）をキャリアとするＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ）構造が適用される。通常のＨＥＭＴは、ゲートに電圧を印加しなくても導通してしまう、ノーマリーオントランジスタである。このため、ゲートに電圧を印加しない限り導通しない、ノーマリーオフトランジスタを実現することが困難であるという問題がある。そこで、２ＤＥＧの有する高い電子移動度を利用しつつノーマリーオフを実現出来る構造を有するトランジスタが求められていた。
特開２０１５−１９８１９６号公報
本発明が解決しようとする課題は、ノーマリーオフ動作をする半導体装置を提供することにある。
本実施形態の半導体装置は、第１の上面を有する第１の領域と、第１の上面に対して平行な第２の上面を有する第２の領域と、第１の領域と第２の領域の間に設けられ第１の上面及び第２の上面に対して傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、第１の上面上に設けられ第１の上面に平行な、＋ｃ面である第４の上面と、第２の上面上に設けられ第２の上面に平行な、＋ｃ面である第５の上面と、第３の上面上に設けられ第３の上面に平行な第６の上面と、を有し、バンドギャップが第１の窒化物半導体層より大きい第２の窒化物半導体層と、第４の上面上に設けられたソース電極と、第５の上面上に設けられたドレイン電極と、第６の上面上に設けられたゲート電極と、第６の上面とゲート電極の間に設けられたゲート絶縁膜と、を備えた半導体装置である。
第１の実施形態の半導体装置の模式断面図である。 窒化物半導体の結晶構造と面方位を説明する模式図である。 窒化物半導体の結晶構造と面方位を説明する模式図である。 第１の実施形態の半導体装置の製造方法において、製造工程の一部を示す模式断面図である。 第１の実施形態の作用効果の説明において、第１の窒化物半導体層と第２の窒化物半導体層が形成するバンド構造を示す模式図である。 第２の実施形態の半導体装置の模式断面図である。 第２の実施形態の半導体装置の製造方法において、製造工程の一部を示す模式断面図である。 第３の実施形態の半導体装置の模式断面図である。 第３の実施形態の半導体装置の製造方法において、製造工程の一部を示す模式断面図である。 第３の実施形態の半導体装置の製造方法の変形例において、製造工程の一部を示す模式断面図である。 第４の実施形態の半導体装置の模式断面図である。 第５の実施形態の半導体装置の模式断面図である。 第６の実施形態の半導体装置の模式断面図である。 第６の実施形態の半導体装置の製造方法において、製造工程の一部を示す模式断面図である。 第６の実施形態の半導体装置の製造方法の変形例において、製造工程の一部を示す模式断面図である。 第７の実施形態の半導体装置の模式断面図である。
以下、図面を用いて実施形態を説明する。なお、図面中、同一又は類似の箇所には、同一又は類似の符号を付している。
本明細書中、同一又は類似する部材については、同一の符号を付し、重複する説明を省略する場合がある。
本明細書中、「窒化物（ＧａＮ系）半導体」とは、ＧａＮ（窒化ガリウム）、ＡｌＮ（窒化アルミニウム）、ＩｎＮ（窒化インジウム）及びそれらの中間組成を備える半導体の総称である。
本明細書中、「アンドープ」とは、不純物濃度が１×１０１５ｃｍ−３以下であることを意味する。
本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。
また、本明細書中、「接する」又は「接し」とは、直接的に接する場合と、変質層や中間層や絶縁膜等を介して間接的に接する場合を含むものとする。
（第１の実施形態）
本実施形態の半導体装置は、第１の上面を有する第１の領域と、第１の上面に対して平行な第２の上面を有する第２の領域と、第１の領域と第２の領域の間に設けられ第１の上面及び第２の上面に対して傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、第１の上面上に設けられ第１の上面に平行な、＋ｃ面である第４の上面と、第２の上面上に設けられ第２の上面に平行な、＋ｃ面である第５の上面と、第３の上面上に設けられ第３の上面に平行な第６の上面と、を有し、バンドギャップが第１の窒化物半導体層より大きい第２の窒化物半導体層と、第４の上面上に設けられたソース電極と、第５の上面上に設けられたドレイン電極と、第６の上面上に設けられたゲート電極と、第６の上面とゲート電極の間に設けられたゲート絶縁膜と、を備えた半導体装置である。
また、本実施形態の半導体装置は、第１の上面を有する第１の領域と、第１の上面に対して平行な第２の上面を有する第２の領域と、第１の領域と第２の領域の間に設けられ第１の上面又は第２の上面に対して８８度以上９０度の角度で傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、第１の窒化物半導体層上に設けられ、第１の上面上に設けられ第１の上面に平行な、＋ｃ面である第４の上面と、第２の上面上に設けられ第２の上面に平行な、＋ｃ面である第５の上面と、第３の上面に平行な第６の上面と、を有し、バンドギャップが第１の窒化物半導体層より大きい第２の窒化物半導体層と、第４の上面上に設けられたソース電極と、第５の上面上に設けられたドレイン電極と、第６の上面に接して設けられたゲート絶縁膜と、ゲート絶縁膜に接して設けられたゲート電極と、を備えた半導体装置である。
図１は、本実施形態の半導体装置１００の模式断面図である。
半導体装置１００は、基板２と、バッファ層４と、第１の窒化物半導体層１０と、第２の窒化物半導体層２０と、ソース電極３２と、ドレイン電極３４と、ゲート電極３６と、ゲート絶縁膜４０と、を備える。
第１の窒化物半導体層１０は、第１の上面１２と、第２の上面１４と、第３の上面１６と、を有する。
第２の窒化物半導体層２０は、第４の上面２２と、第５の上面２４と、第６の上面２６と、を有する。
基板２は、例えば、半導体基板である。例えば、ｐ型不純物又はｎ型不純物を含み抵抗値が低い半導体基板は、基板２として好ましく用いられる。具体的には、シリコン（Ｓｉ）基板、炭化ケイ素（ＳｉＣ）基板、サファイヤ基板等が、基板２として好ましく用いられる。
第１の窒化物半導体層１０は、例えば、アンドープのＡｌＸＧａ１−ＸＮ（０≦Ｘ＜１）である。より具体的には、第１の窒化物半導体層１０は、例えば、アンドープのＧａＮである。第１の窒化物半導体層１０の膜厚は、例えば、０．５μｍ以上８μｍ以下である。
第１の窒化物半導体層１０は、第１の領域５０と、第２の領域６０と、第１の領域５０と第２の領域６０の間に設けられた第３の領域７０と、を有する。第１の領域５０には第１の上面１２が設けられ、第２の領域６０には第２の上面１４が設けられ、第３の領域には第３の上面１６が設けられている。第２の上面１４は第１の上面１２に対して平行である。例えば、第３の上面１６は第１の上面１２に対して傾斜し、第１の領域５０と第３の領域７０の境界で、第１の上面１２に連続的に接続されている。また、例えば、第３の上面１６は第２の上面１４に対して傾斜し、第３の領域７０と第２の領域６０の境界で、第２の上面１４に連続的に接続されている。
バッファ層４は、基板２と第１の窒化物半導体層１０の間に設けられている。バッファ層４は、基板２と第１の窒化物半導体層１０の間の格子不整合を緩和する機能を備える。バッファ層４は、例えば、窒化アルミニウムガリウム（ＡｌＷＧａ１−ＷＮ（０＜Ｗ＜１））の多層構造を有する。
第２の窒化物半導体層２０は、第１の窒化物半導体層１０より大きなバンドギャップを有する。第２の窒化物半導体層２０は、例えば、アンドープのＡｌＹＧａ１−ＹＮ（０＜Ｙ≦１、Ｘ＜Ｙ）である。より具体的には、第２の窒化物半導体層２０は、例えば、アンドープのＡｌ０．２Ｇａ０．８Ｎである。第２の窒化物半導体層２０の膜厚は、例えば、１５ｎｍ以上５０ｎｍ以下である。本実施形態の半導体装置１００において、第２の窒化物半導体層２０は、第１の上面１２上と第２の上面１４上と第３の上面１６上にわたって設けられている。また、後述するように、第２の窒化物半導体層２０は、第１の窒化物半導体層１０上に、例えばオーバーハング成長により一定の膜厚で形成される。
第２の窒化物半導体層２０は、第１の上面１２上に設けられ第１の上面に平行な、＋ｃ面である第４の上面２２を有する。また、第２の窒化物半導体層２０は、第２の上面１４上に設けられ第２の上面１４に平行な、＋ｃ面である第５の上面２４を有する。また、第２の窒化物半導体層２０は、第３の上面１６上に設けられ第３の上面１６に平行な第６の上面２６を有する。
第６の上面２６は第４の上面２２に対し角度θ１で傾斜し、例えば第４の上面２２に連続的に接続されている。また、第６の上面２６は第５の上面２４に対し角度θ２で傾斜し、例えば第５の上面２４に連続的に接続されている。
ゲート絶縁膜４０は、第４の上面２２、第６の上面２６及び第５の上面２４にわたって設けられている。言い換えれば、ゲート絶縁膜４０は、第４の上面２２、第６の上面２６及び第５の上面２４に接して設けられている。ゲート絶縁膜４０は、例えば、低温ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）法やプラズマＣＶＤ法により形成された窒化膜である。
ソース電極３２は、第４の上面２２上に設けられている。なお、ゲート絶縁膜４０形成の際に、窒化物半導体材料の損傷により第１の領域５０内で良好な２次元電子ガスが生成されなくなることを抑制するため、ソース電極３２は、例えば、第４の上面２２に直接接している部分と、第４の上面２２上のゲート絶縁膜４０上に設けられた部分と、を有する。
ドレイン電極３４は、第５の上面２４上に設けられている。なお、ゲート絶縁膜４０形成の際に、窒化物半導体材料の損傷により第２の領域６０内で良好な２次元電子ガスが生成されなくなることを抑制するため、ドレイン電極３４は、例えば、第５の上面２４に直接接している部分と、第５の上面２４上のゲート絶縁膜４０上に設けられた部分と、を有する。
ゲート電極３６は、第６の上面２６上のゲート絶縁膜４０上に設けられている。言い換えれば、ゲート絶縁膜４０は、第６の上面２６とゲート電極３６の間に設けられている。また、ゲート電極３６は、第４の上面２２上のゲート絶縁膜４０の一部の上、及び第５の上面２４上のゲート絶縁膜４０の一部の上にわたって設けられている。また、ゲート電極３６は、ゲート絶縁膜４０に接して設けられている。
ソース電極３２、ドレイン電極３４及びゲート電極３６は、例えば金属電極である。ここでこの金属電極は、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）の積層構造又はニッケル（Ｎｉ）と金（Ａｕ）の積層構造である。第１の窒化物半導体層１０と、ソース電極３２及びドレイン電極３４は、オーミック接合されていることが好ましい。
図２及び図３は、本実施形態の窒化物半導体の結晶構造と面方位を説明する模式図である。
上述の通り、第６の上面２６は第４の上面２２に対し角度θ１で傾斜し、また、第５の上面２４に対し角度θ２で傾斜している。第６の上面２６は、第４の上面２２又は第５の上面２４に対し３０度以上９０度以下で傾斜していること、すなわち、３０度≦θ１≦９０度又は３０度≦θ２≦９０度であることが、さらに好ましい。図２及び図３を用いて、さらに具体的に説明をする。
本実施形態の窒化物半導体の結晶構造は、六方晶ウルツ鉱構造である。図２（ａ）に、（０００１）面、（１−１００）面、（１１−２０）面の模式図を示す。（０００１）面はｃ面、（１−１００）面はｍ面、（１１−２０）面はａ面である。
第６の上面２６は、（０００１）面に垂直な面であることが好ましい。ここで、（０００１）面に垂直な面は、（１−１００）面及び（１１−２０）面を含む。この場合、第６の上面２６は、第４の上面２２及び第５の上面２４に対して９０度傾斜している。
図２（ｂ）に、（１−１０２）面の模式図を示す。（１−１０２）面はｒ面である。第６の上面２６は、（１−１０２）面であることもまた好ましい。この場合、第２の窒化物半導体層がＧａＮであると仮定すると、第６の上面２６は、第４の上面２２及び第５の上面２４に対して４３度傾斜している。
図３（ａ）に、（１０−１１）面の模式図を示す。（１０−１１）面はｓ面である。第６の上面２６は、（１０−１１）面であることもまた好ましい。この場合、第２の窒化物半導体層がＧａＮであると仮定すると、第６の上面２６は、第４の上面２２及び第５の上面２４に対して６２度傾斜している。
図３（ｂ）に、（１１−２４）面の模式図を示す。第６の上面２６は、（１１−２４）面であることもまた好ましい。この場合、第２の窒化物半導体層がＧａＮであると仮定すると、第６の上面２６は、第４の上面２２及び第５の上面２４に対して３９度傾斜している。
なお本明細書中の面指数の表示は、ミラー指数による表示である、また、指数中のマイナス符号「−」は、そのマイナス符号の直後の指数の上に表記される符号である。言い換えると、例えば（１１−２０）面は、ミラー指数を用いた（ｈｋｉｌ）面という表記において、ｈ＝１、ｋ＝１、ｉ＝−２、ｌ＝０という面であることを表す。
なおたとえ同じ面指数を有する面であっても、ＡｌとＧａの比の違いによる格子定数の変化、結晶構造の歪み、その他の理由に伴い、第６の上面２６が第４の上面２２及び第５の上面２４に対して傾斜する角度が変化することは勿論である。この変化を考慮すると、本実施形態の半導体装置１００においては、第６の上面２６が（０００１）面に垂直であるとされる面である場合、第６の上面２６は、第４の上面２２及び第５の上面２４に対して８８度以上９０度以下で傾斜している。また、第６の上面２６が（１−１０２）面である場合、第６の上面２６は、第４の上面２２及び第５の上面２４に対して４１度以上４５度以下で傾斜している。また、第６の上面２６が（１０−１１）面である場合、第６の上面２６は、第４の上面２２及び第５の上面２４に対して６０度以上６４度以下で傾斜している。また、第６の上面２６が（１１−２４）面である場合、第６の上面２６は、第４の上面２２及び第５の上面２４に対して３７度以上４１度以下で傾斜している。
ゲート電極３６のうち、第６の上面２６に接するように設けられたゲート電極３６のゲート電極長は少なくとも１μｍ以上であることが好ましい。
第６の上面２６が第４の上面２２又は第５の上面２４に対して傾斜する角度や、ゲート電極３６のゲート電極長は、例えば、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）又は走査電子顕微鏡（ＳＥＭ：Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）による半導体装置１００の断面の写真を評価して評価することが出来る。
なお、例えば角度θ１が９０度である場合には、角度θ１が８９度以下である場合と異なり、第６の上面２６の一部が第３の上面１６の側方に位置する場合や、ゲート電極３６の一部が第６の上面２６の側方に位置する場合も生じ得る。本明細書中では、この場合も含めて「第６の上面２６は第３の上面１６上に設けられ」ており、「ゲート電極３６は第６の上面２６上に設けられている」ものとする。
第６の上面２６は、さらに−ｃ面の部分を有することは好ましい。この場合、第６の上面２６と基板２の間の第１の窒化物半導体層１０又は第２の窒化物半導体層２０は、図示しないＡｌＮ層又はＧａＮ層等の窒化物半導体層を適宜例えば数原子層程度有していることは好ましい。また、例えばＭｇ（マグネシウム）が、第６の上面２６と基板２の間の第１の窒化物半導体層１０又は第２の窒化物半導体層２０内に含有されていても良い。
図４は、本実施形態の半導体装置１００の製造方法において、製造工程の一部を示す模式断面図である。
本実施形態の半導体装置の製造方法は、基板上に、第１の領域と、第２の領域と、第１の領域と第２の領域の間の第３の領域と、にわたって設けられた、第１の上面（第２の上面）を有する第１の窒化物半導体層を形成し、第１の領域の第１の窒化物半導体層の一部を除去して、第１の領域に第１の上面（第２の上面）と平行な第２の上面（第１の上面）を形成し、第３の領域の第１の窒化物半導体層の一部を除去して、第３の領域に第１の上面又は第２の上面に対して傾斜した第３の上面を形成し、第２の上面（第１の上面）上に設けられ第２の上面（第１の上面）に平行な、＋ｃ面である第４の上面と、第１の上面（第２の上面）上に設けられ第１の上面（第２の上面）に平行な、＋ｃ面である第５の上面と、第３の上面上に設けられ第３の上面に平行な第６の上面と、を有し、バンドギャップが第１の窒化物半導体層より大きい第２の窒化物半導体層を形成し、第４の上面上にソース電極を形成し、第５の上面上にドレイン電極を形成し、第６の上面上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成する。
まず、基板２上に、バッファ層４と、例えばＧａＮであり第２の上面１４を有する第１の窒化物半導体層１０を、例えばＭＯＣＶＤ（Ｍｅｔａｌ Ｏｒｇａｎｉｃ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ法：有機金属気相成長法）により、順に形成する。
次に、図４（ａ）に示すように、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ法：反応性イオンエッチング法）等のドライエッチング法により、第１の窒化物半導体層１０の一部を除去し、第１の領域５０に第２の上面１４に平行な第１の上面１２を形成する。また、第３の領域７０に、第１の上面１２及び第２の上面１４に対し傾斜した第３の上面１６を形成する。
なお第２の上面１４は、ＭＯＣＶＤ法により形成された面をそのまま用いても良い。また、例えばＭＯＣＶＤ法により形成された面をＲＩＥ法により加工して第２の上面１４として用いても良い。
次に、図４（ｂ）に示すように、第１の上面１２、第２の上面１４及び第３の上面１６の上に、例えばＡｌＧａＮである第２の窒化物半導体層２０を、オーバーハング成長させることにより形成する。ここで第２の窒化物半導体層２０は、第１の上面１２上に設けられ第１の上面１２に平行な、＋ｃ面である第４の上面２２と、第２の上面１４上に設けられ第２の上面１４に平行な、＋ｃ面である第５の上面２４と、第３の上面１６上に設けられ第３の上面１６に平行な第６の上面２６と、を有する。
次に、第４の上面２２上にソース電極を形成し、第５の上面２４上にドレイン電極を形成し、第６の上面２６上にゲート絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成し、本実施形態の半導体装置を得る。
なお、第６の上面２６が−ｃ面の部分を有する半導体装置１００を製造する場合には、第１の窒化物半導体層１０又は第２の窒化物半導体層２０の形成の際に、第３の領域７０に、図示しないＡｌＮ層又はＧａＮ層を適宜例えば数原子層程度挿入しても良い。又は、第１の窒化物半導体層１０又は第２の窒化物半導体層２０の形成の際に、例えばＭｇ（マグネシウム）を、第３の領域７０の第１の窒化物半導体層１０又は第２の窒化物半導体層２０内に適宜含有させても良い。
次に、本実施形態の半導体装置１００の作用効果を記載する。
図５は、本実施形態の半導体装置１００の作用効果の説明において、第１の窒化物半導体層１０と第２の窒化物半導体層２０が形成するバンド構造を示す模式図である。
図５（ａ）は、ＧａＮ層とＡｌＧａＮ層の積層構造を有し、上面が＋ｃ面である窒化物半導体材料におけるバンド構造を示す模式図である。
窒化物半導体材料内においては、ウルツ鉱型の結晶構造の非対称性に起因する自発分極Ｐｓｐが、ｃ軸方向に現れる。さらに、例えば図５（ａ）のように第１の窒化物半導体層１０がＧａＮであり、第２の窒化物半導体層２０がＡｌＧａＮである場合には、ＡｌＧａＮのａ軸の格子定数がＧａＮのａ軸の格子定数よりも小さいため、第２の窒化物半導体層２０に対して伸長歪が加わる。この伸長歪に起因したピエゾ分極Ｐｐｅが、第２の窒化物半導体層２０内に、上述の自発分極Ｐｓｐと同じ方向に現れる。これらのＰｓｐとピエゾ分極Ｐｐｅの組合せにより、バンド構造には図５（ａ）に示したような曲がりが生じ、第１の窒化物半導体層１０と第２の窒化物半導体層２０の界面に２ＤＥＧが生じる。
このように、窒化物半導体材料を用いた半導体装置においては、自発分極とピエゾ分極を制御して生じる２ＤＥＧにより高い電気伝導度が得られるものの、ノーマリーオフトランジスタを形成することが困難である点が問題となっていた。
本実施形態の半導体装置１００においては、第４の上面２２が＋ｃ面であり、第５の上面２４が＋ｃ面である。そして、第６の上面２６は、第３の上面１６と平行であるため、第４の上面２２及び第５の上面に対し傾斜している。＋ｃ面はピエゾ分極が強い面であるため、生じる２ＤＥＧの量が多い。一方、＋ｃ面から傾斜した面は、ピエゾ分極が＋ｃ面より小さいため、生じる２ＤＥＧの量も少なくなる。そこで、ソース電極３２及びドレイン電極３４は２ＤＥＧの量が多い＋ｃ面上に配置する。一方、ゲート電極が配置される領域は、＋ｃ面から傾斜した面を用いて、発生する２ＤＥＧの量を抑制する。これにより、ノーマリーオフ動作をする半導体装置１００の提供が可能になる。
また、一般に窒化物半導体層の加工は、加工性や成膜選択性に乏しいため困難である。しかし、第３の上面１６及び第６の上面２６の形成は、上述の通り、加工性の良いドライエッチング法と、オーバーハング成長法の組合せにより行うことが出来る。そのため、微細な加工制御やドーピングを行わずに、ノーマリーオフ動作をする半導体装置１００の提供が可能になる。
第６の上面２６は、第４の上面２２又は第５の上面２４に対し３０度以上９０度以下で傾斜していることが、ピエゾ分極を抑制してノーマリーオフ動作させる上でさらに好ましい。又は、第６の上面２６は、第４の上面２２又は第５の上面２４に対し、８８度以上９０度以下、４１度以上４５度以下、６０度以上６４度以下又は３７度以上４１度以下で傾斜していること、又は第６の上面２６の面方位が（０００１）面に垂直な面、（１−１０２）面、（１０−１１）面又は（１１−２４）面であることが好ましい。なお、特にピエゾ分極が強く抑制されるのは、（０００１）面に垂直な面及び（１１−２４）面である。
図５（ｂ）は、ＧａＮ層とＡｌＧａＮ層の積層構造を有し、上面が−ｃ面である窒化物半導体材料におけるバンド構造を示す模式図である。この場合には、分極により窒化物半導体材料内に発生する電界の方向が図４（ａ）の場合と逆になる。そのため、２ＤＥＧは生じない。そのため、第６の上面２６がさらに−ｃ面の部分を有することにより、さらにノーマリーオフ動作をする半導体装置１００の提供が容易になる。
ゲート電極３６のうち、第６の上面２６上に接するように設けられたゲート電極３６のゲート電極長が１μｍ以上である場合、２ＤＥＧが生じる量の少ない部分に設けられるゲートが十分に長くなる。そのため、さらに、微細な加工制御やドーピングを行わずに、容易にノーマリーオフ動作をする半導体装置１００の提供が可能になる。
本実施形態の半導体装置１００によれば、ノーマリーオフ動作をする半導体装置の提供が可能になる。
（第２の実施形態）
本実施形態の半導体装置１１０は、第１の実施形態の中でも、第６の上面２６が、第４の上面２２又は第５の上面２４に対し、９０度で傾斜しているものである。言い換えれば、本実施形態の半導体装置１１０は、第６の上面２６が、（０００１）面に垂直な面である半導体装置である。例えば、第６の上面２６は、（１０−１０）面又は（１１−２０）面である。ここで、第１の実施形態と重複する内容の記載は省略する。
図６は、本実施形態の半導体装置１１０の模式断面図である。
図７は、本実施形態の半導体装置１１０の製造方法において、製造工程の一部を示す模式断面図である。なお図７（ａ）及び図７（ｃ）の説明は、それぞれ図４（ａ）及び図４（ｂ）と同様のため省略する。また、基板２とバッファ層４の図示は省略する。
図７（ｂ）において、例えばホットリン酸を用いて、第３の上面１６をウェットエッチング法により加工する。これにより、第３の上面１６を、（１０−１０）面又は（１１−２０）面等の、（０００１）面に垂直な面として形成することが出来る。
本実施形態の半導体装置１１０によれば、ノーマリーオフ動作をする半導体装置の提供が可能になる。
（第３の実施形態）
本実施形態の半導体装置１２０においては、第１の窒化物半導体層１０の第３の領域７０に凹部８０が設けられている点で、第１の実施形態及び第２の実施形態と異なっている。ここで、第１の実施形態及び第２の実施形態と重複する内容の記載は省略する。
図８は、本実施形態の半導体装置１２０の模式断面図である。
半導体装置１２０においては、凹部８０が設けられている。凹部８０の側面の第１の窒化物半導体層１０上には、複数の第３の上面１６ａ及び１６ｂが設けられている。凹部８０の側面の第２の窒化物半導体層２０上には、複数の第６の上面２６ａ及び２６ｂが設けられている。第３の上面１６ａと第６の上面２６ａは互いに平行である。また、第３の上面１６ｂと第６の上面２６ｂは互いに平行である。第３の上面１６ａ、第６の上面２６ａ、第３の上面１６ｂ及び第６の上面２６ｂは、２ＤＥＧ発生の抑制された、例えば（０００１）面に垂直な面である。なお、（１−１０２）面、（１０−１１）面又は（１１−２４）面であってもよい。
また、凹部８０の底面の第１の窒化物半導体層１０上には、第７の上面１８が設けられている。凹部８０の底面の第２の窒化物半導体層２０上には、第８の上面２８が設けられている。第７の上面１８及び第８の上面２８は、例えば、２ＤＥＧの生じる量が多い、＋ｃ面である。
なお図８において凹部８０の数は１個であるが、凹部８０の数は図８に示したものに限定されない。
第６の上面２６ａ及び２６ｂ上には、それぞれゲート電極３６ａ及びゲート電極３６ｂが設けられ、ダブルゲート構造となっている。ゲート電極３６ａは第４の上面２２上及び第８の上面２８上にわたって設けられている。また、ゲート電極３６ｂは第５の上面２４上及び第８の上面２８上にわたって設けられている。
本実施形態の半導体装置１２０によれば、同じサイズのトランジスタであっても、凹部８０の側面を用いてゲート長を稼ぐことが出来る。これにより、ノーマリーオフトランジスタの製造をより容易にすることが出来る。
ダブルゲート構造にすると、同じ凹部８０の深さであっても、ゲート長を２倍にすることが出来る。凹部８０をあまりにも深くすると、半導体装置１２０の製造の際に、凹部８０内に原料ガスやエッチングガス等の入り方が悪くなり、良好な特性が得られないおそれがある。そこで、ダブルゲート構造として、凹部８０が同じ深さであっても長いゲート長を得られる構造とすることは好ましい。
（第４の実施形態）
本実施形態の半導体装置１３０においては、第１の窒化物半導体層１０の第３の領域７０に凸部９０が設けられている点で、第１の実施形態及び第２の実施形態と異なっている。ここで、第１の実施形態乃至第３の実施形態と重複する内容の記載は省略する。
図９は、本実施形態の半導体装置１３０の模式断面図である。
第３の領域７０に、複数の凸部９０ａ、９０ｂ及び９０ｃが設けられている。凸部９０ａ、９０ｂ及び９０ｃの側面である、第１の窒化物半導体層１０上には、第３の上面１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ及び１６ｆが設けられている。また、凸部９０ａ、９０ｂ及び９０ｃの側面である、第２の窒化物半導体層２０上には、第６の上面２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ及び２６ｆが設けられている。第３の上面１６ａ、１６ｂ、１６ｃ、１６ｄ、１６ｅ及び１６ｆ、第６の上面２６ａ、２６ｂ、２６ｃ、２６ｄ、２６ｅ及び２６ｆは、例えば２ＤＥＧ発生の抑制された、（０００１）面に垂直な面である。なお、（１−１０２）面、（１０−１１）面又は（１１−２４）面であってもよい。
凸部９０間の底面の第１の窒化物半導体層１０上には、第７の上面１８ｂ及び１８ｄが設けられている。また、凸部９０間の底面の第２の窒化物半導体層２０上には、第８の上面２８ｂ及び２８ｄが設けられている。また、凸部９０の上面の第１の窒化物半導体層１０上には、第７の上面１８ａ、１８ｃ及び１８ｅが設けられている。また、凸部９０の上面の第２の窒化物半導体層２０上には、第８の上面２８ａ、２８ｃ及び２８ｅが設けられている。第７の上面１８ａ、１８ｂ、１８ｃ、１８ｄ及び１８ｅ、第８の上面２８ａ、２８ｂ、２８ｃ、２８ｄ及び２８ｅは、例えば２ＤＥＧの生じる量が多い、＋ｃ面である。
なお図９において凸部９０の数は３個であるが、凸部９０の数は図９に示したものに限定されない。
図１０は、本実施形態の半導体装置１３０の製造方法において、製造工程の一部を示す模式断面図である。図１０は、凸部９０の製造工程の一部を示す模式断面図である。なお、基板２とバッファ層４の図示は省略する。
基板２上にバッファ層４と第１の窒化物半導体層１０とレジスト９４を順に形成した後に、図１０（ａ）に示すように、レジスト９４をマスクとして、第１の窒化物半導体層１０上に溝９２を形成する。
次に、溝９２内に、例えば第１の窒化物半導体材料と同じ組成の窒化物半導体材料を形成し、凸部９０を形成する。次にレジスト９４を除去する（図１０（ｂ））。なお、凸部９０は、形成された後に、例えば、第１の窒化物半導体層１０の一部となる。
次に、第１の窒化物半導体層１０上及び凸部９０上に第２の窒化物半導体層２０をオーバーハング成長させる（図１０（ｃ））。このようにすると、凸部９０の側面に、（０００１面）に垂直な面、例えば（１０−１０）面や（１１−２０）面が形成されやすくなるため好ましい。
図１１は、本実施形態の半導体装置１３０の製造方法の変形例において、製造工程の一部を示す模式断面図である。図１１は、凸部９０の製造工程の一部を示す模式断面図である。なお、図１１において、基板２とバッファ層４の図示は省略する。この場合には、例えばドライエッチング法により第１の窒化物半導体層１０上に溝９２を形成し（図１１（ａ））、溝９２内に第１の窒化物半導体層１０の一部となる凸部９０を形成する（図１１（ｂ））。原料であるアンモニア、ＴＭＩ（トリメチルインジウム）、ＴＭＧ（トリメチルガリウム）やＴＭＡ（トリメチルアルミニウム）の溝９２への供給を制御することにより、凸部９０の形成が可能である。
本実施形態の半導体装置１３０によっても、ノーマリーオフ動作をする半導体装置の提供が可能になる。
（第５の実施形態）
本実施形態の半導体装置１４０においては、第３の上面１６及び第６の上面２６は、（１−１０２）面、（１０−１１）面又は（１１−２４）面である。ここで、第１の実施形態乃至第４の実施形態と重複する内容の記載は省略する。
図１２は、本実施形態の半導体装置１４０の模式断面図である。
本実施形態の半導体装置１４０によっても、ノーマリーオフ動作をする半導体装置の提供が可能になる。
（第６の実施形態）
本実施形態の半導体装置１５０は、第３の領域７０に第２の窒化物半導体層２０が設けられていない点で、第１乃至第５の実施形態と異なっている。ここで、第１乃至第５の実施形態と重複する内容の記載は省略する。
図１３は、本実施形態の半導体装置１５０の模式断面図である。凸部９０が第３の領域７０内に設けられているが、第３の領域７０内に第２の窒化物半導体層２０は設けられていない。
図１４は、本実施形態の半導体装置１５０の製造方法において、製造工程の一部を示す模式断面図である。なお、図１４において基板２及びバッファ層４の記載は省略している。
まず、基板２上に、バッファ層４、第１の窒化物半導体層１０及び第２の窒化物半導体層２０を、順に形成する。次に、第２の窒化物半導体層２０上に、レジスト９４を形成する。次に、第３の領域７０のレジスト９４の一部を除去して第２の窒化物半導体層２０を露出させた（図１４（ａ））後に、レジスト９４をマスクにして例えばドライエッチング法により、第２の窒化物半導体層２０を貫通し、第１の窒化物半導体層１０に到達する溝９２を形成する（図１４（ｂ））。その後溝９２内に、例えば第１の窒化物半導体層１０と同じ組成の窒化物半導体材料を選択成長させて、第１の窒化物半導体層１０の一部となる凸部９０を形成する（図１４（ｃ））。次に、レジスト９４を除去し、ゲート絶縁膜４０、ソース電極３２、ドレイン電極３４及びゲート電極３６を形成して本実施形態の半導体装置１５０を得る。
図１５は、本実施形態の半導体装置１５０の製造方法の変形例において、製造工程の一部を示す模式断面図である。なお、図１５において基板２及びバッファ層４の記載は省略している。
第３の領域７０のレジスト９４の一部及び第２の窒化物半導体層２０の一部を除去して第１の窒化物半導体層１０を露出させた（図１５（ａ））後に、水素雰囲気下で熱分解加工を行い第１の窒化物半導体層１０内に溝９２を形成する（図１５（ｂ））。その後溝９２内に第１の窒化物半導体層１０の一部を選択成長させて、第１の窒化物半導体層１０の一部となる凸部９０を形成する。次に、レジスト９４を除去し、ゲート絶縁膜４０、ソース電極３２、ドレイン電極３４及びゲート電極３６を形成して本実施形態の半導体装置１５０を得る。
本実施形態の半導体装置１５０では、第３の領域７０に第２の窒化物半導体層２０が設けられていないため２ＤＥＧが形成されない。よってノーマリーオフトランジスタの製造が容易になる。また、第１の窒化物半導体層の一部を選択成長させることにより、（０００１）面に対して垂直な面等の、第４の上面２２や第５の上面２４に対して傾斜した面を形成しやすい。さらに、溝９２の底は、２ＤＥＧが形成され伝導が行われる、第１の窒化物半導体層１０と第２の窒化物半導体層２０の界面の付近よりも、下方に位置させることが出来る。溝９２の底はドライエッチング法等によりダメージを受けているため良好な電気伝導特性が得られないが、本実施形態の半導体装置１５０によれば、ダメージを受けている部分を避けて半導体装置１５０を動作させることが出来る。
本実施形態の半導体装置１５０によっても、ノーマリーオフ動作をする半導体装置の提供が可能になる。
（第７の実施形態）
本実施形態の半導体装置１６０は、第６の上面２６とゲート電極３６の間に設けられたｐ型の第３の窒化物半導体層９６をさらに備える点で、第１乃至第６の実施形態と異なっている。ここで、第１乃至第６の実施形態と重複する内容の記載は省略する。
図１６は、本実施形態の半導体装置１６０の模式断面図である。
ｐ型の第３の窒化物半導体層９６を設け、第１の窒化物半導体層１０又は第２の窒化物半導体層２０との間でｐｎ接合を形成することによっても、ノーマリーオフ動作をする半導体装置の提供が可能になる。
本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０ 第１の窒化物半導体層
１２ 第１の上面
１４ 第２の上面
１６ 第３の上面
２０ 第２の窒化物半導体層
２２ 第４の上面
２４ 第５の上面
２６ 第６の上面
３２ ソース電極
３４ ドレイン電極
３６ ゲート電極
４０ ゲート絶縁膜
５０ 第１の領域
６０ 第２の領域
７０ 第３の領域
８０ 凹部
９０ 凸部
９２ 溝
９４ レジスト
９６ 第３の窒化物半導体層
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置
１３０ 半導体装置
１４０ 半導体装置
１５０ 半導体装置
１６０ 半導体装置

Claims (15)

  1. 第１の上面を有する第１の領域と、前記第１の上面に対して平行な第２の上面を有する第２の領域と、前記第１の領域と前記第２の領域の間に設けられ前記第１の上面及び前記第２の上面に対して傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、
    前記第１の上面上に設けられ前記第１の上面に平行な、＋ｃ面である第４の上面と、前記第２の上面上に設けられ前記第２の上面に平行な、＋ｃ面である第５の上面と、前記第３の上面上に設けられ前記第３の上面に平行な第６の上面と、を有し、バンドギャップが前記第１の窒化物半導体層より大きい第２の窒化物半導体層と、
    前記第４の上面上に設けられたソース電極と、
    前記第５の上面上に設けられたドレイン電極と、
    前記第６の上面上に設けられたゲート電極と、
    前記第６の上面と前記ゲート電極の間に設けられたゲート絶縁膜と、
    を備えた半導体装置。
  2. 前記第６の上面は、前記第４の上面又は前記第５の上面に対し、３０度以上９０度以下で傾斜している請求項１記載の半導体装置。
  3. 前記第６の上面は、前記第４の上面又は前記第５の上面に対し、８８度以上９０度以下、４１度以上４５度以下、６０度以上６４度以下又は３７度以上４１度以下で傾斜している請求項２記載の半導体装置。
  4. 前記第６の上面は、（０００１）面に垂直な面、（１−１０２）面、（１０−１１）面又は（１１−２４）面である請求項１記載の半導体装置。
  5. 前記第３の領域は凸部又は凹部を有し、前記第６の上面は前記凸部又は前記凹部の側面に平行な面である請求項１乃至請求項４いずれか一項記載の半導体装置。
  6. 前記第２の窒化物半導体層は、前記第１の上面上と前記第２の上面上と前記第３の上面上にわたって設けられた請求項１乃至請求項５いずれか一項記載の半導体装置。
  7. 前記ゲート電極のうち、前記第６の上面に接するように設けられた前記ゲート電極のゲート電極長が少なくとも１μｍ以上である請求項１乃至請求項６いずれか一項記載の半導体装置。
  8. 前記第６の上面はさらに−ｃ面の部分を有する請求項１乃至請求項７いずれか一項記載の半導体装置。
  9. 前記第６の上面と前記ゲート電極の間に設けられたｐ型の第３の窒化物半導体層をさらに備える請求項１乃至請求項８いずれか一項記載の半導体装置。
  10. 第１の上面を有する第１の領域と、前記第１の上面に対して平行な第２の上面を有する第２の領域と、前記第１の領域と前記第２の領域の間に設けられ前記第１の上面又は前記第２の上面に対して８８度以上９０度の角度で傾斜した第３の上面を有する第３の領域と、を有する第１の窒化物半導体層と、
    前記第１の窒化物半導体層上に設けられ、前記第１の上面上に設けられ前記第１の上面に平行な、＋ｃ面である第４の上面と、前記第２の上面上に設けられ前記第２の上面に平行な、＋ｃ面である第５の上面と、前記第３の上面に平行な第６の上面と、を有し、バンドギャップが前記第１の窒化物半導体層より大きい第２の窒化物半導体層と、
    前記第４の上面上に設けられたソース電極と、
    前記第５の上面上に設けられたドレイン電極と、
    前記第６の上面に接して設けられたゲート絶縁膜と、
    前記ゲート絶縁膜に接して設けられたゲート電極と、
    を備えた半導体装置。
  11. 基板上に、第１の領域と、第２の領域と、前記第１の領域と前記第２の領域の間の第３の領域と、にわたって設けられた、第１の上面を有する第１の窒化物半導体層を形成し、
    前記第１の領域の前記第１の窒化物半導体層の一部を除去して、前記第１の領域に前記第１の上面と平行な第２の上面を形成し、
    前記第３の領域の前記第１の窒化物半導体層の一部を除去して、前記第３の領域に前記第１の上面又は前記第２の上面に対して傾斜した第３の上面を形成し、
    前記第２の上面上に設けられ前記第２の上面に平行な、＋ｃ面である第４の上面と、前記第１の上面上に設けられ前記第１の上面に平行な、＋ｃ面である第５の上面と、前記第３の上面上に設けられ前記第３の上面に平行な第６の上面と、を有し、バンドギャップが前記第１の窒化物半導体層より大きい第２の窒化物半導体層を形成し、
    前記第４の上面上にソース電極を形成し、
    前記第５の上面上にドレイン電極を形成し、
    前記第６の上面上にゲート絶縁膜を形成し、
    前記ゲート絶縁膜上にゲート電極を形成する、
    半導体装置の製造方法。
  12. 前記第６の上面は、前記第４の上面又は前記第５の上面に対し３０度以上９０度以下で傾斜している請求項１１記載の半導体装置の製造方法。
  13. 前記第６の上面は、前記第４の上面又は前記第５の上面に対し８８度以上９０度以下、４１度以上４５度以下、６０度以上６４度以下又は３７度以上４１度以下で傾斜している請求項１２記載の半導体装置の製造方法。
  14. 前記第６の上面は、（０００１）面に垂直な面、（１−１０２）面、（１０−１１）面又は（１１−２４）面である請求項１１記載の半導体装置の製造方法。
  15. 前記第１の領域及び前記第３の領域の前記第１の窒化物半導体層の一部をドライエッチング法により除去し、
    前記第３の領域の前記第１の窒化物半導体層の一部をウェットエッチング法により除去する請求項１１乃至請求項１４いずれか一項記載の半導体装置の製造方法。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397587A (zh) * 2020-11-23 2021-02-23 江苏大学 一种常开型高电子迁移率晶体管及其制造方法
CN112397586A (zh) * 2020-11-23 2021-02-23 江苏大学 一种常开型硅衬底高电子迁移率晶体管及其制造方法
JP2023017194A (ja) * 2021-07-26 2023-02-07 株式会社東芝 半導体装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI646691B (zh) * 2017-11-22 2019-01-01 友達光電股份有限公司 主動元件基板及其製造方法
CN115020490A (zh) * 2022-06-24 2022-09-06 西安电子科技大学广州研究院 一种具有非极性沟道的增强型GaN基HEMT器件及其制备方法
CN116705606A (zh) * 2023-06-29 2023-09-05 润新微电子(大连)有限公司 一种hemt器件及其制备方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436474A (en) * 1993-05-07 1995-07-25 Board Of Regents Of The University Of Texas System Modulation doped field effect transistor having built-in drift field
US7417267B2 (en) * 2004-09-24 2008-08-26 International Rectifier Corporation Non-planar III-nitride power device having a lateral conduction path
JP5245305B2 (ja) * 2007-07-06 2013-07-24 サンケン電気株式会社 電界効果半導体装置及びその製造方法
US7851825B2 (en) * 2007-12-10 2010-12-14 Transphorm Inc. Insulated gate e-mode transistors
JP2012156332A (ja) * 2011-01-26 2012-08-16 Toshiba Corp 半導体素子
US20140004668A1 (en) * 2011-04-05 2014-01-02 Sumitomo Electric Industries, Ltd. Method for manufacturing nitride electronic devices
WO2012164750A1 (ja) * 2011-06-03 2012-12-06 住友電気工業株式会社 窒化物電子デバイス、窒化物電子デバイスを作製する方法
TWI496285B (zh) * 2012-12-07 2015-08-11 Richtek Technology Corp 高電子遷移率電晶體及其製造方法
KR20140110616A (ko) * 2013-03-08 2014-09-17 삼성전자주식회사 고 전자이동도 트랜지스터 소자
WO2015004853A1 (ja) * 2013-07-12 2015-01-15 パナソニックＩｐマネジメント株式会社 半導体装置
CN103715086A (zh) * 2013-12-27 2014-04-09 苏州晶湛半导体有限公司 一种增强型器件的制造方法
JP6511645B2 (ja) * 2014-02-13 2019-05-15 パナソニックＩｐマネジメント株式会社 窒化物半導体デバイス
US10090406B2 (en) * 2014-09-18 2018-10-02 Infineon Technologies Austria Ag Non-planar normally off compound semiconductor device

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN112397587A (zh) * 2020-11-23 2021-02-23 江苏大学 一种常开型高电子迁移率晶体管及其制造方法
CN112397586A (zh) * 2020-11-23 2021-02-23 江苏大学 一种常开型硅衬底高电子迁移率晶体管及其制造方法
CN112397587B (zh) * 2020-11-23 2022-06-21 江苏大学 一种常开型高电子迁移率晶体管及其制造方法
JP2023017194A (ja) * 2021-07-26 2023-02-07 株式会社東芝 半導体装置
JP7534269B2 (ja) 2021-07-26 2024-08-14 株式会社東芝 半導体装置
US12087823B2 (en) 2021-07-26 2024-09-10 Kabushiki Kaisha Toshiba Semiconductor device

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