JP5281215B1 - 固体撮像装置 - Google Patents
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
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- H10F39/10—Integrated devices
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Abstract
固体撮像装置において、画素は、基板（１）上に形成された第１の島状半導体（Ｐ１１）を有し、駆動出力回路は、基板上に第１の島状半導体（Ｐ１１）と同じ高さで形成された第２の島状半導体（４ａ〜４ｃ）を有する。第１の島状半導体（Ｐ１１）は、その外周に形成された第１のゲート絶縁層（６ｂ）と、第１のゲート絶縁層（６ｂ）を囲む第１のゲート導体層（１０５ａ）とを有する。第２の島状半導体（４ａ〜４ｃ）は、その外周に形成された第２のゲート絶縁層（６ａ）と、第２のゲート絶縁層（６ａ）を囲む第２のゲート導体層（７ａ）と、を有する。第１のゲート導体層（１０５ａ）及び第２のゲート導体層（７ａ）は、それぞれの底部が同じ面上に位置している。
Description
本発明は、島状半導体構造を有する半導体内にチャネル領域が形成されているＳＧＴ（Surround Gate Transistor）を備える固体撮像装置に関し、画素と駆動出力回路を有する固体撮像装置に関する。
現在、ＣＭＯＳ固体撮像装置は、ビデオカメラ、スチールカメラなどに広く用いられている。これら固体撮像装置は、画素と、画素に繋がった駆動出力回路から構成されている。そして、固体撮像装置の高画素密度化、高解像度化、カラー撮像における低混色化、高感度化などの性能向上が常に求められている。これに対し、固体撮像装置の高解像度化を実現するために画素高密度化などによる技術革新が行われてきた。
図８Ａ〜図８Ｄに従来例の固体撮像装置を示す。
図８Ａに、従来例に係る、１個の島状半導体１００に、１個の画素が構成されている固体撮像装置の断面構造図を示す（例えば、特許文献１を参照）。
図８Ａに示すように、この画素を構成する島状半導体１００においては、基板１０１上に、信号線Ｎ＋領域１０２（以下、「Ｎ＋領域」をドナー不純物が多く含まれた半導体領域とする。）が形成されている。この信号線Ｎ＋領域１０２上にＰ領域１０３（以下、アクセプタ不純物が含まれた半導体領域を「Ｐ領域」とする。）が形成され、このＰ領域１０３の外周部に絶縁層１０４が形成され、この絶縁層１０４を介在させてゲート導体層１０５が形成されている。このゲート導体層１０５の上方部位におけるＰ領域１０３の外周部に、Ｎ領域（以下、ドナー不純物が含まれた半導体領域を「Ｎ領域」とする。）１０６が形成されている。このＮ領域１０６及びＰ領域１０３上において、島状半導体１００の上部にＰ＋領域（以下、アクセプタ不純物が多く含まれた半導体領域を「Ｐ＋領域」とする。）１０７が形成されている。このＰ＋領域１０７は、画素選択線導体層１０８に接続されている。上述した絶縁層１０４は、島状半導体１００の外周部を囲んだ状態で互いに繋がっている。同様に、ゲート導体層１０５も、島状半導体１００の外周部を囲んだ状態で互いに繋がっている。
図８Ａに、従来例に係る、１個の島状半導体１００に、１個の画素が構成されている固体撮像装置の断面構造図を示す（例えば、特許文献１を参照）。
図８Ａに示すように、この画素を構成する島状半導体１００においては、基板１０１上に、信号線Ｎ＋領域１０２（以下、「Ｎ＋領域」をドナー不純物が多く含まれた半導体領域とする。）が形成されている。この信号線Ｎ＋領域１０２上にＰ領域１０３（以下、アクセプタ不純物が含まれた半導体領域を「Ｐ領域」とする。）が形成され、このＰ領域１０３の外周部に絶縁層１０４が形成され、この絶縁層１０４を介在させてゲート導体層１０５が形成されている。このゲート導体層１０５の上方部位におけるＰ領域１０３の外周部に、Ｎ領域（以下、ドナー不純物が含まれた半導体領域を「Ｎ領域」とする。）１０６が形成されている。このＮ領域１０６及びＰ領域１０３上において、島状半導体１００の上部にＰ＋領域（以下、アクセプタ不純物が多く含まれた半導体領域を「Ｐ＋領域」とする。）１０７が形成されている。このＰ＋領域１０７は、画素選択線導体層１０８に接続されている。上述した絶縁層１０４は、島状半導体１００の外周部を囲んだ状態で互いに繋がっている。同様に、ゲート導体層１０５も、島状半導体１００の外周部を囲んだ状態で互いに繋がっている。
本固体撮像装置では、入射光が、島状半導体１００の上面にあるＰ＋領域１０７側から照射される。島状半導体１００内において、Ｐ領域１０３とＮ領域１０６とからなるフォトダイオード領域が形成されており、この光照射によって、当該フォトダイオード領域における光電変換領域にて信号電荷（ここでは、自由電子）が発生する。そして、この信号電荷は、フォトダイオード領域のＮ領域１０６に蓄積される。また、島状半導体１００内において、このＮ領域１０６をゲート、Ｐ＋領域１０７をソースとし、信号線Ｎ＋領域１０２近傍のＰ領域１０３をドレインとした接合トランジスタが構成されている。そして、接合トランジスタのドレイン・ソース間電流（出力信号）が、Ｎ領域１０６に蓄積された信号電荷量に対応して変化し、信号線Ｎ＋領域１０２から外部に取り出され、読み出される。さらに、島状半導体１００内には、フォトダイオード領域のＮ領域１０６をソース、ゲート導体層１０５をリセットゲート、信号線Ｎ＋領域１０２をドレイン、Ｎ領域１０６と信号線Ｎ＋領域１０２間のＰ領域１０３をチヤネルとしたリセットＭＯＳトランジスタが形成されている（以後、このゲート導体層を「リセットゲート導体層」と称する。）。そして、このＮ領域１０６に蓄積された信号電荷は、リセットＭＯＳトランジスタのリセットゲート導体層１０５にプラス・オン電圧が印加されることによって、信号線Ｎ＋領域１０２に除去される。
この固体撮像装置の撮像動作は、以下の動作から構成される。即ち、信号線Ｎ＋領域１０２、リセットゲート導体層１０５、Ｐ＋領域１０７にグランド電圧（０Ｖ）が印加された状態で、島状半導体１００の上面から入射した光線の照射によって光電変換領域（フォトダイオード領域）に発生した信号電荷をＮ領域１０６に蓄積する信号電荷蓄積動作と、信号線Ｎ＋領域１０２及びリセットゲート導体層１０５にグランド電圧が印加されるとともに、Ｐ＋領域１０７にプラス電圧が印加された状態で、蓄積信号電荷量に応じて変化したＮ領域１０６の電位により変調された接合トランジスタのソース・ドレイン電流を信号電流として読み出す信号電荷読み出し動作と、この信号電荷読み出し動作の後に、Ｐ＋領域１０７にグランド電圧が印加されるとともに、リセットゲート導体層１０５及び信号線Ｎ＋領域１０２にプラス電圧が印加された状態で、Ｎ領域１０６に蓄積されている信号電荷を信号線Ｎ＋領域１０２に除去するリセット動作と、から構成される。
図８Ｂに、画素を構成する島状半導体Ｐ１１〜Ｐ３３（図８Ａの島状半導体１００に対応する。）が２次元状に配列された画素領域の周辺に駆動出力回路を有する固体撮像装置の模式平面図を示す（例えば、特許文献２を参照）。
図８Ｂに示すように、信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃ（図８Ａの１０２に対応する。）上に画素を構成する島状半導体Ｐ１１〜Ｐ３３が形成されている。画素島状半導体Ｐ１１〜Ｐ３３の水平列毎に画素選択線導体層１０８ａ，１０８ｂ，１０８ｃ（図８Ａの１０８に対応する。）が繋がって形成され、画素領域の周辺に設けられた画素選択線垂直走査回路１１０に接続されている。同様に、画素を構成する島状半導体Ｐ１１〜Ｐ３３の水平列毎にリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃ（図８Ａに示すゲート導体層１０５に対応する。）が繋がって形成され、画素領域の周辺に設けられたリセット線垂直走査回路１１２に接続されている。このリセット線垂直走査回路１１２は、各リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに繋がるＳＧＴからなるＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃと、このＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃに繋がるシフトレジスタ１１４とからなる。そして、このＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃは、例えば２個のＰチャネルＳＧＴと１個のＮチャネルＳＧＴを使用した構成になっている。ＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃの入力端子にシフトレジスタ１１４から低レベル電圧が印加されると、出力端子からリセット・オン電圧ＶＲＨがリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに印加される一方で、高レベル電圧が印加されると、出力端子からリセット・オフ電圧ＶＲＬがリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに印加される。各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの下方部位はスイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃに接続され、各スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのゲートは信号線水平走査回路１１６に接続されている。そして、各スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのドレインは出力回路１１７に接続されている。信号電荷蓄積動作時にはグランド電圧（＝０Ｖ）、信号電荷読出し動作時にはフローティング、信号電荷除去動作時にはリセット電圧ＶＲＤが印加されるスイッチ回路１１８ａ，１１８ｂ，１１８ｃが、各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの上部に繋がるように形成されている。
ここで、ＳＧＴ（Surrounding Gate Transistor）とは、シリコン柱の外周にゲート絶縁層を介してゲート導体層を形成した構造のトランジスタをいう。
図８Ｂに示すように、信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃ（図８Ａの１０２に対応する。）上に画素を構成する島状半導体Ｐ１１〜Ｐ３３が形成されている。画素島状半導体Ｐ１１〜Ｐ３３の水平列毎に画素選択線導体層１０８ａ，１０８ｂ，１０８ｃ（図８Ａの１０８に対応する。）が繋がって形成され、画素領域の周辺に設けられた画素選択線垂直走査回路１１０に接続されている。同様に、画素を構成する島状半導体Ｐ１１〜Ｐ３３の水平列毎にリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃ（図８Ａに示すゲート導体層１０５に対応する。）が繋がって形成され、画素領域の周辺に設けられたリセット線垂直走査回路１１２に接続されている。このリセット線垂直走査回路１１２は、各リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに繋がるＳＧＴからなるＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃと、このＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃに繋がるシフトレジスタ１１４とからなる。そして、このＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃは、例えば２個のＰチャネルＳＧＴと１個のＮチャネルＳＧＴを使用した構成になっている。ＣＭＯＳインバータ回路１１３ａ，１１３ｂ，１１３ｃの入力端子にシフトレジスタ１１４から低レベル電圧が印加されると、出力端子からリセット・オン電圧ＶＲＨがリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに印加される一方で、高レベル電圧が印加されると、出力端子からリセット・オフ電圧ＶＲＬがリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃに印加される。各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの下方部位はスイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃに接続され、各スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのゲートは信号線水平走査回路１１６に接続されている。そして、各スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのドレインは出力回路１１７に接続されている。信号電荷蓄積動作時にはグランド電圧（＝０Ｖ）、信号電荷読出し動作時にはフローティング、信号電荷除去動作時にはリセット電圧ＶＲＤが印加されるスイッチ回路１１８ａ，１１８ｂ，１１８ｃが、各信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃの上部に繋がるように形成されている。
ここで、ＳＧＴ（Surrounding Gate Transistor）とは、シリコン柱の外周にゲート絶縁層を介してゲート導体層を形成した構造のトランジスタをいう。
信号電荷蓄積動作は、信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃが、スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのゲートに信号線水平走査回路１１６からオフ電圧が印加され、かつ、スイッチ回路１１８ａ，１１８ｂ，１１８ｃがグランド電圧側になることで、グランド電圧となった状態、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセット・オフ電圧ＶＲＬが印加された状態、画素選択線導体層１０８ａ，１０８ｂ，１０８ｃにグランド電圧が印加されている状態、において行われる。
信号電荷読出し動作は、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセット・オフ電圧ＶＲＬが印加され、読み出す画素の画素選択線導体層１０８ａ，１０８ｂ，１０８ｃに高レベル電圧が印加され、かつ、読み出す画素の信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃに繋がるスイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのゲートにオン電圧が印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃの出力端子がフローティング、出力回路１１７の入力端子が低レベル電圧の状態において、読み出す画素の接合トランジスタのソース・ドレイン電流が出力回路１１７に取り込まれることによって行われる。
信号電荷除去動作は、全画素選択線導体層１０８ａ，１０８ｂ，１０８ｃがグランド電圧、全スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃがオフになっている状態において、蓄積信号電荷を除去する画素の島状半導体Ｐ１１〜Ｐ３３に繋がるリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセット・オン電圧が印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃの出力端子がリセット電圧ＶＲＤになることによって行われる。
信号電荷読出し動作は、リセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセット・オフ電圧ＶＲＬが印加され、読み出す画素の画素選択線導体層１０８ａ，１０８ｂ，１０８ｃに高レベル電圧が印加され、かつ、読み出す画素の信号線Ｎ＋領域１０２ａ，１０２ｂ，１０２ｃに繋がるスイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃのゲートにオン電圧が印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃの出力端子がフローティング、出力回路１１７の入力端子が低レベル電圧の状態において、読み出す画素の接合トランジスタのソース・ドレイン電流が出力回路１１７に取り込まれることによって行われる。
信号電荷除去動作は、全画素選択線導体層１０８ａ，１０８ｂ，１０８ｃがグランド電圧、全スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃがオフになっている状態において、蓄積信号電荷を除去する画素の島状半導体Ｐ１１〜Ｐ３３に繋がるリセットゲート導体層１０５ａ，１０５ｂ，１０５ｃにリセット・オン電圧が印加され、スイッチ回路１１８ａ，１１８ｂ，１１８ｃの出力端子がリセット電圧ＶＲＤになることによって行われる。
図８Ｃに、図８Ｂにおいて２点鎖線で囲まれた領域Ａにおける模式平面図を示す。画素を構成する島状半導体Ｐ１１は信号線Ｎ＋領域１０２ａ上に形成され、ＣＭＯＳインバータ回路１１３ａのＮチャネルＳＧＴを構成する島状半導体１１９ａは第１の半導体層１２０ａ上に形成され、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ，１１９ｃは第２の半導体層１２０ｂ上に形成されている。ＮチャネルＳＧＴを構成する島状半導体１１９ａの下方部位に繋がるように、第１の半導体層１２０ａの上部にＰウエル領域１２１ａが形成されている（図面では重なっている）。そして、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃの下方部位に繋がるように、第２の半導体層１２０ｂの上部にＮウエル領域１２１ｂが形成されている（図面では重なっている）。Ｐウエル領域１２１ａ内にあって、ＮチャネルＳＧＴを構成する島状半導体１１９ａの下方部位と、これに繋がるＮ＋領域１２２ａが形成されている。そして、Ｎウエル領域１２１ｂ内にあって、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃの下方部位と、これに繋がったＰ＋領域１２２ｂが形成されている。ＮチャネルＳＧＴのドレインＮ＋領域１２３ａがＮチャネルのための島状半導体１１９ａの上部に形成され、このドレインＮ＋領域１２３ａがコンタクトホール１２４ａを介して、リセット・オフ電圧ＶＲＬが印加された第１層目金属配線層１２５ａ（一点鎖線で記載）に接続されている。
そして、ＰチャネルＳＧＴのドレインＰ＋領域１２３ｂ，１２３ｃがＰチャネルのための島状半導体１１９ｂ，１１９ｃの上部に形成され、このドレインＰ＋領域１２３ｂ，１２３ｃがコンタクトホール１２４ｂ，１２４ｃを介して、リセット・オン電圧ＶＲＨが印加された第１層目金属配線層１２５ｂ（一点鎖線で記載）に接続されている。ＮチャネルＳＧＴとＰチャネルＳＧＴゲート導体層１２６が繋がるように形成され、このゲート導体層１２６がコンタクトホール１２７ａを介してシフトレジスタ回路１１４に繋がる第１層目金属配線層１２５ｃ（一点鎖線で記載）に接続されている。画素を構成する島状半導体Ｐ１１のリセットゲート導体層１０５ａとＰチャネルＳＧＴのドレインＰ＋領域１２２ｂとは、コンタクトホール１２７ｅ，１２７ｆを介して第１層目金属配線層１２５ｅ（一点鎖線で記載）で接続されている。そして、ＰチャネルＳＧＴのソースＰ＋領域１２２ｂとＮチャネルＳＧＴのドレインＮ＋領域１２２ａとは、コンタクトホール１２７ｂ，１２７ｄを介して、第１層目金属配線層１２５ｂ（一点鎖線で記載）で接続されている。Ｐウエル領域１２１ａは、コンタクトホール１２７ｃを介して、第１層目金属配線層１２５ａ,１２５ｂ，１２５ｃ，１２５ｄ，１２５ｅの上部にある第２層目金属配線層１２８ａ（点線で記載）に接続されている。そして、Ｎウエル領域１２１ｂは、コンタクトホール１２７ｅを介して、第１層目金属配線層１２５ａ,１２５ｂ,１２５ｃ，１２５ｄ，１２５ｅの上部にある第２層目金属配線層１２８ｂ（点線で記載）に接続されている。
図８Ｄに、図８ＣのＢ−Ｂ’線に沿った断面構造図を示す。画素を構成する島状半導体Ｐ１１の断面構造は、図８Ａに示したものと同じである。基板１００（例えばＳｉＯ２層）上に、画素の信号線Ｎ＋領域１０２ａと、第１の半導体層１２０ａと、第２の半導体層１２０ｂと、が形成されている。画素を構成する島状半導体Ｐ１１が信号線Ｎ＋領域１０２ａ上に形成され、ＮチャネルＳＧＴを構成する島状半導体１１９ａが第１の半導体層１２０ａ上に形成され、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃが第２の半導体層１２０ｂ上に形成されている。第１の半導体層１２０ａの上部にＰウエル領域１２１ａが形成され、第２の半導体層１２０ｂの上部にＮウエル領域１２１ｂが形成されている。Ｐウエル領域１２１ａ上部であって、ＮチャネルＳＧＴを構成する島状半導体１１９ａの下方部位には、ソースＮ＋領域１２２ａが形成されている。そして、Ｎウエル領域１２１ｂの上部であって、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃの下方部位には、ソースＰ＋領域１２２ｂが形成されている。ＮチャネルＳＧＴを構成する島状半導体１１９ａの上部にはドレインＮ＋領域１２３ａが形成されている。そして、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃの上部にはドレインＰ＋領域１２３ｂ、１２３ｃが形成されている。ＮチャネルＳＧＴを構成する島状半導体１１９ａのソース・ドレインＮ＋領域１２２ａ，１２３ａの間においては、ＮチャネルＳＧＴのチャネルはＰ領域１３１ａであり、ＰチャネルＳＧＴを構成する島状半導体のソース・ドレインＰ＋領域１２２ｂと１２３ｂ，１２３ｃとの間においては、ＰチャネルＳＧＴのチャネルはＮ領域１３１ｂ，１３１ｃである。ＮチャネルＳＧＴを構成する島状半導体１１９ａの外周部に、ＮチャネルＳＧＴゲート絶縁層１２９ａが形成され、このＮチャネルＳＧＴゲート絶縁層１２９ａに繋がるように第１の半導体層１２０ａ外周に絶縁層１３２ａが形成されている。
そして、ＰチャネルＳＧＴを構成する島状半導体１１９ａ，１１９ｃの外周部に、ＰチャネルＳＧＴゲート絶縁層１２９ｂ，１２９ｃが形成され、このＰチャネルＳＧＴを構成するゲート絶縁層１２９ｂ，１２９ｃに繋がった第２の半導体層１２０ｂの外周部に絶縁層１３２ｂが形成されている。画素を構成する島状半導体Ｐ１１の外周部に繋がったリセットＭＯＳトランジスタのリセットゲート導体層１０５ａはコンタクトホール１２７ｆを介して第１層目金属配線層１２５ｅに接続され、この第１層目金属配線層１２５ｅはコンタクトホール１２７ｂを介して、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃの下方部位に繋がるソースＰ＋領域１２２ｂに接続されている。ＮチャネルＳＧＴとＰチャネルＳＧＴゲート導体層１２６が、ＮチャネルＳＧＴを構成する島状半導体１１９ａとＰチャネルＳＧＴを構成する島状半導体１１９ｂ、１１９ｃとの間と、それらのゲート絶縁層１２９ｂ，１２９ｃの外周に繋がり、コンタクトホール１２７ａを介してシフトレジスタ回路に繋がる第１層目金属配線層１２５ｃに接続されている。
ドレインＮ＋領域１２３ａがコンタクトホール１２４ａを介して、リセット・オフ電圧ＶＲＬが印加された第１層目金属配線層１２５ａに接続されている。そして、ＰチャネルＳＧＴのドレインＰ＋領域１２３ｂ、１２３ｃがコンタクトホール１２４ｂ、１２４ｃを介して、リセット・オン電圧ＶＲＨが印加された第１層目金属配線層１２５ｂに接続されている。第１の半導体層１２０ａ、第２の半導体層１２０ｂ、信号線Ｎ＋領域１０２ａ、ＮチャネルＳＧＴを構成する島状半導体１１９ａ、ＰチャネルＳＧＴを構成する島状半導体１１９ｂ，１１９ｃ、画素を構成する島状半導体Ｐ１１の間に、基板１００上に第１の層間絶縁層１３０ａ、第２の層間絶縁層１３０ｂ、第３の層間絶縁層１３０ｃ、第４の層間絶縁層１３０ｄ、第５の層間絶縁層１３０ｅが形成されている。第１の層間絶縁層１３０ａ上に画素のリセットゲート導体層１０５ａが配線され、第２の層間絶縁層１３０ｂ上にＰチャネル・ＮチャネルＳＧＴゲート導体層１２６が配線され、第３の層間絶縁層１３０ｃ上に画素選択線導体層１０８ａが配線され、第４の層間絶縁層１３０ｄ上に第１層目金属配線層１２５ａ，１２５ｂ，１２５ｃ，１２５ｅが形成され、第５の層間絶縁層１３０ｅ上にＰウエル領域１２１ａに接続された第２層目金属配線層１２８ａと、Ｎウエル領域１２１ｂに接続された第２層目金属配線層１２８ｂとが形成されている。
図８Ｄの断面構造図に示すように、画素を構成する島状半導体Ｐ１１におけるリセットＭＯＳトランジスタのリセットゲート導体層１０５ａが、画素を構成する島状半導体Ｐ１１の底部にあるのに対して、ＣＭＯＳインバータ回路１１３ａのＳＧＴゲート導体層１２６は、第１・第２の半導体層１２０ａ，１２０ｂ上のＳＧＴを構成する島状半導体１１９ａ，１１９ｂ，１１９ｃの底部にある。画素を構成する島状半導体Ｐ１１のフォトダイオード領域は、画素を構成する島状半導体Ｐ１１の上面より入射した光をこのフォトダイオード領域で効率良く吸収するために、２．５〜３μｍの高さが必要である（非特許文献１を参照）。
これに対して、リセットゲート導体層１０５ａとＳＧＴゲート導体層１２６の高さは０．１μｍ程度、またはそれ以下であっても良い。通常、最初に信号線Ｎ＋領域１０２ａに画素を構成する島状半導体Ｐ１１を加えた厚さと、同じ厚さの半導体層１２０ａ，１２０ｂを、ＣＭＯＳインバータ回路１１３ａを含む駆動出力回路領域に形成し、その後に画素を構成する島状半導体Ｐ１１とＳＧＴを構成する島状半導体１１９ａ，１１９ｂを形成する。このため、画素を構成する島状半導体Ｐ１１のリセットゲート導体層１０５ａと、ＳＧＴゲート導体層１２６の高さ方向の位置に、必然的に、ほぼ画素を構成する島状半導体Ｐ１１の高さの違いが生じる。そして、リセットゲート導体層１０５ａは第１の層間絶縁層１３０ａ上に形成されており、ＳＧＴゲート導体層１２６は第２の層間絶縁層１３０ｂ上に形成されるため、リセットゲート導体層１０５ａとＳＧＴゲート導体層１２６は、必然的に、別々に形成しなければいけない。同様に、信号線Ｎ＋領域１０２ａとＮチャネルＳＧＴのソースＮ＋領域１２２ａは別々に形成しなければいけない。このため、この固体撮像装置の製造は、画素を構成する島状半導体Ｐ１１の構造を形成する工程に加えて、駆動出力回路を構成するＳＧＴを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。
これに対して、リセットゲート導体層１０５ａとＳＧＴゲート導体層１２６の高さは０．１μｍ程度、またはそれ以下であっても良い。通常、最初に信号線Ｎ＋領域１０２ａに画素を構成する島状半導体Ｐ１１を加えた厚さと、同じ厚さの半導体層１２０ａ，１２０ｂを、ＣＭＯＳインバータ回路１１３ａを含む駆動出力回路領域に形成し、その後に画素を構成する島状半導体Ｐ１１とＳＧＴを構成する島状半導体１１９ａ，１１９ｂを形成する。このため、画素を構成する島状半導体Ｐ１１のリセットゲート導体層１０５ａと、ＳＧＴゲート導体層１２６の高さ方向の位置に、必然的に、ほぼ画素を構成する島状半導体Ｐ１１の高さの違いが生じる。そして、リセットゲート導体層１０５ａは第１の層間絶縁層１３０ａ上に形成されており、ＳＧＴゲート導体層１２６は第２の層間絶縁層１３０ｂ上に形成されるため、リセットゲート導体層１０５ａとＳＧＴゲート導体層１２６は、必然的に、別々に形成しなければいけない。同様に、信号線Ｎ＋領域１０２ａとＮチャネルＳＧＴのソースＮ＋領域１２２ａは別々に形成しなければいけない。このため、この固体撮像装置の製造は、画素を構成する島状半導体Ｐ１１の構造を形成する工程に加えて、駆動出力回路を構成するＳＧＴを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。
なお、図８Ｃ、図８Ｄでは、第１・第２の半導体層１２０ａ，１２０ｂの上部にＰウエル領域１２１ａ、Ｎウエル領域１２１ｂを形成されている。Ｐウエル領域１２１ａとＮウエル領域１２１ｂの存在によって、例えば第１・第２の半導体層１２０ａ、１２０ｂに入射した漏洩光により発生する電流がＮチャネルＳＧＴのソースＮ＋領域１２２ａ及びＰチャネルＳＧＴのソースＰ＋領域１２２ｂに流入することを防止して、ＣＭＯＳインバータ回路１１３ａの誤動作が発生しづらくなっている。また、Ｐウエル領域１２１ａとＮウエル領域１２１ｂと、コンタクトホール１２７ｃ，１２７ｅを介して接続された第２層目金属配線層１２８ａ、１２８ｂを、例えばグランド電圧に印加しておくことにより、ＮチャネルＳＧＴのソースＮ＋領域１２２ａ及びＰチャネルＳＧＴのソースＰ＋領域１２２ｂを、電気的に浮遊している第１・第２の半導体層１２０ａ，１２０ｂから分離することにより、ＣＭＯＳインバータ回路１１３ａをより安定に動作させることができる。
Ｎチャネル・ＰチャネルＳＧＴは、このＣＭＯＳインバータ回路１１３ａ以外の駆動出力回路である、リセット線垂直走査回路１１２のシフトレジスタ１１４、画素選択走査回路１１０、水平走査回路１１６、出力回路１１７、スイッチＳＧＴ１１５ａ，１１５ｂ，１１５ｃ、スイッチ回路１１８ａ，１１８ｂ，１１８ｃにも形成されるので、上述の本固体撮像装置の歩留り低下、コスト増加に繋がる問題を生じる。
G.Agranov,R.Mauritzson,J.Ladd,A.Dokoutchaev,X.Fan,X.Li,Z.Yin,R.Johnson,V.Lenchenkov,S.Nagaraja,W.Gazeley,J.Bai,H.Lee,瀧澤義順；"ＣＭＯＳイメージセンサの画素サイズ縮小と特性比較"、映像情報メディア学会報告、ITE Technical Report Vol.33,No.38,pp.9-12(Sept.2009)
従来例の固体撮像装置においては、画素を構成する島状半導体Ｐ１１におけるリセットＭＯＳトランジスタのリセットゲート導体層１０５ａが、画素を構成する島状半導体Ｐ１１の底部にあるのに対して、駆動出力回路におけるＳＧＴゲート導体層１２６が、画素を構成する島状半導体Ｐ１１上面とほぼ同じ高さにある、第１・第２の半導体層１２０ａ，１２０ｂ上のＳＧＴを構成する島状半導体１１９ａ，１１９ｂにある。リセットＭＯＳトランジスタのリセットゲート導体層１０５ａと駆動出力回路におけるＳＧＴゲート導体層１２６の高さの差は、画素を構成する島状半導体Ｐ１１のフォトダイオード領域として必要な２．５〜３μｍと大きい。そして、リセットＭＯＳトランジスタのリセットゲート導体層１０５ａと駆動出力回路におけるＳＧＴゲート導体層１２６が異なる層間絶縁層１３０ａ，１３０ｂ上に形成される。このため、必然的に、リセットＭＯＳトランジスタのリセットゲート導体層１０５ａと駆動出力回路におけるＳＧＴゲート導体層１２６は、別々に形成しなければいけない。同様に、信号線Ｎ＋領域１０２ａとＮチャネルＳＧＴのソースＮ＋領域１２２ａも、別々に形成する必要がある。このため、固体撮像装置の製造において、画素を構成する島状半導体Ｐ１１の構造を形成する工程に加えて、駆動出力回路におけるＳＧＴを形成する工程が必要になる。これは、本固体撮像装置の歩留り低下、コスト増加に繋がる。これに対し、画素を構成する島状半導体Ｐ１１と駆動出力回路を構成するＳＧＴとを同一の基板１００上に形成する固体撮像装置において、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置が求められる。
本発明は、上記の事情を鑑みてなされたものであり、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置を実現することを目的とする。
本発明は、上記の事情を鑑みてなされたものであり、歩留まり低下、およびコスト増加を抑制しうる固体撮像装置を実現することを目的とする。
上記目的を達成するため、本発明の固体撮像装置は、
２次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、
前記画素は、基板上に形成された第１の島状半導体を有し、
前記駆動出力回路は、前記基板上に、前記第１の島状半導体と同じ高さになるように形成された少なくとも１つの第２の島状半導体を有し、
前記第１の島状半導体は、
前記第１の島状半導体の底部に形成された第１の半導体領域と、
前記第１の半導体領域上に形成され、前記第１の半導体領域と反対導電型、または真性型の半導体からなる第２の半導体領域と、
前記第２の半導体領域の下部、かつ、外周に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲むように形成された第１のゲート導体層と、
前記第１のゲート導体層に隣接する前記第２の半導体領域の外周部に形成され、前記第１の半導体領域と同じ導電型の半導体からなる第３の半導体領域と、
前記第３の半導体領域及び前記第２の半導体領域上に形成され、前記第１の半導体領域と反対の導電型の半導体からなる第４の半導体領域とを、有し、
前記第２の島状半導体は、
前記第２の島状半導体の下部に形成された第５の半導体領域と、
前記第５の半導体領域上に形成され、前記第５の半導体領域と反対導電型、または真性型の半導体からなる第６の半導体領域と、
前記第６の半導体領域の外周に形成された第２のゲート絶縁層を囲むように形成された第２のゲート導体層と、
前記第６の半導体領域上に、前記第２のゲート導体層に隣接するように、かつ、前記第２の半導体領域の上方に位置するように形成された第７の半導体領域と、を有し、
前記第１のゲート導体層及び前記第２のゲート導体層は、それぞれの底部が同じ面上に位置している、
ことを特徴とする。
２次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、
前記画素は、基板上に形成された第１の島状半導体を有し、
前記駆動出力回路は、前記基板上に、前記第１の島状半導体と同じ高さになるように形成された少なくとも１つの第２の島状半導体を有し、
前記第１の島状半導体は、
前記第１の島状半導体の底部に形成された第１の半導体領域と、
前記第１の半導体領域上に形成され、前記第１の半導体領域と反対導電型、または真性型の半導体からなる第２の半導体領域と、
前記第２の半導体領域の下部、かつ、外周に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲むように形成された第１のゲート導体層と、
前記第１のゲート導体層に隣接する前記第２の半導体領域の外周部に形成され、前記第１の半導体領域と同じ導電型の半導体からなる第３の半導体領域と、
前記第３の半導体領域及び前記第２の半導体領域上に形成され、前記第１の半導体領域と反対の導電型の半導体からなる第４の半導体領域とを、有し、
前記第２の島状半導体は、
前記第２の島状半導体の下部に形成された第５の半導体領域と、
前記第５の半導体領域上に形成され、前記第５の半導体領域と反対導電型、または真性型の半導体からなる第６の半導体領域と、
前記第６の半導体領域の外周に形成された第２のゲート絶縁層を囲むように形成された第２のゲート導体層と、
前記第６の半導体領域上に、前記第２のゲート導体層に隣接するように、かつ、前記第２の半導体領域の上方に位置するように形成された第７の半導体領域と、を有し、
前記第１のゲート導体層及び前記第２のゲート導体層は、それぞれの底部が同じ面上に位置している、
ことを特徴とする。
前記第１のゲート導体層及び前記第２のゲート導体層の高さが互いに同じである、とすることができる。
前記第２のゲート導体層が、複数の前記第２の島状半導体の内の一部の前記第２の島状半導体を囲むように形成された第３のゲート導体層と、複数の前記第２の島状半導体の内において、前記第３のゲート導体層が囲む前記第２の島状半導体とは異なる前記第２の島状半導体を囲むように形成され、前記第３のゲート導体層と異なる材料からなる第４のゲート導体層と、から構成されている、とすることができる。
前記第３のゲート導体層及び前記第４のゲート導体層の高さが互いに異なる、とすることができる。
前記第３のゲート導体層及び前記第４のゲート導体層の高さが互いに同じである、とすることができる。
前記第２の島状半導体において、前記第６の半導体領域上に、前記第７の半導体領域が形成され、前記第７の半導体領域上に、シリサイド層又は金属層からなる導体層が形成されている、とすることができる。
前記第２の島状半導体において、前記第６の半導体領域を囲むように金属層が設けられている、とすることができる。
前記第１の島状半導体及び前記第２の島状半導体と、当該第１及び第２の島状半導体と同じ高さに形成された第３の島状半導体と、を有し、
前記第１の島状半導体を囲むように形成された前記第１のゲート導体層と、前記第２の島状半導体を囲むように形成された前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体を囲むように延在しており、
前記第１のゲート導体層及び前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体の内部に形成された導体層と、前記第３の島状半導体の下方部位で電気的に接続されている、とすることができる。
前記第１の島状半導体を囲むように形成された前記第１のゲート導体層と、前記第２の島状半導体を囲むように形成された前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体を囲むように延在しており、
前記第１のゲート導体層及び前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体の内部に形成された導体層と、前記第３の島状半導体の下方部位で電気的に接続されている、とすることができる。
前記第３の島状半導体の内部に形成された導体層が、前記第１の半導体領域及び前記第５の半導体領域の内の少なくとも一方と、前記第３の島状半導体の下方部位で接続されている、とすることができる。
本発明によれば、画素高集積化、高感度化、低コスト化を可能にする固体撮像装置を提供することができる。
以下に、本発明の実施形態に係る固体撮像装置について図面を参照して説明する。
（第１の実施形態）
以下、図１Ａ〜図１Ｃを参照しながら、本発明の第１の実施形態に係る固体撮像装置について説明する。
以下、図１Ａ〜図１Ｃを参照しながら、本発明の第１の実施形態に係る固体撮像装置について説明する。
本実施形態に係る固体撮像装置の模式平面図は、図８Ｂに示すものと同じである。図１Ａに、図８Ｂに示す固体撮像装置の模式平面図の２点鎖線で囲まれた領域Ａの、模式回路図を示す。リセットゲート導体層１０５ａは、２個のＰチャネルＳＧＴ４ａａ、４ｂｂと１個のＮチャネルＳＧＴ４ｃｃからなるＣＭＯＳインバータ回路１１３ａに接続され、このＣＭＯＳインバータ回路１１３ａはシフトレジスタ１１４に接続されている。
そして、このＣＭＯＳインバータ回路１１３ａの入力端子にシフトレジスタ１１４から低レベル電圧が印加されると、出力端子からリセット・オン電圧ＶＲＨがリセットゲート導体層１０５ａに印加され、ＣＭＯＳインバータ回路１１３ａの入力端子にシフトレジスタ１１４から高レベル電圧が印加されると、出力端子からリセット・オフ電圧ＶＲＬがリセットゲート導体層１０５ａに印加される。
そして、このＣＭＯＳインバータ回路１１３ａの入力端子にシフトレジスタ１１４から低レベル電圧が印加されると、出力端子からリセット・オン電圧ＶＲＨがリセットゲート導体層１０５ａに印加され、ＣＭＯＳインバータ回路１１３ａの入力端子にシフトレジスタ１１４から高レベル電圧が印加されると、出力端子からリセット・オフ電圧ＶＲＬがリセットゲート導体層１０５ａに印加される。
図１Ｂに、図１Ａの模式平面図を示す。酸化シリコン基板（ＳｉＯ２基板）１上に、画素領域における信号線Ｎ＋領域１０２ａとＣＭＯＳインバータ回路１１３ａ領域のＮチャネルＳＧＴ４ｃｃのソース用板状Ｎ＋領域３ａとＰチャネルＳＧＴ４ａａ，４ｂｂのソース用板状Ｐ＋領域３ｂが形成されている。また、信号線Ｎ＋領域１０２ａ上に画素を構成する島状半導体Ｐ１１が形成され、ソース用板状Ｎ＋領域３ａ上にＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａが形成され、ＰチャネルＳＧＴ４ａａ，４ｂｂのソース用板状Ｐ＋領域３ｂ上にＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ，４ｃが形成されている。ＮチャネルＳＧＴ４ｃｃを構成する島状半導体とＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体を囲むように、連続したゲート導体層７ａが形成され、画素を構成する島状半導体Ｐ１１を囲み、水平方向に繋がったリセットゲート導体層１０５ａが形成されている。
ゲート導体層７ａ上にコンタクトホール９ａが形成され、ゲート導体層７ａはこのコンタクトホール９ａを介してシフトレジスタ１１４に繋がる第１層目金属配線層１２ａ（一点鎖線）に繋がっている。そして、リセットゲート導体層１０５ａ上にコンタクトホール９ｂが形成され、リセットゲート導体層１０５ａはコンタクトホール９ｂを介して第１層目金属配線層１２ｅ（一点鎖線）に接続されている。ＮチャネルＳＧＴ４ｃｃのソース用板状Ｎ＋領域３ａとＰチャネルＳＧＴ４ａａ，４ｂｂのソース用板状Ｐ＋領域３ｂの境界上にコンタクトホール９ｃが形成され、このコンタクトホール９ｃを介して、ＮチャネルＳＧＴ４ｃｃのソース用板状Ｎ＋領域３ａとＰチャネルＳＧＴ４ａａ，４ｂｂのソース用板状Ｐ＋領域３ｂが第１層目金属配線層１２ｅ（一点鎖線）に接続されている。ＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａの上部にあるドレインＮ＋領域８ａ上にコンタクトホール１１ａを形成し、ＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ、４ｃの上部にあるドレインＮ＋領域８ｂ、８ｃ上にコンタクトホール１１ｂ、１１ｃを形成している。そして、ドレインＮ＋領域８ａはコンタクトホール１１ａを介してリセット低レベル電圧ＶＲＬが印加されている第１層目金属配線層１２ｂ（一点鎖線）に接続され、ドレインＰ＋領域８ｂ、８ｃはコンタクトホール１１ｂ、１１ｃを介してリセット高レベル電圧ＶＲＨが印加されている第１層目金属配線層１２ｃ、１２ｄ（一点鎖線）に接続されている。これら第１層目金属配線層１２ｃ、１２ｄはリセットオン電圧ＶＲＨが印加されている第２層目金属配線層１４（点線）に接続されている。
図１Ｃに、図１ＢのＡ−Ａ’線に沿った断面構造図を示す。画素を構成する島状半導体Ｐ１１の断面構造は、図８Ｄに示したものと同じである。基板１（例えばＳｉＯ２層）上に、画素の信号線Ｎ＋領域１０２ａと、ＮチャネルＳＧＴ４ｃｃのソースＮ＋領域３ａと、ＰチャネルＳＧＴ４ａａ，４ｂｂのソースＰ＋領域３ｂが形成されている。画素を構成する島状半導体Ｐ１１が信号線Ｎ＋領域１０２ａ上に形成され、ＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａがソース半導体層Ｎ＋領域３ａ上に形成され、ＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ，４ｃがソースＰ＋領域３ｂ上に形成されている。ＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａの下方部位にソースＮ＋領域３ａが繋がるとともに、ＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ、４ｃの下方部位にソースＰ＋領域３ｂが繋がっている。ソースＮ＋領域３ａ上にＮチャネルＳＧＴ４ｃｃのチャネルＰ領域５ａが繋がり、ソースＰ＋領域３ｂ上にＰチャネルＳＧＴ４ａａ，４ｂｂのチャネルＮ領域５ｂ、５ｃが繋がり、画素の信号線Ｎ＋領域１０２ａ上にリセットＭＯＳトランジスタのチャネル、接合トランジスタのドレインとなるＰ領域５ｄに繋がっている（これらチャネル半導体領域５ａ、５ｂ、５ｃ、画素を構成する島状半導体Ｐ１１のＰ領域５ｄは真性型であっても良い）。ソースＮ＋領域３ａに繋がったＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａの外周部に、ＮチャネルＳＧＴ４ｃｃのゲート絶縁層６ａが形成され、ソースＰ＋領域３ｂに繋がったＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ，４ｃの外周部に、ＰチャネルＳＧＴ４ａａ，４ｂｂのゲート絶縁層６ｂ、６ｃが形成されている。また、画素の信号線Ｎ＋領域１０２ａに繋がる画素を構成する島状半導体Ｐ１１の外周部にリセットＭＯＳゲート絶縁膜６ｄが形成されている。
ＮチャネルＳＧＴ４ｃｃのゲート絶縁層６ａとＰチャネルＳＧＴ４ａａ，４ｂｂのゲート絶縁層６ｂ、６ｃの外周部を含み、基板１上に形成された第１の層間絶縁層１４ａ上に、繋がってＮチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ、４ｃｃのゲート導体層７ａが形成されている。同じく、画素のリセットゲート導体層１０５ａがリセットＭＯＳのゲート絶縁膜６ｄの外周部を含み、第１の層間絶縁層１４ａ上に、繋がって形成されている。ＮチャネルＳＧＴ４ｃｃゲート導体層７ａの上部に隣接したＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａ内にドレインＮ＋領域８ａが形成され、同じく、ＰチャネルＳＧＴ４ａａ，４ｂｂゲート導体層７ａに上部に隣接したＰチャネルＳＧＴ４ａａ，４ｂｂを構成する島状半導体４ｂ、４ｃ内にドレインＰ＋領域８ｂ、８ｃが形成されている。また、画素のリセットゲート導体層１０５ａに上部に隣接した画素を構成する島状半導体Ｐ１１内に、Ｐ領域５ｄと、このＰ領域５ｄを囲んで形成されたＮ領域８ｄよりなるフォトダイオード領域が形成されている。ＮチャネルＳＧＴ４ｃｃのドレインＮ＋領域８ａ、ＰチャネルＳＧＴ４ａａ，４ｂｂのドレインＰ＋領域８ｂ、８ｃは、ＳＧＴを構成する島状半導体４ａ，４ｂ，４ｃの上面まで繋がるように形成されている。また、画素を構成する島状半導体Ｐ１１の上面に画素選択Ｐ＋領域１０が形成されている。この画素選択Ｐ＋領域１０は、第２の層間絶縁層１４ｂ上にある第３の層間絶縁層１４ｃ上に形成された画素選択線導体層１０８ａに接続されている。
Ｎチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのゲート導体層７ａはコンタクトホール９ａを介して、第４の層間絶縁層１４ｄ上に形成され、シフトレジスタに繋がる第１層目金属配線層１２ａに接続されている。ＮチャネルＳＧＴ４ｃｃを構成する島状半導体４ａの上部にあるドレインＮ＋領域８ａは、コンタクトホール１１ａを介してリセットオフ電圧ＶＲＬが印加されている第１層目金属配線層１２ｂに接続されている。また、ＰチャネルＳＧＴを構成する島状半導体４ｂ，４ｃの上部にあるドレインＰ＋領域８ｂ，８ｃは、コンタクトホール１１ｂ、１１ｃを介してリセットオン電圧ＶＲＨが印加されている第１層目金属配線層１２ｃ、１２ｄに接続されている。画素のリセットゲート導体層１０５ａはコンタクトホール９ｂを介して、第４の層間絶縁層１４ｄ上にある、ＮチャネルＳＧＴ４ｃｃのソースＮ＋領域３ａ、ＰチャネルＳＧＴ４ａａ，４ｂｂのソースＰ＋領域３ｂと電気的に接続された第１層目金属配線層１２ｅに接続されている。また、第１層目金属配線層１２ｃ、１２ｄはコンタクトホール１５ａ，１５ｂを介して、第５の層間絶縁層１４ｅ上に形成された、リセットオン電圧ＶＲＨが印加された第２層目金属配線層１６に接続されている。
図１Ｃの断面構造図に示されるように、本実施形態の固体撮像装置においては、以下のような構造的特徴を有する。
第１の特徴は、基板１上に直接に、Ｎチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのソースＮ＋領域３ａ、Ｐ＋領域３ｂ、信号線Ｎ＋領域１０２ａのドナー又はアクセプタ不純物を含んだ半導体領域が形成され、それらが同層に形成されている点である。
第２の特徴は、Ｎチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのゲート導体層７ａと画素のリセットゲート導体層１０５ａとが、同じ第１の層間絶縁層１４ａ上に形成されると共に、各島状半導体４ａ，４ｂ，４ｃ，Ｐ１１の底部に繋がる、ゲート絶縁膜６ａ，６ｂ，６ｃ，６ｄの外周に形成され、互いに同層に形成されている点である。
第３の特徴は、ＳＧＴのチャネルＰ領域５ａまたはＮ領域５ｂ，５ｃと、画素のリセットＭＯＳチャネルのＰ領域５ｄと、が互いに同層に形成されている点である。
第４の特徴は、ＳＧＴを構成する島状半導体４ａ，４ｂ，４ｃの上部において、ＮチャネルＳＧＴ４ｃｃのドレインＮ＋領域８ａと、ＰチャネルＳＧＴ４ａａ，４ｂｂのドレインＰ＋領域８ｂ，８ｃとが、画素の島状半導体Ｐ１１の上部において、フォトダイオードを構成するＮ領域８ｄと選択Ｐ＋領域１０とが、互いに同層に形成されている。
第１の特徴は、基板１上に直接に、Ｎチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのソースＮ＋領域３ａ、Ｐ＋領域３ｂ、信号線Ｎ＋領域１０２ａのドナー又はアクセプタ不純物を含んだ半導体領域が形成され、それらが同層に形成されている点である。
第２の特徴は、Ｎチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのゲート導体層７ａと画素のリセットゲート導体層１０５ａとが、同じ第１の層間絶縁層１４ａ上に形成されると共に、各島状半導体４ａ，４ｂ，４ｃ，Ｐ１１の底部に繋がる、ゲート絶縁膜６ａ，６ｂ，６ｃ，６ｄの外周に形成され、互いに同層に形成されている点である。
第３の特徴は、ＳＧＴのチャネルＰ領域５ａまたはＮ領域５ｂ，５ｃと、画素のリセットＭＯＳチャネルのＰ領域５ｄと、が互いに同層に形成されている点である。
第４の特徴は、ＳＧＴを構成する島状半導体４ａ，４ｂ，４ｃの上部において、ＮチャネルＳＧＴ４ｃｃのドレインＮ＋領域８ａと、ＰチャネルＳＧＴ４ａａ，４ｂｂのドレインＰ＋領域８ｂ，８ｃとが、画素の島状半導体Ｐ１１の上部において、フォトダイオードを構成するＮ領域８ｄと選択Ｐ＋領域１０とが、互いに同層に形成されている。
これらの構造的な特徴によって本実施形態は、以下のような利点を有する。
第１の利点は、従来例の固体撮像装置（図８Ｄ）では、ＳＧＴを構成する島状半導体１１９ａ，１１９ｂ，１１９ｃと画素を構成する島状半導体Ｐ１１とを個別に形成していたのに対して、本実施形態においては、ＳＧＴを構成する島状半導体４ａ，４ｂ，４ｃと画素を構成する島状半導体Ｐ１１とを同じ工程で形成することができる点である。
第２の利点は、ＮチャネルＳＧＴ４ｃｃのＮ＋領域３ａ、ＰチャネルＳＧＴ４ａａ，４ｂｂのソースＰ＋領域３ｂが、基板１上に直接形成されるため、従来例の固体撮像装置（図８Ｄ）のようなＮウエル層１２１ｂや、Ｐウエル層１２１ａを必要としない点である。
第３の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成した、ＮチャネルＳＧＴ４ｃｃのＮ＋領域３ａを、画素信号線Ｎ＋領域１０２ａと同じ工程で形成することができる点である。
第４の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成したＮチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのゲート導体層７ａ、画素のリセットゲート導体層１０５ａを同じ工程で形成できる点である。
第５の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成した、これらゲート導体層７ａ，１０５ａ上に形成するコンタクトホール９ａ，９ｂを同じ工程で形成できる点である。
第１の利点は、従来例の固体撮像装置（図８Ｄ）では、ＳＧＴを構成する島状半導体１１９ａ，１１９ｂ，１１９ｃと画素を構成する島状半導体Ｐ１１とを個別に形成していたのに対して、本実施形態においては、ＳＧＴを構成する島状半導体４ａ，４ｂ，４ｃと画素を構成する島状半導体Ｐ１１とを同じ工程で形成することができる点である。
第２の利点は、ＮチャネルＳＧＴ４ｃｃのＮ＋領域３ａ、ＰチャネルＳＧＴ４ａａ，４ｂｂのソースＰ＋領域３ｂが、基板１上に直接形成されるため、従来例の固体撮像装置（図８Ｄ）のようなＮウエル層１２１ｂや、Ｐウエル層１２１ａを必要としない点である。
第３の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成した、ＮチャネルＳＧＴ４ｃｃのＮ＋領域３ａを、画素信号線Ｎ＋領域１０２ａと同じ工程で形成することができる点である。
第４の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成したＮチャネル・ＰチャネルＳＧＴ４ａａ，４ｂｂ，４ｃｃのゲート導体層７ａ、画素のリセットゲート導体層１０５ａを同じ工程で形成できる点である。
第５の利点は、従来例の固体撮像装置（図８Ｄ参照）では個別に形成した、これらゲート導体層７ａ，１０５ａ上に形成するコンタクトホール９ａ，９ｂを同じ工程で形成できる点である。
これらの利点は、従来例の固体撮像装置と比べて、本発明の固体撮像装置を少ない工程数で製作できることを意味している。これにより、固体撮像装置の低コスト化が実現される。
図２Ａ〜図２Ｑを参照しながら、本発明の第１の実施形態に係る固体撮像装置を形成するための製造方法を示し、図１Ｂの画素部とＣＭＯＳインバータ回路部平面図のＡ−Ａ’線に沿った断面構造を形成する製造方法を示す。
図２Ａに示すように、ＳｉＯ２基板２１上に単結晶半導体シリコン層（以下、単に「Ｓｉ層」とする。）２２を形成している。このＳｉ層２２表面を酸化してＳｉＯ２層２３を形成し、このＳｉＯ２層２３上にシリコン窒化層（以後ＳｉＮ層と記載する）２４と、ＣＶＤ（Chemical Vapor Deposition）法によるＳｉＯ２層２５を形成する。
ここで、ＣＶＤ法によるＳｉＯ２層２５はＳｉ層２２をＲＩＥ（Reactive Ion Etching）法によるエッチングにおけるエッチングマスクの役割をする。ＳｉＮ層２４は、後工程におけるＣＭＰ（Chemical Mechanical Polishing）ＳｉＯ２膜平坦化におけるストッパ層の役割をする。また、Ｓｉ層２２上のＳｉＯ２層２３は、Ｓｉ層２２とＳｉＮ層２４との応力緩和のためのバッファ層となる。
ここで、ＣＶＤ法によるＳｉＯ２層２５はＳｉ層２２をＲＩＥ（Reactive Ion Etching）法によるエッチングにおけるエッチングマスクの役割をする。ＳｉＮ層２４は、後工程におけるＣＭＰ（Chemical Mechanical Polishing）ＳｉＯ２膜平坦化におけるストッパ層の役割をする。また、Ｓｉ層２２上のＳｉＯ２層２３は、Ｓｉ層２２とＳｉＮ層２４との応力緩和のためのバッファ層となる。
次に、図２Ｂに示すように、ＮチャネルＳＧＴ部、ＰチャネルＳＧＴ部、画素部のＳｉ層２２を、ＳｉＯ２層２５をエッチングマスクにして、エッチングして、ＮチャネルＳＧＴを構成するシリコン柱（以下、「シリコン柱」を「Ｓｉ柱」とする。）２６ａ、ＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃ、画素を構成するＳｉ柱２６ｄを形成し、Ｓｉ層２２の底部に板状Ｓｉ層２２ａ，２２ｂを残存させる。
ここでは、板状Ｓｉ層２２ａ，２２ｂ領域のＳｉ層２２をＳｉＯ２基板２１表面までエッチングして、次にＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを形成することによって図２Ｂの構造を形成する。
ここでは、板状Ｓｉ層２２ａ，２２ｂ領域のＳｉ層２２をＳｉＯ２基板２１表面までエッチングして、次にＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを形成することによって図２Ｂの構造を形成する。
続いて、図２Ｃに示すように、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄと板状Ｓｉ層２２ａ，２２ｂの外周にＳｉＯ２層２７ａ，２７ｂ，２７ｃ，２７ｄを形成する。続いて、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄのＳｉＯ２層２７ａ，２７ｂ，２７ｃ，２７ｄを囲んで多結晶Ｓｉ層２８ａ，２８ｂ，２８ｃ，２８ｄを形成し、ＰチャネルＳＧＴ部以外をフォトレジスト層２９で覆い、この上からアクセプタ不純物のボロン（Ｂ）イオン注入を行い、板状Ｓｉ層２２ａにＰ＋領域３０を形成する。なお、フォトレジスト層２９の形成は、フォトリソグラフィ（photolithography）技術を用いて行う。ここで、多結晶Ｓｉ層２８ａ，２８ｂ，２８ｃ，２８ｄはボロンイオン注入のとき、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄ内にボロンイオンを注入させないためのストッパ層である。
その後、フォトレジスト層２９を除去し、同様なフォトリソグラフィ技術とドナー不純物リン（Ｐ）または砒素（Ａｓ）イオン注入により、ＮチャネルＳＧＴ部の板状Ｓｉ層２２ａと画素用板状Ｓｉ層２２ｂにＮ＋領域を形成する。
その後、フォトレジスト層２９を除去し、同様なフォトリソグラフィ技術とドナー不純物リン（Ｐ）または砒素（Ａｓ）イオン注入により、ＮチャネルＳＧＴ部の板状Ｓｉ層２２ａと画素用板状Ｓｉ層２２ｂにＮ＋領域を形成する。
次に、図２Ｄに示すように、多結晶Ｓｉ層２８ａ，２８ｂ，２８ｃ，２８ｄを除去し、熱処理を行うことにより、熱拡散により板状Ｓｉ層２２ａ，２２ｂからＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの下方部位に繋がったＮ＋領域３１ａ，３１ｃ，Ｐ＋領域３１ｂが形成される。
続いて、図２Ｅに示すように、ＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃを覆うようにフォトレジスト層３２をフォトリソグラフィ技術で形成し、さらにボロン（Ｂ）などのアクセプタ不純物のイオン注入を行い、ＮチャネルＳＧＴを構成するＳｉ柱２６ａ、画素を構成するＳｉ柱２６ｄに、Ｐ領域３３ａ，３３ｄを形成する。その後、フォトレジスト層３２を除去する。
続いて、これと同様にして、ＮチャネルＳＧＴを構成するＳｉ柱２６ａ、画素を構成するＳｉ柱２６ｄを覆うようにフォトリソグラフィ技術によりフォトレジスト層を形成し、砒素（Ａｓ)，リン（Ｐ）などのドナー不純物のイオン注入を行い、さらにフォトレジスト層を除去し熱処理することにより、図２Ｆに示すように、ＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃにＮ領域３３ｂ、３３ｃを形成する。
続いて、図２Ｇに示すように、第１の層間絶縁層３４ａを形成し、ＳｉＯ２層２７ａ，２７ｂ，２７ｃ，２７ｄを除去し（このとき同時にＳｉＯ２層２５ａ，２５ｂ，２５ｃ，２５ｄが除去される）、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの外周にＳｉＯ２、酸化ハフニウム（ＨｆＯ2)などの高誘電率絶縁材料によるゲート絶縁層３５ａ，３５ｂ，３５ｃ，３５ｄを形成し、第１の層間絶縁層３４ａ上、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むように、例えばＣＶＤ（Chemical Vapor Deposition）法による多結晶Ｓｉ、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、シリサイド材料による導体層３６を形成し、Ｎチャネル・ＰチャネルＳＧＴのゲート領域上にフォトレジスト層１３７ａ、画素リセットゲート領域にフォトレジスト層１３７ｂを形成する。
第１の層間絶縁層３４ａは、ＣＶＤ法でＳｉＯ２膜をＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄより高い位置まで堆積し、ＣＭＰ（Chemical Mechanical Polishing）法によりＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの高さまで研磨・平坦化して、そのあとＲＩＥ法によるエッチング（以後、エッチバックと記載する）を行うことで形成する。ここでは、ＣＶＤ法によるＳｉＯ２膜の堆積前に、ＳｉＯ２基板１上、板状Ｎ＋領域３１ａ，３１ｃ、板状Ｐ＋領域３１ｂ、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むようにＳｉＮ膜を堆積し、ＳｉＯ２膜のエッチバック後にＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むＳｉＮ膜を除去してもよい。この場合、このＳｉＮ膜はエッチバック時においてＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄがエッチングされないための保護膜の役割を果たす。
第１の層間絶縁層３４ａは、ＣＶＤ法でＳｉＯ２膜をＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄより高い位置まで堆積し、ＣＭＰ（Chemical Mechanical Polishing）法によりＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの高さまで研磨・平坦化して、そのあとＲＩＥ法によるエッチング（以後、エッチバックと記載する）を行うことで形成する。ここでは、ＣＶＤ法によるＳｉＯ２膜の堆積前に、ＳｉＯ２基板１上、板状Ｎ＋領域３１ａ，３１ｃ、板状Ｐ＋領域３１ｂ、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むようにＳｉＮ膜を堆積し、ＳｉＯ２膜のエッチバック後にＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むＳｉＮ膜を除去してもよい。この場合、このＳｉＮ膜はエッチバック時においてＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄがエッチングされないための保護膜の役割を果たす。
続いて、フォトレジスト層１３７ａ，１３７ｂをマスクとして、導体層３６をエッチングする。その後、フォトレジスト層１３７ａ，１３７ｂを除去する。
続いて、図２Ｈに示すように、第２の層間絶縁層３４ｂを形成する。この第２の層間絶縁層３４ｂも、第１の層間絶縁膜３４ａと同様に、ＣＶＤ法によるＳｉＯ２膜堆積、ＣＭＰ法によるＳｉＯ２膜研磨、ＲＩＥ法によるエッチバックにより形成する。
続いて、図２Ｈに示すように、第２の層間絶縁層３４ｂを形成する。この第２の層間絶縁層３４ｂも、第１の層間絶縁膜３４ａと同様に、ＣＶＤ法によるＳｉＯ２膜堆積、ＣＭＰ法によるＳｉＯ２膜研磨、ＲＩＥ法によるエッチバックにより形成する。
続いて、図２Ｉに示すように、第２の層間絶縁層３４ｂで覆われることなくＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲むように露出しているゲート導体層３６ａ，３６ｂをエッチングする。これによって、Ｎチャネル・ＰチャネルＳＧＴゲート導体層３６ａと画素リセットゲート導体層３６ｂが形成される。
ここでは、Ｎチャネル・ＰチャネルＳＧＴゲート導体層３６ａは、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃの下方部位の外周を囲み、第１の層間絶縁層３４ａ上に繋がって形成される。
ここでは、Ｎチャネル・ＰチャネルＳＧＴゲート導体層３６ａは、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃの下方部位の外周を囲み、第１の層間絶縁層３４ａ上に繋がって形成される。
続いて、図２Ｊに示すように、第２の層間絶縁層３４ｂ上にＳｉＮ層３８を形成し、この第２の層間絶縁層３４ｂとＳｉ柱とを覆うようにＣＶＤ法によるＳｉＯ２層３９を形成し、平坦化したＳｉＯ２層３９上にＳｉＮ層４０を形成し、さらにフォトリソグラフィ技術を用いてＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃに孔を形成したフォトレジスト層４１を形成する。
ここでは、ＳｉＮ層３８は、ＳｉＯ２層３９のエッチング・ストッパ層の役割を果たし、ＳｉＯ２層３９上のＳｉＮ層４０は、ＳｉＯ２層３９のエッチングマスク層の役割を果たす。
ここでは、ＳｉＮ層３８は、ＳｉＯ２層３９のエッチング・ストッパ層の役割を果たし、ＳｉＯ２層３９上のＳｉＮ層４０は、ＳｉＯ２層３９のエッチングマスク層の役割を果たす。
続いて、フォトレジスト層４１をマスクにＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃ上のＳｉＮ層４０をエッチングし、フォトレジスト層４１を除去した後に、ＳｉＮ層４０をエッチングマスクにしてＳｉＯ２層３９をＳｉＮ層３８表面までＲＩＥ法エッチングする。その後に、Ｓｉ柱２６ｂ，２６ｃの外周にあるゲート絶縁層３５ｂ，３５ｃを除去する。
続いて、図２Ｋに示すように、ＣＶＤ法によってボロン（Ｂ）などのアクセプタ不純物を含んだＳｉＯ２層４２ｂを形成する。
ここでは、アクセプタ不純物を含んだＳｉＯ２層４２ｂは、最初ＳｉＮ層４０上まで堆積した後、ＣＭＰ法によってＳｉＮ層４０まで研磨し、平坦にして形成する。
続いて、図２Ｋに示すように、ＣＶＤ法によってボロン（Ｂ）などのアクセプタ不純物を含んだＳｉＯ２層４２ｂを形成する。
ここでは、アクセプタ不純物を含んだＳｉＯ２層４２ｂは、最初ＳｉＮ層４０上まで堆積した後、ＣＭＰ法によってＳｉＮ層４０まで研磨し、平坦にして形成する。
続いて、ＳｉＮ層４０を除去し、新たなＳｉＮ層４３を堆積し、フォトリソグラフィ法でのレジスト層形成とＳｉＮエッチングにより、ＳｉＮ層４３のＮチャネルＳＧＴを構成するＳｉ柱２６ａ上に孔を形成する。このＳｉＮ層４３をエッチングマスクにしてＳｉＯ２層３９をＳｉＮ層３６の表面までエッチングする。
続いて、図２Ｌに示すように、Ｓｉ柱のゲート絶縁膜３５ａを除去した後、リン（Ｐ）、砒素（Ａｓ）などのドナー不純物を含んだＳｉＯ ２ 層４２ａを形成する。
続いて、熱処理を行うことにより、Ｓｉ柱２６ａ，２６ｂ，２６ｃ内にＣＶＤ法で形成したＳｉＯ２層４２ａ、４２ｂからドナー不純物とアクセプタ不純物を拡散し、Ｓｉ柱２６ａ，２６ｂ，２６ｃ内にＮ＋領域３７ａと、Ｐ＋領域３７ｂ，３７ｃを形成する。
続いて、図２Ｌに示すように、Ｓｉ柱のゲート絶縁膜３５ａを除去した後、リン（Ｐ）、砒素（Ａｓ）などのドナー不純物を含んだＳｉＯ ２ 層４２ａを形成する。
続いて、熱処理を行うことにより、Ｓｉ柱２６ａ，２６ｂ，２６ｃ内にＣＶＤ法で形成したＳｉＯ２層４２ａ、４２ｂからドナー不純物とアクセプタ不純物を拡散し、Ｓｉ柱２６ａ，２６ｂ，２６ｃ内にＮ＋領域３７ａと、Ｐ＋領域３７ｂ，３７ｃを形成する。
続いて、図２Ｍに示すように、Ｎ＋領域３７ａ、Ｐ＋領域３７ｂ，３７ｃを形成する方法と同様に、画素を構成するＳｉ柱２６ｄ領域のＳｉＮ層３８上に、ドナー不純物を含んだＳｉＯ２層４２ｃを形成し、熱処理により、Ｓｉ柱２６ｄの外周部にＮ領域４３を形成する。
ここでは、ＳｉＯ２層４２ｃに含まれたドナー不純物の量は、Ｎ＋領域３７ａを形成するためのＳｉＯ２層４２ａより少ない。
ここでは、ＳｉＯ２層４２ｃに含まれたドナー不純物の量は、Ｎ＋領域３７ａを形成するためのＳｉＯ２層４２ａより少ない。
続いて、ＳｉＯ２層３９，４２ａ，４２ｂ，４２ｃを除去する。次に、図２Ｎに示すように、Ｓｉ面が露出したＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの表面を酸化してＳｉＯ２層４５ａ，４５ｂ，４５ｃ，４５ｄを形成する。
続いて、ＳｉＮ層２４ａ，２４ｂ、２４ｃ、２４ｄ、３８を除去し、第３の層間絶縁層３４ｃを形成し、フォトリソグラフィ技術と、これにより形成したフォトレジスト層をマスクにしてのボロン（Ｂ）などのアクセプタ不純物のイオン注入により、画素を構成するＳｉ柱２６ｄの上部にＰ＋領域４７を形成する。
続いて、ＳｉＮ層２４ａ，２４ｂ、２４ｃ、２４ｄ、３８を除去し、第３の層間絶縁層３４ｃを形成し、フォトリソグラフィ技術と、これにより形成したフォトレジスト層をマスクにしてのボロン（Ｂ）などのアクセプタ不純物のイオン注入により、画素を構成するＳｉ柱２６ｄの上部にＰ＋領域４７を形成する。
続いて、図２Ｐに示すように、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄ上のＳｉＯ２層２３ａ、２３ｂ、２３ｃ、２３ｄと、第３の層間絶縁層３４ｃよりも上部にあるＳｉＯ２層を除去し、アルミニウム（Ａｌ）、タングステン（Ｗ）、窒化チタン（ＴｉＮ）、窒化タンタル（ＴａＮ）などの画素選択線導体層４８を形成し、その上に第４の層間絶縁層３４ｄを形成し、ゲート導体層３６ａ上にコンタクトホール５０ａを形成し、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃ上にコンタクトホール５０ｂ，５０ｃ，５０ｄを形成し、画素リセットゲート導体層３６ｂ上にコンタクトホール５０ｅを形成し、これらコンタクトホール５０ａ，５０ｂ，５０ｃ，５０ｄ，５０ｅを介して、ＳＧＴゲート導体層３６ａと第１層目金属配線層５１ａ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃのＮ＋領域３７ａ、Ｐ＋領域３７ｂ，３７ｃと、第１層目金属配線層５１ｂ，５１ｃ，５１ｄと、リセットゲート導体層３６ｂと第１層目金属配線層５１ｅとの接続を行う。
続いて、図２Ｑに示すように、第５の層間絶縁層３４ｅを形成し、コンタクトホール１５１ａ，１５１ｂを形成し、このコンタクトホール１５１ａ，１５１ｂを介して、第１層目金属配線層５１ｃ、５１ｄと第２層目金属配線層５２とを接続する。
（第２の実施形態）
以下、図３Ａ〜図３Ｅを参照しながら、本発明の第２の実施形態に係る固体撮像装置について説明する。
図３Ｅに、本実施形態に係る固体撮像装置の断面構造を示し、図３Ａ〜図３Ｄに、これに至る製造方法を示す。また、図３Ａ〜３Ｅは、図２Ａ〜図２Ｑと同じく、図１Ｂの画素部とＣＭＯＳインバータ回路部平面図のＡ−Ａ’線に沿った断面構造を示す。第1の実施形態では、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａが、同じ材料で繋がって形成されていたのに対し、本実施形態の固体撮像装置では、異なる材料で形成された複数のゲート導体層で構成されているという特徴を有する。例えば、ＮチャネルＳＧＴと画素のゲート導体層を同じ材料で形成し、ＰチャネルＳＧＴゲート導体層を異なる材料で形成される固体撮像装置に本発明の技術思想を適用したものである。
以下、図３Ａ〜図３Ｅを参照しながら、本発明の第２の実施形態に係る固体撮像装置について説明する。
図３Ｅに、本実施形態に係る固体撮像装置の断面構造を示し、図３Ａ〜図３Ｄに、これに至る製造方法を示す。また、図３Ａ〜３Ｅは、図２Ａ〜図２Ｑと同じく、図１Ｂの画素部とＣＭＯＳインバータ回路部平面図のＡ−Ａ’線に沿った断面構造を示す。第1の実施形態では、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａが、同じ材料で繋がって形成されていたのに対し、本実施形態の固体撮像装置では、異なる材料で形成された複数のゲート導体層で構成されているという特徴を有する。例えば、ＮチャネルＳＧＴと画素のゲート導体層を同じ材料で形成し、ＰチャネルＳＧＴゲート導体層を異なる材料で形成される固体撮像装置に本発明の技術思想を適用したものである。
図３Ａは、図２Ｇにおける場合と同様に、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの外周部にＳｉＯ２、酸化ハフニウム（ＨｆＯ2)などの高誘電率絶縁材料によるゲート絶縁層３５ａ，３５ｂ，３５ｃ，３５ｄを形成し、第１の層間絶縁層３４ａ上のＳｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄを囲んで、例えばＣＶＤ（Chemical Vapor Deposition）法による多結晶Ｓｉ、タングステン（Ｗ）、コバルト（Ｃｏ）、白金（Ｐｔ）、シリサイド材料による導体層３６を形成する。それ以前の工程は、図２Ａ〜図２Ｆで説明した工程と同じである。そして、全体にＳｉＮ層５５を堆積する。その後、ＮチャネルＳＧＴ部と画素部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層５６ａ，５６ｂを形成する。
次に、図３Ｂに示すように、フォトレジスト層５６ａ，５６ｂをマスクにしてＳｉＮ層５５と導体層３６をエッチングする。この場合、ＳｉＮ層５５のエッチングでは、フォトレジスト層５６ａ，５６ｂの覆われている領域より内側にサイドエッチングされるようにエッチングしてＳｉＮ層５５ａ，５５ｂを形成する。
続いて、フォトレジスト層５６ａ，５６ｂを除去する。これによって、ＮチャネルＳＧＴ部を覆うＮチャネルＳＧＴ部導体層５７ａと、画素部を覆う画素部導体層５７ｂとを形成する。
続いて、フォトレジスト層５６ａ，５６ｂを除去する。これによって、ＮチャネルＳＧＴ部を覆うＮチャネルＳＧＴ部導体層５７ａと、画素部を覆う画素部導体層５７ｂとを形成する。
続いて、図３Ｃに示すように、構造物の全体を覆うように第２の導体層５８を形成する。
続いて、図３Ｄに示すように、ＰチャネルＳＧＴ部を覆うように、フォトリソグラフィ技術を用いてフォトレジスト層５９を形成する。
続いて、このフォトレジスト層５９をマスクに、第２の導体層５８をエッチングして、ＰチャネルＳＧＴ部導体層５８ａを形成する。その後、フォトレジスト層５９を除去する。ここでのＳｉＮ層５５ａ，５５ｂは、導体層５８のエッチングにおけるＮチャネルＳＧＴ部導体層５７ａと画素部導体層５７ｂのエッチング保護膜の役割を果たしている。
続いて、このフォトレジスト層５９をマスクに、第２の導体層５８をエッチングして、ＰチャネルＳＧＴ部導体層５８ａを形成する。その後、フォトレジスト層５９を除去する。ここでのＳｉＮ層５５ａ，５５ｂは、導体層５８のエッチングにおけるＮチャネルＳＧＴ部導体層５７ａと画素部導体層５７ｂのエッチング保護膜の役割を果たしている。
これによって、図３Ｅに示すように、ＮチャネルＳＧＴ部を覆うＮチャネルＳＧＴ部導体層５７ａと、ＰチャネルＳＧＴ部を覆うＰチャネルＳＧＴ部導体層１５８ａと、画素部を覆う画素部導体層５７ｂとが形成される。ＮチャネルＳＧＴ部導体層５７ａとＰチャネルＳＧＴ部導体層１５８ａとは、この２つの導体層５７ａ，１５８ａとの境界部６０において、互いに重なり、かつ電気的に接続される。続いて、ＳｉＮ層５５ａ，５５ｂを除去する。
それ以後、図２Ｈ〜図２Ｑに示す工程と同じ工程を経ることにより、図３Ｆに示す断面構造が形成される。第１の層間絶縁層３４ａをマスクにしてＮチャネルＳＧＴ部導体層５７ａと、ＰチャネルＳＧＴ部導体層５８ａと、画素部導体層５７ｂをエッチングしてＮチャネルＳＧＴ部ゲート導体層５７ａａ、ＰチャネルＳＧＴ部ゲート導体層１５８ｂｂ、画素部リセットゲート導体層５７ｂｂを形成する。これによって、ＮチャネルＳＧＴゲート導体層５７ａａ、ＰチャネルＳＧＴゲート導体層１５８ｂｂ、画素部リセットゲート導体層５７ｂｂが、ＮチャネルＳＧＴを構成するＳｉ柱２６ａの外周のゲート絶縁層３５ａと、ＰャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃの外周のゲート絶縁層３５ｂ，３５ｃと、画素を構成するＳｉ柱の外周のゲート絶縁層３５ｄと、を囲み、同じ第１の層間絶縁層３４ａ上に配線されて形成される。
図３Ｆの断面構造図は、図２Ｑのそれに対して、ＰチャネルＳＧＴ部ゲート導体層５８ｂｂが、ＮチャネルＳＧＴ部ゲート導体層５７ａａ、画素部ゲート導体層５７ｂｂと材料が異なる以外は同じである。これによって、本発明の第２の実施形態は、第１の実施形態と同じ特徴を有する。
また、ＮチャネルＳＧＴを構成するＳｉ柱２６ａのＰ領域３３ａａ、ＰチャネルＳＧＴを構成するＳｉ柱２６ｂ，２６ｃのＮ領域３３ｂ，３３ｃ、画素を構成するＳｉ柱のＰ領域３３ｄは真性型であってもよい。この場合、Ｎチャネル・ＰチャネルＳＧＴ、画素リセットトランジスタの閾値電圧をゲート導体層５７ａａ，５８ｂｂ，５７ｂｂの仕事関数の違いにより設定する。ここでは、第１の実施形態における図２Ｅ、図２Ｆによって説明した、Ｐ領域３３ａ，３３ｄ、Ｎ領域３３ｂ，３３ｃを形成するためのフォトリソグラフィ工程と、アクセプタ不純物とドナー不純物のイオン注入工程とが不要となる。
（第３の実施形態）
以下、図４Ａ〜図４Ｄを参照しながら、本発明の第３の実施形態に係る固体撮像装置について説明する。図４Ｄに本実施形態に係る固体撮像装置の断面構造を示し、図４Ａ〜図４Ｃに、図４Ｄに至る製造方法を示す。また、図４Ａ〜図４Ｄは、図２Ａ〜図２Ｑと同様に、図１Ｂの画素部と、ＣＭＯＳインバータ回路部平面図のＡ−Ａ’線に沿った断面構造とを示す。
第１の実施形態を説明した図１Ｃでは、ＳＧＴを構成するＳｉ柱４ａ，４ｂ，４ｃの上部にあるＮチャネルＳＧＴのドレインであるＮ＋領域８ａ，ＰチャネルＳＧＴのドレインであるＰ＋領域８ｂ、８ｃは、Ｓｉ柱４ａ，４ｂ，４ｃの上面から、コンタクトホール１１ａ，１１ｂ，１１ｃを介して、第１層目金属配線層１２ｂ，１２ｃ，１２ｄと接続されている。この場合、Ｎチャネル・ＰチャネルＳＧＴのドレイン抵抗は、Ｎ＋領域８ａ、Ｐ＋領域８ｂ，８ｃの抵抗値により決定される。この抵抗値は、小さいほど望ましい。本実施形態は、Ｎ＋領域８ａ、Ｐ＋領域８ｂ，８ｃの上部をシリサイド層にすることで、その電気抵抗値を小さくしている特徴を有する。
以下、図４Ａ〜図４Ｄを参照しながら、本発明の第３の実施形態に係る固体撮像装置について説明する。図４Ｄに本実施形態に係る固体撮像装置の断面構造を示し、図４Ａ〜図４Ｃに、図４Ｄに至る製造方法を示す。また、図４Ａ〜図４Ｄは、図２Ａ〜図２Ｑと同様に、図１Ｂの画素部と、ＣＭＯＳインバータ回路部平面図のＡ−Ａ’線に沿った断面構造とを示す。
第１の実施形態を説明した図１Ｃでは、ＳＧＴを構成するＳｉ柱４ａ，４ｂ，４ｃの上部にあるＮチャネルＳＧＴのドレインであるＮ＋領域８ａ，ＰチャネルＳＧＴのドレインであるＰ＋領域８ｂ、８ｃは、Ｓｉ柱４ａ，４ｂ，４ｃの上面から、コンタクトホール１１ａ，１１ｂ，１１ｃを介して、第１層目金属配線層１２ｂ，１２ｃ，１２ｄと接続されている。この場合、Ｎチャネル・ＰチャネルＳＧＴのドレイン抵抗は、Ｎ＋領域８ａ、Ｐ＋領域８ｂ，８ｃの抵抗値により決定される。この抵抗値は、小さいほど望ましい。本実施形態は、Ｎ＋領域８ａ、Ｐ＋領域８ｂ，８ｃの上部をシリサイド層にすることで、その電気抵抗値を小さくしている特徴を有する。
図４Ａに、図２ＭにおけるＳｉＮ層３８を第１の層間絶縁層３４ａ上に形成する前までの工程を、図２Ａ〜図２Ｌと同じ工程で形成し、新たなＳｉＮ層３８ａを第１の層間絶縁層３４ａ上に形成し、図２Ｍ、図２Ｎに示す工程と同じ工程を経てＮチャネルＳＧＴを構成するＳｉ柱２６ａの上部にＮ＋領域３７ａ、ＰチャネルＳＧＴを構成するＳｉ柱２６ｂ、２６ｃの上部にＰ＋領域３７ｂ，３７ｃ、画素を構成するＳｉ柱２６ｄの上部の外周部にＮ領域４３、画素を構成するＳｉ柱２６ｄの上面にＰ＋領域４７をそれぞれ形成し、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄの外周部に絶縁層４５ａ，４５ｂ，４５ｃ，４５ｄを形成した場合の断面構造を示す。
次に、図４Ｂに示すように、Ｎチャネル・ＰチャネルＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃの外周にある絶縁層４５ａ，４５ｂ，４５ｃを除去する。
続いて、図４Ｃに示すように、例えばタングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、またはこれらを含む金属層５４で構造物の全体を被覆するとともに熱処理を行い、Ｎチャネル・ＰチャネルＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃにシリサイド層５５ａ，５５ｂ，５５ｃを形成する。このとき、シリサイドとＳｉでのアクセプタ・ドナー不純物の偏析係数の違いによる雪かき効果（Snow-plow effect）により、シリサイド層５５ａ，５５ｂ，５５ｃの下方にＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃが形成される。その後、金属層５４を除去する。
その後、図２Ｎ〜図２Ｑに示した工程と同じ工程を経て、図４Ｄに示す断面構造が得られる。
これにより、Ｎ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃはＮチャネル・ＰチャネルＳＧＴのドレインとなり、これらＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃと第１層目金属配線層５１ｂ，５１ｃ，５１ｄとの間の接続は、電気抵抗値がより低いシリサイド層５５ａ，５５ｂ，５５ｃを介して行われる。
（第４の実施形態）
以下、図５を参照しながら、本発明の第４の実施形態に係る固体撮像装置について説明する。
以下、図５を参照しながら、本発明の第４の実施形態に係る固体撮像装置について説明する。
本実施形態では、図５に示すように、Ｎ＋領域３７ａ、Ｐ＋領域３７ｂ、及びＰ＋領域３７ｃを囲むように、例えばタングステン（Ｗ）、白金（Ｐｔ）、ニッケル（Ｎｉ）、コバルト（Ｃｏ）、またはこれらを含む金属層５６ａ，５６ｂ，５６ｃが形成されている。これによって、チャネル３３ａａ，３３ｂｂ，３３ｃｃの上端から第１層目金属配線層５１ｂ，５１ｃ，５１ｄ間の接続は、電気抵抗値がより低い金属層５６ａ，５６ｂ，５６ｃを介して行われるようになる。これにより、第３の実施形態と同じ効果が得られる。
なお、金属層５６ａ，５６ｂ，５６ｃを形成するとき、同時に、画素を構成するＳｉ柱２６ｄの上面にあるＰ＋領域に接続し、画素を構成するＳｉ柱２６ｄの外周に形成したＳｉＯ２層４５ｄを囲む画素選択線金属層５６ｄを形成することで、図１Ｃにおける画素選択線導体層１０８ａを、別途形成する必要がない。さらに、ここでは、画素選択線導体層５６ｄが光電変換領域であるフォトダイオード部のＮ領域４３を囲むように形成されることにより、画素を構成するＳｉ柱２６ｄに斜め方向から入射した光線が、互いに隣接する画素を構成するＳｉ柱に入射することにより発生するカラー撮像での混色、解像度低下を防止できるという特徴がある。
（第５の実施形態）
以下、図６を参照しながら、本発明の第５の実施形態に係る固体撮像装置について説明する。
以下、図６を参照しながら、本発明の第５の実施形態に係る固体撮像装置について説明する。
図４Ｄに示す第３の実施形態においては、ＮチャネルＳＧＴにおけるドレインのＮ＋領域５６ａ、ＰチャネルＳＧＴにおけるドレインのＰ＋領域５６ｂ，５６ｃ上に、シリサイド層５５ａ，５５ｂ，５５ｃを設けることによって、ドレインのＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃと第１層目金属配線層５１ｂ，５１ｃ，５１ｄ間の電気抵抗値を低くさせていた。これに対し、本実施形態では、図６に示すように、シリサイド層５５ａ，５５ｂ，５５ｃの代わりに銅（Ｃｕ）の金属層５８ａ，５８ｂ，５８ｃを形成していることを特徴としている。これによって、ドレインのＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃと第１層目金属配線層５１ｂ，５１ｃ，５１ｄとの間の電気抵抗値をさらに低くすることができる。なお、Ｃｕ金属層５８ａ，５８ｂ，５８ｃをダマシン（Damascene）技術により形成する場合には、Ｃｕ金属層５８ａ，５８ｂ，５８ｃと絶縁層５７ａ，５７ｂ，５７ｃとの間、Ｎ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃの上面に、Ｃｕ金属層５８ａ，５８ｂ，５８ｃとの反応・拡散を防止するとともに、Ｃｕ金属層５８ａ，５８ｂ，５８ｃの付着力を保つためのＴｉＮ、ＴａＮ、Ｃｕなどの材料層によるバリヤ・シード層５９ａ，５９ｂ，５９ｃが形成される。
（第６の実施形態）
以下、図７Ａ〜図７Ｃを参照しながら、本発明の第６の実施形態に係る固体撮像装置について説明する。図７Ｃは、本実施形態の固体撮像装置の断面構造図を示し、図７Ａ、図７Ｂに、それに至る製造方法を示す。
図１Ｃに示す第１の実施形態においては、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａが、深いコンタクトホール９ａ，９ｂを介して第１層目金属配線層１２ａ，１２ｅに接続されていた。これらコンタクトホール９ａ，９ｅは、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａ上の第１・第２・第３の層間絶縁層１４ａ，１４ｂ，１４ｃをエッチングして形成する。この場合、深いコンタクトホール９ａ，９ｂのエッチングを制御良くＮチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａ上で停止する必要がある。また、このときのオーバーエッチングにＮチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａが除去されないように、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａの厚さを厚くする必要がある。このような製造上の困難性を、本実施形態はより改善できるものである。
以下、図７Ａ〜図７Ｃを参照しながら、本発明の第６の実施形態に係る固体撮像装置について説明する。図７Ｃは、本実施形態の固体撮像装置の断面構造図を示し、図７Ａ、図７Ｂに、それに至る製造方法を示す。
図１Ｃに示す第１の実施形態においては、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａが、深いコンタクトホール９ａ，９ｂを介して第１層目金属配線層１２ａ，１２ｅに接続されていた。これらコンタクトホール９ａ，９ｅは、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａ上の第１・第２・第３の層間絶縁層１４ａ，１４ｂ，１４ｃをエッチングして形成する。この場合、深いコンタクトホール９ａ，９ｂのエッチングを制御良くＮチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａ上で停止する必要がある。また、このときのオーバーエッチングにＮチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａが除去されないように、Ｎチャネル・ＰチャネルＳＧＴゲート導体層７ａ、画素のリセットゲート導体層１０５ａの厚さを厚くする必要がある。このような製造上の困難性を、本実施形態はより改善できるものである。
ＳｉＯ２基板２１上に、画素信号線Ｎ＋領域３１ｃ、ＳＧＴ部のＮ＋領域３１ａ、Ｐ＋領域３１ｂと、画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃと、これと同時にゲート導体層コンタクトを構成するＳｉ柱３１ｄ，３１ｅとＳｉ柱２６ｅ，２６ｆとをそれぞれ形成する（ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆ内部のＳｉ層３３ｅ，３３ｆはＰ型、Ｎ型、真性型のいずれであってもよい）。
続いて、ゲート絶縁層３５ａ，３５ｂ，３５ｃ，３５ｄと同時に、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆの外周部に絶縁層３５ｅ，３５ｆを形成する。
続いて、第１の層間絶縁層３４ａを形成し、ＳＧＴゲート導体層３６ａａを、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃとゲート導体層コンタクトを構成するＳｉ柱２６ｅとを囲むように形成し、これと同様に、画素リセットゲート導体層３６ｂｂを画素を構成するＳｉ柱２６ｄとゲート導体層コンタクトを構成するＳｉ柱２６ｆとを囲むように形成する。ゲート導体層３６ａａとリセットゲート導体層３６ｂｂとは、第１の層間絶縁層３４ａ上に配線され、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆを囲むように第２の層間絶縁層３４ｂと同じ高さで形成される。それ以前の工程は、図２Ａ〜図２Ｉまでと基本的に同じ工程である。
続いて、ゲート絶縁層３５ａ，３５ｂ，３５ｃ，３５ｄと同時に、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆの外周部に絶縁層３５ｅ，３５ｆを形成する。
続いて、第１の層間絶縁層３４ａを形成し、ＳＧＴゲート導体層３６ａａを、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃとゲート導体層コンタクトを構成するＳｉ柱２６ｅとを囲むように形成し、これと同様に、画素リセットゲート導体層３６ｂｂを画素を構成するＳｉ柱２６ｄとゲート導体層コンタクトを構成するＳｉ柱２６ｆとを囲むように形成する。ゲート導体層３６ａａとリセットゲート導体層３６ｂｂとは、第１の層間絶縁層３４ａ上に配線され、Ｓｉ柱２６ａ，２６ｂ，２６ｃ，２６ｄ，２６ｅ，２６ｆを囲むように第２の層間絶縁層３４ｂと同じ高さで形成される。それ以前の工程は、図２Ａ〜図２Ｉまでと基本的に同じ工程である。
続いて、図４Ｄに示す工程と同様の工程により、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃにシリサイド層５５ａ，５５ｂ，５５ｃとＳＧＴにおけるドレインのＮ＋領域５６ａ，Ｐ＋領域５６ｂ，５６ｃを形成し、さらにシリサイド層５５ａ，５５ｂ，５５ｃを除去する。
これにより、図７Ｂに示すように、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃのドレインＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃ上に孔６０ａ，６０ｂ，６０ｃを形成する。
続いて、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆのＳｉ層３３ｅ，３３ｆを、ゲート導体層３６ａａ、画素リセットゲート導体層３６ｂｂの上端位置より低い位置までエッチングする。
そして、このエッチングにより露出したＳｉＯ２層３５ｅ，３５ｆを除去して、孔６０ｄ，６０ｅを形成する。
その後、ダマシン（Damascene）技術によるＣｕ層６２の形成に必要となる、Ｃｕとの反応・拡散を防止し、Ｃｕ金属層６２の付着力を保つためのＴｉＮ，ＴａＮ，Ｃｕなどの導体材料層によるバリヤ・シード層６１を、孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ内部表面と第４の層間絶縁層３４ｄ上に形成する。
そして、メッキ法によってＣｕ層６２を孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ内部と第４の層間絶縁層３４ｄ上とに形成する。これによって、ＳＧＴゲート導体層３３ａａ、画素リセットゲート導体層３６ｂｂが導体材料層であるバリヤ・シード層６１を介して、Ｃｕ層６２と電気的に接続される。
これにより、図７Ｂに示すように、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃのドレインＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃ上に孔６０ａ，６０ｂ，６０ｃを形成する。
続いて、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆのＳｉ層３３ｅ，３３ｆを、ゲート導体層３６ａａ、画素リセットゲート導体層３６ｂｂの上端位置より低い位置までエッチングする。
そして、このエッチングにより露出したＳｉＯ２層３５ｅ，３５ｆを除去して、孔６０ｄ，６０ｅを形成する。
その後、ダマシン（Damascene）技術によるＣｕ層６２の形成に必要となる、Ｃｕとの反応・拡散を防止し、Ｃｕ金属層６２の付着力を保つためのＴｉＮ，ＴａＮ，Ｃｕなどの導体材料層によるバリヤ・シード層６１を、孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ内部表面と第４の層間絶縁層３４ｄ上に形成する。
そして、メッキ法によってＣｕ層６２を孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅ内部と第４の層間絶縁層３４ｄ上とに形成する。これによって、ＳＧＴゲート導体層３３ａａ、画素リセットゲート導体層３６ｂｂが導体材料層であるバリヤ・シード層６１を介して、Ｃｕ層６２と電気的に接続される。
次に、図７Ｃに示すように、Ｃｕ層６２とバリヤ・シード層６１をエッチングして第１層目金属配線層６２ａ，６２ｂ，６２ｃ，６２ｄ，６２ｅを形成する。
続いて、第５の層間絶縁層３４ｅを構造物の全体に被覆し、ＰチャネルＳＧＴ第１層目金属配線層６２ｃ，６２ｄ上にコンタクトホール６３ａ，６３ｂを形成し、ＰチャネルＳＧＴ第１層目金属配線層６２ｃ，６２ｄと、第５の層間絶縁層３４ｅ上に形成する第２層目金属配線層６４と、を、コンタクトホール６３ａ，６３ｂを介して接続する。
続いて、第５の層間絶縁層３４ｅを構造物の全体に被覆し、ＰチャネルＳＧＴ第１層目金属配線層６２ｃ，６２ｄ上にコンタクトホール６３ａ，６３ｂを形成し、ＰチャネルＳＧＴ第１層目金属配線層６２ｃ，６２ｄと、第５の層間絶縁層３４ｅ上に形成する第２層目金属配線層６４と、を、コンタクトホール６３ａ，６３ｂを介して接続する。
本実施形態の固体撮像装置において、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆのＳｉ層３３ｅ，３３ｆのエッチングについては、ゲート導体層３６ａａ、画素リセットゲート導体層３６ｂｂの上端位置より低い位置までエッチングすればよく、ＳｉＯ２基板２１上面までエッチングしてもよい。このため、このエッチング工程は容易となる。さらに、このエッチングでは、ＳＧＴゲート導体層３６ａａ、リセットゲート導体層３６ｂｂは、ＳｉＯ２層３５ｅ，３５ｆで保護されているために、図１Ｃに示す場合のように、ゲート導体層３６ａａ、画素リセットゲート導体層３６ｂｂを厚くすることが必要でない。
本実施形態の特徴は、以下の諸点である。即ち、
画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃと同時に、画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃと同じ高さのＳＧＴゲート導体層３６ａａ、画素のリセットゲート導体層３６ｂｂを構成するＳｉ柱２６ｅ，２６ｆが形成されている点、
ＳＧＴゲート導体層３６ａａ，画素リセットゲート導体層３６ｂｂが、Ｓｉ柱２６ｅ，２６ｆの内部のＳｉ層３３ｅ，３３ｆに置換されて形成されたＣｕで形成された第２層目金属配線層６２ａ、６２ｅと直接に接続されている点、
ＳＧＴゲート導体層３６ａａ，画素リセットゲート導体層３６ｂｂが、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆ、画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃを囲むように、同時に、かつ、同じ高さで形成されている点、である。
これによって、上述したような、製造上の容易化が実現される。
画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃと同時に、画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃと同じ高さのＳＧＴゲート導体層３６ａａ、画素のリセットゲート導体層３６ｂｂを構成するＳｉ柱２６ｅ，２６ｆが形成されている点、
ＳＧＴゲート導体層３６ａａ，画素リセットゲート導体層３６ｂｂが、Ｓｉ柱２６ｅ，２６ｆの内部のＳｉ層３３ｅ，３３ｆに置換されて形成されたＣｕで形成された第２層目金属配線層６２ａ、６２ｅと直接に接続されている点、
ＳＧＴゲート導体層３６ａａ，画素リセットゲート導体層３６ｂｂが、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆ、画素を構成するＳｉ柱２６ｄ、ＳＧＴを構成するＳｉ柱２６ａ，２６ｂ，２６ｃを囲むように、同時に、かつ、同じ高さで形成されている点、である。
これによって、上述したような、製造上の容易化が実現される。
なお、図７Ａ〜図７Ｃに示す工程においては、シリサイド層５５ａ，５５ｂ，５５ｃを全て除去したが、ドレインＮ＋領域５６ａ、Ｐ＋領域５６ｂ，５６ｃ上の一部のシリサイドを残存させてもよい。
また、シリサイド層５５ａ，５５ｂ，５５ｃは、それに代えて、図１Ｃに示すようなＮ＋領域８ａ、Ｐ＋領域８ｂ，８ｃであってもよい。
また、孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅの内部に形成する金属材料は、Ｃｕに代えて、Ｗ、Ｃｏ、Ｎｉ、Ｔｉまたはこれらの物質を含む導体材料層であっても良い。
また、シリサイド層５５ａ，５５ｂ，５５ｃは、それに代えて、図１Ｃに示すようなＮ＋領域８ａ、Ｐ＋領域８ｂ，８ｃであってもよい。
また、孔６０ａ，６０ｂ，６０ｃ，６０ｄ，６０ｅの内部に形成する金属材料は、Ｃｕに代えて、Ｗ、Ｃｏ、Ｎｉ、Ｔｉまたはこれらの物質を含む導体材料層であっても良い。
なお、第１〜第６の実施形態では、画素領域には画素を構成する島状半導体Ｐ１１〜Ｐ３３が存在し、ＳＧＴは、駆動出力回路に存在する場合について説明したが、画素領域の画素に隣接するように、ＳＧＴが形成されている場合においても、本発明の技術思想が適用できることは言うまでもない。
第１〜第６の実施形態における画素を構成する島状半導体Ｐ１１では、画素を構成する島状半導体を構成するＳｉ柱Ｐ１１の外周部の表層にフォトダイオードを構成するＮ領域８ｄ，４３が形成されている場合としたが、暗電流・ノイズ低減のため、Ｎ領域８ｄ，４３の外周部であって画素を構成するＳｉ柱Ｐ１１の表層に、信号電荷（自由電子）と逆極性の電荷（正孔）を蓄積するＰ＋領域を形成することもできる。
ＳＧＴゲート導体層７ａ，３６ａ，３６ａａと同時に、かつ同じ高さで形成される画素リセットゲート導体層１０５ａ，３６ｂ，３６ｂｂは、フォトダイオードに蓄積された信号電荷の信号線Ｎ＋領域２，３１ｃへの除去のためでなく、光遮蔽層として設けられているものであってもよい。
図７Ａ〜図７Ｃを参照して、ＳＧＴゲート導体層３６ａａ、画素リセットゲート導体層３６ｂｂを、ゲート導体層コンタクトを構成するＳｉ柱２６ｅ，２６ｆに形成されたＣｕ層６２を介して第１層目金属配線層６２ａ，６２ｅに接続した場合について説明したが、例えば図１Ｂの模式平面図において、画素リセットゲート導体層１０５ａ（図７Ｃにおけるゲート導体層３６ｂｂ）とＳＧＴソースＮ＋領域３ａ（図７ＣにおけるＮ＋領域３１ａ）、Ｐ＋領域３ｂ（図７ＣにおけるＰ＋領域３１ｂｂ）とを、コンタクトホール９と、第１層目金属配線層１２ｅとを介して接続する場合にも、本発明の技術思想を適用できる。この場合には、コンタクトホール９上部にコンタクトを構成するＳｉ柱を形成し、図７Ａ〜図７Ｃと同様な方法によって、画素リセットゲート導体層７ｂ（図７Ｃにおけるゲート導体層３６ｂｂ）とＳＧＴソースＮ＋領域３ａ（図７ＣにおけるＮ＋領域３１ａ）、Ｐ＋領域３ｂ（図７ＣにおけるＰ＋領域３１ｂｂ）との接続が行なえる。
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
本発明は、固体撮像装置、ＳＧＴなどの柱状半導体に回路素子を形成した半導体装置に広く適用できる。
Ｐ１１〜Ｐ３３、４ａ、４ｂ、４ｃ、２６ａ、２６ｂ、２６ｃ、２６ｄ 島状半導体
１、２１ 基板
３ａ、３１ａ ＳＧＴソースＮ＋領域（ソース用板状半導体Ｎ＋領域）
３ｂ、３１ｂ ＳＧＴソースＰ＋領域（ソース用板状半導体Ｐ＋領域）
４ａａ、４ｂｂ ＰチャネルＳＧＴ
４ｃｃ ＮチャネルＳＧＴ
６ａ、６ｂ、６ｃ、６ｄ、３５ａ、３５ｂ、３５ｃ、３５ｄ ゲート絶縁層
７ａ、３６ａ ゲート導体層
８ａ ドレインＮ＋領域
８ｂ、８ｃ ドレインＰ＋領域
９ａ、９ｂ、１１ａ、１１ｂ、１１ｃ コンタクトホール
１０ Ｐ＋領域
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ 第１層目金属配線層
１４ａ、３４ａ 第１の層間絶縁層
１４ｂ、３４ｂ 第２の層間絶縁層
１４ｃ、３４ｃ 第３の層間絶縁層
１４ｄ、３４ｄ 第４の層間絶縁層
１４ｅ、３４ｅ 第５の層間絶縁層
１６、５２ 第２層目金属配線層
２３ａ、２３ｂ、２３ｃ、２３ｄ、２５ａ、２５ｂ、２５ｃ、２５ｄ、２７ａ、２７ｂ、２７ｃ、２７ｄ、３９ ＳｉＯ２層（酸化シリコン層）
２４ａ、２４ｂ、２４ｃ、２４ｅ、３８、４０、４３、５５、５５ａ、５５ｂ ＳｉＮ層
３１ｃ、１０２ａ 信号線Ｎ＋領域
３２、１３７ａ、１３７ｂ、４１、５６ａ、５６ｂ フォトレジスト層
３３ａ、３３ｄ Ｐ領域
３３ｂ、３３ｃ Ｎ領域
３６ 導体層
３６ａ、５７ａ、５８ａ ゲート導体層
３６ｂ、５７ｂ リセットゲート導体層
４２ａ、４２ｂ、４２ｃ ドナーまたはアクセプタ不純物を含んだＳｉＯ２層
４３ フォトダイオードＮ領域
５５ａ、５５ｂ、５５ｃ シリサイド層
５８ａ、５８ｂ、５８ｃ、６２、 Ｃｕ層
１０５ａ、３６ｂ リセットゲート導体層
１０８ａ 画素選択線導体層
１、２１ 基板
３ａ、３１ａ ＳＧＴソースＮ＋領域（ソース用板状半導体Ｎ＋領域）
３ｂ、３１ｂ ＳＧＴソースＰ＋領域（ソース用板状半導体Ｐ＋領域）
４ａａ、４ｂｂ ＰチャネルＳＧＴ
４ｃｃ ＮチャネルＳＧＴ
６ａ、６ｂ、６ｃ、６ｄ、３５ａ、３５ｂ、３５ｃ、３５ｄ ゲート絶縁層
７ａ、３６ａ ゲート導体層
８ａ ドレインＮ＋領域
８ｂ、８ｃ ドレインＰ＋領域
９ａ、９ｂ、１１ａ、１１ｂ、１１ｃ コンタクトホール
１０ Ｐ＋領域
１２ａ、１２ｂ、１２ｃ、１２ｄ、１２ｅ、５１ａ、５１ｂ、５１ｃ、５１ｄ、５１ｅ 第１層目金属配線層
１４ａ、３４ａ 第１の層間絶縁層
１４ｂ、３４ｂ 第２の層間絶縁層
１４ｃ、３４ｃ 第３の層間絶縁層
１４ｄ、３４ｄ 第４の層間絶縁層
１４ｅ、３４ｅ 第５の層間絶縁層
１６、５２ 第２層目金属配線層
２３ａ、２３ｂ、２３ｃ、２３ｄ、２５ａ、２５ｂ、２５ｃ、２５ｄ、２７ａ、２７ｂ、２７ｃ、２７ｄ、３９ ＳｉＯ２層（酸化シリコン層）
２４ａ、２４ｂ、２４ｃ、２４ｅ、３８、４０、４３、５５、５５ａ、５５ｂ ＳｉＮ層
３１ｃ、１０２ａ 信号線Ｎ＋領域
３２、１３７ａ、１３７ｂ、４１、５６ａ、５６ｂ フォトレジスト層
３３ａ、３３ｄ Ｐ領域
３３ｂ、３３ｃ Ｎ領域
３６ 導体層
３６ａ、５７ａ、５８ａ ゲート導体層
３６ｂ、５７ｂ リセットゲート導体層
４２ａ、４２ｂ、４２ｃ ドナーまたはアクセプタ不純物を含んだＳｉＯ２層
４３ フォトダイオードＮ領域
５５ａ、５５ｂ、５５ｃ シリサイド層
５８ａ、５８ｂ、５８ｃ、６２、 Ｃｕ層
１０５ａ、３６ｂ リセットゲート導体層
１０８ａ 画素選択線導体層
Claims (9)
- ２次元状に配置された画素と、前記画素を駆動するとともに、前記画素からの信号を読み出す駆動出力回路と、を有する固体撮像装置において、
前記画素は、基板上に形成された第１の島状半導体を有し、
前記駆動出力回路は、前記基板上に、前記第１の島状半導体と同じ高さになるように形成された少なくとも１つの第２の島状半導体を有し、
前記第１の島状半導体は、
前記第１の島状半導体の底部に形成された第１の半導体領域と、
前記第１の半導体領域上に形成され、前記第１の半導体領域と反対導電型、または真性型の半導体からなる第２の半導体領域と、
前記第２の半導体領域の下部、かつ、外周に形成された第１のゲート絶縁層と、
前記第１のゲート絶縁層を囲むように形成された第１のゲート導体層と、
前記第１のゲート導体層に隣接する前記第２の半導体領域の外周部に形成され、前記第１の半導体領域と同じ導電型の半導体からなる第３の半導体領域と、
前記第３の半導体領域及び前記第２の半導体領域上に形成され、前記第１の半導体領域と反対の導電型の半導体からなる第４の半導体領域とを、有し、
前記第２の島状半導体は、
前記第２の島状半導体の下部に形成された第５の半導体領域と、
前記第５の半導体領域上に形成され、前記第５の半導体領域と反対導電型、または真性型の半導体からなる第６の半導体領域と、
前記第６の半導体領域の外周に形成された第２のゲート絶縁層を囲むように形成された第２のゲート導体層と、
前記第６の半導体領域上に、前記第２のゲート導体層に隣接するように、かつ、前記第２の半導体領域の上方に位置するように形成された第７の半導体領域と、を有し、
前記第１のゲート導体層及び前記第２のゲート導体層は、それぞれの底部が同じ面上に位置している、
ことを特徴とする固体撮像装置。 - 前記第１のゲート導体層及び前記第２のゲート導体層の高さが互いに同じである、
ことを特徴とする請求項１に記載の固体撮像装置。 - 前記第２のゲート導体層が、複数の前記第２の島状半導体の内の一部の前記第２の島状半導体を囲むように形成された第３のゲート導体層と、複数の前記第２の島状半導体の内において、前記第３のゲート導体層が囲む前記第２の島状半導体とは異なる前記第２の島状半導体を囲むように形成され、前記第３のゲート導体層と異なる材料からなる第４のゲート導体層と、から構成されている、
ことを特徴とする請求項１に記載の固体撮像装置。 - 前記第３のゲート導体層及び前記第４のゲート導体層の高さが互いに異なる、
ことを特徴とする請求項３に記載の固体撮像装置。 - 前記第３のゲート導体層及び前記第４のゲート導体層の高さが互いに同じである、
ことを特徴とする請求項３に記載の固体撮像装置。 - 前記第２の島状半導体において、前記第６の半導体領域上に、前記第７の半導体領域が形成され、前記第７の半導体領域上に、シリサイド層又は金属層からなる導体層が形成されている、
ことを特徴とする請求項１に記載の固体撮像装置。 - 前記第２の島状半導体において、前記第６の半導体領域を囲むように金属層が設けられている、
ことを特徴とする請求項１に記載の固体撮像装置。 - 前記第１の島状半導体及び前記第２の島状半導体と、当該第１及び第２の島状半導体と同じ高さに形成された第３の島状半導体と、を有し、
前記第１の島状半導体を囲むように形成された前記第１のゲート導体層と、前記第２の島状半導体を囲むように形成された前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体を囲むように延在しており、
前記第１のゲート導体層及び前記第２のゲート導体層の内の少なくとも一方が、前記第３の島状半導体の内部に形成された導体層と、前記第３の島状半導体の下方部位で電気的に接続されている、
ことを特徴とする請求項１に記載の固体撮像装置。 - 前記第３の島状半導体の内部に形成された導体層が、前記第１の半導体領域及び前記第５の半導体領域の内の少なくとも一方と、前記第３の島状半導体の下方部位で接続されている、
ことを特徴とする請求項８に記載の固体撮像装置。
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