JP4781571B2 - 半導体装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、容量素子（キャパシタ）を構成する電極に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセル選択用ＭＩＳＦＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積容量素子を有している。この情報蓄積容量素子には、例えば、下部電極となるシリコン、容量絶縁膜となる酸化タンタルおよび上部電極となるシリコンを順次堆積して形成される。
【０００３】
例えば、特開平５−５５４６４号公報には、多結晶珪素膜（下部電極）１１上にタンタルを含むタンタル・タングステン膜１２を形成し、この膜を水素と水蒸気の混合気体中で選択酸化し、酸化タンタル膜で電荷蓄積用絶縁膜１４を形成する方法が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、下部電極にシリコンを用いる場合は、その上層に形成される酸化タンタルの結晶化や膜質の改善のための熱処理（酸素雰囲気中、７００℃）時に、シリコンと酸化タンタルとの界面にシリコン酸窒化膜が形成され、高誘電率化が困難であった。
【０００５】
本発明者は、ＤＲＡＭの研究開発を行っており、前述の情報蓄積容量素子の構成や形成方法について種々の検討を行っている。
【０００６】
半導体集積回路装置の微細化に伴い、情報蓄積容量素子の形成面積も縮小化の傾向にあり、所望の容量を確保することが困難になってきている。そこで、小面積で大容量を得るため電極材料や容量絶縁膜材料についての検討が必要になってくる。
【０００７】
そこで、本発明者は、情報蓄積容量素子の下部電極としてＲｕ膜を採用し、その形成方法について種々の検討を行っている。このＲｕのような白金族金属は、形成後の熱処理によっても酸窒化膜のような低誘電率膜を生成せず、また、金属であるため薄く形成することが可能であり、容量を増加させるのに好適と考えられるからである。
【０００８】
Ｒｕ膜を形成するには、例えば、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液とＯ2（酸素）とを原料としたＣＶＤ法による形成方法が考えられる。
【０００９】
しかしながら、このような有機化合物（エチルシクロペンタジエニルルテニウム）と酸素との反応を利用した成膜方法では、Ｒｕ膜中に有機化合物やこれらと酸素の化合物が残存し、Ｒｕ膜の膜質を低下させる。
【００１０】
本発明の目的は、ＣＶＤ法により形成される金属膜、例えば、情報蓄積容量素子の下部電極を構成するＲｕ膜等の膜質を向上させる技術を提供することにある。
【００１１】
本発明の他の目的は、良好な金属膜を形成することによりこれを有する半導体集積回路装置の特性の向上を図ることにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものを説明すれば、次のとおりである。
１．本発明の半導体装置の製造方法は、一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により半導体基板上に白金族金属を形成するものである。
２．本発明の半導体装置の製造方法は、半導体基板上に第1導電体を形成する工程と、前記第1導電体上に第２導電体を形成する工程と、前記第２導電体上に第３導電体を形成する工程であって、
一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により、白金族金属からなる第３導電体を形成する工程と、を有するものである。
３．本発明の半導体装置の製造方法は、白金族化合物を原料とし、Ｈ2Ｏを触媒とした不均化反応により半導体基板上に白金族金属を形成するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本実施形態のＤＲＡＭの製造方法を図１〜図１７を用いて工程順に説明する。
【００１６】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離２を形成する。また、この素子分離２を形成することにより、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００１７】
上記素子分離２を形成するには、半導体基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、この溝の内部に薄い酸化シリコン膜を形成する。続いてこの溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法でポリッシュバックすることによって形成する。
【００１８】
次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度のゲート絶縁膜５を形成する。
【００１９】
次に、図３に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（タングステン膜、膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。このゲート電極６は、ワード線（ＷＬ）として機能する。次いで、ウエット・ハイドレゲン酸化を行い、ゲート電極６を構成するｎ型多結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成する。このウエット・ハイドレゲン酸化によれば、シリコン上のみに選択的に酸化膜を形成することができる。
【００２０】
次に、図４に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２１】
次に、半導体基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００２２】
次に、図５に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰ（リン）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、コンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。この後、熱処理によりプラグ１３中の不純物（リン）を、ｎ型半導体領域８（ソース、ドレイン）中に拡散させ、ｎ型半導体領域８（ソース、ドレイン）とプラグ１３との接触抵抗の低減を図る。
【００２３】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、スルーホール１５を形成する。
【００２４】
次に、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによって、スルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。このプラグ１６および１３を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）と後述するビット線ＢＬとが接続される。
【００２５】
次に、酸化シリコン膜１４およびプラグ１６上にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００２６】
次に、図６に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）堆積し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積する。
【００２７】
次に、窒化シリコン膜１８および酸化シリコン膜１７等をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１２の上部にスルーホール１９を形成する。
【００２８】
スルーホール１９は、その径がその下部のコンタクトホール１２の径よりも小さくなるように形成する。この場合、直径約０．１μｍである。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔（直径約０．１８μｍ）を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７、１４をドライエッチングする。
【００２９】
次に、多結晶シリコン膜２０およびサイドウォールスペーサ２１をドライエッチングで除去した後、図７に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。なお、このプラグ２２をＷ膜により形成してもよい。
【００３０】
次に、図８に示すように、プラグ２２の上部にバリア層２３を形成する。バリア層２３を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＷＮ膜を堆積した後、続いてスルーホール１９の外部のＷＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２３は、後述する製造工程の途中で行われる熱処理によって、下部電極３０Ａを構成するＲｕ（ルテニウム）とプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。なお、このバリア層２３をＷ膜、ＴｉＮ膜、Ｔａ（タンタル）もしくはＴａＮ（窒化タンタル）膜により形成してもよい。
【００３１】
この後、バリア層２３上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００３２】
この情報蓄積用容量素子Ｃの形成工程を、図９〜図１７を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００３３】
図９に示すように、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００３４】
次に、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積し、続いてＷ膜の上部に反射防止膜を塗布することにより、ハードマスク２６を形成する。このハードマスク２６（Ｗ膜）は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００３５】
次に、図１０に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００３６】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図１１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。なお、後述するＲｕ膜３０の成膜方法や条件を工夫することにより、酸化シリコン膜２４とＲｕ膜３０との接着性が確保できる場合には、接着層の形成工程を省略することができる。
【００３７】
次いで、図１２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０を効率良く成長させるためである。
【００３８】
このＲｕ膜３０は、Ｒｕの有機化合物である、例えば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2のテトラヒドロフラン溶液を原料とし、Ｈ2Ｏを触媒としたＣＶＤ法により形成することができる。ここで、ＡＣＡＣは、アセチルアセトネイト（ＣＨ3ＣＯＣＨＣＯＣＨ3）-を意味し、ＴＭＶＳは、トリメチルビニルシラン（ＣＨ2ＣＨＳｉ（ＣＨ3）3）を意味する。なお、ＡＣＡＣおよびＴＭＶＳの構造を、図２７に示す。
【００３９】
このＲｕ化合物のテトラヒドロフラン溶液を気化し、不均化反応させることによりＲｕ膜を成膜する。図１３に示すように、このＲｕ膜の成膜の主反応は、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2が、ＲｕとＲｕ（ＡＣＡＣ）3とＴＭＶＳとなる反応である。ここで、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2のＲｕは、１価であり、生成するＲｕは、０価、Ｒｕ（ＡＣＡＣ）3のＲｕは、３価である。即ち、１価のＲｕ化合物から、０価のＲｕおよび３価のＲｕ化合物が生成する。このような、一種類の物質が、二分子以上で、相互に酸化、還元その他の反応を行った結果、二種以上の物質を生ずる反応を、不均化反応という。
【００４０】
また、この反応によりＨ2Ｏは消費されず、触媒的な働きをし、反応系にＨ2Ｏを添加することにより反応速度が大きくなる。このＨ2Ｏは、原料に吸着し、反応を促進すると考えられている。なお、反応が行われる反応室は、排気されているため、実質的な原料であるＲｕ（ＡＣＡＣ）（ＴＭＶＳ）2と同様に、Ｈ2Ｏも適宜供給する必要がある。また、一度、反応が進んだ後は、Ｒｕ（固体）が反応系から排出されるため、図１３の反応式において反応は、右に進む。
【００４１】
このように、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とした不均化反応を利用し、Ｒｕ膜を形成したので、膜質の良好なＲｕ膜を形成することができる。また、Ｈ2Ｏを触媒として添加することにより、反応速度を大きくすることができる。
【００４２】
例えば、ルテノセン（Ｒｕ（Ｃ2Ｈ5）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることによりＲｕ膜を成膜することも可能である。しかしながら、この場合は、Ｒｕが酸化しないよう不完全燃焼を起こさせることによりＲｕを生成する反応である。その結果、炭素や水素もしくはこれらの酸素化合物の他、反応の際に生じる有機化合物やその酸化物がＲｕ膜中に取りこまれ、Ｒｕ膜の膜質を劣化させる原因となる。さらに、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化し、Ｒｕ膜の膜質を劣化させる。また、Ｒｕ膜中の酸素や酸素化合物が、接着層となるＷＮ膜２９やバリア層２３を酸化し、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を引き起こす。特に、前述のように、プラグ２２の径が小さい場合には導通不良が起こり易い。
【００４３】
これに対し、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、Ｒｕ膜中に取り込まれる副生成物、例えば、炭素や水素もしくはこれらの化合物を低減することができる。即ち、結晶性のよいＲｕ膜を形成することができるため、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化しても、気化量が少なくＲｕ膜の膜質を維持することができる。また、後述する下部電極（Ｒｕ膜３０）上に形成される容量絶縁膜の熱処理時においても、Ｒｕ膜中の炭素等の気化による膜収縮を小さくでき、容量絶縁膜の破損を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させることができる。また、Ｒｕ膜中の酸素や酸素化合物量を低減することができ、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を防止することができる。
【００４４】
また、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］およびＨ2Ｏの系に、Ｈ2を加えることにより、Ｈ2により還元反応を行うことも可能である。しかしながら、この場合、３種のガス（Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2、Ｈ2ＯおよびＨ2）を使用することとなり、ＣＶＤ装置までのガス管の引き回しが複雑となる。また、Ｈ2は、爆発限界の幅が広く、慎重な取り扱いを要する。
【００４５】
これに対して、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、反応に必要なガス種を抑えることができ、また、Ｈ2を使用しないので、安全性を高めることができる。なお、Ｈ2濃度が４％以下であれば、爆発限界濃度に入らず、かかる濃度でのＨ2の使用であれば、同様に、安全性を高めることができる。
【００４６】
また、この不均化反応は、２５０℃以下でも反応が進むため、当該Ｒｕ膜より下層の金属（例えば、ＷＮ膜（接着層）、バリア層（ＷＮ膜）やプラグ（シリコン膜））の酸化を防止することができる。
【００４７】
次いで、窒素雰囲気、７００℃、１分間の熱処理を行いＲｕ膜３０をデンシファイ（緻密化）する。
【００４８】
次いで、図１４に示すように、Ｒｕ膜３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００４９】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜（キャパシタ絶縁膜）となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００５０】
このＣＶＤ法で堆積された酸化タンタル膜３２は、アモルファス状態であるため、熱処理（アニール）を施し、結晶化させる。結晶化後の酸化タンタル膜を、３２ａとする（図１５）。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。なお、前述のようにＲｕ膜の結晶性がよいので、この熱処理時のＲｕ膜の膜収縮を小さくでき、酸化タンタル膜３２の破損を防止することができる。
【００５１】
次に、図１６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｒｕ膜３３ａは、Ｒｕ膜３０と同様に形成してもよい。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。
【００５２】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図１７は、情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平面図である。図８は、例えば、図１７中のＡ−Ａ部の断面図と対応する。
【００５３】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００５４】
以上詳述したように、本実施形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、Ｒｕ膜中に取り込まれる副生成物を低減することができ、Ｒｕ膜の膜質を向上させることができる。
【００５５】
その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００５６】
なお、本実施の形態では、下部電極を１価のＲｕ化合物を用いてＲｕ膜を形成したが、２価のＲｕ化合物を用いてＲｕ膜を形成してもよい。２価のＲｕ化合物としては、例えば、Ｒｕ（ＡＣＡＣ）2（ＴＭＶＳ）等が挙げられる。この際の主反応には、例えば、図１８に示す反応が考えられる。
【００５７】
ここで、不均化反応に用いられるＲｕ化合物（ＲｕＡxＢy）を、図２８にまとめておく。図示するように、このＲｕ化合物（ＲｕＡxＢy）のＡには、アセチルアセトン誘導体のようなケトンを構成する炭素間に、局在化した電子を有する基、また、Ｂには、前述したＴＭＶＳ、ＴＥＶＳ（トリエチルビニルシラン）やＣＯＤのような二重結合で配位する分子が該当する。ｘやｙは、Ｒｕの取りうる酸化数によって変わる。
【００５８】
（実施の形態２）
実施の形態１においては、下部電極をＲｕを用いて形成したが、Ｉｒ（イリジウム）を用いて下部電極を形成してもよい。
【００５９】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、バリア層２３の形成工程までは、図１〜図８を参照しながら説明した実施の形態１の工程と同様であるため、その説明を省略する。
【００６０】
次いで、バリア層２３上に、Ｉｒ膜２３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｉｒ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００６１】
この情報蓄積用容量素子Ｃの形成工程を、図１９〜図２６を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００６２】
図１９に示すように、実施の形態１と同様に、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。次に、酸化シリコン膜２４の上部にハードマスク２６を形成し、次いで、図２０に示すように、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。この深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００６３】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図２１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、実施の形態１と同様に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。
【００６４】
次いで、図２２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＩｒ膜２３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によりＩｒ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＩｒ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＩｒ膜２３０を効率良く成長させるためである。
【００６５】
このＩｒ膜２３０は、Ｉｒの有機化合物である、例えば、Ｉｒ（ＴＨＤ）（ＣＯＤ）を原料とし、Ｈ2Ｏを触媒としたＣＶＤ法による形成することができる。ここで、ＴＨＤは、２，２，６，６−テトラ−メチル−３，５−ヘプタジオネイト（（ＣＨ3）3ＣＣＯＣＨＣＯＣ（ＣＨ3）3）-を意味し、ＣＯＤは、１，５−シクロオクタジエン（Ｃ8Ｈ12）を意味する。なお、ＴＨＤおよびＣＯＤの構造を、図２７に示す。
【００６６】
このＩｒ化合物を気化し、不均化反応させることによりＩｒ膜を成膜する。このＩｒ膜の成膜の主反応には、例えば、図２３に示す、Ｉｒ（ＴＨＤ）（ＣＯＤ）が、Ｉｒ、Ｉｒ（ＴＨＤ）3とＣＯＤとなる反応が考えられる。ここで、Ｉｒ（ＴＨＤ）（ＣＯＤ）のＩｒは、１価であり、生成するＩｒは、０価、Ｉｒ（ＴＨＤ）3のＩｒは、３価である。即ち、１価のＩｒ化合物から、０価のＩｒおよび３価のＩｒ化合物が生成する不均化反応が起こる。
【００６７】
また、この反応によりＨ2Ｏは消費されず、触媒的な働きをし、反応系にＨ2Ｏを添加することにより反応速度が大きくなる。このＨ2Ｏは、原料に吸着し、反応を促進すると考えられている。なお、反応が行われる反応室は、排気されているため、実質的な原料であるＩｒ（ＴＨＤ）（ＣＯＤ）と同様に、Ｈ2Ｏも適宜供給する必要がある。また、一度、反応が進んだ後は、Ｉｒ（固体）が反応系から排出されるため、図２３の反応式において反応は、右に進む。
【００６８】
このように、本実施の形態によれば、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｉｒ膜を形成したので、実施の形態１で説明したＲｕ膜の場合と同様に、膜質の良好なＩｒ膜を形成することができる。
【００６９】
即ち、Ｉｒ膜中に取り込まれる副生成物、例えば、炭素や水素もしくはこれらの化合物を低減することができ、結晶性のよいＩｒ膜を形成することができるため、その結果、この後に行われる熱処理、例えば、Ｉｒ膜のデンシファイ（緻密化）のための熱処理等により、Ｉｒ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化しても、気化量が少なくＩｒ膜の膜質を維持することができる。また、後述する下部電極（Ｉｒ膜２３０）上に形成される容量絶縁膜の熱処理時においても、Ｉｒ膜中の炭素等の気化による膜収縮を小さくでき、容量絶縁膜の破損を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させることができる。また、Ｉｒ膜中の酸素や酸素化合物量を低減することができ、プラグ２２と下部電極（Ｉｒ膜２３０）との導通不良を防止することができる。
【００７０】
また、例えば、Ｉｒ（ＴＨＤ）（ＣＯＤ）の昇華温度は、１１５〜１４０℃であり、この不均化反応は、２５０℃以下でも反応が進むため、後述する当該Ｒｕ膜より下層の金属（例えば、ＷＮ膜（接着層）、バリア層（ＷＮ膜）やプラグ（シリコン膜））の酸化を防止することができる。
【００７１】
次いで、窒素雰囲気、７００℃、１分間の熱処理を行いＩｒ膜２３０をデンシファイ（緻密化）する。
【００７２】
次いで、図２４に示すように、Ｉｒ膜２３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＩｒ膜２３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＩｒ膜２３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＩｒ膜２３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００７３】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜（キャパシタ絶縁膜）となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００７４】
このＣＶＤ法で堆積された酸化タンタル膜３２は、アモルファス状態であるため、熱処理（アニール）を施し、結晶化させる。結晶化後の酸化タンタル膜を、３２ａとする（図２５）。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。なお、前述のようにＩｒ膜の結晶性がよいので、この熱処理時のＩｒ膜の膜収縮を小さくでき、酸化タンタル膜３２の破損を防止することができる。
【００７５】
次に、図２６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＩｒ膜２３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｉｒ膜２３３ａは、Ｉｒ膜２３０と同様に形成してもよい。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。
【００７６】
ここまでの工程により、Ｉｒ膜２３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜３３ｂ／Ｉｒ膜２３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する（図１７参照）。
【００７７】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００７８】
以上詳述したように、本実施形態によれば、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｉｒ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｉｒ膜を形成したので、Ｉｒ膜中に取り込まれる副生成物を低減することができ、Ｉｒ膜の膜質を向上させることができる。
【００７９】
その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００８０】
なお、本実施の形態では、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｉｒ：１価］を原料とし、Ｉｒ膜を形成したが、１価のＩｒ化合物としては、Ｉｒ（ＡＣＡＣ）（ＣＯＤ）等がある。また、下部電極を１価のＩｒ化合物のみならず、２価のＩｒ化合物を用いてＩｒ膜を形成してもよい。例えば、２価のＩｒ化合物を用いて、０価のＩｒと、３価のＩｒ化合物を生成させる不均化反応を用いてＩｒ膜を形成する。
【００８１】
ここで、不均化反応に用いられるＩｒ化合物（ＩｒＡxＢy）を、図２８にまとめておく。図示するように、このＩｒ化合物（ＩｒＡxＢy）のＡには、アセチルアセトン誘導体のようなケトンを構成する炭素間に、局在化した電子を有する基、また、Ｂには、前述したＴＭＶＳやＣＯＤのような二重結合で配位する分子が該当する。ｘやｙは、Ｉｒの取りうる酸化数によって変わる。
【００８２】
また、実施の形態１および２では、ＲｕやＩｒの化合物を用いてこれらの金属膜を形成したが、本発明は、いわゆる白金族（白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ））の金属膜の形成に広く適用可能である。また、実施の形態１および２では、その酸化数が１価もしくは２価の化合物を用いて金属膜を形成したが、これらの酸化数に限定されるものではない。即ち、酸化数Ａの白金属の有機化合物をＨ2Ｏを触媒とした反応により、白金属金属（酸化数＝０）と、酸化数がＢ（Ｂ＞Ａ）の白金属の化合物とすることにより、膜質の良好な白金属金属膜を形成することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８５】
１．一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により半導体基板上に白金族金属を形成したので、膜質の良好な白金族金属膜を形成することができる。また、Ｈ2Ｏを触媒として添加したので、反応速度を大きくすることができる。
【００８６】
２．また、第1導電体を形成し、前記第1導電体上に第２導電体を形成した後、前記第２導電体上に第３導電体を形成する工程であって、一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により、白金族金属からなる第３導電体を形成したので、膜質の良好な白金族金属膜を形成することができる。また、白金族金属膜の特性を向上させることで、第1導電体や第２導電体の酸化を防止することができる。
【００８７】
この結果、情報蓄積用容量素子の特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法のうちＲｕ膜の形成反応を示す図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法のうち他のＲｕ膜の形成反応を示す図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造方法のうちＩｒ膜の形成反応を示す図である。
【図２４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態で用いられるＲｕもしくはＩｒ化合物を説明するための図である。
【図２８】本発明の実施の形態で用いられるＲｕもしくはＩｒ化合物を説明するための図である。
【符号の説明】
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート絶縁膜
６ ゲート電極
７ 窒化シリコン膜
８ ｎ型半導体領域
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１ コンタクトホール
１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２３ バリア層
２４ 酸化シリコン膜
２６ ハードマスク
２７ 孔
２９ ＷＮ膜
３０ Ｒｕ膜
３０Ａ 下部電極
３２ 酸化タンタル膜
３２ａ 酸化タンタル膜
３３ 上部電極
３３ａ Ｒｕ膜
３３ｂ Ｗ膜
３４ 層間絶縁膜
２３０ Ｉｒ膜
２３３ａ Ｉｒ膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、容量素子（キャパシタ）を構成する電極に適用して有効な技術に関する。
【０００２】
【従来の技術】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）は、メモリセル選択用ＭＩＳＦＥＴとこのＭＩＳＦＥＴに直列に接続された情報蓄積容量素子を有している。この情報蓄積容量素子には、例えば、下部電極となるシリコン、容量絶縁膜となる酸化タンタルおよび上部電極となるシリコンを順次堆積して形成される。
【０００３】
例えば、特開平５−５５４６４号公報には、多結晶珪素膜（下部電極）１１上にタンタルを含むタンタル・タングステン膜１２を形成し、この膜を水素と水蒸気の混合気体中で選択酸化し、酸化タンタル膜で電荷蓄積用絶縁膜１４を形成する方法が開示されている。
【０００４】
【発明が解決しようとする課題】
しかしながら、下部電極にシリコンを用いる場合は、その上層に形成される酸化タンタルの結晶化や膜質の改善のための熱処理（酸素雰囲気中、７００℃）時に、シリコンと酸化タンタルとの界面にシリコン酸窒化膜が形成され、高誘電率化が困難であった。
【０００５】
本発明者は、ＤＲＡＭの研究開発を行っており、前述の情報蓄積容量素子の構成や形成方法について種々の検討を行っている。
【０００６】
半導体集積回路装置の微細化に伴い、情報蓄積容量素子の形成面積も縮小化の傾向にあり、所望の容量を確保することが困難になってきている。そこで、小面積で大容量を得るため電極材料や容量絶縁膜材料についての検討が必要になってくる。
【０００７】
そこで、本発明者は、情報蓄積容量素子の下部電極としてＲｕ膜を採用し、その形成方法について種々の検討を行っている。このＲｕのような白金族金属は、形成後の熱処理によっても酸窒化膜のような低誘電率膜を生成せず、また、金属であるため薄く形成することが可能であり、容量を増加させるのに好適と考えられるからである。
【０００８】
Ｒｕ膜を形成するには、例えば、エチルシクロペンタジエニルルテニウム（Ｒｕ（Ｃ2Ｈ5Ｃ5Ｈ4）2）のテトラヒドロフラン溶液とＯ2（酸素）とを原料としたＣＶＤ法による形成方法が考えられる。
【０００９】
しかしながら、このような有機化合物（エチルシクロペンタジエニルルテニウム）と酸素との反応を利用した成膜方法では、Ｒｕ膜中に有機化合物やこれらと酸素の化合物が残存し、Ｒｕ膜の膜質を低下させる。
【００１０】
本発明の目的は、ＣＶＤ法により形成される金属膜、例えば、情報蓄積容量素子の下部電極を構成するＲｕ膜等の膜質を向上させる技術を提供することにある。
【００１１】
本発明の他の目的は、良好な金属膜を形成することによりこれを有する半導体集積回路装置の特性の向上を図ることにある。
【００１２】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１３】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものを説明すれば、次のとおりである。
１．本発明の半導体装置の製造方法は、一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により半導体基板上に白金族金属を形成するものである。
２．本発明の半導体装置の製造方法は、半導体基板上に第1導電体を形成する工程と、前記第1導電体上に第２導電体を形成する工程と、前記第２導電体上に第３導電体を形成する工程であって、
一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により、白金族金属からなる第３導電体を形成する工程と、を有するものである。
３．本発明の半導体装置の製造方法は、白金族化合物を原料とし、Ｈ2Ｏを触媒とした不均化反応により半導体基板上に白金族金属を形成するものである。
【００１４】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１５】
（実施の形態１）
本実施形態のＤＲＡＭの製造方法を図１〜図１７を用いて工程順に説明する。
【００１６】
まず、図１に示すように、例えばｐ型の単結晶シリコンからなる半導体基板１の主面の素子分離領域に素子分離２を形成する。また、この素子分離２を形成することにより、図２に示すような、素子分離２によって周囲を囲まれた細長い島状の活性領域（Ｌ）が同時に形成される。これらの活性領域（Ｌ）のそれぞれには、ソース、ドレインの一方を共有するメモリセル選択用ＭＩＳＦＥＴＱｓが２個ずつ形成される。
【００１７】
上記素子分離２を形成するには、半導体基板１の表面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、この溝の内部に薄い酸化シリコン膜を形成する。続いてこの溝の内部を含む半導体基板１上にＣＶＤ（Chemical Vapor Deposition）法で酸化シリコン膜４（膜厚６００ｎｍ程度）を堆積した後、酸化シリコン膜４を化学機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法でポリッシュバックすることによって形成する。
【００１８】
次に、半導体基板１にＢ（ホウ素）をイオン打ち込みすることによってｐ型ウエル３を形成し、続いてｐ型ウエル３の表面をＨＦ（フッ酸）系の洗浄液で洗浄した後、半導体基板１を熱酸化することによってｐ型ウエル３（活性領域Ｌ）の表面に、膜厚６ｎｍ程度のゲート絶縁膜５を形成する。
【００１９】
次に、図３に示すように、ゲート絶縁膜５の上部にゲート電極６を形成する。ゲート電極６は、例えばゲート絶縁膜５の上部にＰ（リン）などをドープしたｎ型多結晶シリコン膜（膜厚７０ｎｍ程度）、ＷＮ（窒化タングステン）またはＴｉＮ（窒化チタン）からなるバリアメタル膜（膜厚５ｎｍ〜１０ｎｍ程度）、Ｗ膜（タングステン膜、膜厚１００ｎｍ程度）および窒化シリコン膜７（膜厚１５０ｎｍ程度）を順次堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングすることによって形成する。多結晶シリコン膜および窒化シリコン膜７はＣＶＤ法で堆積し、バリアメタル膜およびＷ膜はスパッタリング法で堆積する。このゲート電極６は、ワード線（ＷＬ）として機能する。次いで、ウエット・ハイドレゲン酸化を行い、ゲート電極６を構成するｎ型多結晶シリコン膜の側壁に、薄いシリコン酸化膜を形成する。このウエット・ハイドレゲン酸化によれば、シリコン上のみに選択的に酸化膜を形成することができる。
【００２０】
次に、図４に示すように、ｐ型ウエル３にＡｓ（ヒ素）またはＰ（リン）をイオン打ち込みしてゲート電極６の両側のｐ型ウエル３にｎ型半導体領域８（ソース、ドレイン）を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｓが略完成する。
【００２１】
次に、半導体基板１上にＣＶＤ法で窒化シリコン膜９（膜厚５０ｎｍ）および酸化シリコン膜１０（膜厚６００ｎｍ程度）を堆積し、続いて酸化シリコン膜１０の表面を化学機械研磨法で平坦化した後、フォトレジスト膜（図示せず）をマスクにして酸化シリコン膜１０および窒化シリコン膜９をドライエッチングすることにより、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）の上部にコンタクトホール１１、１２を形成する。酸化シリコン膜１０のエッチングは、窒化シリコン膜に対する選択比が大きい条件で行い、窒化シリコン膜９のエッチングは、シリコンや酸化シリコン膜に対するエッチング選択比が大きい条件で行う。これにより、コンタクトホール１１、１２がゲート電極６（ワード線）に対して自己整合（セルフアライン）で形成される。
【００２２】
次に、図５に示すように、コンタクトホール１１、１２の内部にプラグ１３を形成する。プラグ１３を形成するには、酸化シリコン膜１０の上部にＰ（リン）をドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによって、コンタクトホール１１、１２の内部にこのｎ型多結晶シリコン膜を埋め込んだ後、コンタクトホール１１、１２の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。この後、熱処理によりプラグ１３中の不純物（リン）を、ｎ型半導体領域８（ソース、ドレイン）中に拡散させ、ｎ型半導体領域８（ソース、ドレイン）とプラグ１３との接触抵抗の低減を図る。
【００２３】
次に、酸化シリコン膜１０の上部にＣＶＤ法で酸化シリコン膜１４（膜厚１５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１１の上部の酸化シリコン膜１４をドライエッチングすることにより、スルーホール１５を形成する。
【００２４】
次に、スルーホール１５の内部にプラグ１６を形成する。プラグ１６を形成するには、酸化シリコン膜１４の上部に例えばスパッタリング法でＴｉ膜とＴｉＮ膜との積層膜からなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによって、スルーホール１５の内部にこれらの膜を埋め込んだ後、スルーホール１５の外部のこれらの膜を化学機械研磨法で除去する。このプラグ１６および１３を介して、メモリセル選択用ＭＩＳＦＥＴＱｓのｎ型半導体領域８（ソース、ドレイン）と後述するビット線ＢＬとが接続される。
【００２５】
次に、酸化シリコン膜１４およびプラグ１６上にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜１４の上部にスパッタリング法でＴｉＮ膜（膜厚１０ｎｍ程度、図示せず）を堆積し、続いてＴｉＮ膜の上部にＣＶＤ法でＷ膜（膜厚５０ｎｍ程度）を堆積した後、フォトレジスト膜（図示せず）をマスクにしてこれらの膜をドライエッチングする。
【００２６】
次に、図６に示すように、ビット線ＢＬの上部にＣＶＤ法で酸化シリコン膜１７（膜厚３００ｎｍ程度）堆積し、続いて化学機械研磨法でその表面を平坦化する。次に、酸化シリコン膜１７の上部にＣＶＤ法で窒化シリコン膜１８（膜厚５０ｎｍ程度）を堆積する。
【００２７】
次に、窒化シリコン膜１８および酸化シリコン膜１７等をドライエッチングすることによって、プラグ１３が埋め込まれたコンタクトホール１２の上部にスルーホール１９を形成する。
【００２８】
スルーホール１９は、その径がその下部のコンタクトホール１２の径よりも小さくなるように形成する。この場合、直径約０．１μｍである。具体的には、窒化シリコン膜１８の上部にＣＶＤ法で多結晶シリコン膜２０を堆積し、続いてスルーホール１９を形成する領域の多結晶シリコン膜２０をドライエッチングして孔（直径約０．１８μｍ）を形成した後、多結晶シリコン膜２０の上部にさらに多結晶シリコン膜（図示せず）を堆積する。次に、多結晶シリコン膜２０の上部の多結晶シリコン膜を異方性エッチングすることによって孔の側壁にサイドウォールスペーサ２１を形成し、続いて多結晶シリコン膜２０とサイドウォールスペーサ２１とをハードマスクに用いて孔の底面の窒化シリコン膜１８および酸化シリコン膜１７、１４をドライエッチングする。
【００２９】
次に、多結晶シリコン膜２０およびサイドウォールスペーサ２１をドライエッチングで除去した後、図７に示すように、スルーホール１９の内部にプラグ２２を形成する。プラグ２２を形成するには、まず窒化シリコン膜１８の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール１９の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール１９の外部のｎ型多結晶シリコン膜を化学機械研磨法（またはエッチバック）で除去する。このとき、多結晶シリコン膜をオーバー研磨（またはオーバーエッチング）することによって、プラグ２２の表面の高さをスルーホール１９の上端部より下方に後退させる。なお、このプラグ２２をＷ膜により形成してもよい。
【００３０】
次に、図８に示すように、プラグ２２の上部にバリア層２３を形成する。バリア層２３を形成するには、窒化シリコン膜１８の上部にスパッタリング法でＷＮ膜を堆積した後、続いてスルーホール１９の外部のＷＮ膜を化学機械研磨法（またはドライエッチング）で除去する。バリア層２３は、後述する製造工程の途中で行われる熱処理によって、下部電極３０Ａを構成するＲｕ（ルテニウム）とプラグ２２を構成する多結晶シリコンとが不所望のシリサイド反応を引き起こすのを防ぐために形成する。なお、このバリア層２３をＷ膜、ＴｉＮ膜、Ｔａ（タンタル）もしくはＴａＮ（窒化タンタル）膜により形成してもよい。
【００３１】
この後、バリア層２３上に、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｒｕ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００３２】
この情報蓄積用容量素子Ｃの形成工程を、図９〜図１７を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００３３】
図９に示すように、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。情報蓄積用容量素子Ｃの下部電極は、この酸化シリコン膜２４に形成する孔（凹部）の内部に形成される。下部電極の表面積を大きくして蓄積電荷量を増やすためには、酸化シリコン膜２４を厚く（０．８μｍ程度）堆積する必要がある。酸化シリコン膜２４は、例えば酸素とテトラエトキシシラン（ＴＥＯＳ）とをソースガスに用いたプラズマＣＶＤ法で堆積し、その後、必要に応じてその表面を化学機械研磨法で平坦化する。
【００３４】
次に、酸化シリコン膜２４の上部にスパッタリング法で膜厚２００ｎｍ程度のＷ膜を堆積し、続いてＷ膜の上部に反射防止膜を塗布することにより、ハードマスク２６を形成する。このハードマスク２６（Ｗ膜）は、酸化シリコン膜２４に対するエッチング選択比がフォトレジスト膜に比べて大きいので、厚い膜厚の酸化シリコン膜２４をエッチングする際のマスクとして使用される。
【００３５】
次に、図１０に示すように、ハードマスク２６上に、フォトレジスト膜（図示せず）を形成し、このフォトレジスト膜をマスクに、ハードマスク２６をドライエッチングする。続いて、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００３６】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図１１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。なお、後述するＲｕ膜３０の成膜方法や条件を工夫することにより、酸化シリコン膜２４とＲｕ膜３０との接着性が確保できる場合には、接着層の形成工程を省略することができる。
【００３７】
次いで、図１２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＲｕ膜３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によるＲｕ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＲｕ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＲｕ膜３０を効率良く成長させるためである。
【００３８】
このＲｕ膜３０は、Ｒｕの有機化合物である、例えば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2のテトラヒドロフラン溶液を原料とし、Ｈ2Ｏを触媒としたＣＶＤ法により形成することができる。ここで、ＡＣＡＣは、アセチルアセトネイト（ＣＨ3ＣＯＣＨＣＯＣＨ3）-を意味し、ＴＭＶＳは、トリメチルビニルシラン（ＣＨ2ＣＨＳｉ（ＣＨ3）3）を意味する。なお、ＡＣＡＣおよびＴＭＶＳの構造を、図２７に示す。
【００３９】
このＲｕ化合物のテトラヒドロフラン溶液を気化し、不均化反応させることによりＲｕ膜を成膜する。図１３に示すように、このＲｕ膜の成膜の主反応は、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2が、ＲｕとＲｕ（ＡＣＡＣ）3とＴＭＶＳとなる反応である。ここで、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2のＲｕは、１価であり、生成するＲｕは、０価、Ｒｕ（ＡＣＡＣ）3のＲｕは、３価である。即ち、１価のＲｕ化合物から、０価のＲｕおよび３価のＲｕ化合物が生成する。このような、一種類の物質が、二分子以上で、相互に酸化、還元その他の反応を行った結果、二種以上の物質を生ずる反応を、不均化反応という。
【００４０】
また、この反応によりＨ2Ｏは消費されず、触媒的な働きをし、反応系にＨ2Ｏを添加することにより反応速度が大きくなる。このＨ2Ｏは、原料に吸着し、反応を促進すると考えられている。なお、反応が行われる反応室は、排気されているため、実質的な原料であるＲｕ（ＡＣＡＣ）（ＴＭＶＳ）2と同様に、Ｈ2Ｏも適宜供給する必要がある。また、一度、反応が進んだ後は、Ｒｕ（固体）が反応系から排出されるため、図１３の反応式において反応は、右に進む。
【００４１】
このように、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とした不均化反応を利用し、Ｒｕ膜を形成したので、膜質の良好なＲｕ膜を形成することができる。また、Ｈ2Ｏを触媒として添加することにより、反応速度を大きくすることができる。
【００４２】
例えば、ルテノセン（Ｒｕ（Ｃ2Ｈ5）2）のテトラヒドロフラン溶液等のＲｕの有機化合物溶液を気化し、Ｏ2と反応させることによりＲｕ膜を成膜することも可能である。しかしながら、この場合は、Ｒｕが酸化しないよう不完全燃焼を起こさせることによりＲｕを生成する反応である。その結果、炭素や水素もしくはこれらの酸素化合物の他、反応の際に生じる有機化合物やその酸化物がＲｕ膜中に取りこまれ、Ｒｕ膜の膜質を劣化させる原因となる。さらに、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化し、Ｒｕ膜の膜質を劣化させる。また、Ｒｕ膜中の酸素や酸素化合物が、接着層となるＷＮ膜２９やバリア層２３を酸化し、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を引き起こす。特に、前述のように、プラグ２２の径が小さい場合には導通不良が起こり易い。
【００４３】
これに対し、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、Ｒｕ膜中に取り込まれる副生成物、例えば、炭素や水素もしくはこれらの化合物を低減することができる。即ち、結晶性のよいＲｕ膜を形成することができるため、この後に行われる熱処理、例えば、Ｒｕ膜のデンシファイ（緻密化）のための熱処理等により、Ｒｕ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化しても、気化量が少なくＲｕ膜の膜質を維持することができる。また、後述する下部電極（Ｒｕ膜３０）上に形成される容量絶縁膜の熱処理時においても、Ｒｕ膜中の炭素等の気化による膜収縮を小さくでき、容量絶縁膜の破損を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させることができる。また、Ｒｕ膜中の酸素や酸素化合物量を低減することができ、プラグ２２と下部電極（Ｒｕ膜３０）との導通不良を防止することができる。
【００４４】
また、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］およびＨ2Ｏの系に、Ｈ2を加えることにより、Ｈ2により還元反応を行うことも可能である。しかしながら、この場合、３種のガス（Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2、Ｈ2ＯおよびＨ2）を使用することとなり、ＣＶＤ装置までのガス管の引き回しが複雑となる。また、Ｈ2は、爆発限界の幅が広く、慎重な取り扱いを要する。
【００４５】
これに対して、本実施の形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、反応に必要なガス種を抑えることができ、また、Ｈ2を使用しないので、安全性を高めることができる。なお、Ｈ2濃度が４％以下であれば、爆発限界濃度に入らず、かかる濃度でのＨ2の使用であれば、同様に、安全性を高めることができる。
【００４６】
また、この不均化反応は、２５０℃以下でも反応が進むため、当該Ｒｕ膜より下層の金属（例えば、ＷＮ膜（接着層）、バリア層（ＷＮ膜）やプラグ（シリコン膜））の酸化を防止することができる。
【００４７】
次いで、窒素雰囲気、７００℃、１分間の熱処理を行いＲｕ膜３０をデンシファイ（緻密化）する。
【００４８】
次いで、図１４に示すように、Ｒｕ膜３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＲｕ膜３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＲｕ膜３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＲｕ膜３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００４９】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜（キャパシタ絶縁膜）となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００５０】
このＣＶＤ法で堆積された酸化タンタル膜３２は、アモルファス状態であるため、熱処理（アニール）を施し、結晶化させる。結晶化後の酸化タンタル膜を、３２ａとする（図１５）。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。なお、前述のようにＲｕ膜の結晶性がよいので、この熱処理時のＲｕ膜の膜収縮を小さくでき、酸化タンタル膜３２の破損を防止することができる。
【００５１】
次に、図１６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＲｕ膜３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｒｕ膜３３ａは、Ｒｕ膜３０と同様に形成してもよい。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。
【００５２】
ここまでの工程により、Ｒｕ膜３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜３３ｂ／Ｒｕ膜３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する。図１７は、情報蓄積用容量素子Ｃ形成後の半導体集積回路装置の平面図である。図８は、例えば、図１７中のＡ−Ａ部の断面図と対応する。
【００５３】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００５４】
以上詳述したように、本実施形態によれば、Ｒｕ（ＡＣＡＣ）（ＴＭＶＳ）2［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｒｕ膜を形成したので、Ｒｕ膜中に取り込まれる副生成物を低減することができ、Ｒｕ膜の膜質を向上させることができる。
【００５５】
その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００５６】
なお、本実施の形態では、下部電極を１価のＲｕ化合物を用いてＲｕ膜を形成したが、２価のＲｕ化合物を用いてＲｕ膜を形成してもよい。２価のＲｕ化合物としては、例えば、Ｒｕ（ＡＣＡＣ）2（ＴＭＶＳ）等が挙げられる。この際の主反応には、例えば、図１８に示す反応が考えられる。
【００５７】
ここで、不均化反応に用いられるＲｕ化合物（ＲｕＡxＢy）を、図２８にまとめておく。図示するように、このＲｕ化合物（ＲｕＡxＢy）のＡには、アセチルアセトン誘導体のようなケトンを構成する炭素間に、局在化した電子を有する基、また、Ｂには、前述したＴＭＶＳ、ＴＥＶＳ（トリエチルビニルシラン）やＣＯＤのような二重結合で配位する分子が該当する。ｘやｙは、Ｒｕの取りうる酸化数によって変わる。
【００５８】
（実施の形態２）
実施の形態１においては、下部電極をＲｕを用いて形成したが、Ｉｒ（イリジウム）を用いて下部電極を形成してもよい。
【００５９】
以下、本実施形態のＤＲＡＭの製造方法を説明する。なお、バリア層２３の形成工程までは、図１〜図８を参照しながら説明した実施の形態１の工程と同様であるため、その説明を省略する。
【００６０】
次いで、バリア層２３上に、Ｉｒ膜２３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜／Ｉｒ膜からなる上部電極３３によって構成される情報蓄積用容量素子（キャパシタ）Ｃを形成する。
【００６１】
この情報蓄積用容量素子Ｃの形成工程を、図１９〜図２６を参照しながら詳細に説明する。これらの図は、プラグ２２上の情報蓄積用容量素子Ｃの形成予定領域を模式的に表した図である。
【００６２】
図１９に示すように、実施の形態１と同様に、バリア層２３および窒化シリコン膜１８上に、酸化シリコン膜２４を堆積する。次に、酸化シリコン膜２４の上部にハードマスク２６を形成し、次いで、図２０に示すように、ハードマスク２６をマスクに酸化シリコン膜２４をドライエッチングすることにより、深い孔（凹部）２７を形成する。この深い孔（凹部）２７の底面には、スルーホール１９内のバリア層２３の表面が露出する。
【００６３】
次に、酸化シリコン膜２４の上部に残ったハードマスク２６を過酸化水素水を含有する溶液により除去した後、図２１に示すように、酸化シリコン膜２４の上部および孔２７の内部に、実施の形態１と同様に、スパッタ法によりＷＮ膜２９（膜厚１５ｎｍ程度）を堆積する。このＷＮ膜２９は、下地である酸化シリコン膜２４や、後述するＲｕ膜３０との接着性に優れているため、接着層として用いられる。
【００６４】
次いで、図２２に示すように、ＷＮ膜２９の上部に、ＣＶＤ法によりＩｒ膜２３０（膜厚３０ｎｍ程度）を堆積するのであるが、このＣＶＤ法によりＩｒ膜の堆積前に、スパッタ法により膜厚１５ｎｍ程度のＩｒ膜（図示せず）を形成する。これは、スパッタ法により形成された膜が種となり、ＣＶＤ法によるＩｒ膜２３０を効率良く成長させるためである。
【００６５】
このＩｒ膜２３０は、Ｉｒの有機化合物である、例えば、Ｉｒ（ＴＨＤ）（ＣＯＤ）を原料とし、Ｈ2Ｏを触媒としたＣＶＤ法による形成することができる。ここで、ＴＨＤは、２，２，６，６−テトラ−メチル−３，５−ヘプタジオネイト（（ＣＨ3）3ＣＣＯＣＨＣＯＣ（ＣＨ3）3）-を意味し、ＣＯＤは、１，５−シクロオクタジエン（Ｃ8Ｈ12）を意味する。なお、ＴＨＤおよびＣＯＤの構造を、図２７に示す。
【００６６】
このＩｒ化合物を気化し、不均化反応させることによりＩｒ膜を成膜する。このＩｒ膜の成膜の主反応には、例えば、図２３に示す、Ｉｒ（ＴＨＤ）（ＣＯＤ）が、Ｉｒ、Ｉｒ（ＴＨＤ）3とＣＯＤとなる反応が考えられる。ここで、Ｉｒ（ＴＨＤ）（ＣＯＤ）のＩｒは、１価であり、生成するＩｒは、０価、Ｉｒ（ＴＨＤ）3のＩｒは、３価である。即ち、１価のＩｒ化合物から、０価のＩｒおよび３価のＩｒ化合物が生成する不均化反応が起こる。
【００６７】
また、この反応によりＨ2Ｏは消費されず、触媒的な働きをし、反応系にＨ2Ｏを添加することにより反応速度が大きくなる。このＨ2Ｏは、原料に吸着し、反応を促進すると考えられている。なお、反応が行われる反応室は、排気されているため、実質的な原料であるＩｒ（ＴＨＤ）（ＣＯＤ）と同様に、Ｈ2Ｏも適宜供給する必要がある。また、一度、反応が進んだ後は、Ｉｒ（固体）が反応系から排出されるため、図２３の反応式において反応は、右に進む。
【００６８】
このように、本実施の形態によれば、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｒｕ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｉｒ膜を形成したので、実施の形態１で説明したＲｕ膜の場合と同様に、膜質の良好なＩｒ膜を形成することができる。
【００６９】
即ち、Ｉｒ膜中に取り込まれる副生成物、例えば、炭素や水素もしくはこれらの化合物を低減することができ、結晶性のよいＩｒ膜を形成することができるため、その結果、この後に行われる熱処理、例えば、Ｉｒ膜のデンシファイ（緻密化）のための熱処理等により、Ｉｒ膜中に取り込まれた炭素や水素もしくはこれらの酸素化合物等が気化しても、気化量が少なくＩｒ膜の膜質を維持することができる。また、後述する下部電極（Ｉｒ膜２３０）上に形成される容量絶縁膜の熱処理時においても、Ｉｒ膜中の炭素等の気化による膜収縮を小さくでき、容量絶縁膜の破損を防止することができる。その結果、情報蓄積用容量素子Ｃの特性を向上させることができる。また、Ｉｒ膜中の酸素や酸素化合物量を低減することができ、プラグ２２と下部電極（Ｉｒ膜２３０）との導通不良を防止することができる。
【００７０】
また、例えば、Ｉｒ（ＴＨＤ）（ＣＯＤ）の昇華温度は、１１５〜１４０℃であり、この不均化反応は、２５０℃以下でも反応が進むため、後述する当該Ｒｕ膜より下層の金属（例えば、ＷＮ膜（接着層）、バリア層（ＷＮ膜）やプラグ（シリコン膜））の酸化を防止することができる。
【００７１】
次いで、窒素雰囲気、７００℃、１分間の熱処理を行いＩｒ膜２３０をデンシファイ（緻密化）する。
【００７２】
次いで、図２４に示すように、Ｉｒ膜２３０上にフォトレジスト膜（図示せず）を塗布し、全面露光を行った後、現像することによって、孔２７内にフォトレジスト膜（図示せず）を残存させる。このフォトレジスト膜は、次の工程で酸化シリコン膜２４の上部の不要なＩｒ膜２３０をドライエッチングで除去する際に、孔２７の内部（側壁および底面）のＩｒ膜２３０が除去されるのを防ぐ保護膜として使用される。次いで、このフォトレジスト膜をマスクに、ドライエッチングをすことにより、酸化シリコン膜２４上のＩｒ膜２３０を除去することにより下部電極３０Ａを形成する。次いで、孔２７内のフォトレジスト膜を除去する。
【００７３】
次に、下部電極３０Ａが形成された孔２７の内部および酸化シリコン膜２４上に容量絶縁膜（キャパシタ絶縁膜）となる１０ｎｍ程度の酸化タンタル膜３２を堆積する。酸化タンタル膜３２はペンタエトキシタンタル（Ｔａ（ＯＣ2Ｈ5）5）と酸素を原料としたＣＶＤ法で堆積する。
【００７４】
このＣＶＤ法で堆積された酸化タンタル膜３２は、アモルファス状態であるため、熱処理（アニール）を施し、結晶化させる。結晶化後の酸化タンタル膜を、３２ａとする（図２５）。また、この熱処理により、酸化タンタル膜中の欠陥を修復でき、リーク電流を低減することができる。なお、前述のようにＩｒ膜の結晶性がよいので、この熱処理時のＩｒ膜の膜収縮を小さくでき、酸化タンタル膜３２の破損を防止することができる。
【００７５】
次に、図２６に示すように、酸化タンタル膜３２の上部に上部電極３３を形成する。上部電極３３は、例えば酸化タンタル膜３２の上部にＣＶＤ法でＩｒ膜２３３ａ（膜厚７０ｎｍ程度）およびＷ膜３３ｂ（膜厚１００ｎｍ程度）を堆積することによって形成する。Ｉｒ膜２３３ａは、Ｉｒ膜２３０と同様に形成してもよい。Ｗ膜３３ｂは、上部電極３３と上層配線とのコンタクト抵抗を低減するために使用される。
【００７６】
ここまでの工程により、Ｉｒ膜２３０からなる下部電極３０Ａ、酸化タンタル膜３２からなる容量絶縁膜およびＷ膜３３ｂ／Ｉｒ膜２３３ａからなる上部電極３３によって構成される情報蓄積用容量素子Ｃが完成し、メモリセル選択用ＭＩＳＦＥＴＱｓとこれに直列に接続された情報蓄積用容量素子Ｃとで構成されるＤＲＡＭのメモリセルが略完成する（図１７参照）。
【００７７】
その後、情報蓄積用容量素子Ｃの上部に酸化シリコン膜等からなる層間絶縁膜３４が形成され、さらに、この層間絶縁膜上に２層程度のＡｌ配線が形成され、最上層のＡｌ配線の上部にパッシベーション膜が形成されるが、これらの図示は省略する。
【００７８】
以上詳述したように、本実施形態によれば、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｉｒ：１価］を原料とし、また、Ｈ2Ｏを触媒とした不均化反応を利用し、Ｉｒ膜を形成したので、Ｉｒ膜中に取り込まれる副生成物を低減することができ、Ｉｒ膜の膜質を向上させることができる。
【００７９】
その結果、情報蓄積用容量素子Ｃの特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【００８０】
なお、本実施の形態では、Ｉｒ（ＴＨＤ）（ＣＯＤ）［Ｉｒ：１価］を原料とし、Ｉｒ膜を形成したが、１価のＩｒ化合物としては、Ｉｒ（ＡＣＡＣ）（ＣＯＤ）等がある。また、下部電極を１価のＩｒ化合物のみならず、２価のＩｒ化合物を用いてＩｒ膜を形成してもよい。例えば、２価のＩｒ化合物を用いて、０価のＩｒと、３価のＩｒ化合物を生成させる不均化反応を用いてＩｒ膜を形成する。
【００８１】
ここで、不均化反応に用いられるＩｒ化合物（ＩｒＡxＢy）を、図２８にまとめておく。図示するように、このＩｒ化合物（ＩｒＡxＢy）のＡには、アセチルアセトン誘導体のようなケトンを構成する炭素間に、局在化した電子を有する基、また、Ｂには、前述したＴＭＶＳやＣＯＤのような二重結合で配位する分子が該当する。ｘやｙは、Ｉｒの取りうる酸化数によって変わる。
【００８２】
また、実施の形態１および２では、ＲｕやＩｒの化合物を用いてこれらの金属膜を形成したが、本発明は、いわゆる白金族（白金（Ｐｔ）、パラジウム（Ｐｄ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、ロジウム（Ｒｈ）、オスミウム（Ｏｓ））の金属膜の形成に広く適用可能である。また、実施の形態１および２では、その酸化数が１価もしくは２価の化合物を用いて金属膜を形成したが、これらの酸化数に限定されるものではない。即ち、酸化数Ａの白金属の有機化合物をＨ2Ｏを触媒とした反応により、白金属金属（酸化数＝０）と、酸化数がＢ（Ｂ＞Ａ）の白金属の化合物とすることにより、膜質の良好な白金属金属膜を形成することができる。
【００８３】
以上、本発明者によってなされた発明を実施の形態に基づいて具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００８４】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下のとおりである。
【００８５】
１．一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により半導体基板上に白金族金属を形成したので、膜質の良好な白金族金属膜を形成することができる。また、Ｈ2Ｏを触媒として添加したので、反応速度を大きくすることができる。
【００８６】
２．また、第1導電体を形成し、前記第1導電体上に第２導電体を形成した後、前記第２導電体上に第３導電体を形成する工程であって、一価もしくは二価の白金族化合物を原料とし、Ｈ2Ｏを触媒とした反応により、白金族金属からなる第３導電体を形成したので、膜質の良好な白金族金属膜を形成することができる。また、白金族金属膜の特性を向上させることで、第1導電体や第２導電体の酸化を防止することができる。
【００８７】
この結果、情報蓄積用容量素子の特性を向上させ、また、メモリセルの特性を向上させることができる。また、微細化されたメモリセル構造においても所望の容量を確保することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図３】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図８】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図９】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１２】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の実施の形態１である半導体集積回路装置の製造方法のうちＲｕ膜の形成反応を示す図である。
【図１４】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の実施の形態１である半導体集積回路装置の製造方法を示す半導体基板の要部平面図である。
【図１８】本発明の実施の形態１である半導体集積回路装置の製造方法のうち他のＲｕ膜の形成反応を示す図である。
【図１９】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２０】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の実施の形態２である半導体集積回路装置の製造方法のうちＩｒ膜の形成反応を示す図である。
【図２４】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の実施の形態２である半導体集積回路装置の製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の実施の形態で用いられるＲｕもしくはＩｒ化合物を説明するための図である。
【図２８】本発明の実施の形態で用いられるＲｕもしくはＩｒ化合物を説明するための図である。
【符号の説明】
１ 半導体基板
２ 素子分離
３ ｐ型ウエル
４ 酸化シリコン膜
５ ゲート絶縁膜
６ ゲート電極
７ 窒化シリコン膜
８ ｎ型半導体領域
９ 窒化シリコン膜
１０ 酸化シリコン膜
１１ コンタクトホール
１２ コンタクトホール
１３ プラグ
１４ 酸化シリコン膜
１５ スルーホール
１６ プラグ
１７ 酸化シリコン膜
１８ 窒化シリコン膜
１９ スルーホール
２０ 多結晶シリコン膜
２１ サイドウォールスペーサ
２２ プラグ
２３ バリア層
２４ 酸化シリコン膜
２６ ハードマスク
２７ 孔
２９ ＷＮ膜
３０ Ｒｕ膜
３０Ａ 下部電極
３２ 酸化タンタル膜
３２ａ 酸化タンタル膜
３３ 上部電極
３３ａ Ｒｕ膜
３３ｂ Ｗ膜
３４ 層間絶縁膜
２３０ Ｉｒ膜
２３３ａ Ｉｒ膜
ＢＬ ビット線
Ｃ 情報蓄積用容量素子
Ｌ 活性領域
Ｑｓ メモリセル選択用ＭＩＳＦＥＴ
Claims (14)
- 半導体基板上に白金族金属を形成する工程であって、
第１の白金族金属の有機化合物およびＨ2Ｏを用いた反応により、酸化数０の第２の白金族金属と、前記第１の白金族金属よりも酸化数の大きい第３の白金族金属の化合物とを生成し、前記第２の白金族金属を前記半導体基板上に形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１〜第３の白金族金属は、ルテニウム（Ｒｕ）もしくはイリジウム（Ｉｒ）であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１の白金族金属の有機化合物は、Ｒｕのアセチルアセトン誘導体であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記第１の白金族金属の有機化合物は、Ｉｒのアセチルアセトン誘導体であることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記白金族金属を形成する工程は、２５０℃以下で行われることを特徴とする半導体装置の製造方法。 - 請求項１記載の半導体装置の製造方法において、
前記白金族金属は、容量を構成する電極として用いられることを特徴とする半導体装置の製造方法。 - （ａ）半導体基板上に第１導電体を形成する工程と、
（ｂ）前記第１導電体上に第２導電体を形成する工程と、
（ｃ）前記第２導電体上に第３導電体を形成する工程であって、
第１の白金族金属の有機化合物およびＨ2Ｏを用いた反応により、酸化数０の第２の白金族金属と、前記第１の白金族金属よりも酸化数の大きい第３の白金族金属の化合物とを生成し、前記第２の白金族金属からなる前記第３導電体を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
それぞれ前記第１導電体はポリシリコン、もしくはタングステンからなることを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
それぞれ前記第２導電体は、タングステン、窒化タングステン、タンタル、窒化タンタルもしくは窒化チタンからなることを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第２の白金族金属からなる前記第３導電体を形成する工程は、２５０℃以下で行われることを特徴とする半導体装置の製造方法。 - 請求項７記載の半導体装置の製造方法において、
前記第３導電体は、容量を構成する電極として用いられることを特徴とする半導体装置の製造方法。 - 半導体基板上に白金族金属を形成する工程であって、
前記白金族金属の有機化合物およびＨ2Ｏを用いた不均化反応により酸化数０の前記白金族金属を生成することで、前記白金族金属を形成する工程を有することを特徴とする半導体装置の製造方法。 - 請求項１２記載の半導体装置の製造方法において、
前記白金族金属は、ルテニウム（Ｒｕ）もしくはイリジウム（Ｉｒ）であることを特徴とする半導体装置の製造方法。 - 請求項１３記載の半導体装置の製造方法において、
前記白金族金属は、容量を構成する電極として用いられることを特徴とする半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232511A JP4781571B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の製造方法 |
| TW091116359A TWI226700B (en) | 2001-07-31 | 2002-07-23 | Method of manufacturing semiconductor device |
| US10/207,234 US6808977B2 (en) | 2001-07-31 | 2002-07-30 | Method of manufacturing semiconductor device |
| KR1020020044894A KR100826756B1 (ko) | 2001-07-31 | 2002-07-30 | 반도체 장치의 제조 방법 |
| CNB021272948A CN1266749C (zh) | 2001-07-31 | 2002-07-31 | 半导体器件的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001232511A JP4781571B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003045822A JP2003045822A (ja) | 2003-02-14 |
| JP4781571B2 true JP4781571B2 (ja) | 2011-09-28 |
Family
ID=19064425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001232511A Expired - Fee Related JP4781571B2 (ja) | 2001-07-31 | 2001-07-31 | 半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6808977B2 (ja) |
| JP (1) | JP4781571B2 (ja) |
| KR (1) | KR100826756B1 (ja) |
| CN (1) | CN1266749C (ja) |
| TW (1) | TWI226700B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030074434A1 (en) * | 2001-10-11 | 2003-04-17 | Jason James L. | Determination of message source in network communications |
| KR100555512B1 (ko) * | 2003-07-31 | 2006-03-03 | 삼성전자주식회사 | 폴리실리콘 식각 마스크를 이용한 반도체 소자의 제조방법 |
| DE102006017594A1 (de) * | 2006-04-13 | 2007-10-18 | Wacker Chemie Ag | Neuartige Ru-Komplexe, deren Herstellung und Verwendung |
| JP6945120B2 (ja) | 2014-08-29 | 2021-10-06 | 株式会社Flosfia | 金属膜形成方法 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5820664A (en) * | 1990-07-06 | 1998-10-13 | Advanced Technology Materials, Inc. | Precursor compositions for chemical vapor deposition, and ligand exchange resistant metal-organic precursor solutions comprising same |
| US5840897A (en) * | 1990-07-06 | 1998-11-24 | Advanced Technology Materials, Inc. | Metal complex source reagents for chemical vapor deposition |
| US6110529A (en) * | 1990-07-06 | 2000-08-29 | Advanced Tech Materials | Method of forming metal films on a substrate by chemical vapor deposition |
| JP3149231B2 (ja) | 1991-03-06 | 2001-03-26 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR980012492A (ko) * | 1996-07-19 | 1998-04-30 | 김광호 | 강유전체막을 구비하는 캐패시터 및 그 제조방법 |
| JP3177969B2 (ja) * | 1998-12-07 | 2001-06-18 | 日本電気株式会社 | 半導体基板のスピンコーティング装置及びスピンコーティング方法 |
| JP3403357B2 (ja) * | 1999-06-03 | 2003-05-06 | 株式会社半導体先端テクノロジーズ | 配線形成方法及び配線形成装置 |
| JP2003514115A (ja) * | 1999-11-02 | 2003-04-15 | ユニバーシティー オブ マサチューセッツ | パターン基板およびパターンなし基板上に金属および金属合金被膜を形成するための化学流体被着 |
| JP3676958B2 (ja) * | 1999-12-28 | 2005-07-27 | 株式会社日立製作所 | 半導体集積回路装置の製造方法 |
| US20020013487A1 (en) * | 2000-04-03 | 2002-01-31 | Norman John Anthony Thomas | Volatile precursors for deposition of metals and metal-containing films |
| JP4150154B2 (ja) * | 2000-08-21 | 2008-09-17 | 株式会社ルネサステクノロジ | 半導体集積回路装置 |
| JP4053226B2 (ja) * | 2000-10-18 | 2008-02-27 | 株式会社ルネサステクノロジ | 半導体集積回路装置およびその製造方法 |
-
2001
- 2001-07-31 JP JP2001232511A patent/JP4781571B2/ja not_active Expired - Fee Related
-
2002
- 2002-07-23 TW TW091116359A patent/TWI226700B/zh not_active IP Right Cessation
- 2002-07-30 KR KR1020020044894A patent/KR100826756B1/ko not_active Expired - Fee Related
- 2002-07-30 US US10/207,234 patent/US6808977B2/en not_active Expired - Lifetime
- 2002-07-31 CN CNB021272948A patent/CN1266749C/zh not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TWI226700B (en) | 2005-01-11 |
| US20030040181A1 (en) | 2003-02-27 |
| CN1266749C (zh) | 2006-07-26 |
| JP2003045822A (ja) | 2003-02-14 |
| KR100826756B1 (ko) | 2008-04-30 |
| KR20030011684A (ko) | 2003-02-11 |
| US6808977B2 (en) | 2004-10-26 |
| CN1400639A (zh) | 2003-03-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A711 Effective date: 20060816 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080515 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110121 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110426 |
|
| A521 | Request for written amendment filed |
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|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110629 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110706 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |