JP2002343888A - 半導体素子のキャパシタ及びその製造方法 - Google Patents
半導体素子のキャパシタ及びその製造方法Info
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Abstract
(57)【要約】
【課題】 高集積素子で求める充電容量を十分確保でき
ながら優れた電気的特性を得ることができる半導体素子
のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体基板１１を供給する段階と、前記
半導体基板上に下部電極１５を形成する段階と、前記下
部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦
０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電
体膜１９を形成する段階と、前記Ｔａ１−ｘＡｌｘＯｙ
Ｎｚ誘電体膜上に上部電極２１を形成する段階とを含ん
でなる。
ながら優れた電気的特性を得ることができる半導体素子
のキャパシタ及びその製造方法を提供する。 【解決手段】 半導体基板１１を供給する段階と、前記
半導体基板上に下部電極１５を形成する段階と、前記下
部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦
０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電
体膜１９を形成する段階と、前記Ｔａ１−ｘＡｌｘＯｙ
Ｎｚ誘電体膜上に上部電極２１を形成する段階とを含ん
でなる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体素子のキャパ
シタに関し、より具体的には半導体素子で求める充電容
量を十分確保できながら優れた電気的特性を得ることが
できる半導体素子のキャパシタ及びその製造方法に関す
るものである。
シタに関し、より具体的には半導体素子で求める充電容
量を十分確保できながら優れた電気的特性を得ることが
できる半導体素子のキャパシタ及びその製造方法に関す
るものである。
【０００２】
【従来の技術】一般に、微細化した半導体工程技術の発
達でメモリ製品の高集積化が加速化するに伴い、単位セ
ルの面積が大きく減少されることは勿論動作電圧の低電
圧化がなされている。しかし、記憶素子の動作に必要な
充電容量はセル面積の減少にも拘らず、ソフトエラー
（ｓｏｆｔ ｅｒｒｏｒ）の発生とリフレッシュ時間
（ｒｅｆｒｅｓｈ ｔｉｍｅ）の短縮を防ぐため、２５
ｆＦ／ｃｅｌｌ以上の十分な充電容量が求められてい
る。
達でメモリ製品の高集積化が加速化するに伴い、単位セ
ルの面積が大きく減少されることは勿論動作電圧の低電
圧化がなされている。しかし、記憶素子の動作に必要な
充電容量はセル面積の減少にも拘らず、ソフトエラー
（ｓｏｆｔ ｅｒｒｏｒ）の発生とリフレッシュ時間
（ｒｅｆｒｅｓｈ ｔｉｍｅ）の短縮を防ぐため、２５
ｆＦ／ｃｅｌｌ以上の十分な充電容量が求められてい
る。
【０００３】従来は窒化膜／酸化膜（ＮＯ）構造のよう
な、窒化膜を誘電体に用いているＤＲＡＭ用キャパシタ
の場合は、有効表面積を増大させて充電容量を確保する
ため、下部電極を３次元構造に形成するか、又は下部電
極の高さを高くした。しかし、下部電極を３次元構造に
形成することは、工程上の困難さにより充電容量を確保
するに限界がある。さらに、下部電極の高さを高くする
ことは、高さが増加するに伴って発生するセル領域と周
辺回路領域間の段差により、後続露光工程時に焦点深度
（Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が確保されず配線工
程以後の集積工程時に悪影響を及ぼすことになる。従っ
て、従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次
世代ＤＲＡＭ素子に必要な充電容量を確保するに限界が
ある。最近は、このようなＮＯキャパシタの限界を克服
するために誘電定数値が４乃至５であるＮＯ薄膜の代り
に、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を
誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行わ
れている。
な、窒化膜を誘電体に用いているＤＲＡＭ用キャパシタ
の場合は、有効表面積を増大させて充電容量を確保する
ため、下部電極を３次元構造に形成するか、又は下部電
極の高さを高くした。しかし、下部電極を３次元構造に
形成することは、工程上の困難さにより充電容量を確保
するに限界がある。さらに、下部電極の高さを高くする
ことは、高さが増加するに伴って発生するセル領域と周
辺回路領域間の段差により、後続露光工程時に焦点深度
（Ｄｅｐｔｈ ｏｆ Ｆｏｃｕｓ）が確保されず配線工
程以後の集積工程時に悪影響を及ぼすことになる。従っ
て、従来のＮＯ構造のキャパシタでは２５６Ｍ以上の次
世代ＤＲＡＭ素子に必要な充電容量を確保するに限界が
ある。最近は、このようなＮＯキャパシタの限界を克服
するために誘電定数値が４乃至５であるＮＯ薄膜の代り
に、誘電定数値が２５乃至２７であるＴａ２Ｏ５薄膜を
誘電体膜に利用するＴａ２Ｏ５キャパシタの開発が行わ
れている。
【０００４】このような観点で、従来技術に係る半導体
素子のキャパシタ及びその製造方法を、図１乃至図３を
参照して説明すれば次の通りである。図１は、従来技術
に係る半導体素子のキャパシタ及びその製造方法におい
て、誘電体膜にＴａ２Ｏ５薄膜を用いた場合のキャパシ
タ断面図である。図２は、従来技術に係るキャパシタ製
造方法において、Ｔａ２Ｏ５誘電体膜を形成した後、後
続熱処理（酸化工程）時に活性酸素によりＴａ２Ｏ５薄
膜内に存在する酸素空孔と炭素不純物が除去されること
を示す図面である。図３は、従来技術に係るキャパシタ
製造方法において、Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２
Ｏ熱処理（酸化処理）工程を進めたキャパシタの断面Ｓ
ＥＭ写真を示す図面である。
素子のキャパシタ及びその製造方法を、図１乃至図３を
参照して説明すれば次の通りである。図１は、従来技術
に係る半導体素子のキャパシタ及びその製造方法におい
て、誘電体膜にＴａ２Ｏ５薄膜を用いた場合のキャパシ
タ断面図である。図２は、従来技術に係るキャパシタ製
造方法において、Ｔａ２Ｏ５誘電体膜を形成した後、後
続熱処理（酸化工程）時に活性酸素によりＴａ２Ｏ５薄
膜内に存在する酸素空孔と炭素不純物が除去されること
を示す図面である。図３は、従来技術に係るキャパシタ
製造方法において、Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２
Ｏ熱処理（酸化処理）工程を進めたキャパシタの断面Ｓ
ＥＭ写真を示す図面である。
【０００５】従来技術に係る半導体素子のキャパシタ及
びその製造方法は、図１に示したように、先ず半導体基
板１上に層間絶縁膜３を形成し、これをパターニングし
て半導体基板１の一部を露出させる。その次に、露出し
た半導体基板１を含む層間絶縁膜３上にドープドポリシ
リコン層を蒸着し、これをパターニングして下部電極５
を形成する。次いで、下部電極５を含む層間絶縁膜３上
面にＴａ２Ｏ５薄膜７を形成した後、その上にＴｉＮと
ドープドポリシリコンを積層して上部電極９を形成する
ことによりキャパシタ製造を完了する。
びその製造方法は、図１に示したように、先ず半導体基
板１上に層間絶縁膜３を形成し、これをパターニングし
て半導体基板１の一部を露出させる。その次に、露出し
た半導体基板１を含む層間絶縁膜３上にドープドポリシ
リコン層を蒸着し、これをパターニングして下部電極５
を形成する。次いで、下部電極５を含む層間絶縁膜３上
面にＴａ２Ｏ５薄膜７を形成した後、その上にＴｉＮと
ドープドポリシリコンを積層して上部電極９を形成する
ことによりキャパシタ製造を完了する。
【０００６】しかし、上記従来のキャパシタにおけるＴ
ａ２Ｏ５薄膜７は、図２でのように、不安定な化学量論
比を有するためＴａとＯの組成比の差による置換形Ｔａ
原子が薄膜内に存在することになる。即ち、Ｔａ２Ｏ５
薄膜は物質自体の不安定な化学的組成比のため、薄膜内
には酸素欠乏（Ｏｘｙｇｅｎ ｖａｃａｎｃｙ）状態の
置換形Ｔａ原子が常に局部的に存在するしかない。よっ
て、ダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎ
ｄ）による構造的欠陥（ｄｅｆｅｃｔ）または構造的不
均一性（ｈｏｍｏｇｅｎｅｉｔｙ）が生じることとな
る。
ａ２Ｏ５薄膜７は、図２でのように、不安定な化学量論
比を有するためＴａとＯの組成比の差による置換形Ｔａ
原子が薄膜内に存在することになる。即ち、Ｔａ２Ｏ５
薄膜は物質自体の不安定な化学的組成比のため、薄膜内
には酸素欠乏（Ｏｘｙｇｅｎ ｖａｃａｎｃｙ）状態の
置換形Ｔａ原子が常に局部的に存在するしかない。よっ
て、ダングリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎ
ｄ）による構造的欠陥（ｄｅｆｅｃｔ）または構造的不
均一性（ｈｏｍｏｇｅｎｅｉｔｙ）が生じることとな
る。
【０００７】特に、Ｔａ２Ｏ５薄膜の酸素空孔の数は成
分等の含量と結合程度に従って多少の差はあり得るが、
完全に除去することはできない。結果的に、キャパシタ
の漏洩電流を防ぐためＴａ２Ｏ５薄膜の不安定な化学量
論比を安定化させ、誘電体薄膜内に残存している置換形
Ｔａ原子を酸化させる別途の酸化工程が必要である。さ
らに、Ｔａ２Ｏ５薄膜は上部電極及び下部電極に用いら
れるポリシリコン（オキシド系電極）又はＴｉＮ（金属
系電極）との酸化反応性が大きいため、薄膜内に存在す
る酸素が界面に移動して低誘電酸化層を形成すると共に
界面の均質性を大きく低下させる。
分等の含量と結合程度に従って多少の差はあり得るが、
完全に除去することはできない。結果的に、キャパシタ
の漏洩電流を防ぐためＴａ２Ｏ５薄膜の不安定な化学量
論比を安定化させ、誘電体薄膜内に残存している置換形
Ｔａ原子を酸化させる別途の酸化工程が必要である。さ
らに、Ｔａ２Ｏ５薄膜は上部電極及び下部電極に用いら
れるポリシリコン（オキシド系電極）又はＴｉＮ（金属
系電極）との酸化反応性が大きいため、薄膜内に存在す
る酸素が界面に移動して低誘電酸化層を形成すると共に
界面の均質性を大きく低下させる。
【０００８】なお、薄膜形成時にＴａ２Ｏ５薄膜の前駆
体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５
の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の
炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭
素化合物及び水分（Ｈ２Ｏ）が共に存在することにな
る。結局、Ｔａ２Ｏ５薄膜内に不純物として存在する炭
素原子（Ｃａｒｂｏｎ）、イオンとラジカル（Ｒａｄｉ
ｃａｌ）だけでなく酸素空孔によりキャパシタの漏洩電
流が増加することになり、誘電特性が劣化する問題点を
有する。従って、従来はこのような問題点を克服するた
め、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利用
して後続熱処理（酸化工程）を行う技術が提案されてい
た。
体（ｐｒｅｃｕｒｓｏｒ）であるＴａ（ＯＣ２Ｈ５）５
の有機物と、Ｏ２又はＮ２Ｏガスの反応により不純物の
炭素（Ｃ）原子と、Ｃ、ＣＨ４、Ｃ２Ｈ４等のような炭
素化合物及び水分（Ｈ２Ｏ）が共に存在することにな
る。結局、Ｔａ２Ｏ５薄膜内に不純物として存在する炭
素原子（Ｃａｒｂｏｎ）、イオンとラジカル（Ｒａｄｉ
ｃａｌ）だけでなく酸素空孔によりキャパシタの漏洩電
流が増加することになり、誘電特性が劣化する問題点を
有する。従って、従来はこのような問題点を克服するた
め、Ｎ２Ｏ又はＯ２雰囲気下で電気炉又はＲＴＰを利用
して後続熱処理（酸化工程）を行う技術が提案されてい
た。
【０００９】
【発明が解決しようとする課題】しかし、従来のこのよ
うな後続熱処理過程で、図３でのように、酸化剤の活性
酸素（Ｏ＊）成分が電荷貯蔵電極のドープドポリシリコ
ンとＴａ２Ｏ５誘電体膜の間の界面まで拡散し、低誘電
率を有する酸化膜（ＳｉＯ２）が形成されることにより
キャパシタの等価酸化膜（Ｔｏｘ）が厚くなることにな
る。結局、Ｔａ２Ｏ５（ε＝２５）が比較的に大きい誘
電率を有するにも拘らず、図３でのように、界面に約２
５〜３５Å程度の酸化層が存在するため事実上Ｔｏｘ＝
３０Å以下の値を得ることができない。従って、Ｔａ２
Ｏ５誘電体膜を用いる場合、キャパシタの充電容量はＮ
Ｏキャパシタの約１．５倍程度しか得ることができない
という問題点があった。
うな後続熱処理過程で、図３でのように、酸化剤の活性
酸素（Ｏ＊）成分が電荷貯蔵電極のドープドポリシリコ
ンとＴａ２Ｏ５誘電体膜の間の界面まで拡散し、低誘電
率を有する酸化膜（ＳｉＯ２）が形成されることにより
キャパシタの等価酸化膜（Ｔｏｘ）が厚くなることにな
る。結局、Ｔａ２Ｏ５（ε＝２５）が比較的に大きい誘
電率を有するにも拘らず、図３でのように、界面に約２
５〜３５Å程度の酸化層が存在するため事実上Ｔｏｘ＝
３０Å以下の値を得ることができない。従って、Ｔａ２
Ｏ５誘電体膜を用いる場合、キャパシタの充電容量はＮ
Ｏキャパシタの約１．５倍程度しか得ることができない
という問題点があった。
【００１０】そこで、本発明は上記従来の半導体素子の
キャパシタ及びその製造方法における問題点に鑑みてな
されたものであって、高集積素子で求める充電容量を十
分確保できながら優れた電気的特性を得ることができる
半導体素子のキャパシタ及びその製造方法を提供するこ
とを目的とする。また、本発明の他の目的は、簡単なス
タック構造又は凹んだ構造の電荷貯蔵電極を用いても高
集積素子で求められる十分な充電容量を得ることがで
き、単位工程数の減少と共に単位工程時間が短縮される
ことにより、生産コストを節減させることができる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。また、本発明の他の目的は、ＬＰ−ＣＶＤ法を利
用して化学量論比がＴａ２Ｏ ５より安定的で高い誘電率
を有する誘電体薄膜でなるキャパシタを製造できる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。また、本発明の他の目的は、低温プラズマ酸化処
理法を利用して下部電極と誘電体膜の間の界面に低誘電
酸化膜が厚く形成されることを防止できることは勿論、
誘電体膜内に存在する不純物を効果的に除去できる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。
キャパシタ及びその製造方法における問題点に鑑みてな
されたものであって、高集積素子で求める充電容量を十
分確保できながら優れた電気的特性を得ることができる
半導体素子のキャパシタ及びその製造方法を提供するこ
とを目的とする。また、本発明の他の目的は、簡単なス
タック構造又は凹んだ構造の電荷貯蔵電極を用いても高
集積素子で求められる十分な充電容量を得ることがで
き、単位工程数の減少と共に単位工程時間が短縮される
ことにより、生産コストを節減させることができる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。また、本発明の他の目的は、ＬＰ−ＣＶＤ法を利
用して化学量論比がＴａ２Ｏ ５より安定的で高い誘電率
を有する誘電体薄膜でなるキャパシタを製造できる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。また、本発明の他の目的は、低温プラズマ酸化処
理法を利用して下部電極と誘電体膜の間の界面に低誘電
酸化膜が厚く形成されることを防止できることは勿論、
誘電体膜内に存在する不純物を効果的に除去できる半導
体素子のキャパシタ及びその製造方法を提供することに
ある。
【００１１】
【課題を解決するための手段】上記目的を達成するため
になされた本発明による半導体素子のキャパシタ製造方
法は、半導体基板を供給する段階と、前記半導体基板上
に下部電極を形成する段階と、前記下部電極上にＴａ
１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ
≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する
段階と、前記Ｔａ １−ｘＡｌｘＯｙＮｚ誘電体膜上に上
部電極を形成する段階とを含んでなることを特徴とす
る。
になされた本発明による半導体素子のキャパシタ製造方
法は、半導体基板を供給する段階と、前記半導体基板上
に下部電極を形成する段階と、前記下部電極上にＴａ
１−ｘＡｌｘＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ
≦２．５、０．０１≦ｚ≦０．１）誘電体膜を形成する
段階と、前記Ｔａ １−ｘＡｌｘＯｙＮｚ誘電体膜上に上
部電極を形成する段階とを含んでなることを特徴とす
る。
【００１２】また、上記目的を達成するためになされた
本発明による半導体素子のキャパシタ製造方法は、半導
体基板を供給する段階と、前記半導体基板上に下部電極
を形成する段階と、前記下部電極上にＴａ１−ｘＡｌｘ
ＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、
０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、前
記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマに
よる酸化処理を行う段階と、前記酸化処理されたＴａ
１−ｘＡｌｘＯｙＮｚ誘電体膜をアニーリング処理して
結晶化を誘導する段階と、前記Ｔａ１−ｘＡｌｘＯｙＮ
ｚ誘電体膜上に上部電極を形成する段階とを含んでなる
ことを特徴とする。
本発明による半導体素子のキャパシタ製造方法は、半導
体基板を供給する段階と、前記半導体基板上に下部電極
を形成する段階と、前記下部電極上にＴａ１−ｘＡｌｘ
ＯｙＮｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、
０．０１≦ｚ≦０．１）誘電体膜を形成する段階と、前
記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマに
よる酸化処理を行う段階と、前記酸化処理されたＴａ
１−ｘＡｌｘＯｙＮｚ誘電体膜をアニーリング処理して
結晶化を誘導する段階と、前記Ｔａ１−ｘＡｌｘＯｙＮ
ｚ誘電体膜上に上部電極を形成する段階とを含んでなる
ことを特徴とする。
【００１３】また、上記目的を達成するためになされた
本発明による半導体素子のキャパシタは、半導体基板
と、前記半導体基板上に形成された下部電極と、前記下
部電極上に形成されたＴａ１−ｘＡｌｘＯｙＮｚ（０．
０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦
０．１）誘電体膜と、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘
電体膜上に形成された上部電極とを含んでなることを特
徴とする。
本発明による半導体素子のキャパシタは、半導体基板
と、前記半導体基板上に形成された下部電極と、前記下
部電極上に形成されたＴａ１−ｘＡｌｘＯｙＮｚ（０．
０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦
０．１）誘電体膜と、前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘
電体膜上に形成された上部電極とを含んでなることを特
徴とする。
【００１４】
【発明の実施の形態】次に、本発明にかかる半導体素子
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。図４乃至図７は、本発明
の第１の実施例による半導体素子のキャパシタ及びその
製造方法を説明するための半導体素子の断面図である。
のキャパシタ及びその製造方法の実施の形態の具体例を
図面を参照しながら説明する。図４乃至図７は、本発明
の第１の実施例による半導体素子のキャパシタ及びその
製造方法を説明するための半導体素子の断面図である。
【００１５】本発明の第１の実施例による半導体素子の
キャパシタ及びその製造方法は、図４に示したように、
先ず半導体素子を形成するための幾多の構造（未図示）
等が形成された半導体基板１１上に層間絶縁膜１３を形
成し、層間絶縁膜１３内に下部電極をコンタクトさせる
ためのコンタクト（未図示）を形成する。その次に、コ
ンタクトを含む層間絶縁膜１３の上面に下部電極用導電
物質層、例えばドープドポリシリコンを蒸着し、これを
パターニングしてキャパシタの下部電極１５を形成す
る。このとき、下部電極１５はドープドポリシリコン以
外にドープド非晶質シリコンのようなシリコン系物質で
形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、
Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金属系
物質中何れか一つを用いて形成する。
キャパシタ及びその製造方法は、図４に示したように、
先ず半導体素子を形成するための幾多の構造（未図示）
等が形成された半導体基板１１上に層間絶縁膜１３を形
成し、層間絶縁膜１３内に下部電極をコンタクトさせる
ためのコンタクト（未図示）を形成する。その次に、コ
ンタクトを含む層間絶縁膜１３の上面に下部電極用導電
物質層、例えばドープドポリシリコンを蒸着し、これを
パターニングしてキャパシタの下部電極１５を形成す
る。このとき、下部電極１５はドープドポリシリコン以
外にドープド非晶質シリコンのようなシリコン系物質で
形成するか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、
Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金属系
物質中何れか一つを用いて形成する。
【００１６】また、下部電極１５は他の例として、簡単
なスタック構造（ｓｉｍｐｌｅ ｓｔａｃｋｅｄ ｓｔ
ｒｕｃｔｕｒｅ）又は図面に示されたシリンダー構造を
基本にする、二重及び三重構造のような多様な３次元構
造に形成して有効表面積を増大させることもできる。な
お、下部電極１５の他の実施例として、図８に凹（ｃｏ
ｎｃａｖｅ）構造及び図９にシリンダー構造のストレー
ジノードを形成した後、ストレージノードの表面にＨＳ
Ｇ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）構造
の半球型ポリシリコン層を形成して下部電極に用いたも
のを示す。
なスタック構造（ｓｉｍｐｌｅ ｓｔａｃｋｅｄ ｓｔ
ｒｕｃｔｕｒｅ）又は図面に示されたシリンダー構造を
基本にする、二重及び三重構造のような多様な３次元構
造に形成して有効表面積を増大させることもできる。な
お、下部電極１５の他の実施例として、図８に凹（ｃｏ
ｎｃａｖｅ）構造及び図９にシリンダー構造のストレー
ジノードを形成した後、ストレージノードの表面にＨＳ
Ｇ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）構造
の半球型ポリシリコン層を形成して下部電極に用いたも
のを示す。
【００１７】次に、図５に示したように、選択的な工程
として、下部電極１５の表面を窒化処理させて下部電極
１５の表面に窒化膜１７を薄く形成する。このとき、窒
化膜１７は後続工程で進められるキャパシタの誘電体膜
形成時又は後続熱工程により、誘電体膜と下部電極との
界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生成
されることを防ぐ役割を果たす。
として、下部電極１５の表面を窒化処理させて下部電極
１５の表面に窒化膜１７を薄く形成する。このとき、窒
化膜１７は後続工程で進められるキャパシタの誘電体膜
形成時又は後続熱工程により、誘電体膜と下部電極との
界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生成
されることを防ぐ役割を果たす。
【００１８】さらに、窒化膜１７は低圧化学気相蒸着
（ＬＰ−ＣＶＤ）チャンバーで誘電体膜形成前にその場
（ｉｎ−ｓｉｔｕ）でプラズマを放電させ、ＮＨ３ガス
又はＮ ２／Ｈ２ガス雰囲気と基板温度を３００乃至５０
０℃の温度に維持した状態で窒化させて形成する。な
お、窒化膜１７は、プラズマを利用する方法の代りに急
速熱工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓ；ＲＴＰ）を利用し、６５０乃至９５０℃の温度及び
ＮＨ３ガス雰囲気でアニーリングして形成するか、又は
電気炉（ｆｕｒｎａｃｅ）を利用して５００乃至１００
０℃の温度及びＮＨ ３ガス雰囲気下で形成することもで
きる。
（ＬＰ−ＣＶＤ）チャンバーで誘電体膜形成前にその場
（ｉｎ−ｓｉｔｕ）でプラズマを放電させ、ＮＨ３ガス
又はＮ ２／Ｈ２ガス雰囲気と基板温度を３００乃至５０
０℃の温度に維持した状態で窒化させて形成する。な
お、窒化膜１７は、プラズマを利用する方法の代りに急
速熱工程（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓ；ＲＴＰ）を利用し、６５０乃至９５０℃の温度及び
ＮＨ３ガス雰囲気でアニーリングして形成するか、又は
電気炉（ｆｕｒｎａｃｅ）を利用して５００乃至１００
０℃の温度及びＮＨ ３ガス雰囲気下で形成することもで
きる。
【００１９】一方、後続工程であるキャパシタの誘電体
膜形成時又は後続熱工程により、誘電体膜と下部電極と
の界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生
成されることを防ぐための方法には、前記のような窒化
膜１７を形成する方法の代りに、下部電極１５の表面を
ＨＦ蒸気（ＨＦ ｖａｐｏｒ）又はＨＦ溶液を用いて自
然酸化膜を除去することもできる。さらに、窒化膜１７
の代りにＨＦ化合物を利用し、下部電極１５を表面処理
する前又は後に界面を洗浄するか、又は均一性（ｕｎｉ
ｆｏｒｍｉｔｙ）を向上させるためＮＨ４ＯＮ溶液又は
Ｈ２ＳＯ４溶液等の化合物を用いて界面を処理すること
もできる。
膜形成時又は後続熱工程により、誘電体膜と下部電極と
の界面に低誘電率を有する自然酸化膜（ＳｉＯ２）が生
成されることを防ぐための方法には、前記のような窒化
膜１７を形成する方法の代りに、下部電極１５の表面を
ＨＦ蒸気（ＨＦ ｖａｐｏｒ）又はＨＦ溶液を用いて自
然酸化膜を除去することもできる。さらに、窒化膜１７
の代りにＨＦ化合物を利用し、下部電極１５を表面処理
する前又は後に界面を洗浄するか、又は均一性（ｕｎｉ
ｆｏｒｍｉｔｙ）を向上させるためＮＨ４ＯＮ溶液又は
Ｈ２ＳＯ４溶液等の化合物を用いて界面を処理すること
もできる。
【００２０】なお、上述したように、キャパシタの誘電
体膜の形成前又は形成後に酸化抵抗性を増加させるた
め、プラズマ又は急速熱処理工程（ＲＴＰ）を利用して
ＮＨ３ガス又はＮ２／Ｈ２ガス雰囲気で下部電極１５の
表面を３００乃至９５０℃の温度範囲内で窒化処理する
か、或いはＮＯ２又はＯ２ガス雰囲気で熱処理し、ダン
グリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ）による
構造的欠陥（ｄｅｆｅｃｔ）または構造的不均一性（ｈ
ｏｍｏｇｅｎｅｉｔｙ）を改善して漏洩電流特性を向上
させることができる。
体膜の形成前又は形成後に酸化抵抗性を増加させるた
め、プラズマ又は急速熱処理工程（ＲＴＰ）を利用して
ＮＨ３ガス又はＮ２／Ｈ２ガス雰囲気で下部電極１５の
表面を３００乃至９５０℃の温度範囲内で窒化処理する
か、或いはＮＯ２又はＯ２ガス雰囲気で熱処理し、ダン
グリングボンド（ｄａｎｇｌｉｎｇ ｂｏｎｄ）による
構造的欠陥（ｄｅｆｅｃｔ）または構造的不均一性（ｈ
ｏｍｏｇｅｎｅｉｔｙ）を改善して漏洩電流特性を向上
させることができる。
【００２１】一方、窒化膜１７形成の代りに、下部電極
１５と後続工程で形成される誘電体膜を同じＬＰ−ＣＶ
Ｄ（下部電極蒸着用チャンバーと誘電体膜蒸着用チャン
バーが互いにクラスター（ｃｌｕｓｔｅｒ）化されてい
る蒸着システム）内で真空が途切れることなくインシト
ゥ（ｉｎ−ｓｉｔｕ）で蒸着し、下部電極と誘電体膜の
間の界面に低誘電酸化膜が形成されることを基本的に防
ぐこともできる。
１５と後続工程で形成される誘電体膜を同じＬＰ−ＣＶ
Ｄ（下部電極蒸着用チャンバーと誘電体膜蒸着用チャン
バーが互いにクラスター（ｃｌｕｓｔｅｒ）化されてい
る蒸着システム）内で真空が途切れることなくインシト
ゥ（ｉｎ−ｓｉｔｕ）で蒸着し、下部電極と誘電体膜の
間の界面に低誘電酸化膜が形成されることを基本的に防
ぐこともできる。
【００２２】次いで、図６に示したように、窒化膜１７
を含む全体構造の上部面にＴａ１− ｘＡ１ｘＯｙＮ
ｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１
≦ｚ≦０．１）誘電体膜１９を蒸着する。このとき、Ｔ
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を蒸着するための
前駆体（ｐｒｅｃｕｒｓｏｒ）には、Ｔａ（ＯＣ
２Ｈ５）５（ｔａｎｔａｌｕｍ ｅｔｈｙｌａｔｅ）と
Ａｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ ｅｔｈｙｌ
ａｔｅ）を用いる。
を含む全体構造の上部面にＴａ１− ｘＡ１ｘＯｙＮ
ｚ（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１
≦ｚ≦０．１）誘電体膜１９を蒸着する。このとき、Ｔ
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を蒸着するための
前駆体（ｐｒｅｃｕｒｓｏｒ）には、Ｔａ（ＯＣ
２Ｈ５）５（ｔａｎｔａｌｕｍ ｅｔｈｙｌａｔｅ）と
Ａｌ（ＯＣ２Ｈ５）３（ａｌｕｍｉｎｕｍ ｅｔｈｙｌ
ａｔｅ）を用いる。
【００２３】さらに、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電体
膜１９を形成する工程を簡略に説明すれば次の通りであ
る。先ず、ＮＨ３ガスを３００乃至６００℃温度のＬＰ
−ＣＶＤチャンバー内に１０ｓｃｃｍ乃至１０００ｓｃ
ｃｍ流量で定量供給する。このとき、ＮＨ３ガスの流量
は、好ましくは３０乃至６００ｓｃｃｍ、さらに好まし
くは５０乃至３００ｓｃｃｍで定量供給する。
膜１９を形成する工程を簡略に説明すれば次の通りであ
る。先ず、ＮＨ３ガスを３００乃至６００℃温度のＬＰ
−ＣＶＤチャンバー内に１０ｓｃｃｍ乃至１０００ｓｃ
ｃｍ流量で定量供給する。このとき、ＮＨ３ガスの流量
は、好ましくは３０乃至６００ｓｃｃｍ、さらに好まし
くは５０乃至３００ｓｃｃｍで定量供給する。
【００２４】その次に、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎ
ｔａｌｕｍ ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）
３（ａｌｕｍｉｎｕｍ ｅｔｈｙｌａｔｅ）溶液を含む
金属有機化合物溶液を、１５０乃至３００℃の温度範囲
内で定温に維持されている蒸発器又は蒸発管内に流量調
節器を介して定量供給した後、気化させ、化学気相蒸着
（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気
を得る。
ｔａｌｕｍ ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ５）
３（ａｌｕｍｉｎｕｍ ｅｔｈｙｌａｔｅ）溶液を含む
金属有機化合物溶液を、１５０乃至３００℃の温度範囲
内で定温に維持されている蒸発器又は蒸発管内に流量調
節器を介して定量供給した後、気化させ、化学気相蒸着
（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成分の化学蒸気
を得る。
【００２５】次いで、前記化学気相蒸着（ＣＶＤ）用Ｔ
ａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温
度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注
入し、これらの化学蒸気とＮＨ３ガスのチャンバー内の
全体圧力を０．１Ｔｏｒｒ乃至１００Ｔｏｒｒ、好まし
くは０．１２Ｔｏｒｒ乃至５０Ｔｏｒｒ、最も好ましく
は０．１３乃至１０Ｔｏｒｒ雰囲気に維持した状態で化
学蒸気蒸着を誘導して蒸着する。このようにして得られ
るＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９は、約５０乃
至１５０Åの厚さ、好ましくは５５乃至１００Åの厚さ
に蒸着する。
ａ成分の化学蒸気とＡｌ成分の化学蒸気を、１５０℃温
度以上の供給管を通してＬＰ−ＣＶＤチャンバー内に注
入し、これらの化学蒸気とＮＨ３ガスのチャンバー内の
全体圧力を０．１Ｔｏｒｒ乃至１００Ｔｏｒｒ、好まし
くは０．１２Ｔｏｒｒ乃至５０Ｔｏｒｒ、最も好ましく
は０．１３乃至１０Ｔｏｒｒ雰囲気に維持した状態で化
学蒸気蒸着を誘導して蒸着する。このようにして得られ
るＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９は、約５０乃
至１５０Åの厚さ、好ましくは５５乃至１００Åの厚さ
に蒸着する。
【００２６】その次に、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電
体膜１９を３００乃至６００℃の温度とＮ２Ｏ又はＯ２
雰囲気下で低温プラズマにより酸化処理し、炭素不純物
と共に誘電体薄膜内に残存している酸素空孔（ｏｘｙｇ
ｅｎ ｖａｃａｎｃｙ）を同時に除去する。
体膜１９を３００乃至６００℃の温度とＮ２Ｏ又はＯ２
雰囲気下で低温プラズマにより酸化処理し、炭素不純物
と共に誘電体薄膜内に残存している酸素空孔（ｏｘｙｇ
ｅｎ ｖａｃａｎｃｙ）を同時に除去する。
【００２７】その次に、低温プラズマ酸化処理されたＴ
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を、約７００乃至
９００℃の温度とＮ２又はＮＨ３雰囲気の電気炉又はＲ
ＴＰでアニーリング処理し、結晶化を誘導することによ
り誘電体膜の誘電率を増加させる。或いは、低温プラズ
マ酸化処理されたＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１
９を、クラスター（ｃｌｕｓｔｅｒ）化されている隣接
ＲＴＰチャンバーで真空が途切れることなくインシトゥ
で結晶化を誘導することもできる。
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を、約７００乃至
９００℃の温度とＮ２又はＮＨ３雰囲気の電気炉又はＲ
ＴＰでアニーリング処理し、結晶化を誘導することによ
り誘電体膜の誘電率を増加させる。或いは、低温プラズ
マ酸化処理されたＴａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１
９を、クラスター（ｃｌｕｓｔｅｒ）化されている隣接
ＲＴＰチャンバーで真空が途切れることなくインシトゥ
で結晶化を誘導することもできる。
【００２８】一方、プラズマ酸化処理工程を行わず、Ｔ
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を約７００乃至９
００℃の温度とＮ２Ｏ又はＯ２雰囲気下の常圧乃至減圧
状態の電気炉又はＲＴＰでアニーリング処理することに
より、結晶化を誘導すると共に誘電体膜１９内の炭素不
純物と酸素空孔を同時に除去することもできる。
ａ１−ｘＡ１ｘＯｙＮｚ誘電体膜１９を約７００乃至９
００℃の温度とＮ２Ｏ又はＯ２雰囲気下の常圧乃至減圧
状態の電気炉又はＲＴＰでアニーリング処理することに
より、結晶化を誘導すると共に誘電体膜１９内の炭素不
純物と酸素空孔を同時に除去することもできる。
【００２９】次いで、図７に示したように、Ｔａ１−ｘ
Ａ１ｘＯｙＮｚ誘電体膜１９上に上部電極２１を形成し
てキャパシタの製造を完了する。このとき、上部電極２
１にはドープドポリシリコンを用いてＳＩＳ（Ｓｉｌｉ
ｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造の
キャパシタを形成するか、又はＴｉＮ、ＴａＮ、Ｗ、Ｗ
Ｎ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの
金属系物質中何れか一つを用いてＭＩＳ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシ
タを形成することもできる。
Ａ１ｘＯｙＮｚ誘電体膜１９上に上部電極２１を形成し
てキャパシタの製造を完了する。このとき、上部電極２
１にはドープドポリシリコンを用いてＳＩＳ（Ｓｉｌｉ
ｃｏｎ−Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造の
キャパシタを形成するか、又はＴｉＮ、ＴａＮ、Ｗ、Ｗ
Ｎ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの
金属系物質中何れか一つを用いてＭＩＳ（Ｍｅｔａｌ−
Ｉｎｓｕｌａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシ
タを形成することもできる。
【００３０】さらに、上部電極２１の他の例として、図
面に示してはいないが、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電
体膜１９上に金属物質層（未図示）（例えば、ＴｉＮ）
を１００〜６００Åの厚さで先ず形成した後、金属物質
層上に後続熱工程によりキャパシタの電気的特性の劣化
を防ぐための緩衝層としてドープドポリシリコン層（未
図示）を積層し、金属物質層とポリシリコン層で構成さ
れた上部電極を形成することもできる。このとき、金属
物質層（未図示）にはＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳ
ｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物
質中何れか一つを用いて形成する。
面に示してはいないが、Ｔａ１−ｘＡ１ｘＯｙＮｚ誘電
体膜１９上に金属物質層（未図示）（例えば、ＴｉＮ）
を１００〜６００Åの厚さで先ず形成した後、金属物質
層上に後続熱工程によりキャパシタの電気的特性の劣化
を防ぐための緩衝層としてドープドポリシリコン層（未
図示）を積層し、金属物質層とポリシリコン層で構成さ
れた上部電極を形成することもできる。このとき、金属
物質層（未図示）にはＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳ
ｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系物
質中何れか一つを用いて形成する。
【００３１】さらに、下部電極と上部電極の両方をドー
プドシリコンの代りにＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳ
ｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金
属系物質中何れか一つを用い、ＭＩＭ（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタ素子
を形成することもできる。
プドシリコンの代りにＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳ
ｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔのような金
属系物質中何れか一つを用い、ＭＩＭ（Ｍｅｔａｌ−Ｉ
ｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）構造のキャパシタ素子
を形成することもできる。
【００３２】一方、本発明の第２の実施例を図８に示
す。図８に示したように、下部電極の構造を凹形状に形
成し、半導体基板３１上に第１コンタクトホール３４が
備えられた第１層間絶縁膜３３が形成され、第１コンタ
クトホール３４を含む第１層間絶縁膜３３上に第２コン
タクトホール３８が備えられた第２層間絶縁膜３７が形
成されている。
す。図８に示したように、下部電極の構造を凹形状に形
成し、半導体基板３１上に第１コンタクトホール３４が
備えられた第１層間絶縁膜３３が形成され、第１コンタ
クトホール３４を含む第１層間絶縁膜３３上に第２コン
タクトホール３８が備えられた第２層間絶縁膜３７が形
成されている。
【００３３】さらに、第１コンタクトホール３４を含む
第２コンタクトホール３８内に、第１コンタクトホール
を埋め込む凹型のドープドポリシリコン層パターン３５
が形成されている。なお、ドープドポリシリコン層パタ
ーン３５の露出した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈ
ｅｒｉｃａｌ Ｇｒａｉｎ）４１が形成されている。こ
こで、ＨＳＧ４１とドープドポリシリコン層パターン３
５は下部電極を構成する。さらに、ＨＳＧ４１と第２層
間絶縁膜３７上に誘電体膜４３が形成されており、誘電
体膜４３上には上部電極４５が形成されて半導体素子の
キャパシタが構成される。
第２コンタクトホール３８内に、第１コンタクトホール
を埋め込む凹型のドープドポリシリコン層パターン３５
が形成されている。なお、ドープドポリシリコン層パタ
ーン３５の露出した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈ
ｅｒｉｃａｌ Ｇｒａｉｎ）４１が形成されている。こ
こで、ＨＳＧ４１とドープドポリシリコン層パターン３
５は下部電極を構成する。さらに、ＨＳＧ４１と第２層
間絶縁膜３７上に誘電体膜４３が形成されており、誘電
体膜４３上には上部電極４５が形成されて半導体素子の
キャパシタが構成される。
【００３４】ここで、誘電体膜４３には、第１の実施例
でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．
５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜
が用いられる。さらに、上部電極４５にはドープドポリ
シリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成す
るか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、
ＲｕＯ２、Ｉｒ、ＩｒＯ ２、Ｐｔの金属系物質中何れか
一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することも
できる。ここで、上部電極４５は金属系物質層上にポリ
シリコン層を積層した構造に形成することもできる。
でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．
５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜
が用いられる。さらに、上部電極４５にはドープドポリ
シリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成す
るか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、
ＲｕＯ２、Ｉｒ、ＩｒＯ ２、Ｐｔの金属系物質中何れか
一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することも
できる。ここで、上部電極４５は金属系物質層上にポリ
シリコン層を積層した構造に形成することもできる。
【００３５】また、さらに第３の実施例を図９に示す。
図９に示したように、下部電極の構造をシリンダー形に
形成し、半導体基板５１上にコンタクトホール５４が備
えられた層間絶縁膜５３が形成されている。さらに、コ
ンタクトホール５４と層間絶縁膜５３上にシリンダー形
のドープドポリシリコン層パターン５５が形成されてい
る。なお、ドープドポリシリコン層パターン５５の露出
した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎ）５７が形成されている。ここで、ＨＳＧ５
７とドープドポリシリコン層パターン５５は下部電極を
構成する。さらに、ＨＳＧ５７と層間絶縁膜５３上に誘
電体膜５９が形成されており、誘電体膜５９上には上部
電極６１が形成されて半導体素子のキャパシタが構成さ
れる。
図９に示したように、下部電極の構造をシリンダー形に
形成し、半導体基板５１上にコンタクトホール５４が備
えられた層間絶縁膜５３が形成されている。さらに、コ
ンタクトホール５４と層間絶縁膜５３上にシリンダー形
のドープドポリシリコン層パターン５５が形成されてい
る。なお、ドープドポリシリコン層パターン５５の露出
した表面上にＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎ）５７が形成されている。ここで、ＨＳＧ５
７とドープドポリシリコン層パターン５５は下部電極を
構成する。さらに、ＨＳＧ５７と層間絶縁膜５３上に誘
電体膜５９が形成されており、誘電体膜５９上には上部
電極６１が形成されて半導体素子のキャパシタが構成さ
れる。
【００３６】ここで、誘電体膜５９には、第１の実施例
でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．
５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜
が用いられる。さらに、上部電極６１にはドープドポリ
シリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成す
るか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、
ＲｕＯ２、Ｉｒ、ＩｒＯ ２、Ｐｔの金属系物質中何れか
一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することも
できる。ここで、上部電極６１は金属系物質層上にポリ
シリコン層を積層した構造に形成することもできる。
でのＴａ１−ｘＡ１ｘＯｙＮｚ（０．０１≦ｘ≦０．
５、２≦ｙ≦２．５、０．０１≦ｚ≦０．１）誘電体膜
が用いられる。さらに、上部電極６１にはドープドポリ
シリコンを用いてＳＩＳ（Ｓｉｌｉｃｏｎ−Ｉｎｓｕｌ
ａｔｏｒ−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成す
るか、又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、
ＲｕＯ２、Ｉｒ、ＩｒＯ ２、Ｐｔの金属系物質中何れか
一つを用いてＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ
−Ｓｉｌｉｃｏｎ）構造のキャパシタを形成することも
できる。ここで、上部電極６１は金属系物質層上にポリ
シリコン層を積層した構造に形成することもできる。
【００３７】尚、本発明は、本実施例に限られるもので
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
はない。本発明の趣旨から逸脱しない範囲内で多様に変
更実施することが可能である。
【００３８】
【発明の効果】以上説明したように、本発明に係る半導
体素子のキャパシタ及びその製造方法においては、Ｔａ
−Ａｌ−ＯＮ誘電体膜を用いるため従来の不安定な化学
量論比を有する誘電体膜で発生する、酸素空孔と炭素不
純物により漏洩電流が発生する問題点を効果的に解決す
ることができる。
体素子のキャパシタ及びその製造方法においては、Ｔａ
−Ａｌ−ＯＮ誘電体膜を用いるため従来の不安定な化学
量論比を有する誘電体膜で発生する、酸素空孔と炭素不
純物により漏洩電流が発生する問題点を効果的に解決す
ることができる。
【００３９】さらに、低温プラズマ酸化処理法を利用し
て下部電極と誘電体膜の間の界面に発生する低誘電酸化
膜の形成を抑制できるため、均一でない酸化膜の形成に
より漏洩電流が発生することを防ぐことができ、キャパ
シタの等価酸化膜の厚さ（Ｔｏｘ）を２５Å未満に薄く
制御することができる。
て下部電極と誘電体膜の間の界面に発生する低誘電酸化
膜の形成を抑制できるため、均一でない酸化膜の形成に
より漏洩電流が発生することを防ぐことができ、キャパ
シタの等価酸化膜の厚さ（Ｔｏｘ）を２５Å未満に薄く
制御することができる。
【００４０】さらに、０．１８μｍ以下の微細回路線幅
が適用される製品群のメモリセルに適した誘電率を有す
るＴａ−Ａｌ−ＯＮ誘電体膜を得ることができ、下部電
極の面積を増加させるため３次元構造の複雑なキャパシ
タの下部電極を形成する必要がない。従って、本発明は
簡単なスタック構造又は凹（ｃｏｎｃａｖｅ）構造の下
部電極を用いても２５ｆＦ／ｃｅｌｌ以上の十分な充電
容量を得ることができるため、キャパシタの製造時に単
位工程数が減少されて単位工程時間が短縮され、生産コ
ストを節減することができる。
が適用される製品群のメモリセルに適した誘電率を有す
るＴａ−Ａｌ−ＯＮ誘電体膜を得ることができ、下部電
極の面積を増加させるため３次元構造の複雑なキャパシ
タの下部電極を形成する必要がない。従って、本発明は
簡単なスタック構造又は凹（ｃｏｎｃａｖｅ）構造の下
部電極を用いても２５ｆＦ／ｃｅｌｌ以上の十分な充電
容量を得ることができるため、キャパシタの製造時に単
位工程数が減少されて単位工程時間が短縮され、生産コ
ストを節減することができる。
【００４１】さらに、Ｔａ−Ａｌ−ＯＮ薄膜は等価酸化
膜（Ｔｏｘ）の厚さを約２５Å以下に低めても、従来の
Ｔａ２Ｏ５誘電体膜を用いた場合より漏洩電流が相対的
に小さく安定的であり、絶縁破壊電圧（ｂｒｅａｋｄｏ
ｗｎ ｖｏｌｔａｇｅ）が高く降伏電界特性に優れた電
気的特性値を得ることができるため、０．１３μｍ以下
の微細回路線幅が適用される次世代製品群のメモリセル
でも２５ｆＦ／ｃｅｌｌ以上の十分な充電容量を得るこ
とができる。
膜（Ｔｏｘ）の厚さを約２５Å以下に低めても、従来の
Ｔａ２Ｏ５誘電体膜を用いた場合より漏洩電流が相対的
に小さく安定的であり、絶縁破壊電圧（ｂｒｅａｋｄｏ
ｗｎ ｖｏｌｔａｇｅ）が高く降伏電界特性に優れた電
気的特性値を得ることができるため、０．１３μｍ以下
の微細回路線幅が適用される次世代製品群のメモリセル
でも２５ｆＦ／ｃｅｌｌ以上の十分な充電容量を得るこ
とができる。
【図１】従来技術に係る半導体素子のキャパシタ及びそ
の製造方法において、誘電体膜にＴａ２Ｏ５薄膜を用い
たキャパシタの断面図である。
の製造方法において、誘電体膜にＴａ２Ｏ５薄膜を用い
たキャパシタの断面図である。
【図２】従来技術に係るキャパシタ製造方法において、
Ｔａ２Ｏ５誘電体膜を形成した後、後続熱処理（酸化工
程）時に活性酸素によりＴａ２Ｏ５薄膜内に存在する酸
素空孔と炭素不純物が除去されることを示す説明図であ
る。
Ｔａ２Ｏ５誘電体膜を形成した後、後続熱処理（酸化工
程）時に活性酸素によりＴａ２Ｏ５薄膜内に存在する酸
素空孔と炭素不純物が除去されることを示す説明図であ
る。
【図３】従来技術に係るキャパシタ製造方法において、
Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２Ｏ熱処理（酸化処
理）工程を進めたキャパシタの断面ＳＥＭ写真である。
Ｔａ２Ｏ５薄膜を蒸着した後、Ｎ２Ｏ熱処理（酸化処
理）工程を進めたキャパシタの断面ＳＥＭ写真である。
【図４】本発明の第１の実施例による半導体素子のキャ
パシタの製造工程を説明するための工程断面図である。
パシタの製造工程を説明するための工程断面図である。
【図５】本発明の第１の実施例による半導体素子のキャ
パシタの製造工程を説明するための工程断面図である。
パシタの製造工程を説明するための工程断面図である。
【図６】本発明の第１の実施例による半導体素子のキャ
パシタの製造工程を説明するための工程断面図である。
パシタの製造工程を説明するための工程断面図である。
【図７】本発明の第１の実施例による半導体素子のキャ
パシタの製造工程を説明するための工程断面図である。
パシタの製造工程を説明するための工程断面図である。
【図８】本発明の第２の実施例による半導体素子のキャ
パシタの断面図である。
パシタの断面図である。
【図９】本発明の第３の実施例による半導体素子のキャ
パシタの断面図である。
パシタの断面図である。
１１、３１、５１ 半導体基板 １３、５３ 層間絶縁膜 １５、５５ 下部電極 １７ 窒化膜 １９ Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜 ２１ 上部電極 ３３ 第１層間絶縁膜 ３４ 第１コンタクトホール ３５ ドープドポリシリコン層パターン ３７ 第２層間絶縁膜 ３８ 第２コンタクトホール ４１、５７ ＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａ
ｌ Ｇｒａｉｎ） ４３、５９ 誘電体膜（Ｔａ１−ｘＡｌｘＯ
ｙＮｚ） ４５、６１ 上部電極 ５４ コンタクトホール
ｌ Ｇｒａｉｎ） ４３、５９ 誘電体膜（Ｔａ１−ｘＡｌｘＯ
ｙＮｚ） ４５、６１ 上部電極 ５４ コンタクトホール
Claims (26)
- 【請求項１】 半導体基板を供給する段階と、 前記半導体基板上に下部電極を形成する段階と、 前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１
≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．
１）誘電体膜を形成する段階と、 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を
形成する段階とを含んでなることを特徴とする半導体素
子のキャパシタ製造方法。 - 【請求項２】 半導体基板を供給する段階と、 前記半導体基板上に下部電極を形成する段階と、 前記下部電極上にＴａ１−ｘＡｌｘＯｙＮｚ（０．０１
≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦ｚ≦０．
１）誘電体膜を形成する段階と、 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜に低温プラズマ
による酸化処理を行う段階と、 前記酸化処理されたＴａ１−ｘＡｌｘＯｙＮｚ誘電体膜
をアニーリング処理して結晶化を誘導する段階と、 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に上部電極を
形成する段階とを含んでなることを特徴とする半導体素
子のキャパシタ製造方法。 - 【請求項３】 前記下部電極は、シリコン系物質である
ドープドポリシリコン又は非晶質シリコンで形成するこ
とを特徴とする請求項１又は２に記載の半導体素子のキ
ャパシタ製造方法。 - 【請求項４】 前記下部電極は、スタック（ｓｉｍｐｌ
ｅ ｓｔａｃｋｅｄ）構造、シリンダー構造、円筒形構
造、又は凹（ｃｏｎｃａｖｅ）構造に形成することを特
徴とする請求項１又は２に記載の半導体素子のキャパシ
タ製造方法。 - 【請求項５】 前記下部電極の表面上にＨＳＧ（Ｈｅｍ
ｉ−Ｓｐｈｅｒｉｃａｌ−Ｇｒａｉｎ）を形成する段階
をさらに含むことを特徴とする請求項１又は２に記載の
半導体素子のキャパシタ製造方法。 - 【請求項６】 前記上部電極は、ＴｉＮ、ＴａＮ、Ｗ、
ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔ
の金属系物質中いずれか一つを用いて形成することを特
徴とする請求項１又は２に記載の半導体素子のキャパシ
タ製造方法。 - 【請求項７】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜
を形成する前に、前記下部電極を窒化処理又は酸化処理
する段階をさらに含むことを特徴とする請求項１又は２
に記載の半導体素子のキャパシタ製造方法。 - 【請求項８】 前記下部電極を窒化処理する段階は、低
圧化学気相蒸着（ＬＰＣＶＤ）チャンバー内で、ＮＨ３
ガス又はＮ２／Ｈ２ガス雰囲気下で半導体基板の温度を
３００乃至５００℃に維持させた状態でプラズマを放電
させることにより行われることを特徴とする請求項７記
載の半導体素子のキャパシタ製造方法。 - 【請求項９】 前記下部電極を窒化処理する段階は、６
５０乃至９５０℃の温度及びＮＨ３ガス雰囲気下で、急
速熱処理（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓ：ＲＴＰ）工程により行われることを特徴とする請求
項７記載の半導体素子のキャパシタ製造方法。 - 【請求項１０】 前記下部電極を窒化処理する段階は、
５００乃至１０００℃の温度及びＮＨ３ガス雰囲気下で
行うことを特徴とする請求項７記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１１】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜を形成する前に、蒸気状態又は溶液状態のＨＦ化合物
を利用して前記半導体基板を洗浄する段階をさらに含む
ことを特徴とする請求項１又は２に記載の半導体素子の
キャパシタ製造方法。 - 【請求項１２】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜は、３００乃至６００℃温度のＬＰ−ＣＶＤチャンバ
ー内に１０ｓｃｃｍ（ｓｔａｎｄａｒｄ ｃｃ／ｍｉ
ｎ）乃至１０００ｓｃｃｍ流量のＮＨ３ガスを定量供給
した状態で、Ｔａ（ＯＣ２Ｈ５）５（ｔａｎｔａｌｕｍ
ｅｔｈｙｌａｔｅ）とＡｌ（ＯＣ２Ｈ ５）３（ａｌｕ
ｍｉｎｕｍ ｅｔｈｙｌａｔｅ）溶液を含む金属有機化
合物溶液を流量調節器を介して蒸発器又は蒸発管内に定
量供給し、１５０乃至３００℃の温度範囲内で定温に維
持されている蒸発器又は蒸発管内で気化させて得られる
化学気相蒸着（ＣＶＤ）用Ｔａ成分の化学蒸気とＡｌ成
分の化学蒸気を、１５０℃温度以上の供給管を通してＬ
Ｐ−ＣＶＤチャンバー内に注入し、チャンバー内の全体
圧力を１００Ｔｏｒｒ以下の雰囲気に維持した状態で化
学蒸気蒸着を誘導して蒸着することを特徴とする請求項
１又は２に記載の半導体素子のキャパシタ製造方法。 - 【請求項１３】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜を形成する段階後、３００乃至６００℃の温度とＮ２
Ｏ又はＯ２ガス雰囲気下で、低温プラズマによる酸化処
理を行う段階をさらに含むことを特徴とする請求項１に
記載の半導体素子のキャパシタ製造方法。 - 【請求項１４】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜に低温プラズマによる酸化処理段階実行後、７００乃
至９００℃の温度とＮ２又はＮＨ３雰囲気下の電気炉又
はＲＴＰ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ｐｒｏｃｅｓ
ｓ）でアニーリング処理して結晶化を誘導する段階をさ
らに含むことを特徴とする請求項１３記載の半導体素子
のキャパシタ製造方法。 - 【請求項１５】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜に低温プラズマによる酸化処理段階実行後、他とクラ
スター（ｃｌｕｓｔｅｒ）化されている隣接ＲＴＰチャ
ンバーで、真空が途切れることなくインシトゥ（ｉｎ−
ｓｉｔｕ）で結晶化を誘導する段階をさらに含むことを
特徴とする請求項１３記載の半導体素子のキャパシタ製
造方法。 - 【請求項１６】 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体
膜を形成する段階後、７００乃至９００℃の温度とＮ２
Ｏ又はＯ２雰囲気下で、常圧又は減圧状態の電気炉又は
ＲＴＰでアニーリング処理を行う段階をさらに含むこと
を特徴とする請求項１に記載の半導体素子のキャパシタ
製造方法。 - 【請求項１７】 前記上部電極は、ＴｉＮ、ＴａＮ、
Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、
Ｐｔの金属系物質中いずれか一つを用いて形成すること
を特徴とする請求項１又は２に記載の半導体素子のキャ
パシタ製造方法。 - 【請求項１８】 前記上部電極は、前記Ｔａ１−ｘＡｌ
ｘＯｙＮｚ誘電体膜上に前記金属系物質を１００乃至６
００Åの厚さで形成した後、その上にドープドポリシリ
コン層を積層して形成することを特徴とする請求項１７
記載の半導体素子のキャパシタ製造方法。 - 【請求項１９】 前記下部電極と上部電極の両方を、ド
ープドポリシリコン又はＴｉＮ、ＴａＮ、Ｗ、ＷＮ、Ｗ
Ｓｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、Ｐｔの金属系
物質中いずれか一つを用いて形成することを特徴とする
請求項１又は２に記載の半導体素子のキャパシタ製造方
法。 - 【請求項２０】 前記低温プラズマにより酸化処理を行
う段階は、３００乃至６００℃の温度とＮ２Ｏ又はＯ２
ガス雰囲気下で行うことを特徴とする請求項２に記載の
半導体素子のキャパシタ製造方法。 - 【請求項２１】 前記酸化処理されたＴａ１−ｘＡｌｘ
ＯｙＮｚ誘電体膜をアニーリング処理する段階は、７０
０乃至９００℃の温度とＮ２又はＮＨ３雰囲気下の電気
炉又はＲＴＰで行うことを特徴とする請求項２に記載の
半導体素子のキャパシタ製造方法。 - 【請求項２２】 半導体基板と、 前記半導体基板上に形成された下部電極と、 前記下部電極上に形成されたＴａ１−ｘＡｌｘＯｙＮｚ
（０．０１≦ｘ≦０．５、２≦ｙ≦２．５、０．０１≦
ｚ≦０．１）誘電体膜と、 前記Ｔａ１−ｘＡｌｘＯｙＮｚ誘電体膜上に形成された
上部電極とを含んでなることを特徴とする半導体素子の
キャパシタ。 - 【請求項２３】 前記上部電極は、ＴｉＮ、ＴａＮ、
Ｗ、ＷＮ、ＷＳｉ、Ｒｕ、ＲｕＯ２、Ｉｒ、ＩｒＯ２、
Ｐｔの金属系物質中いずれか一つを用いて形成されるこ
とを特徴とする請求項２２に記載の半導体素子のキャパ
シタ。 - 【請求項２４】 前記上部電極は、前記金属系物質中い
ずれか一つによって形成された金属系物質層にドープド
ポリシリコン層が積層された構造に構成されることを特
徴とする請求項２３に記載の半導体素子のキャパシタ。 - 【請求項２５】 前記下部電極は、凹構造又はシリンダ
ー構造であることを特徴とする請求項２２に記載の半導
体素子のキャパシタ。 - 【請求項２６】 前記下部電極は、ドープドポリシリコ
ン膜とその表面に形成されるＨＳＧ（Ｈｅｍｉ−Ｓｐｈ
ｅｒｉｃａｌ−Ｇｒａｉｎ）で構成されることを特徴と
する請求項２２に記載の半導体素子のキャパシタ。
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