JP4761747B2

JP4761747B2 - 半導体装置

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Publication number: JP4761747B2
Application number: JP2004275528A
Authority: JP
Inventors: 良夫小澤
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2004-09-22
Filing date: 2004-09-22
Publication date: 2011-08-31
Anticipated expiration: 2024-09-22
Also published as: KR100736287B1; JP2006093327A; US7960230B2; KR20060051429A; US20060060913A1; US7705391B2; US20110220984A1; US8318561B2; US20120052639A1; US8076711B2; US20100221881A1

Description

本発明は、浮遊ゲート電極を有する半導体装置に関する。

図９の（ａ）は、従来例に係る不揮発性メモリセルの構造を示す図であり、ワード線方向（チャネル幅方向：チャネル電流が流れる方向と直交する方向）の断面図である。シリコン基板１上には、トンネル絶縁膜２を挟んで、複数の浮遊ゲート電極３が、互いに所定距離をおいて隣接している。各浮遊ゲート電極３の下部の間には、素子分離絶縁膜４が埋め込まれている。さらに、各浮遊ゲート電極３の側面の一部と上面、および素子分離絶縁膜４の上面は、電極間絶縁膜５を挟んで、制御ゲート電極６で覆われている。

図９の（ｂ）は、上記不揮発性メモリセルの構造を示す図であり、ビット線方向（チャネル長方向：チャネル電流が流れる方向）の断面図である。シリコン基板１表面には複数のセル拡散層７が形成されており、各拡散層７の間の位置に、トンネル絶縁膜２を挟んで、浮遊ゲート電極３、電極間絶縁膜５、および制御ゲート電極６からなる複数の積層型セルＣＥが、互いに所定距離をおいて隣接している。各積層型セルＣＥの間には、層間絶縁膜８が埋め込まれている。

図９の（ｂ）に示すように、ビット線方向（チャネル長方向）に隣接する浮遊ゲート電極３，３は、層間絶縁膜８を挟んで対向している。メモリセルの微細化とともに、この対向距離は短くなり、隣接する浮遊ゲート電極３，３の対向する面の間の浮遊容量Ｃが大きくなる。このため、隣接するセルの書込み／消去状態が、着目しているセルの動作特性に影響を与え、いわゆる隣接セル間干渉が生じてメモリ誤動作の原因となる。

また、図９の（ａ）に示すように、ワード線方向（チャネル幅方向）に隣接する浮遊ゲート電極３，３の間に埋め込まれている部分の制御ゲート電極の幅は、メモリセルの微細化とともに狭くなる。通常、制御ゲート電極の埋め込み部分はドーパント不純物を含んだ半導体からなっているので、書込み／消去動作時のような高電界印加時に、埋め込み部分で空乏化が起こる。このため、制御ゲート電極６と浮遊ゲート電極３との間の電気容量の低下が無視できなくなり、メモリセルの誤動作を起こすことになる。また、埋め込み部分で空乏化が起こると、その両側の浮遊ゲート電極３，３間の電気的シールド効果が低下するため、隣接セル間干渉によるメモリ誤動作の発生確率も高くなる。

なお、特許文献１には、基板面に分離溝により相互に分離され、かつ上端が丸められた凸状の素子形成領域を設け、その上にトンネル膜、ＦＧ電極、容量絶縁膜、ＧＣ電極を形成したＥＥＰＲＯＭが開示されている。

特許文献２には、ＦＧ電極に自己整合で分離溝を設け、全面酸化後、前記分離溝を絶縁膜で埋め込み、その表面を後退させてＦＧ電極側面を露出させる。全面に第２の電極間絶縁膜を形成し、さらにＣＧ電極を形成するＥＥＰＲＯＭの製造方法が開示されている。
特開平８−８８２８５号公報特開平１１−１７７０６６号公報

本発明の目的は、隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置を提供することにある。

本発明の一形態の半導体装置は、素子分離絶縁膜によって互いに分離された複数のメモリセルがチャネル幅方向に沿って並んで配置される半導体装置であって、前記メモリセルの各々は、半導体基板上にトンネル絶縁膜を挟んで設けられ、上部領域と前記チャネル幅方向の幅が前記上部領域の幅より広い下部領域とを有し、前記下部領域の側端部の全体が前記素子分離絶縁膜に接触する浮遊ゲート電極と、前記浮遊ゲート電極の前記上部及び下部領域の上端部、前記上部領域の側端部を連続して覆う電極間絶縁膜と、前記浮遊ゲート電極上に前記電極間絶縁膜を挟んで設けられた制御ゲート電極と、を具備し、前記上部領域の側端部を覆う前記電極間絶縁膜は、前記下部領域と前記素子分離絶縁膜との界面の延長線上をまたがり、且つ、前記上部領域の側端部を覆う前記電極間絶縁膜の下部の一部分が、前記上部領域の側端部と前記素子分離絶縁膜との間に介在し、前記制御ゲート電極は、前記チャネル幅方向に並んで配置される前記複数のメモリセルに共通に用いられ、前記制御ゲート電極の一部が前記チャネル幅方向に互いに隣接する前記浮遊ゲート電極の対向領域に、埋め込まれ、前記制御ゲート電極の少なくとも埋め込み部分はドーパント不純物を含む半導体からなる。

本発明によれば、隣接するメモリセル間の干渉に起因するメモリセルの誤動作を回避する半導体装置を提供できる。

（第１の実施の形態）
図１の（ａ）および（ｂ）は、本発明の第１の実施の形態に係る半導体装置である不揮発性メモリ（ＮＡＮＤフラッシュメモリ）の構成を示す図である。図１の（ａ）はＮＡＮＤ型フラッシュメモリのメモリセルの平面図、図１の（ｂ）は上記メモリセルの等価回路図である。

図１の（ａ）および（ｂ）において、Ｍ１〜Ｍ８は不揮発性メモリセル部、Ｓ１およびＳ２は選択トランジスタ部、ＣＧ１〜ＣＧ８（ワード線）は制御ゲート、ＳＧ１およびＳＧ２は選択ゲート、ＢＬ１およびＢＬ２はビット線、Ｖssはソース電圧を示している。

図２は、本発明の第１の実施の形態に係る不揮発性メモリセルの構造を示す図であり、ワード線方向（チャネル幅方向）の断面図である。

シリコン基板１上には、トンネル絶縁膜２を挟んで、複数の浮遊ゲート電極３が、互いに所定距離をおいて隣接している。各浮遊ゲート電極３は、下部の幅よりも上部の幅が狭くなっている。そして、隣接する浮遊ゲート電極３，３の間には、浮遊ゲート電極３下部の幅が広い領域の高さ方向の位置まで、素子分離絶縁膜４が埋め込まれている。さらに、浮遊ゲート電極３上と素子分離絶縁膜４上には、電極間絶縁膜５を挟んで、制御ゲート電極６が覆われている。制御ゲート電極６の一部は、隣接する浮遊ゲート電極３，３の間に埋め込まれている。

このメモリセル構造では、図９の（ａ）に示した従来の構造に比べて、浮遊ゲート電極３と制御ゲート電極６との対向面積（電極間絶縁膜５の面積）を確保したまま、ビット線方向（チャネル長方向）に直交する浮遊ゲート電極３の側面の面積を縮小できる。このため、メモリセルのカップリング比を確保してセル動作電圧の上昇を抑えつつ、ビット線方向（チャネル長方向）に隣接する浮遊ゲート電極３，３間の寄生容量を低減して、メモリセルの誤動作の発生率を低減できる。

なお、このメモリセル構造では、制御ゲート電極６の埋め込み部分の上部の幅Ｗ１は、互いに対向する浮遊ゲート電極３，３の最小間隔Ｗ２から電極間絶縁膜５の膜厚Ｗ３の２倍を差し引いた幅よりも広くなっている。したがって、制御ゲート電極６の埋め込み部分がドーパント不純物を含んだ半導体からなっている場合、制御ゲート電極６の底面部分まで十分にドーパントが拡散できる。その結果、書込み／消去動作時のような高電界印加時に、埋め込み部分で空乏化が起きにくい。このため、制御ゲート電極６と浮遊ゲート電極３との間の電気容量の低下に起因したメモリセルの誤動作を回避できる。また、隣接する浮遊ゲート電極３，３間の電気的シールド効果の低下に起因したメモリ誤動作も回避できる。

図３は、本第１の実施の形態の不揮発性メモリセルの変形例を示す断面図である。この変形例では、隣接する浮遊ゲート電極３，３の間に、浮遊ゲート電極３の幅が狭くなる高さ方向の位置まで、素子分離絶縁膜４が埋め込まれている。このメモリセル構造では、上述した制御ゲート電極６の埋め込み部分の空乏化がさらに起きにくいので、空乏化に起因したメモリ誤動作率をさらに低減できる。

なお、図２，図３において、浮遊ゲート電極３の幅が狭くなる高さ方向の位置はどこでもよいが、できるだけトンネル絶縁膜２に近い位置の方が効果は大きくなるので望ましい。また、浮遊ゲート電極３の幅は、図２，図３に示すように１段階の変化に限るものではなく、図４に示すように高さ方向に向けて２段階に変化してもよいし、３段階以上に変化してもよい。

図５の（ａ）〜（ｄ）および図６の（ａ）（ｂ）は、本第１の実施の形態に係る不揮発性メモリセルの製造手順を示す図である。以下、図２に示した如きメモリセルの製造手順を、図５の（ａ）〜（ｄ）および図６の（ａ）（ｂ）を基に説明する。なお、図５の（ａ）〜（ｄ）では、不揮発性メモリセルのワード線方向（チャネル幅方向）の断面図を示している。図６の（ａ）（ｂ）では、左側に不揮発性メモリセルのビット線方向（チャネル長方向）の断面図、右側に不揮発性メモリセルのワード線方向（チャネル幅方向）の断面図を示している。

まず、図５の（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面に、厚さ１０ｎｍのトンネル絶縁膜１０２を熱酸化法で形成後、浮遊ゲート電極となる厚さ１５０ｎｍのリンドープの多結晶シリコン層１０３を減圧ＣＶＤ（ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法で堆積する。その後、ＣＭＰ（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈ）のストッパー膜１０４、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）のマスク膜１０５を順次減圧ＣＶＤ法で堆積する。

その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク膜１０５、ストッパー膜１０４、リンドープの多結晶シリコン層１０３の上層部を順次エッチング加工する。これにより、側壁部２０１が形成される。

次に、図５の（ｂ）に示すように、全面にシリコン酸化膜を減圧ＣＶＤ法で堆積した後、全面ＲＩＥを行う。このとき、側壁部２０１に側壁マスク膜１０５ａが残るように全面ＲＩＥの条件を設定する。次に、図５の（ｃ）に示すように、マスク膜１０５と側壁マスク膜１０５ａをマスクに、多結晶シリコン層１０３の露出領域、トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ１５０ｎｍの素子分離溝１０６を形成する。これにより、下部の幅が広く上部の幅が狭い浮遊ゲート電極の形状が形成された。

次に、図５の（ｄ）に示すように、全面に厚さ４００ｎｍの素子分離用のシリコン酸化膜１０７ａをプラズマＣＶＤ法で堆積して、素子分離溝１０６を完全に埋め込む。その後、表面部分のシリコン酸化膜１０７ａとマスク膜１０５をＣＭＰ法で除去して、表面を平坦化する。その後、露出したストッパー膜１０４をリン酸溶液でエッチング除去した後、シリコン酸化膜１０７ａの露出表面を希フッ酸溶液でエッチング除去して、シリコン酸化膜１０７ａを浮遊ゲート電極の幅が広い高さ方向の位置まで後退させる。

次に、図６の（ａ）に示すように、全面にシリコン酸化膜／シリコン窒化膜／シリコン酸化膜からなる３層構造の厚さ１５ｎｍの電極間絶縁膜１０９を減圧ＣＶＤ法で順次堆積後、制御ゲート電極となる多結晶シリコン層／タングステンシリサイド層からなる２層構造の厚さ１００ｎｍの導電層１１０を減圧ＣＶＤ法で順次堆積し、さらに、ＲＩＥのマスク膜１１１を減圧ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、マスク膜１１１、導電層１１０、電極間絶縁膜１０９、多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工して、積層型セル間のスリット部１１２を形成する。これにより、浮遊ゲート電極１１３および制御ゲート電極１１４の形状が確定する。

次に、図６の（ｂ）に示すように、露出面に厚さ１０ｎｍの電極側壁酸化膜と呼ばれるシリコン酸化膜１１５を熱酸化法および減圧ＣＶＤ法を組み合わせて形成後、イオン注入法を用いてセル拡散層１１６を形成し、さらに、全面を覆うように層間絶縁膜となるＢＰＳＧ（ＢｏｒｏＰｈｏｓｐｈｏｓｉｌｉｃａｔｅＧｌａｓｓ）膜１１７を減圧ＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリセルを完成させる。

（第２の実施の形態）
図７の（ａ）〜（ｃ）は、本第２の実施の形態に係る半導体装置である不揮発性メモリセルの製造手順を示す図である。以下、図２に示した如きメモリセルの製造手順を、図７の（ａ）〜（ｃ）を基に説明する。なお、図７の（ａ）〜（ｃ）では、ワード線方向（チャネル幅方向）の断面図を示している。

まず、図７の（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面に、厚さ１０ｎｍのトンネル絶縁膜１０２を熱酸化法で形成後、浮遊ゲート電極となる厚さ１５０ｎｍのリンドープの多結晶シリコン層１０３を減圧ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、リンドープの多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ１５０ｎｍの素子分離溝を形成する。

次に、全面に厚さ４００ｎｍの素子分離用のシリコン酸化膜１０７ａをプラズマＣＶＤ法で堆積して、素子分離溝を完全に埋め込む。その後、ＣＭＰ法で表面を平坦化し、さらに、シリコン酸化膜１０７ａの露出表面を希フッ酸溶液でエッチング除去して、浮遊ゲート電極１０３の側壁面を７０ｎｍ露出させる。

次に、図７の（ｂ）に示すように、アルカリ溶液による等方性エッチングで、浮遊ゲート電極１０３ａの露出面を３０ｎｍ後退させる。これにより、浮遊ゲート電極１０３ａの形状は、下部の幅が広く上部の幅が狭くなる。次に、図７の（ｃ）に示すように、シリコン酸化膜１０７ａの露出表面を希フッ酸溶液でエッチング除去して、シリコン酸化膜１０７ａを浮遊ゲート電極の幅が広い高さ位置まで後退させる。

その後は、図６の（ａ）（ｂ）に示したような方法を用いることにより、図２の如きメモリセル構造を完成させる。

（第３の実施の形態）
図８の（ａ）（ｂ）は、本第３の実施の形態に係る半導体装置である不揮発性メモリセルの製造手順を示す図である。以下、図３に示した如きメモリセルの製造手順を、図８の（ａ）（ｂ）を基に説明する。なお、図８の（ａ）（ｂ）では、ワード線方向（チャネル幅方向）の断面図を示している。

まず、図８の（ａ）に示すように、所望の不純物をドーピングしたシリコン基板１０１の表面に、厚さ７ｎｍのトンネル絶縁膜１０２を熱酸化法で形成後、浮遊ゲート電極となる厚さ１５０ｎｍのリンドープの多結晶シリコン層１０３を減圧ＣＶＤ法で堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、リンドープの多結晶シリコン層１０３、トンネル絶縁膜１０２を順次エッチング加工し、さらにシリコン基板１０１の露出領域をエッチングして、深さ１５０ｎｍの素子分離溝を形成する。

次に、図８の（ｂ）に示すように、酸素ラジカルを１０％含む酸素雰囲気（酸化性雰囲気）で８００℃、１時間の酸化を行い、厚さ８ｎｍのラジカル酸化膜からなる電極間絶縁膜１０９ａを形成する。これにより、浮遊ゲート電極１０３ａの形状は、下部の幅が広く上部の幅が狭くなる。また、隣接する浮遊ゲート電極１０３，１０３の側壁面上に形成される電極間絶縁膜１０９ａ，１０９ａ間の開口幅は、浮遊ゲート電極１０３，１０３間の最小間隔から電極間絶縁膜１０９ａの膜厚の２倍を差し引いた幅よりも広くなる。

その後は、図６の（ａ）（ｂ）に示したような方法を用いることにより、図３の如きメモリセル構造を完成させる。

なお、図８の（ｃ）のように、ラジカル酸化膜１０９ａを形成後、ＣＶＤ酸化膜１０９ｂを堆積し、２層の電極間絶縁膜を形成してもよい。その他、最下層をラジカル酸化膜で形成すれば、その上にいかなる絶縁膜を形成してもよく、多層にしてもよい。

なお、本実施の形態のように、ラジカル酸化で電極間絶縁膜１０９ａ、またはその一部を形成すると、比較的低温で電極間絶縁膜１０９ａの形成ができるので、トンネル酸化膜の熱ダメージが軽減されて、トンネル酸化膜の特性劣化を抑制できる。また、露出している素子分離酸化膜の表面膜質を改質する効果もあるため、隣接する浮遊ゲート電極１０３ａ，１０３ａ間のリーク電流を低減できて、メモリセルの信頼性を向上できる。

また、図８の（ｄ）に示すように、シリコン酸化膜１０９ａ、シリコン窒化膜１０９ｃ、及びシリコン酸化膜１０９ｄからなる３層の電極間絶縁膜を形成する場合、シリコン窒化層１０９ｃをアンモニアや一酸化窒化等の窒素を含むガス雰囲気で熱窒化して形成すると、例えば窒化膜厚を１ｎｍ程度に薄膜化できるので、制御ゲート電極の埋め込み部分の幅をより広くすることができる。また、ラジカル窒化でシリコン窒化膜１０９ｃを形成しても、同様の効果が得られる。

また、図８の（ｄ）のシリコン窒化膜１０９ｃを、ヘキサクロルジシランとアンモニアを原料ガスとするＣＶＤで形成すると、シリコン窒化膜１０９ｃの電子トラップ密度が高いので、例えば窒化膜厚を１ｎｍ程度に薄膜化できて、制御ゲート電極の埋め込み部分の幅をより広くすることができる。他の原料ガスの組合せでも、膜の電子トラップ密度が高い成膜方法ならば適用できる。

また、図８の（ｄ）のシリコン窒化膜１０９ｃを、シリコン窒化膜の代わりにアルミナ膜としてもよい。アルミナ膜とシリコン酸化膜との仕事関数差はアルミナ膜とシリコン窒化膜との仕事関数差よりも大きいので、例えばアルミナ膜厚を１ｎｍ程度に薄膜化できて、制御ゲート電極の埋め込み部分の幅をより広くすることができる。他の絶縁膜材料でも、シリコン酸化膜との仕事関数差が大きい膜であればよい。

本発明の実施の形態によれば、メモリセルのカップリング比を確保して動作電圧の上昇を抑えつつ、ビット線方向に隣接する浮遊ゲート電極間の寄生容量を低減してメモリセルの誤動作を回避できる。また、制御ゲート電極の埋め込み部分の空乏化に起因するメモリセルの誤動作を回避できる。

さらに、トンネル絶縁膜の特性劣化を抑制しながら、制御ゲート電極の空乏化に起因するメモリセルの誤動作を回避できる。また、素子分離絶縁膜の表面膜質を改質する効果もあるので、対向する浮遊ゲート電極間のリーク不良を回避できる。また、電極間絶縁膜を薄膜化できるので、制御ゲート電極の空乏化に起因するメモリセルの誤動作を回避できる。

なお、本発明は上記実施の形態のみに限定されず、要旨を変更しない範囲で適宜変形して実施できる。

第１の実施の形態に係る不揮発性メモリの構成を示す図。第１の実施の形態に係る不揮発性メモリセルの構造を示す図。第１の実施の形態の不揮発性メモリセルの変形例を示す断面図。第１の実施の形態の不揮発性メモリセルの変形例を示す断面図。第１の実施の形態に係る不揮発性メモリセルの製造手順を示す図。第１の実施の形態に係る不揮発性メモリセルの製造手順を示す図。第２の実施の形態に係る不揮発性メモリセルの製造手順を示す図。第３の実施の形態に係る不揮発性メモリセルの製造手順を示す図。従来例に係る不揮発性メモリセルの構造を示す図。

符号の説明

１…シリコン基板２…トンネル絶縁膜３…浮遊ゲート電極４…素子分離絶縁膜５…電極間絶縁膜６…制御ゲート電極１０１…シリコン基板１０２…トンネル絶縁膜１０３…多結晶シリコン層１０３ａ…浮遊ゲート電極１０４…ストッパー膜１０５…マスク膜２０１…側壁部１０５ａ…側壁マスク膜１０６…素子分離溝１０７ａ…シリコン酸化膜１０９…電極間絶縁膜１１０…導電層１１１…マスク膜１１２…スリット部１１３…浮遊ゲート電極１１４…制御ゲート電極１１５…シリコン酸化膜１１６…セル拡散層１１７…ＢＰＳＧ膜１０９ａ…電極間絶縁膜１０９ｂ…ＣＶＤ酸化膜１０９ｃ…シリコン窒化膜１０９ｄ…シリコン酸化膜

Claims

素子分離絶縁膜によって互いに分離された複数のメモリセルがチャネル幅方向に沿って並んで配置される半導体装置であって、
前記メモリセルの各々は、
半導体基板上にトンネル絶縁膜を挟んで設けられ、上部領域と前記チャネル幅方向の幅が前記上部領域の幅より広い下部領域とを有し、前記下部領域の側端部の全体が前記素子分離絶縁膜に接触する浮遊ゲート電極と、
前記浮遊ゲート電極の前記上部及び下部領域の上端部、前記上部領域の側端部を連続して覆う電極間絶縁膜と、
前記浮遊ゲート電極上に前記電極間絶縁膜を挟んで設けられた制御ゲート電極と、
を具備し、
前記上部領域の側端部を覆う前記電極間絶縁膜は、前記下部領域と前記素子分離絶縁膜との界面の延長線上をまたがり、且つ、前記上部領域の側端部を覆う前記電極間絶縁膜の下部の一部分が、前記上部領域の側端部と前記素子分離絶縁膜との間に介在し、
前記制御ゲート電極は、前記チャネル幅方向に並んで配置される前記複数のメモリセルに共通に用いられ、前記制御ゲート電極の一部が前記チャネル幅方向に互いに隣接する前記浮遊ゲート電極の対向領域に、埋め込まれ、前記制御ゲート電極の少なくとも埋め込み部分はドーパント不純物を含む半導体からなることを特徴とする半導体装置。
前記制御ゲート電極の埋め込み部分の上部の幅は、互いに隣接する前記浮遊ゲート電極の前記対向領域間の最小間隔から前記電極間絶縁膜の膜厚の２倍を差し引いた幅よりも広いことを特徴とする請求項１に記載の半導体装置。