JP4480541B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関し、特にアシストゲートを備えた不揮発性半導体記憶装置に関する。

従来、不揮発性半導体記憶装置の小型化を図るために様々な試みがなされている（下記特許文献１参照）。不揮発性半導体記憶装置の小型化を図ることができる技術として、ＡＧ−ＡＮＤ型フラッシュメモリが提案されている。このＡＧ−ＡＮＤ型フラッシュメモリは、メモリセルトランジスタのビット線が拡散層で形成されるのではなく、アシストゲートに電圧を印加した際に半導体基板の主表面上に形成される反転層により形成される。これにより、メモリセル領域にビット線を形成するための不純物領域を形成する必要がなく、不揮発性半導体記憶装置の小型化を図ることができる。このような技術は、例えば、下記非特許文献１に記載されている。

このＡＧ−ＡＮＤ型フラッシュメモリは、半導体基板と、半導体基板上に形成された絶縁膜とを有し、メモリセル領域と、このメモリセル領域に隣接する周辺回路領域とを備えている。メモリセル領域は、フローティングゲートと、このフローティングゲートの上面側に配置されたコントロールゲートと備えており、複数のメモリセルが形成されている。

また、周辺回路領域は、絶縁膜上に形成された複数のアシストゲートと、アシストゲートの下面に電圧を印加する電極部とを備えている。

このように構成された従来のＡＧ−ＡＮＤ型フラッシュメモリは、書込みの際に、一方のアシストゲートに電圧が印加され、アシストゲートの下面側に反転層を形成する。この形成された反転層に電圧を印加する。そして、他方のアシストゲートに電圧を印加して、このアシストゲートの下面側に反転層を形成し、形成された反転層に電圧を印加する。これにより、フローティングゲート下に書込み電流が発生し２つのアシストゲート間に配置されたフローティングゲート内にデータが書き込まれる。また、読込み動作および消去動作の際においても、アシストゲートに各種の大きさの電圧を印加することにより行なわれる。

ここで、読込み動作等の際、各アシストゲートおよび反転層に印加される電圧の大きさは異なるため、アシストゲート下等に形成された絶縁膜にかかる電圧の大きさは、各動作および位置により大きく異なるものとなっている。その一方で、半導体基板上に形成された絶縁膜の厚みは、均一に形成されている。

なお、半導体基板上に形成されたゲート絶縁膜の膜厚を位置によって異ならせた不揮発性半導体記憶装置としては、特開２００１−４４３９５号公報に記載された不揮発性半導体記憶装置が挙げられる。この不揮発性半導体記憶装置は、半導体基板と、半導体基板上に形成されたゲート絶縁膜と、メモリセル内にゲート絶縁膜上に形成されたメモリセルトランジスタと、セレクトトランジスタとを備えており、セレクトトランジスタのゲート絶縁膜の膜厚は、メモリセルトランジスタのトンネル絶縁膜の膜厚より厚く形成されている。この不揮発性半導体記憶装置によれば、セレクトトランジスタの動作スピードを向上させることができる。

さらに、半導体基板上に形成されたゲート絶縁膜の膜厚を位置により異ならせた不揮発性半導体記憶装置としては、特開２０００−２６９３６１号公報に記載された不揮発性半導体記憶装置が挙げられる。

この不揮発性半導体記憶装置は、メモリセルトランジスタと２つの選択トランジスタを含むメモリセルを有しており、メモリセルトランジスタと、選択トランジスタとのゲート絶縁膜の厚膜と、閾値電圧とを異ならせている。
特開２０００−１８８３４６号公報 特開２００１−４４３９５号公報 特開２０００−２６９３６１号公報 Y.Sasago,et.al.,:"90-nm-node multi-level AG-AND type flash memory wit cell size of true 2 F2/bit and programming throughput of 10 MB/s",IEDM Tech.Dig.,(2003)p.823.

上記従来のＡＧ−ＡＮＤ型フラッシュメモリにおいては、各種動作中に、絶縁膜の一部に高い電圧がかかり、信頼性が確保されていないという問題があった。特に、書込み動作の際には、他の動作より大きな電圧が各アシストゲートに印加されるため、アシストゲート下に形成された絶縁膜の一部には、大きな電圧がかかり、信頼性が確保され難いという問題があった。

また、高い電圧がかかる位置を基準として絶縁膜の膜厚を設定した場合には、書込み速度が低下するという問題があった。

さらに、上記特開２００１−４４３９５号公報および特開２０００−２６９３６１号公報に記載された発明は、いずれも、絶縁膜の信頼性を確保することを目的としておらず、その上、ＡＧ−ＡＮＤ型フラッシュメモリに関するものでもない。

本発明は、上記課題を鑑みてなされたものであり、その目的は、不揮発性半導体記憶装置の信頼性を向上させつつ、書込み速度も確保することができる不揮発性半導体記憶装置を提供することである。

本発明に係る半導体記憶装置は、半導体基板と、半導体基板上に形成された絶縁膜と、半導体基板上に形成された複数のメモリセルと、絶縁膜上に形成され、メモリセルに向けて延在し、ビット線となる反転層を形成する複数の第１アシストゲートと、絶縁膜上に形成され、メモリセルに向けて延在する方向とは交差する方向に、複数の第１アシストゲート同士の端部を接続する接続部と、接続部よりメモリセル側に配置され、メモリセルに向けて延在し、ビット線となる反転層を形成する第２アシストゲートと、第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、第２アシストゲート下の領域に電圧を印加するか否かを制御する第２選択トランジスタと、第２アシストゲートと第２選択トランジスタとの間に形成された不純物領域とを備え、接続部と不純物領域との交差領域下に形成された絶縁膜を、第１アシストゲート下および第２アシストゲート下に形成された絶縁膜より厚くした。

本発明によれば、絶縁膜のうち、最も大きな電圧が生じる部分の膜厚を厚く形成することにより、不揮発性半導体記憶装置の信頼性を確保しつつ、書込み速度を確保することができる。

図１から図１６を用いて、本発明にかかる実施の形態について説明する。

（実施の形態１）
図１は、実施の形態１に係るＡＧ−ＡＮＤ型フラッシュメモリ（不揮発性半導体記憶装置）の平面図である。

この図１に示されるように、ＡＧ−ＡＮＤ型フラッシュメモリ１００は、半導体基板４０の主表面上にメモリセル領域５０と、周辺回路領域５１とを備えている。

なお、図１においては、メモリセル領域５０と、周辺回路領域５１とが図示されているが、メモリセル領域５０を挟んで周辺回路領域５１と反対側にも、周辺回路領域５１と同様に構成され図示されない周辺回路領域が形成されている。半導体基板４０の主表面上には、周辺回路領域５１からメモリセル領域５０に向けて、帯状に形成された複数の分離領域３と、分離領域３間に形成された活性領域２とが形成されている。

活性領域２は、デバイスが形成される領域であり、分離領域３は、例えば、ＳＴＩ（Shallow Trench Isolation）またはＳＧＩ（Shallow Groove Isolation）と称する溝型の分離領域とされている。すなわち、半導体基板４０の主表面上に形成された溝部に例えば、酸化シリコン（ＳｉＯ_２）のような絶縁膜が埋め込まれることで形成されている。

分離領域３は、周辺回路領域５１からメモリセル領域５０に向けて形成されており、分離領域３の端部は、メモリセル領域５０の端部付近に位置している。このため、メモリセル領域５０の中央部付近の半導体基板上には、活性領域２が略全面に形成されている。

周辺回路領域５１は、メモリセル領域５０に形成された複数のメモリセル６に向けて延在する複数の第１アシストゲート４と、第１アシストゲート４の周辺回路領域５１側の端部を接続する接続部７と、この接続部７よりメモリセル６側に配置されメモリセル６に向けて延在する第２アシストゲート１１と、第１アシストゲート４下の領域に形成される第１反転層に電圧を印加するか否かを制御する第１選択トランジスタ１０ｃと、第２アシストゲート下の領域に形成される第２反転層に電圧を印加するか否かを制御する第２選択トランジスタ１０ｄと、第２アシストゲート１１と第２選択トランジスタ１０ｄとの間に形成された不純物領域とを備えている。

接続部７は、第１アシストゲート４が延在する方向と交差する方向、すなわち、第１アシストゲート４と直交する方向に延在している。また、第１アシストゲート４同士は、互いに等間隔に離間して接続部７に接続されている。

第１アシストゲート４は、活性領域２上に形成されており、第１アシストゲート４の幅は、例えば、６５ｎｍ程度とされている。第１アシストゲート４と接続部７との接続部分には、それぞれ、コンタクト７ｂが形成されている。コンタクト７ｂは、コンタクトホール７ａと、コンタクトホール７ａ内に形成されたプラグとを備えている。

接続部７よりメモリセル領域５０側には、第２アシストゲート１１が配置されており、周辺回路領域５１側からメモリセル領域５０に向けて延在している。また、第２アシストゲート１１の周辺回路領域５１側の端部には、幅広領域１２が形成されており、この幅広領域１２は、接続部７よりメモリセル領域５０側に配置されている。また、幅広領域１２には、コンタクト１２ｂが形成されており、コンタクト１２ｂは、コンタクトホール１２ａとコンタクトホール１２ａ内に形成されたプラグとを備えている。

接続部７より周辺回路領域５１側には、接続部１０が配置されている。接続部１０は、第１、第２アシストゲート４、１１が延在する方向と交差する方向、例えば、第１アシストゲート４、第２アシストゲート１１と直交する方向に延在している。さらに、接続部１０と活性領域２との交差部分には、それぞれ第１、第２選択トランジスタ１０ｃ、１０ｄが形成されている。また、接続部１０と活性領域２との交差部分には、それぞれ、第１、第２選択トランジスタ１０ｃ、１０ｄのゲート電極に連通するコンタクト１０ｂが形成されている。このコンタクト１０ｂは、コンタクトホール１０ａと、コンタクトホール１０ａ内に形成されたプラグとを備えている。

第１選択トランジスタ１０ｃと第１アシストゲート４とは、それぞれ、同一の帯状の活性領域２上に形成されている。また、第２選択トランジスタ１０ｄと第２アシストゲート１１とは、それぞれ、同一の帯状の活性領域２上に形成されている。

接続部１０より周辺回路領域５１側には、帯状に形成された活性領域２上に形成されたコンタクト８ｂが形成されている。このコンタクト８ｂは、コンタクトホール８ａとコンタクトホール８ａ内に形成されたプラグとを備えている。このプラグには、電圧が印加されるグローバルビット線８Ａ、８Ｂが接続されている。

メモリセル領域５０には、第１アシストゲート４と、第２アシストゲート１１と、第３アシストゲート４Ａと、第４アシストゲート１１Ａと、これら第１、第２、第３、第４アシストゲート４、１１、４Ａ，１１Ａと略直交する方向に延在する複数のワード線５とを備えており、行列状に配置されたメモリセル６が形成されている。

第３アシストゲート４Ａおよび第４アシストゲート１１Ａは、メモリセル領域５０を介して周辺回路領域５１と対向配置された図示されない周辺回路領域から、周辺回路領域５０に向けて延在している。

また、第３アシストゲート４Ａと第４アシストゲート１１Ａとは、第１、第２アシストゲート４、１１と平行に配置されている。また、第３アシストゲート４Ａと第４アシストゲート極１１Ａとの先端部は、メモリセル領域５０の周辺回路領域５１側の端部に位置している。第３アシストゲート４Ａは、第１アシストゲート４と第２アシストゲート１１との間に配置されており、第３アシストゲート４Ａの端部は、第１アシストゲート電極４と同様に図示されない接続部により接続されている。第４アシストゲート１１Ａは、第３アシストゲート４Ａと協働して第２アシストゲート１１を挟みこむように配置されている。なお、第１アシストゲート４と第２アシストゲート１１の先端部は、メモリセル領域５０の端部のうち、図示されない周辺回路領域側の端部に位置している。

メモリセル６は、半導体基板４０上に形成された絶縁膜と、ワード線５と、ワード線５の下面に配置されたフローティングゲート６０とを備えている。フローティングゲート６０は、ワード線５０下の領域のうち、第１アシストゲート４と第３アシストゲート４Ａとにより挟まれた領域と、第３アシストゲート４Ａと第２アシストゲート１１とにより挟まれた領域と、第２アシストゲート１１と第４アシストゲート１１Ａとにより挟まれた領域とに配置されている。このため、メモリセル６は、半導体基板４０上に行列状に配置されている。

図２は、図１のＩＩ−ＩＩ線における断面図であり、この図２に示されるように、半導体基板４０は、例えばＰ型のシリコン（Ｓｉ）単結晶からなり、Ｐ型のウエルおよびｎ型の埋込領域が形成されている。Ｐ型のウエルには、例えば、ホウ素（Ｂ）が導入されており、その外周（側面および底面）は、ｎ型の埋込領域により囲まれている。ｎ型の埋込領域には、例えば、リン（Ｐ）が導入されている。

図２に示されるように、半導体基板４０の上面上の略全面には、絶縁膜３９が形成されている。この絶縁膜３９の上面上には、接続部１０と、接続部７と、第２アシストゲート１１とが形成されている。また、接続部１０と接続部７との間には、絶縁膜８０が形成されており、接続部７と第２アシストゲート１１との間には、サイドウォール４９が形成されている。接続部１０と接続部７と第２アシストゲート１１とは、いずれも、低抵抗な多結晶シリコンから形成されており、膜厚は、例えば、５０ｎｍ程度の厚さに形成されている。さらに、接続部１０と接続部７と第２アシストゲート１１との上面上には、いずれもキャップ絶縁膜４６が形成されている。このキャップ絶縁膜４６は、例えば、窒化シリコンから形成されており、膜厚は例えば、７０ｎｍ程度とされている。このキャップ絶縁膜４６の上面上には、例えば、酸化シリコンからなる絶縁膜４７が形成されている。この絶縁膜４７の上面上には、絶縁膜５５が形成されている。

コンタクトホール１０ａは、絶縁膜４７、５５とキャップ絶縁膜４６とを貫通するように形成されており、コンタクト１０ｂの下端部は接続部１０に接続されている。また、コンタクトホール７ａは、絶縁膜４７、５５とキャップ絶縁膜４６とを貫通するように形成されており、コンタクト６ｂの下端部が接続部７に接続されている。コンタクトホール１２ａは、絶縁膜４７、５５とキャップ絶縁膜４６とを貫通するように形成されており、コンタクト１２ｂの下端部が第２アシストゲート３９に接続されている。

半導体基板４０の主表面上のうち、接続部１０の側面側には、ｎ^-型の半導体領域４２、４３が形成されている。ｎ^-型の半導体領域４３は、接続部１０の周辺回路領域５１側の側面に形成されており、また、ｎ^-型の半導体領域４２は、接続部１０のメモリセル領域５０側の側面に形成されている。また、半導体基板４０の主表面上には、ｎ^-型の半導体領域４３に隣接するように、ｎ⁺型の半導体領域４４が形成されている。このｎ⁺型の半導体領域４４は、ｎ^-型の半導体領域４２より高濃度に形成されている。半導体領域４４には、コンタクト８ｂの下端部が接続されており、半導体領域４４は、コンタクト８ｂを介してグローバルビット線８Ａ，８Ｂにより印加されている。

半導体領域４２よりメモリセル側には、ｎ^-型の半導体領域１３が形成されている。この半導体領域１３の一方の端部は、接続部７より周辺回路領域５１側に位置しており、また、半導体領域１３の他方の端部は、第２アシストゲート１１の下面側に位置している。

このため、第２選択トランジスタ１０ｄと、第２アシストゲート１１の周辺回路領域５１側の端部とにより挟まれる領域Ｂの下面には、半導体領域４２と半導体領域１３とが形成されている。図１、図２において、領域Ｂ内に形成された不純物領域と接続部７との交差領域Ａ下に形成された絶縁膜３９は、第１アシストゲート４下や第２アシストゲート１１下に形成された絶縁膜３９より厚く形成されている。すなわち、第１アシストゲート４下や第２アシストゲート１１下に形成された絶縁膜３９の膜厚は、９ｎｍ程度に形成されている一方で、図１において斜線部分として示された交差領域Ａ下に形成された絶縁膜３９の膜厚は、１３ｎｍ以上３３ｎｍ以下とされている。このように、交差領域Ａ下には、厚膜部３９ａが形成されている。

なお、厚膜部３９ａの膜厚が１３ｎｍより薄くなると、メモリセル６にデータを書き込む際に、厚膜部３９ａにかかる電圧に厚膜部３９ａが耐え切れないおそれがあり、ＡＧ−ＡＮＤ型フラッシュメモリ１００の信用性を確保し難いという問題が生じるためである。

また、厚膜部３９ａの膜厚が３３ｎｍより厚く形成されると、厚膜部３９ａの部分が周囲より突出するため、厚膜部３９ａの上面上に形成される接続部７等を形成し難くなり、製造工程が複雑なものとなるためである。さらに、厚膜部３９ａの膜厚は、書込み時において、厚膜部３９ａにかかる電圧の大きさにより設定される。例えば、厚膜部３９ａにかかる電圧が８Ｖの場合には、厚膜部３９ａの膜厚を１３ｎｍ程度とする。また、メモリセル領域５０には、複数のワード線５が形成されており、各ワード線５間には、絶縁膜５２が形成されている。

また、交差領域Ａは、第２アシストゲート１１が形成された活性領域２と接続部７とが交差する領域となるため、交差領域Ａは、接続部７のうち、第１アシストゲート４が接続部７に連結する連結箇所により挟まれるコンタクトホール７ａ付近となる。

図３は、図１のＩＩＩ−ＩＩＩ線における断面図である。この図３に示されるように、半導体基板４０の上面上に形成された絶縁膜３９と、第１アシストゲート４と、第２アシストゲート１１と、第３アシストゲート４Ａと、第４アシストゲート１１Ａと、各アシストゲート間に配置され絶縁膜３９上に形成されたフローティングゲート６０と、フローティングゲート６０の上面上に形成されたコントロールゲートとして機能するワード線５が形成されている。フローティングゲート６０の上面には、絶縁膜４６が形成されており、ワード線５は、絶縁膜４６上に形成されている。この絶縁膜４６は、例えば、酸化シリコン、窒化シリコン、酸化シリコンとを順次積層して形成されたものであり、いわゆるＯＮＯ膜で形成されている。

ワード線５は、例えば、低抵抗な多結晶シリコンからなる導電膜５６と、この導電膜５６上に形成されたタングステンシリサイド（ＷＳｉ_x）等からなる高融点シリサイド膜５４とから構成されている。このワード線５上には、例えば、酸化シリコンからなる絶縁膜５３が形成されている。

メモリセル６は、絶縁膜３９と、絶縁膜３９の上面上に形成されたフローティングゲート６０と、フローティングゲート６０の上面上に形成されたワード線５とを備えている。フローティングゲート６０は、データの電荷蓄電層であり、例えば、低抵抗な多結晶シリコンにより形成されており、柱状に形成されている。フローティングゲート６０と第１、第２、第３、第４アシストゲート４、１１、４Ａ、１１Ａとの間には、それぞれ、絶縁膜９と絶縁膜５８とが形成されており、互いに絶縁されている。絶縁膜３９のうち、フローティングゲート６０の下面に形成された領域は、トンネル絶縁膜として機能する。また、フローティングゲート６０の下面側に形成された絶縁膜３９の膜厚は、例えば、９ｎｍ程度とされている。

図４は、上記のように構成されたＡＧ−ＡＮＤ型フラッシュメモリ１００の書込み動作時における断面図である。この図４に示されるように、第１アシストゲート４に８Ｖ程度の電圧を印加して、第２アシストゲート１１に５Ｖ程度の電圧を印加する。第１アシストゲート４と第２アシストゲート１１との間に配置された第３アシストゲート４Ａに０．５Ｖ以上１．０Ｖ以下程度の電圧を印加する。さらに、選択されたワード線５には、１５Ｖ程度の電圧が印加される。

この際、第２アシストゲート１１下の領域には、反転層６０が形成され、また、第１アシストゲート４下の領域には、反転層６１が形成される。また、図１において、グローバルビット線８Ａには、４．５Ｖ程度の電圧がかかり、グローバルビット線８Ｂには、０Ｖ程度の電圧がかけられる。

第２選択トランジスタ１０ｄは、ＯＮ・ＯＦＦ状態となることにより第２アシストゲート１１下の領域に形成された反転層６０にグローバルビット線８Ｂからの電圧を印加したり、電圧を印加しないようにする。また、第１選択トランジスタ１０ｃは、ＯＮ・ＯＦＦ状態となることにより第１アシストゲート４下の領域に形成された反転層６１にグローバルビット線８Ａからの電圧を印加したり、電圧を印加しないようにする。そして、これら第１選択トランジスタ１０ｃと第２選択トランジスタ１０ｄとがＯＮ状態となる。

このため、図４において、形成された反転層６０に０Ｖ程度の電圧がかかり、反転層６１には、４．５Ｖ程度の電圧がかかる。そして、反転層６０から反転層６１に向けて電子が流れる。この際、第１、第２アシストゲート４、１１との間に配置されたフローティングゲート６０Ａとフローティングゲート６０Ｂのうち、第２アシストゲート１１側に配置されたフローティングゲート６０Ａ内に電子が入り込みデータが書き込まれる。

ここで、図２において、第２選択トランジスタ１０ｄは、ＯＮ状態であり、プラグ８ｂに接続されたグローバルビット線８Ｂには、０Ｖ程度の電圧が印加されているため、半導体領域１３、４２、４３、４４には、０Ｖ程度の電圧が印加されている。その一方で、接続部７には、８Ｖ程度の電圧が印加されている。すなわち、図１、図２に示される交差領域Ａにおいては、接続部７には、８Ｖの電圧が印加されており、交差領域Ａ下の不純物領域には、０Ｖ程度の電圧が印加されているため、交差領域Ａ下に形成された厚膜部３９ａには８Ｖ程度の電圧がかかることになる。また、図４において、反転層６０には０Ｖ程度の電圧が印加されており、第２アシストゲート１１には、５Ｖ程度の電圧が印加されているため、第２アシストゲート１１下に形成された絶縁膜３９には、５Ｖ程度の電圧がかかることになる。そして、反転層６１には、４．５Ｖ程度の電圧がかかり、第１アシストゲート４には、８Ｖ程度の電圧が印加されるため、第１アシストゲート４下に形成された絶縁膜３９には、３．５Ｖ程度の電圧がかかることになる。

図５は、本実施の形態にかかるＡＧ−ＡＮＤ型フラッシュメモリ１００の読込み動作時における断面図である。この図５に示されるように、第３アシストゲート４Ａに５Ｖ程度の電圧を印加して、第２アシストゲート４に０Ｖ程度の電圧を印加する。そして、第３アシストゲート４Ａ下に形成された反転層６２に０Ｖ程度の電圧を印加して、第２アシストゲート４下に形成された反転層６１に１Ｖ程度の電圧を印加する。さらに、選択されたワード線５には、２Ｖ以上５Ｖ以下程度の電圧を印加する。この際、フローティングゲート６０Ａの蓄電状態で、選択されたメモリセルの閾値電圧値が変わるので反転層６１と反転層６２との間を流れる電流の状況で、選択されたメモリセル６内に蓄積されたデータを判断することができる。

この読込み動作時には、第１アシストゲート４下に形成された絶縁膜３９には、１Ｖ程度の電圧がかかり、第３アシストゲート４Ａ下に形成された絶縁膜３９には、５Ｖ程度の電圧がかかる。

交差領域Ａにおける接続部７には、０Ｖ程度の電圧が印加されており、また、交差領域Ａにおける不純物領域には、０Ｖ程度の電圧が印加されているため、交差領域Ａ下に形成された厚膜部３９ａには、０Ｖ程度の電圧がかかることになる。

図６は、本実施の形態にかかるＡＧ−ＡＮＤ型フラッシュメモリ１００のデータ消去時の断面図である。この図６に示されるように、選択されたワード線５に例えば、−１６Ｖ程度の電圧を印加する。そして、半導体基板４０に正の電圧を印加する共に、第１、第２、第３、第４アシストゲート４、４Ａ，１１、１１Ａには、例えば、０Ｖ程度の電圧を印加する。このため、反転層は形成されない。これにより、フローティングゲート６０内に蓄積されたデータ用の電荷を絶縁膜３９を介して半導体基板４０に放出して、複数のメモリセル内のデータを消去する。なお、図６における矢印は電荷の放出の様子を模式的に示したものである。この消去動作時においては、第１、第２、第３、第４アシストゲート４、１１、４Ａ，１１Ａ下に位置する絶縁膜３９にかかる電圧と、厚膜部３９ａにかかる電圧とは略等しく、いずれも、半導体基板４０に印加された電圧がかかることになる。

このように、書込み動作、読込み動作、および消去動作を通じて最も大きな電圧がかかるのは、書込み動作時において、交差領域Ａ下に形成された厚膜部３９ａである。

図７から図１２は、上記のように構成されたＡＧ−ＡＮＤ型フラッシュメモリ１００を製造する製造工程を示す図であり、図７は、活性領域２および分離領域３の形成工程後の平面図であり、図８は、活性領域２および分離領域３の形成工程後の断面図である。この図７、図８に示されるように、まず、半導体基板４０の主表面上に溝部を形成し、例えば、酸化シリコンからなる絶縁膜を埋め込み、分離領域３を形成する。

図９は、半導体領域１３を形成する工程を示す断面図であり、この図９に示されるように、形成される半導体領域１３以外が覆われるようにフォトレジストパターン７０を形成する。そして、フォトレジストパターン７０をマスクとして、半導体基板４０に例えば、ヒ素をイオン注入法等により導入する。

図１０は、絶縁膜を形成する工程の第１工程を示す断面図であり、この図１０に示されるように、半導体基板の主表面上に、例えば、酸化シリコンからなる絶縁膜を、例えば、膜厚が２２ｎｍ程度となるように、例えば、ＩＳＳＧ（In-Situ Steam Generation）酸化法のような熱酸化法により形成する。なお、周辺回路領域５１で２種ゲートプロセスを用いている場合には、この絶縁膜を形成する第１工程は、他の工程と同時に行なうことができる。また、この工程にて形成される絶縁膜の膜厚は、形成される厚膜部３９ａより僅かに薄い程度に形成する。

図１１は、絶縁膜を形成する工程の第２工程を示した断面図であり、この図１１に示されるように、交差領域Ａとなる部分にフォトレジストパターン７１を形成する。そして、このフォトレジストパターン７１をマスクとして、フッ酸等を用いてエッチングを施す。そして、硫酸などを用いてフォトレジストパターン７１を除去する。

図１２は、絶縁膜を形成する工程の第３工程を示す断面図であり、この図１２に示されうに、フォトレジストパターン７１を除去した後に、さらに、膜厚が例えば、９ｎｍ程度となるように半導体基板４０の主表面上を酸化する。

これにより、交差領域Ａの部分には、膜厚が２５ｎｍ程度の厚膜部３９ａが形成され、その他の半導体基板４０の主表面上には、例えば、膜厚が９ｎｍ程度の絶縁膜３９が形成される。そして、各種工程を経ることにより、ＡＧ−ＡＮＤ型フラッシュメモリ１００が形成される。

上記のＡＧ−ＡＮＤ型フラッシュメモリ１００においては、書込み動作、読込み動作、および消去動作を通じて最も大きな電圧がかかる交差領域Ａ下には、厚膜部３９ａが形成されているため、耐電圧性を確保することができ、ＡＧ−ＡＮＤ型フラッシュメモリ１００の信頼性および性能を確保することができる。すなわち、書込み動作時に交差領域Ａの部分に８Ｖ程度の電圧がかかったとしても、厚膜部３９ａの膜厚が１３ｎｍ以上３３ｎｍ以下とされているため、耐電圧性が確保されている。

さらに、厚膜部３９ａを他の工程に組み込む場合には、工程の追加とならず、コストの増加を招くことなく、ＡＧ−ＡＮＤ型フラッシュメモリ１００の信頼性を向上させることができる。その上、厚膜部３９ａ上に位置するコンタクトホール７ａを形成する際に、コンタクトホール７ａが半導体基板４０にまで突き抜けることを抑制することができる。すなわち、コンタクトホール７ａを形成するために、絶縁膜５５、４７、キャップ絶縁膜４６をエッチングする際に、厚膜部３９ａが形成されていると、厚膜部３９ａの厚さ分だけマージンを稼ぐことができ、半導体基板４０にまでエッチングが進行することを抑制することができる。

（実施の形態２）
図１３、図１４を用いて、本発明に係る実施の形態２について説明する。図１３は、本実施の形態２に係るＡＧ−ＡＮＤ型フラッシュメモリ２００の平面図であり、図１４は、図１３のＸＩＶ−ＸＩＶ線における断面図である。

図１３に示されるように、厚膜部３９ａは、斜線部に示される領域に形成されており、接続部７下の略全面に形成されている。このため、図１４に示されるように、第１アシストゲート４と接続部７との連結部分の下面側にも厚膜部３９ａが形成される。

この厚膜部３９ａが形成された絶縁膜３９を形成するには、まず、絶縁膜を形成する第２工程において、接続部７となる部分にフォトレジストパターンを形成する。そして、このレジストパターンをマスクとして、絶縁膜にエッチングを施す。そして、フォトレジストパターンを除去する。そして、絶縁膜を形成する第３工程において、半導体基板の主表面上をさらに酸化して、接続部７下に厚膜部３９ａが形成された絶縁膜３９を形成する。なお、上記構成以外の構成については、上記実施の形態１に示された構成と同様に構成されており、同一の構成要素には、同一の符号を付している。

上記のように構成されたＡＧ−ＡＮＤ型フラッシュメモリ２００においては、接続部７下の略全面に厚膜部３９ａが形成されているので、接続部７上に形成されるコンタクトホール７ａを形成する際に、半導体基板４０の主表面上にまで突き抜けることを抑制することができる。

また、絶縁膜を形成する第２工程にて用いられるフォトレジストパターンのパターンは、接続部７となる部分のみが打ち抜かれたものであり、打ち抜き部分が単純な形状であるため、正確かつ容易にフォトレジストパターンを形成することができ、厚膜部３９ａを正確に接続部７下に形成することができる。

なお、本実施の形態２においても、上記第１の実施の形態と同様に、書込み動作、読込み動作、および消去動作を通じて最も大きな電圧がかかる交差領域Ａ下には、厚膜部３９ａが形成されているため、実施の形態１と同様の作用・効果を得ることができる。

（実施の形態３）
図１５、図１６を用いて本発明にかかる実施の形態３について説明する。図１５は、本実施の形態３に係るＡＧ−ＡＮＤ型フラッシュメモリ３００の平面図であり、この図１５に示されるように、厚膜部３９ａは、斜線部に示された領域に形成されており、少なくとも接続部７下からコンタクトホール１２ａの下面側に向けて形成されている。すなわち、厚膜部３９ａは、半導体基板４０上に略四角形平板状に形成されており、この厚膜部３９ａの一方の辺部は、接続部７の下面に位置しており、他方の辺部は、第２アシストゲート１１に形成されたコンタクトホール１２ａよりメモリセル５０側に位置している。

このため、コンタクトホール７ａとコンタクトホール１２ａとの下面側には、厚膜部３９ａが形成されている。また、半導体領域１３と半導体領域４２とからなる不純物領域のメモリセル６側の端部は、厚膜部３９ａのメモリセル６側の端部よりメモリセル６側に配置されている。

図１６は、図１５のＸＶＩ−ＸＶＩ線における断面図であり、この図１６に示されるように、半導体領域１３のメモリセル６側の端部は、厚膜部３９ａよりメモリセル６側に形成されており、半導体領域１３の周辺回路領域５１側の端部は、厚膜部３９ａより周辺回路領域５１側に位置している。なお、上記構成以外の構成については、上記実施の形態１、２と同様に構成されており、同一の構成については、同一の符号を付している。

上記ＡＧ−ＡＮＤ型フラッシュメモリ３００においては、半導体領域１３が厚膜部３９ａよりメモリセル領域５０側に向けて延在しているため、書込みの際には、基板効果係数Ｋが大きくなり難く、良好に反転層６０、６１に電圧が印加される。すなわち、半導体領域１３の端部が厚膜部３９ａの端部より周辺回路領域５１側に後退している場合には、厚膜部３９ａが半導体領域１３からメモリセル６側に突出した部分においては、基板効果係数Ｋが大きくなり、書込み時のドレイン電圧の低下が生じる。

ここで、基板効果係数Ｋは、Ｋ＝Ｋ_2D×（１＋δＸ_DEP0／Ｗ）と示され、Ｋ_2D＝√（２ε_SiｑＮ_A）／Ｃ_OXは、２次元近似（Ｗ→∞；空乏層のフリンジ部分５を無視した場合；図２中の破線）における基板定数であり、Ｘ_DEP＝√（２ε_Si（φ_S−Ｖ_bs）／ｑＮ_A）は空乏層幅であり、Ｘ_DEP0はＶ_bs（基板バイアス）＝０（Ｖ）のときの空乏層幅であり、δはフィッティングパラメータであり、ε_SiはＳｉの誘電率であり、ｑは素電荷であり、ｑφ_Sはフェルミ準位Ｅ_Fと真性フェルミ準位Ｅ_iのエネルギー差であり、Ｎ_Aはアクセプタ不純物濃度であり、Ｃ_OXは本モデルのＭＯＳトランジスタの酸化膜容量である。このため、厚膜部３９ａが半導体領域１３よりメモリセル６側に突出している場合には、突出した部分において、Ｃ_OXが小さくなり、基板効果係数Ｋが大きくなる。その一方で、上記ＡＧ−ＡＮＤ型フラッシュメモリ３００は、厚膜部３９ａが半導体領域１３から突出した部分がなく、基板効果係数が高い部分が生じないものとなっている。

上記実施の形態３に係るＡＧ−ＡＮＤ型フラッシュメモリ３００においては、コンタクトホール１２ａとコンタクトホール７ａの下面に厚膜部３９ａが形成されているので、コンタクトホール７ａ、１２ａを形成する際に、半導体基板４０の主表面上にまでコンタクトホール７ａ、１２ａが突き抜けることを抑制することができる。また、本実施の形態に係るＡＧ−ＡＮＤ型フラッシュメモリ３００においては、基板効果係数Ｋが大きくなり難く、上記実施の形態１、２と同様の書込み速度を維持することができる。

なお、本実施の形態３に係るＡＧ−ＡＮＤ型フラッシュメモリ３００は、上記実施の形態１、２と同様に交差領域Ａに厚膜部３９ａが形成されているため、実施の形態１、２と同様の作用。効果を得ることができる。

以上に開示された実施の形態はすべての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての修正や変形を含むものと意図される。

本発明は、不揮発性半導体記憶装置に好適である。

実施の形態１に係るＡＧ−ＡＮＤ型フラッシュメモリの平面図である。 図１に示されたＡＧ−ＡＮＤ型フラッシュメモリのＩＩ−ＩＩ線における断面図である。 図１に示されたＡＧ−ＡＮＤ型フラッシュメモリのＩＩＩ−ＩＩＩ線における断面図である。 図１に示されたＡＧ−ＡＮＤ型フラッシュメモリ１００の書込み動作時における断面図である。 図１に示されたＡＧ−ＡＮＤ型フラッシュメモリ１００の読込み動作時における断面図である。 図１に示されたＡＧ−ＡＮＤ型フラッシュメモリ１００のデータ消去時の断面図である。 活性領域および分離領域形成工程後の平面図である。 活性領域および分離領域の形成工程後の断面図である。 半導体領域を形成する工程を示す断面図である。 絶縁膜を形成する工程の第１工程を示した断面図である。 絶縁膜を形成する工程の第２工程を示した断面図である。 絶縁膜を形成する工程の第３工程を示した断面図である。 実施の形態２に係るＡＧ−ＡＮＤ型フラッシュメモリの平面図である。 図１３のＸＩＶ−ＸＩＶ線における断面図である。 実施の形態３に係るＡＧ−ＡＮＤ型フラッシュメモリの平面図である。 図１５のＸＶＩ−ＸＶＩ線における断面図である。

符号の説明

２ 活性領域、３ 分離領域、４ 第１アシストゲート、４Ａ 第３アシストゲート、６ メモリセル、７ 接続部、７ｂ コンタクト、１０ 接続部、１０ｃ 第１選択トランジスタ、１０ｄ 第２選択トランジスタ、１１ 第２アシストゲート、１１Ａ 第４アシストゲート、５０ メモリセル領域、５１ 周辺回路領域、１００ ＡＧ−ＡＮＤ型フラッシュメモリ。

Claims (6)

1. 半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記半導体基板上に形成された複数のメモリセルと、
   前記絶縁膜上に形成され、前記メモリセルに向けて延在し、ビット線となる反転層を形成する複数の第１アシストゲートと、
   前記絶縁膜上に形成され、前記メモリセルに向けて延在する方向とは交差する方向に、前記複数の第１アシストゲート同士の端部を接続する接続部と、
   前記絶縁膜上に形成され、前記接続部より前記メモリセル側に配置され、前記メモリセルに向けて延在し、ビット線となる反転層を形成する第２アシストゲートと、
   前記第１アシストゲート下の領域に電圧を印加するか否かを制御する第１選択トランジスタと、
   前記第２アシストゲート下の領域に電圧を印加するか否かを制御する第２選択トランジスタと、
   前記第２アシストゲートと前記第２選択トランジスタとの間に形成された不純物領域とを備え、
   前記接続部と前記不純物領域との交差領域に設けられる前記絶縁膜を、前記第１アシストゲート下および前記第２アシストゲート下に形成された前記絶縁膜よりも厚くした不揮発性半導体記憶装置。
2. 前記接続部と前記不純物領域との交差領域に設けられる前記絶縁膜の厚みを、１３ｎｍ以上３３ｎｍ以下とした、請求項１に記載の不揮発性半導体記憶装置。
3. 前記第２アシストゲート上に形成され、該第２アシストゲートに電圧を印加するコンタクト部をさらに備え、
   前記接続部と前記不純物領域との交差領域に設けられ、前記第１アシストゲート下および前記第２アシストゲート下に形成された前記絶縁膜よりも厚く形成された前記絶縁膜は、前記交差領域から前記コンタクト部下に達するように形成された、請求項１または請求項２に記載の不揮発性半導体記憶装置。
4. 前記不純物領域の前記メモリセル側の端部を、前記第１アシストゲート下および前記第２アシストゲート下に形成された前記絶縁膜よりも厚く形成され、前記交差領域から前記コンタクト部下に達する前記絶縁膜における前記メモリセル側の端部よりも、前記メモリセル側に配置した、請求項３に記載の不揮発性半導体記憶装置。
5. 前記第１アシストゲート下および前記第２アシストゲート下に形成された前記絶縁膜よりも厚く形成され、前記交差領域から前記コンタクト部下に達する前記絶縁膜の厚みを、１３ｎｍ以上３３ｎｍ以下とした、請求項３または請求項４に記載の不揮発性半導体記憶装置。
6. 前記第１アシストゲートに印加する電圧が前記第２アシストゲートに印加する電圧よりも高い、請求項１から請求項５のいずれかに記載の不揮発性半導体記憶装置。

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