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JP4601287B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は不揮発性半導体記憶装置に係り、特に、消去動作と読出し動作の高速化、データ保持特性、書換え耐性もしくは書込みディスターブ耐性の向上に適した不揮発性半導体記憶装置に関するものである。
電気的に書込・消去が可能な不揮発性半導体記憶装置として、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory）が広く使用されている。フラッシュメモリに代表されるこれらの記憶装置（メモリ）は、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのゲート電極下に、酸化膜で囲まれた導電性の浮遊ゲート電極やトラップ性絶縁膜を有する。このトラップ性絶縁膜とは、電荷の蓄積可能な絶縁膜をいい、一例として、窒化シリコン膜等があげられる。
このような電荷蓄積領域への電荷の注入・放出によってＭＯＳトランジスタのしきい値をシフトさせ記憶素子として動作させる。
このフラッシュメモリとして、追って詳細に説明するＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductor）膜を用いたスプリットゲート型セルがある。
かかるメモリにおいては、電荷蓄積領域として窒化シリコン膜を用いることで、導電性の浮遊ゲート膜と比べ、１）離散的に電荷を蓄積するためにデータ保持の信頼性に優れる。また、２）データ保持の信頼性に優れているために窒化シリコン膜上下の酸化膜を薄膜化でき、書込み・消去動作の低電圧化が可能である、等の利点を有する。
また、スプリットゲート型セルを用いることで、１）ソースサイド注入方式でホットエレクトロンを窒化シリコン膜に注入することができ、電子注入効率に優れ、高速、低電流の書込が可能である。また、２）書込み・消去動作の制御が簡単であるがために周辺回路を小規模にすることができる、等の利点も有する。
上記メモリの消去方式としては、トンネリング消去方式とＢＴＢＴ（Band-To-Band Tunneling）ホットホール注入消去方式の２つがあげられる。
例えば、特許文献１（特開２００１−１０２４６６）には、トンネリング消去方式を用いたメモリセルが記載され、また、特許文献２（ＵＳＰ５，９６９，３８３）には、ＢＴＢＴホットホール注入消去方式を用いたメモリセルが記載されている。
トンネリング消去方式では、ソースサイド注入書込み方法で窒化シリコン膜中に注入した電子を、ゲート電極に正電圧もしくは負電圧を印加することにより、窒化シリコン膜の上部もしくは下部の酸化膜をトンネリングさせて、ゲート電極もしくは基板へ引き抜いて消去を行う。
もう一方のＢＴＢＴホットホール注入消去方式では、ソースとゲート電極間に高電圧を印加し、ＢＴＢＴによって発生させたホール（正孔）を、ソース拡散層端部におけるチャネル方向の電界により加速し、ゲート電極の負電圧で引き寄せ、窒化シリコン膜中に注入して消去を行う（図３２参照）。
特開２００１−１０２４６６号公報 ＵＳＰ５，９６９，３８３号公報
しかしながら、トンネリング消去方式の場合、まず、データ保持特性と消去特性とのトレードオフ関係が問題点として挙げられる。
すなわち、データ保持特性を向上させるには、窒化シリコン膜上下の酸化膜か窒化シリコン膜自体を厚膜化しなければならないが、この厚膜化の結果、消去速度が遅くなってしまう。
消去速度向上のためには、消去電圧の高電圧化が必要であるが、この高電圧化により周辺回路は大規模なものとなり、チップコストの増大を招くことになる。
さらには、電子を引き抜く側の酸化膜は、電子のトンネリングが起こる範囲内の薄い膜厚に限定され、データ保持特性が制約される。
もうひとつの問題点として、消去後のしきい値を十分に下げることができない点が挙げられる。
すなわち、書込みの際に注入した電子を引き抜いて消去を行うために、消去後のしきい値電圧を、窒化シリコン膜が電気的に中性である初期のしきい値電圧よりも下げることができない。しきい値を十分に下げることができなければ、読出し電流を大きく取れないことになり、読出しの高速化に不利となる。
もう一方のＢＴＢＴホットホール注入消去方式の場合、上記したトンネリング消去方式の課題は解決することができる。
すなわち、書込み時にホットエレクトロンを、消去時にホットホールを注入する方法ならば、トンネリング消去方式を用いる場合に比べて、窒化膜上下の酸化膜を厚膜化できる。
さらには、ホール注入消去により消去後のしきい値を初期よりも負側にシフトさせることが可能となる。
しかしながら、この方式の課題として、書込み時のホットエレクトロンと消去時のホットホールの発生場所が異なるために書込み時の電子注入と消去時のホール注入の位置合わせ制御が困難である点がある。
すなわち、図３１に示すように、書込み時のホットエレクトロン発生場所はメモリゲート電極ＭＧと選択ゲート電極ＳＧとの間のギャップ部分（ａ部）であるのに対して、消去時のホットホール発生場所は、図３２に示すように、ソース領域ＭＳ端部（ｂ部）である。なお、図３１は、フラッシュメモリの電荷蓄積部への電子の注入状態を示す模式図であり、図３２は、フラッシュメモリの電荷蓄積部へのホールの注入状態を示す模式図である。また、フラッシュメモリの各部位については、後述する本発明の実施の形態と対応する部位と同一の符号を付してあるので、その説明は省略する。
窒化シリコン膜に離散的に電荷を蓄積するメモリセルでは、窒化シリコン膜中を電荷が自由に移動することができないため、電荷の注入位置にずれが生じると、以下のようなメモリ特性の劣化が生じる。（１）より多くのホールを注入しなければ電子を消去できないため、消去速度は遅くなる。（２）書込みと消去を繰り返えすと、書込み時に注入した電子が消し残って、消去速度の劣化が顕著となる。（３）不要なホールを窒化シリコン膜中に注入してしまうために、ボトム酸化膜が劣化し、その結果、書換え耐性、データ保持特性の劣化を引き起こす。（４）電子とホールが窒化シリコン膜ＳＩＮ中の隣り合った位置に共存するために、データ保持特性が劣化する(１回でも書込みと消去を行うとデータ保持特性が大きく劣化する)。
もう１つの課題としては、ソース領域端部でホールを加速して消去を行うために、ソースプロファイルが電界集中型に制約される点が挙げられる。
ソースプロファイルを電界集中型にするためには、メモリトランジスタのチャネル領域を高濃度のｐ型にしなければならない。従って、大きな読出し電流を流す、すなわち読出しを高速化するという観点からは不利である。
本発明の目的は、不揮発性半導体記憶装置の高性能化・高信頼化を図ることにある。
特に、不揮発性半導体記憶装置の読出し速度の向上や消去動作の高速化を図ることにある。
また、不揮発性半導体記憶装置の書換え耐性やデータ保持特性の向上を図ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有し、（ｅ）前記第１導電体に正電位を印加し、前記第１および第２半導体領域間に電流が流れる状態で、電子が蓄積された前記電荷蓄積部に正孔を注入することにより消去を行うものである。
また、本発明の不揮発性半導体記憶装置は、（ａ）半導体基板中に形成された第１および第２半導体領域と、（ｂ）前記第１および第２半導体領域間上の前記半導体基板の上部に形成された第１導電体および第２導電体と、（ｃ）前記第１導電体と前記半導体基板との間に形成された第１絶縁膜と、（ｄ）前記第２導電体と前記半導体基板との間に形成された第２絶縁膜であって、その内部に電荷蓄積部を有する第２絶縁膜と、を有するメモリセルが、複数アレイ状に配置され、（ｅ）前記複数のメモリセルのうち、第１方向に並ぶ前記メモリセルの前記第１導電体を接続する第１線と、前記第１方向と直交する第２方向に並ぶ前記メモリセルの、前記第１導電体側に位置する前記第１半導体領域を接続する第２線と、を複数有し、（ｆ）前記複数のメモリセルのうち選択メモリセルに接続される前記第１線に正電位を印加し、前記第１および第２半導体領域間に電流が流れる状態で、電子が蓄積された前記選択メモリセルの前記電荷蓄積部に正孔を注入することにより消去を行うものである。
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
不揮発性半導体記憶装置の高信頼化を図ることができる。特に、データ保持特性向上や読出し速度の向上を図ることができる。また、消去動作の高速化や書換え耐性の向上または書込みディスターブ耐性の向上を図ることができる。
さらに、不揮発性メモリアレイにおける消去セル数を任意に設定することが可能となる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
（１）本発明に係る不揮発性半導体記憶装置（フラッシュメモリ）の基本的な構成について説明する。
図１は、本実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
このフラッシュメモリは、ＭＯＮＯＳ膜を用いたスプリットゲート型セルである。
図示するように、メモリセルは、電荷を蓄積するための窒化シリコン膜ＳＩＮと、その上下に位置する酸化膜ＢＯＴＯＸ、ＴＯＰＯＸの積層膜からなるＯＮＯ膜（ＯＮＯ）、ｎ型ポリシリコンのような導電体からなるメモリゲート電極ＭＧ、ｎ型ポリシリコンからなる選択ゲート電極ＳＧ、選択ゲート電極ＳＧ下に位置するゲート絶縁膜ＳＧＯＸ、ｎ型の不純物よりなるソース領域（ソース拡散層、ｎ型半導体領域）ＭＳ、ｎ型の不純物よりなるドレイン領域（ドレイン拡散層、ｎ型半導体領域）ＭＤを有する。なお、ソース領域ＭＳおよびドレイン領域ＭＤは、ｐ型のシリコン基板（半導体基板）ＰＳＵＢ上に設けられたｐ型ウェル領域ＰＷＥＬ中に形成される。
ここで、メモリゲート電極ＭＧよりなるＭＯＳトランジスタをメモリトランジスタと、また、選択ゲート電極ＳＧよりなるＭＯＳトランジスタを選択トランジスタという。
次に、書込み・消去・読出し動作について説明する。ここでは、窒化シリコン膜ＳＩＮへの電子の注入を「書込み」、ホールの注入を「消去」と定義する。
（１−１）書込み方式は、いわゆるソースサイド注入方式と呼ばれるホットエレクトロン書込みである。
図２に、本実施の形態の「書込」、「消去」および「読出」時における選択メモリセルの各部位への電圧の印加条件を示す。
図２の「書込」欄の上段に示すように、書込み時には、ソース領域ＭＳに印加する電圧Ｖｓは６Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇは１０Ｖ、ドレイン領域ＭＤに印加する電圧Ｖｄを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇは書込み時のチャネル電流がある設定値となるよう制御する。このときのＶｓｇは設定電流値と選択トランジスタのしきい値によって決まり、例えば設定電流値が1μＡの場合、０．７Ｖ程度となる。ウェルには、０Ｖ（Ｖｗｅｌｌ）を印加する。
上記電圧条件では、選択ゲート電極ＳＧに印加する電圧Ｖｓｇで書込み時のチャネル電流を設定することになるが、Ｖｓｇを１．５Ｖ、Ｖｄでチャネル電流を設定しても良い。このときのＶｄもチャネル電流の設定値と選択トランジスタのしきい値電圧によって決まり、例えば設定電流値が1μＡの場合、０．８Ｖ程度となる（図２の「書込」欄の下段参照）。
上記２つの条件では定電圧を印加して書込みを行い、書込み時にチャネルに流れる電流は、選択ゲート電極ＳＧとドレイン領域ＭＤの電位差および選択トランジスタのしきい値電圧によって決まる。選択トランジスタのしきい値電圧にばらつきがあるとチャネル電流にばらつきが生じ、その分、書込み速度がばらついてしまう。この書込み速度のばらつきを抑制するために、設定チャネル電流となるよう回路的にＶｄを自動に制御しても良い。公知文献アイ・イー・イー・イー，ブイエルエスアイ・サーキット・シンポジウム（IEEE,VLSI Circuits Symposium）の２００３年予稿集２１１ページ〜２１２ページ記載の回路方式を用いると、定チャネル電流の書込みを行うことができる。
書込み時のチャネル電流は、０．１〜１０μＡ程度とする。書込み速度はチャネル電流にほぼ比例して速くなるが、チャネル電流を大きくするほど、電源の面積が増大する、もしくは、同時に書込むビット数が減少してしまう。
ホットエレクトロンの発生領域は、２つのゲート電極（ＭＧ、ＳＧ）間下のチャネル領域（ソース、ドレイン間）であり、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮ中の選択トランジスタ側にのみ局所的にホットエレクトロンが注入される（図３１のａ部参照）。すなわち、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮ中の選択ゲート電極ＳＧ側の端部近傍に局所的にホットエレクトロンが注入される。注入されたエレクトロン（電子）は窒化シリコン膜ＳＩＮ中のトラップに捕獲され、その結果、メモリトランジスタのしきい値電圧が上昇する。電子の分布は、窒化シリコン膜ＳＩＮ中の選択ゲート電極ＳＧ側の端部近傍にピークを有する。
（１−２）次いで、消去方法について説明する。本発明の消去方法は、チャネル電流を利用したホットホール注入消去である。
図２の「消去」欄の上段に示すように、消去時には、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを、書込み時と符号が反対の−８Ｖとし、ソース領域ＭＳに印加する電圧Ｖｓは７Ｖ、ドレイン領域ＭＤに印加する電圧Ｖｄを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇは消去時のチャネル電流がある設定値となるよう制御する。このときのＶｓｇは設定電流値と選択トランジスタのしきい値によって決まり、例えば設定電流値が1μＡの場合、０．７Ｖ程度となる。ウェルには、０Ｖ（Ｖｗｅｌｌ）を印加する。
なお、書込み条件を図２の「書込」欄の下段とした場合には、消去の条件を図２の「消去」欄の下段とすることができる。
書込みと同様に、設定チャネル電流となるよう回路的にＶｄを自動制御しても良い。この自動制御には、上記した定チャネル電流の書込みを行う際に使用する回路と同じ回路を用いれば良い。選択トランジスタのしきい値電圧のばらつきによらずチャネルに流れる電流が一定とすることで、消去速度のばらつきを抑制することができる。
例えばメモリトランジスタ部のチャネルをｎ型に、すなわち、メモリゲート電極ＭＧ下のシリコン基板中にｎ型不純物領域（ｎ型拡散層、ｎ型半導体領域）ＭＥを形成（図１６のＭＥ参照）し、上記電圧を印加した場合を考える。このｎ型拡散層は、ソース領域やドレイン領域と比較して低濃度である。図３３は、図２の「消去」の欄に記載の電位を印加した場合の電荷の状態を模式的に表したメモリセルの要部断面図である。
この場合、選択トランジスタがオン状態となる。すなわち、選択ゲート電極ＳＧ下のシリコン基板中にチャネルが形成される。さらに、ソース領域ＭＳには高電圧が印加されているため、ソース領域ＭＳやメモリゲート電極ＭＧ下の前記ｎ型不純物領域ＭＥから伸びた空乏層が選択トランジスタのチャネルに近づく。その結果、メモリゲート電極ＭＧに負の電圧を印加しても、ドレイン・ソース間（ＭＤとＭＳとの間）に電流が流れる。
このとき、チャネルを流れる電子が、選択トランジスタのチャネル端とメモリゲート電極ＭＧ下のｎ型不純物領域ＭＥ端との間の高電界で加速されてインパクトイオン化が生じ、電子（electron）とホール（hole）の対が生成される。
このホールが、チャネル平面に対して垂直方向の電界（すなわち、メモリゲート電極ＭＧに印加されている負電位）で加速されてホットホールとなり、窒化シリコン膜ＳＩＮ中に注入される。注入されたホールは窒化シリコン膜ＳＩＮ中のトラップに捕獲され、メモリトランジスタのしきい値電圧が低下する。
この際、ホットホールの発生領域は、書込み時のホットエレクトロン発生領域とほぼ同じである。すなわち、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮ中の選択ゲート電極ＳＧ側の端部近傍（ａ部）に局所的にホットホールが注入される。
従って、書込み時にホットエレクトロンを注入した位置に、ホットホールを注入することができる。
なお、メモリゲート電極ＭＧ下のチャネル領域は必ずしもｎ型である必要がなく、メモリトランジスタのチャネル長を短くすればｐ型であってもチャネル電流が流れ、消去を行うことができる。すなわち、ソース領域ＭＳから延びる空乏層が、２つのゲート電極（ＭＧ、ＳＧ）の境界部下近傍のシリコン基板まで到達すればよい。
図３〜５に、それぞれ、消去時間のメモリゲート電圧Ｖｍｇ、ソース電圧Ｖｓ、チャネル電流依存性を示す。
まず、メモリゲート電圧Ｖｍｇに関しては、負電圧の方向に大きいほど消去速度は速くなる。ただし、Ｖｍｇを負電圧方向に大きくしすぎると、メモリトランジスタのゲート絶縁膜にかかる電圧、すなわち、ＶｍｇとＶｓの電位差がゲート絶縁膜の耐圧を超えてしまう。耐圧を超えない範囲でも、Ｖｍｇを負電圧方向に大きくしすぎると、ボトム酸化膜の劣化が顕著となってしまう。Ｖｍｇの最適値は、メモリゲートのゲート絶縁膜厚にもよるが、−４〜−１０Ｖ程度である。但し、Ｖｍｇが０Ｖでも、メモリゲートの電位がソース領域の電位より低いので、消去することができる。消去時のＶｍｇを０Ｖとすることで、消去速度は遅くなるものの、負電圧電源を使わない電源回路構成が可能となり、電源回路を低面積化することができる。
続いて、ソース電圧Ｖｓに関しては、電圧が大きいほど消去速度は速くなる。ただし、Ｖｓを大きくしすぎると、ソース拡散層の耐圧を超えてしまう。Ｖｓの最適値は、５〜８Ｖ程度である。チャネル電流については、電流値にほぼ比例して消去速度は速くなる。ただし、チャネル電流を大きくしすぎると、選択ゲートに印加する電圧Ｖｓｇが大きくなって選択トランジスタのチャネル端とメモリゲート電極ＭＧ下のｎ型不純物領域ＭＥ端との間の電界が弱くなるため、消去速度が向上しなくなる。また、チャネル電流が増加する分、電源回路の面積が増加してしまう。このため、チャネル電流の最適値は０．１〜１０μＡ程度となる。
消去速度は、チャネル電流とＶｓは書込みと同条件とし、メモリゲートには最適電圧を印加した場合、書込み速度より遅くなる。これは、電子よりもホールの方がボトム酸化膜のエネルギー障壁が高いためであり、書込み時のホットエレクトロンよりも消去時のホットホールの方が窒化シリコン膜ＳＩＮへの注入効率が低くなる。
消去の速度を書込みの速度と同等にするには、書込み動作条件よりも、Ｖｓを大きくするか、チャネル電流を大きく必要がある。Ｖｓを大きくすると（チャネル電流は同じ）、チャネル電流を大きくする場合（Ｖｓは同じ）と比べ、電源回路面積の増加分は少なくて済む。しかし、Ｖｓを大きくする分ソース拡散層領域の耐圧を上げなければならない。逆に、チャネル電流を大きくすると（Ｖｓは同じ）、電源回路面積の増加分は大きくなるものの、ソース拡散層の耐圧を上げる必要がなく、ソース拡散層の耐圧を上げた場合と比べ、メモリトランジスタの実効的なチャネル長をより小さくすることができる。この結果、オン電流を向上させることができ、スケーラビリティにも優れる。
もちろん、Ｖｓとチャネル電流の両方を大きくすることで更に消去速度を向上させることができる。また、チャネル電流とＶｓの両方を書込み時と同条件にすることで、消去速度は遅くなるものの、電源回路を低面積化することが可能である。同時に消去するメモリセルの数を同時に書込むメモリセルの数よりも多くする場合には、1セル当たりのチャネル電流は書込み時よりも消去時の方が小さくすることもある。対象メモリセル合計のチャネル電流を書込み時と消去時で同じとすることで、電源回路の電流供給能力を有効に使うことができる。
（１−３）次いで、読み出し方法について説明する。読出しは、ソース・ドレイン間の電圧を書込み時と逆方向にする読出しと同一方向にする読出しの２つがある。
逆方向読出しの場合、図２の「読出」欄の上段に示すように、ドレイン領域ＭＤに印加する電圧Ｖｄを１．５Ｖ、ソース領域ＭＳに印加する電圧Ｖｓを０Ｖ、選択ゲート電極ＳＧに印加する電圧Ｖｓｇを１．５Ｖ、メモリゲート電極ＭＧに印加する電圧Ｖｍｇを１．５Ｖとして読出しを行う。
同一方向読出しの場合、図２の「読出」欄の下段に示すように、ドレイン領域ＭＤに印加する電圧Ｖｄとソース領域ＭＳに印加する電圧Ｖｓを入れ替え、それぞれ０Ｖ、１．５Ｖとする。
読出し時のメモリゲート電極ＭＧに印加する電圧Ｖｍｇは、書込み状態におけるメモリトランジスタのしきい値電圧と消去状態におけるメモリトランジスタのしきい値電圧の間に設定する。書込み状態及び消去状態のしきい値電圧をそれぞれ５Ｖと−２Ｖに設定すると、上記読出し時のＶｍｇは両者の中間値となる。中間値とすることで、データ保持中に書込み状態のしきい値電圧が２〜３Ｖ低下しても、消去状態のしきい値電圧が２〜３Ｖ上昇しても、書込み状態と消去状態を判別することができ、データ保持特性のマージンが広がる。消去状態におけるメモリセルのしきい値電圧を十分低くしておけば、読出し時のＶｍｇを０Ｖとしても構わない。読出し時のＶｍｇを０Ｖとすることで、読出しディスターブ、すなわち、メモリゲートへの電圧印加によるしきい値電圧の変動を避けることができる。
（２）続いて、複数のメモリセルでアレイを構成した際のメモリ動作について説明する。
図６は、本実施の形態の不揮発性半導体メモリアレイを示す回路図である。簡略化のため、２×４個のメモリセルのみを示す。
図示するように、各メモリセルの選択ゲート電極ＳＧを接続する選択ゲート線（ワード線）ＳＧＬ０〜ＳＧＬ３、メモリゲート電極ＭＧを接続するメモリゲート線ＭＧＬ０〜ＭＧＬ３および２つの隣接したメモリセルが共有するソース領域ＭＳを接続するソース線ＳＬ０、ＳＬ１は、Ｘ方向にそれぞれ平行に延在する。
また、メモリセルのドレイン領域ＭＤを接続するビット線ＢＬ０、ＢＬ１は、Ｙ方向、すなわち、選択ゲート線ＳＧＬ等と直交する方向に延在する。
なお、これらの配線は、回路図上だけでなく、各素子や配線のレイアウト上も前記方向に延在する（図１３においても同じ）。また、選択ゲート線ＳＧＬ等は、選択ゲート電極ＳＧで構成しても良いし、また、選択ゲートＳＧに接続される配線で構成しても良い。
図６では省略するが、ソース線ＳＬとメモリゲート線ＭＧＬには、書込み・消去時に高電圧を印加するために高耐圧のＭＯＳトランジスタからなる昇圧ドライバを接続する。また、選択ゲート線ＳＧＬには、１．５Ｖ程度の低電圧のみを印加するので低耐圧で高速の昇圧ドライバを接続する。１本のローカルビット線には、１６個、３２個もしくは６４個のメモリセルを接続し、ローカルビット線はローカルビット線を選択するＭＯＳトランジスタを介してグローバルビット線に接続され、グローバルビット線はセンスアンプに接続される。
図７と図８に、図６のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図７と図８は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件であり、図２で示したチャネル電流の設定を選択ゲート電極ＳＧの電圧Ｖｓｇで行う場合（上段）とドレイン領域ＭＤの電圧Ｖｄで行う場合（下段）に相当する。
（２−１）まず、図７に示した電圧条件での書込み・消去のアレイ動作について説明する。本発明の書込み・消去はともに、チャネルに電流が流れること、すなわち、選択トランジスタがオン状態であることが必要条件となる。
したがって、互いに直交するビット線ＢＬと選択ゲート線ＳＧＬとで選択トランジスタをオン状態としたメモリセルでのみ書込み・消去を行うことができる。
図７に示した書込み条件とビット単位での消去条件では、選択ゲート線はＳＧＬ０を０Ｖから０．７Ｖ付近に昇圧し、ビット線はＢＬ０だけを１．５Ｖから０Ｖに降圧する。その結果、図６に示すメモリセルＢＩＴ１のみにおいて選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなって選択トランジスタがオン状態となり、書込み・消去が行われる。
つまり、書込み・消去は１ビット（単一のメモリセル）ずつ行われ、ビット単位での書換えが可能となる。この書込み・消去時には、当然、選択セルが接続されているソース線ＳＬ０の電位は、書込み時６Ｖ、消去時７Ｖ、メモリゲート線ＭＧＬ０の電位は、書込み時１０Ｖ、消去時−８Ｖとし、図２で示した書込み・消去の条件を満たしていなければならない。
一方、この際、選択セルＢＩＴ１が接続される選択ゲート線ＳＧＬ０に接続される他のメモリセルＢＩＴ２等の選択ゲート電極ＳＧにも０．７Ｖの電位が印加されるが、前記他のメモリセルに接続されるビット線ＢＬ１等には、選択ゲート線ＳＧＬ０の電位（０．７Ｖ）以上の電位（図７では１．５Ｖ）を印加することにより、前記他のメモリセルの選択トランジスタがオンすることを防止できる。即ち、非選択メモリセルの消去を禁止できる。
消去の単位は、同じ構成のメモリアレイにおいて、ビットだけでなく、ワード単位もしくは複数のワードを一括して消去するブロック単位等にすることもできる。
ワード単位で行う場合、例えば、図６のメモリアレイにおいて、選択ゲート線はＳＧＬ０のみを０．７Ｖ、ビット線ＢＬはすべて０Ｖ、ソース線ＳＬ０は７Ｖ、メモリゲート線ＭＧＬ０は−８Ｖとすれば、選択ゲート線ＳＧＬ０に接続されているメモリセルＷＯＲＤ１（破線で囲んだ部分）をまとめて消去できる。
ブロック単位の場合、そのブロック（例えばｎ×ｍ個のメモリセル）内のすべての選択ゲート線ＳＧＬを０．７Ｖに昇圧し、すべてのビット線ＢＬを０Ｖに降圧して、すべてのソース線ＳＬに７Ｖ、すべてのメモリゲート線ＭＧＬに−８Ｖを印加すればよい。
以上は、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合の動作条件であるが、図８に示したビット線ＢＬすなわちドレイン領域ＭＤの電位で設定する場合でも、選択セルＢＩＴ１の選択ゲート線ＳＧＬ０とビット線ＢＬ０をそれぞれ１．５Ｖと０．８Ｖ、選択セルＢＩＴ１と接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１をそれぞれ０Ｖと１．５Ｖとすれば、選択セルＢＩＴ１のみで選択ゲート線ＳＧＬの電位がビット線ＢＬの電位より大きくなり、同様の書込み・消去動作が可能である。
（２−２）次に、メモリアレイの読出し条件について説明する。読出しの場合も、書込み・消去と同様に、選択トランジスタがオン状態となっていることが必要条件であり、選択ゲート線ＳＧＬとビット線ＢＬで読出しセルの選択を行う。
読出しの場合、ソース・ドレイン間の電圧が書込み・消去時と逆方向の場合と同一方向の場合とがある。
前者の場合、選択セルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０の電位を１．５Ｖ、選択セルと接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１の電位を０Ｖ、ソース線ＳＬ０、ＳＬ１の電位をすべて０Ｖとする。
また、後者の場合、選択セルＢＩＴ１と接続されている選択ゲート線ＳＧＬ０とビット線ＢＬ０の電位をそれぞれ１．５Ｖと０Ｖ、選択セルと接続されていない選択ゲート線ＳＧＬ１〜３とビット線ＢＬ１の電位をそれぞれ０Ｖと１．５Ｖ、ソース線ＳＬ０、ＳＬ１の電位をすべて１．５Ｖとする。
メモリゲート線ＭＧＬの電位は、より大きな読出し電流を得るために、選択セルが接続された線ＭＧＬ０のみに１．５Ｖを印加すると良い。図７、図８に示した読出しの電圧条件では、逆方向・同一方向ともに、図６のメモリセルＢＩＴ１の読出しが行われることになる。
（２−３）上記（２−１）では定電圧を印加する書込み・消去動作を説明したが、書込み・消去時のチャネル電流が一定となるよう回路的に制御して書込み・消去を行う方法を説明する。この定チャネル電流の書込み・消去動作を実現する回路構成の一例を図９に示す。ビット線ＢＬ０、ＢＬ１の片方の端にＰＭＯＳトランジスタから成るミラー回路を、もう片方の端にＮＭＯＳから成るミラー回路を設けてある。
ＢＩＴ１で示すメモリセルを定チャネル電流で消去する場合の動作を説明する。定チャネル電流の書込みも、上記消去動作と同様の動作方法で行う。
まず、ビット線ＢＬ０、ＢＬ１以外は図８に示した電圧を印加し、定電流源ＣＣＳ１には電流Ｉ1を、定電流源ＣＣＳ２には電流Ｉ1より大きな電流I２を流す。ここで、選択セルＢＩＴ１が接続されたビット線ＢＬ０のビット線選択スイッチングトランジスタＢＳ０をオン状態にすると、ミラー回路の原理で、ＮＭＯＳトランジスタＭＮ０にはビット線ＢＬ０からアースの方向に電流Ｉ２が、ＰＭＯＳトランジスタＭＰ０にはビット線ＢＬ０に入り込む方向に電流Ｉ１が流れる。Ｉ２とＩ１の差分の電流は、ＭＮ０ビット線に接続されたメモリセルのうち選択トランジスタがオン状態にあるメモリセルＢＩＴ１のみ介してビット線ＢＬ０に供給される。すなわち、選択セルＢＩＴ１のチャネルに電流Ｉｐ（＝Ｉ２−Ｉ１）が流れる。このように、Ｉ２とＩ１の差分を消去時のチャネル電流値に設定し、ビット線選択のスイッチングトランジスタをオン状態することで、予め設定した電流をチャネルに流して消去を行うことができる。
選択セルが接続されていないビット線ＢＬ１では、ビット線選択スイッチングトランジスタジスタをオフ状態のままとし、ＰＭＯＳトランジスタＭＰ１を介してビット線ＢＬ１の電位を選択トランジスタの電位（ＳＧ０は１．５Ｖ、ＳＧ１〜ＳＧ３は０Ｖ）以上の１．５Ｖに上げることで、ＢＬ１に接続されたすべてのメモリセルの選択トランジスタがオフ状態となり、消去を禁止できる。なお、ビット線の接合リーク等でＢＬ１の電位が１．５Ｖから下がると、ＢＩＴ２で示すメモリセルの選択トランジスタがオン状態となり、チャネルに電流が流れて弱い消去がなされてしまう。この弱い消去を、ミラー回路でＰＭＯＳトランジスタＭＰ１を介して電流を供給することで、防止することができる。
以上は、ビット単位で定チャネル電流の書込み・消去を行う方法であるが、ワード単位で行う場合、例えば、図９のメモリアレイにおいて、ビット線選択スイッチングトランジスタＢＳ０、ＢＳ１をすべてオン状態とすることで選択ゲート線ＳＧＬ０に接続されているメモリセルＷＯＲＤ１（破線で囲んだ部分）をまとめて消去できる。
ブロック単位の場合、そのブロック（例えばｎ×ｍ個のメモリセル）内のすべてのビット線選択スイッチングトランジスタをすべてオン状態とし、定電流源ＣＣＳ２の電流Ｉ２と定電流源ＣＣＳ１の電流I１の差を、書込み時もしくは消去時のチャネル電流Ｉｐとビット線に接続されたメモリセルの数ｍ個の積と等しくする、すなわち、Ｉ２−Ｉ1＝Ｉｐ×ｍとする。こうすることで、消去を行うセル１個当たりＩｐのチャネル電流を流すことできる。
（３）次いで、他のメモリアレイ構成について説明する。図１０は、本実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
図６に示したメモリアレイ構成に対し、複数のソース線を接続して共通のソース線ＳＬとしてある。また、複数のメモリゲート線を接続して共通のメモリゲート線ＭＧＬとしてある。
ソース線ＳＬ、メモリゲート線ＭＧＬを共通化することで、それぞれの線を駆動する高耐圧のドライバ数が削減され、チップ面積の低減を図ることができる。メモリアレイを構成する配線の共通化は、ソース線ＳＬもしくはメモリゲート線ＭＧＬのどちらか１つでも良い。
図１１と図１２に、図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図１１と図１２は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件である。
ビット線ＢＬおよび選択ゲート線ＳＧＬに印加する電圧は図６に示すメモリアレイの場合と全く同じであり、共通のソース線ＳＬ、メモリゲート線ＭＧＬには、図６のメモリアレイで選択セルＢＩＴ１に印加する電圧と同じ電圧を印加する。
すなわち、書込み時にはソース線ＳＬ、メモリゲート線ＭＧＬにそれぞれ６Ｖと１０Ｖ、消去時にはそれぞれ７Ｖと−８Ｖ、読出し時には、逆方向読出しの場合は、それぞれ０Ｖと１．５Ｖ、同一方向読出しの場合は、それぞれ１．５Ｖと１．５Ｖを印加する。
（４）次いで、さらに、他のメモリアレイ構成について説明する。図１３は、本実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。
図６に示したメモリアレイ構成と比較すると、図１３の場合は、メモリトランジスタと選択トランジスタの位置を入れ替えた配置となっており、メモリトランジスタ側の拡散層（ドレイン領域）にビット線ＢＬ、選択トランジスタ側の拡散層（ソース領域）にソース線ＳＬが接続されている。
図１４と図１５に、図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す。図１４と図１５は、それぞれ、書込み・消去時のチャネル電流を選択ゲート線ＳＧＬの電位で設定する場合とビット線ＢＬの電位で設定する場合の条件である。
図６に示すメモリアレイでソース線ＳＬに印加した電圧をビット線ＢＬに、ビット線ＢＬに印加した電圧をソース線ＳＬに印加すると、図６のメモリアレイと同様の書込み・消去・読出し動作をする。
すなわち、図１４に示した書込み条件とビット単位での消去条件では、選択ゲート線はＳＧＬ０だけを０Ｖから０．７Ｖ付近に昇圧し、ソース線はＳＬ０だけを１．５Ｖから０Ｖに降圧する。その結果、図１３に示すメモリセルＢＩＴ１のみにおいて選択ゲート線ＳＧＬの電位がソース線ＳＬの電位より大きくなって選択トランジスタがオン状態となり、書込み・消去が行われる。
つまり、書込み・消去は１ビット（単一のメモリセル）ずつ行われ、ビット単位での書換えが可能となる。この書込み・消去時には、当然、選択セルが接続されているビット線ＢＬ０の電位は、書込み時６Ｖ、消去時−７Ｖ、メモリゲート線ＭＧＬ０の電位は、書込み時１０Ｖ、消去時−８Ｖとし、図２で示した書込み・消去の条件を満たしていなければならない。
この際、選択セルＢＩＴ１が接続される選択ゲート線ＳＧＬ０に接続される他のメモリセルＢＩＴ２等の選択ゲート電極ＳＧおよびソース領域ＭＳに、それぞれ０．７Ｖおよび０Ｖの電位が印加されるが、前記他のメモリセルに接続されるビット線ＢＬ１等には、ソース線ＳＬ０の電位（０．８Ｖ）と同じ電位を印加することにより、ソース、ドレイン領域間に電流が流れることを防止できる。即ち、非選択メモリセルの消去を禁止できる。
また、図１４および図１５の読出し条件については、このメモリアレイでは、図６のメモリアレイの場合と、メモリトランジスタと選択トランジスタの位置が入れ替わっているため、図６の場合の「逆方向読出し」と「同一方向読出し」の場合と、印加電圧条件が逆となっている。
以上、図２、図７、図８、図１１、図１２、図１４、図１５においてメモリ動作の電圧条件を示してきたが、これらの条件は一例であり、ここで示した数値をもって本発明が限定されるものではない。また、図１０、図１３に示したメモリセルアレイにおいても、図９に示した回路方式を適用して定チャネル電流の書込み・消去を行うようにしても良い。
（５）続いて、上記ホットホール注入方式の消去を実現し、消去・読出しの高速化と書換え・高温データ保持の信頼性向上を可能とするメモリセルの具体的な構成について、図１６を用いて以下に説明する。
上記消去を行うには、メモリゲート電極ＭＧに負電圧を印加した時、ソース・ドレイン間に電流が流れなければならない。
このためには、メモリトランジスタのチャネル領域（ＭＥ）をｎ型化するか、メモリトランジスタのチャネル長を短くする必要がある。
この両者ともに、読出し電流の増加に寄与するため、本発明の消去方式を採用するメモリセルは高速読出しに適している。
加えて、本発明の消去方式は、ホール注入を利用しており、消去後のしきい値電圧を中性しきい値電圧よりも下げて大きな読出し電流を得ることができる。従って、その点でも、高速の読出しに適している。
また、消去速度は、ホットキャリア注入を利用しているためトンネリング消去と比べ高速である。また、メモリトランジスタのチャネル領域（ＭＥ）のｎ型不純物を高濃度化する、もしくは、メモリトランジスタのチャネル長を短くすることで、さらなる高速化が実現する。
一方の選択トランジスタのチャネル領域ＳＥについては、選択トランジスタのしきい値電圧がメモリトランジスタの中性状態しきい値電圧よりも大きくなるように、不純物濃度を設定する。メモリトランジスタの中性状態しきい値電圧とは、電荷蓄積領域に電荷が蓄積されていない状態のしきい値をいう。
選択トランジスタのしきい値電圧は、高すぎると大きな読出し電流を取ることができなくなり、低過ぎるとそのゲート電圧が０Ｖの場合でも完全にオフにならず、リーク電流が正常な読出し動作を阻害してしまう。したがって、選択トランジスタのしきい値電圧は、正の範囲で低いことが望ましい。
次に、ドレイン領域ＭＤとソース領域ＭＳの不純物プロファイルについて説明する。
まず、ドレイン領域ＭＤであるが、メモリ動作時に、この領域に印加される電圧は最大で１．８Ｖ程度であるので、１．８Ｖで駆動することを前提としたＭＯＳトランジスタのソース、ドレイン構造を採用すれば良い。例えば、１．８Ｖで動作するＭＯＳトランジスタと同程度の高濃度ｎ型不純物領域で、ドレイン領域ＭＤを構成すれば良い。また、このドレイン領域ＭＤのゲート電極方向の端部に低濃度ｎ型不純物領域ＭＤＭを設け、ＬＤＤ構造としても良い。
もう一方のソース領域ＭＳも、高濃度ｎ型不純物領域とする。また、ソース領域ＭＳには、書込み時に６Ｖ、消去時に７Ｖを印加するため、高濃度ｎ型不純物領域（ＭＳ）の外周に低濃度ｎ型不純物領域ＭＳＭを設け、二重の不純物領域を設けるなどして高耐圧構造にすることが望ましい。
また、ソース領域ＭＳ端の不純物プロファイルが電界集中型である場合、ソース領域ＭＳ端での電界集中による誤書込みが起こる可能性がある。これは、例えば図６においてメモリセルＢＩＴ１を書込む際、メモリセルＢＩＴ２のような非選択セルにおいても、ソース領域に６Ｖの高電圧が印加されるからである。このため、ソース不純物プロファイルは電界緩和型とすることが望ましい。
また、メモリゲート電極ＭＧ下の窒化シリコン膜ＳＩＮとその上下の酸化膜ＴＯＰＯＸとＢＯＴＯＸの膜厚は、メモリ特性を決定する重要な要素である。
本発明の消去方式を採用したメモリセルでは、書込み・消去ともにホットキャリア注入を利用しているために窒化シリコン膜上下の酸化膜を厚膜化できる。膜厚は、窒化シリコン膜ＳＩＮを３〜１５ｎｍ程度、窒化シリコン膜上下の酸化膜ＴＯＰＯＸとＢＯＴＯＸを３〜１０ｎｍ程度とする。酸化膜ＴＯＰＯＸとＢＯＴＯＸの膜厚を３ｎｍ以上とすることで、トンネリング現象による蓄積電荷の変化を抑えることができる。
このように窒化シリコン膜の上下の酸化膜を厚膜化することで、高温でのリテンション特性が改善されるとともに、書換え後のリテンション特性劣化も抑制される。
図１７に、本発明の消去方式を用いたメモリセルの書換え耐性を示す。特許文献２（ＵＳＰ５，９６９，３８３）に記載されているＢＴＢＴホットホール注入消去方式を用いたメモリセルと比較してある。ＢＴＢＴホットホール注入消去方式を用いると、書込み時に電子を注入する位置と消去時にホールを注入する位置にずれが生じるため、書換え試験で書込みと消去を繰り返すと徐々に消去側のしきい値電圧が上昇していく。これに対し、本発明の消去方式では、電子を注入する位置にホールを注入するため、書換えによるしきい値電圧の上昇を抑制することが可能である。
（６）続いて、以下に、図１６に示す不揮発性半導体記憶装置（メモリセル）の製造方法の一例を図１８〜図２６を参照しながら説明する。図１８〜図２６は、本実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。各図には、ソース領域を共有する２つのメモリセル領域の断面部を示してある。
まず、図１８を説明する。ｐ型シリコン基板ＰＳＵＢ上に素子分離酸化膜領域ＳＴＩを形成し、メモリセル領域となるｐ型ウェル領域ＰＷＥＬを形成する。
このｐ型ウェル領域ＰＷＥＬの表面部に、選択トランジスタのしきい値を調整するｐ型不純物領域（チャネル領域）ＳＥを形成する。次いで、シリコン基板表面を清浄化処理した後、選択トランジスタのゲート絶縁膜ＳＧＯＸを熱酸化で形成し、その上に、選択ゲート電極となるｎ型ポリシリコン層ＮＳＧ（１００ｎｍ程度）および選択ゲート電極の保護用の酸化シリコン膜ＣＡＰを、順次堆積する。
次に、図１９を説明する。フォトリソグラフィ技術とドライエッチング技術を用いて、図１８でシリコン基板上に形成したｎ型ポリシリコン層ＮＳＧを加工し、選択トランジスタの選択ゲート電極ＳＧ１とＳＧ２を形成する。これらのゲート電極は、図面の奥行き方向に延在し、線状のパターンである。このパターンは、メモリアレイの選択ゲート線ＳＧＬに相当する（図６等参照）。なお、このパターンの形成の際には、シリコン基板の表面に不要なダメージが入らないように、熱酸化膜（ＳＧＯＸ）の表面が露出した段階でドライエッチングを停止する。次いで、シリコン基板表面のメモリトランジスタのチャネル領域にしきい値調整用のｎ型不純物領域ＭＥを形成する。例えば、ｎ型不純物領域ＭＥの不純物濃度は、７×１０12／ｃｍ2程度である。
次に、図２０を説明する。図１９でシリコン基板表面の保護用に残した熱酸化膜（ＳＧＯＸ）をフッ酸で除去し、メモリトランジスタのゲート絶縁膜となるＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜を積層する。なお、熱酸化膜（ＳＧＯＸ）を除去する際に選択ゲート電極ＳＧ上の酸化シリコン膜ＣＡＰを合わせて除去しても構わない。
ＯＮＯ膜を形成するには、例えば下部酸化膜ＢＯＴＯＸ（３〜１０ｎｍ程度）を熱酸化により形成した後、窒化シリコン膜ＳＩＮを気相成長法で堆積し、さらに、上部酸化膜ＴＯＰＯＸを気相成長法と熱酸化で形成する。ここで、下部酸化膜ＢＯＴＯＸおよび上部酸化膜ＴＯＰＯＸの膜厚は、トンネリング現象が起こりにくい３ｎｍ以上であることが望ましい。
続いて、ＯＮＯ膜の上に、メモリゲート電極ＭＧとなるｎ型ポリシリコン層ＮＭＧ（１００ｎｍ程度）を堆積する。
次に、図２１を説明する。異方性エッチング技術により、図２０で堆積したｎ型ポリシリコン層ＮＭＧを、上部酸化膜ＴＯＰＯＸが露出するまで除去し、選択ゲート電極ＳＧ１、ＳＧ２の側壁にＯＮＯ膜を介してメモリゲート電極ＭＧ１とＭＧ２を形成する。このメモリゲート電極ＭＧ１、ＭＧ２のスペーサ幅は、約９０ｎｍである。このとき、メモリゲート電極ＭＧ１とＭＧ２とは反対側の選択ゲート電極ＳＧ１、ＳＧ２の側壁にも、ポリシリコンの側壁スペーサＭＧＲが作られる。
次いで、側壁スペーサＭＧＲを除去するため、フォトリソグラフィ技術を用いフォトレジスト膜ＲＥＳ１でメモリゲート電極ＭＧ１とＭＧ２を覆う。この際、その端部が選択ゲート電極ＳＧ１、ＳＧ２上となるようにフォトレジスト膜ＲＥＳ１を形成する。
次に、図２２を説明する。図２１で作られたポリシリコンの側壁スペーサＭＧＲをドライエッチング技術で除去し、さらに、フォトレジスト膜ＲＥＳ１を取り除く。続いて、露出した上部酸化膜ＴＯＰＯＸ、窒化シリコン膜ＳＩＮをそれぞれフッ酸と熱リン酸で除去する。その後、低濃度のｎ型不純物のイオン打ち込みを行い、ドレイン部に低濃度ｎ型不純物領域ＭＤＭを形成する。このイオン打ち込みの際、ソース部にも低濃度ｎ型不純物領域ＭＤＭＳが形成される。
図２２でポリシリコン側壁スペーサＭＧＲを除去したのは、ドレイン部の低濃度ｎ型不純物領域ＭＤＭを形成するためである。例えば、図１９において、ｎ型不純物領域ＭＥを形成した後に、フォトリソグラフィ技術を用いてフォトレジストでソース部の上部を覆い、ドレイン部に前記低濃度ｎ型不純物領域ＭＤＭを形成するならば、ポリシリコン側壁スペーサＭＧＲを除去する必要はない。
次に、図２３を説明する。ＯＮＯ膜の下部酸化膜ＢＯＴＯＸのうち表面に露出した部分をフッ酸で除去した後、酸化膜を堆積し、異方性エッチング技術を用いてエッチングすることで、選択ゲート電極ＳＧ１、ＳＧ２の側壁に側壁スペーサＳＷを形成する。このとき、メモリゲート電極ＭＧ１とＭＧ２の側壁にも酸化膜ＳＷＲが残存する。
次に、図２４を説明する。フォトリソグラフィ工程により、メモリトランジスタのソース部に開口部を有し、その開口端が選択ゲート電極ＳＧ１、ＳＧ２上に位置するフォトレジスト膜ＲＥＳ２を形成する。続いて、図２３でメモリゲート電極ＭＧ１とＭＧ２の側壁に残存した酸化膜ＳＷＲをフッ酸で除去し、さらに、ｎ型不純物のイオン打ち込みを行うことによりメモリトランジスタのソース部に低濃度ｎ型不純物領域ＭＳＭを形成する。
次に、図２５を説明する。図２４で塗布したフォトレジスト膜ＲＥＳ２を除去し、ｎ型不純物のイオン打ち込みを行うことにより選択トランジスタのドレイン領域ＭＤとメモリトランジスタのソース領域ＭＳを形成する。図２２でソース部に作られた低濃度ｎ型不純物領域ＭＤＭＳの一部は、高濃度ｎ型不純物領域となり、高濃度ｎ型不純物領域であるソース領域ＭＳと低濃度ｎ型不純物領域ＭＳＭとでＤＤＤ（Double Diffused Drain）構造を成す。
次に、図２６を説明する。シリコン基板の全面に配線層間絶縁膜ＩＮＳ１を堆積する。フォトリソグラフィ技術とドライエッチング技術を用いて、ドレイン領域ＭＤ上にコンタクトホールを開口し、第１層配線となる金属層を堆積する。その後、フォトリソグラフィ技術とエッチング技術を用いて第１層配線Ｍ１を形成する。
図示するように、メモリゲート電極ＭＧおよび選択ゲート電極ＳＧは、例えば紙面に垂直な方向に延在し、ドレイン領域ＭＤに接続され、ビット線ＢＬとなる第１層配線Ｍ１は、メモリゲート電極ＭＧや選択ゲート電極ＳＧと直交する方向に延在する（図６等参照）。なお、図１３に示す回路図の場合は、メモリゲート電極ＭＧと選択ゲート電極ＳＧの位置が入れ替わる。
次いで、配線層間絶縁膜ＩＮＳ２を堆積する。以降、図示は省略するが、配線層間絶縁膜ＩＮＳ２にコンタクトホールを形成し、さらに、導電性膜を堆積し、パターニングすることにより配線を形成する。このように、配線層間絶縁膜と配線の形成工程を繰り返すことによって、多層の配線を形成することが可能となる。
（７）続いて、図２７〜図３０を用いて本発明の消去方式を実現する他のメモリセル構造の例を示す。図２７〜図３０は、本実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。
図２７は、ソース拡散層領域をＬＤＤ構造としたメモリセルである。メモリセルを微細化しメモリゲート長を短くした場合、ソース拡散層領域をＤＤＤ構造にすると短チャネル効果によってメモリトランジスタのリーク電流が増加してしまうために、ＬＤＤ構造とした方が望ましい。
このようなメモリセルの場合は、ＬＤＤ構造のソース拡散層領域のうち、浅い低濃度ｎ型不純物領域ＭＳＭＤはドレインの浅い低濃度ｎ型不純物領域拡ＭＤＭと同時に、深い高濃度ｎ型不純物領域ＭＳは図２３に図示したメモリゲート電極ＭＧ１とＭＧ２の側壁に形成された側壁スペーサＳＷＲを除去せずドレインの高濃度ｎ型不純物領域ＭＤと同時に形成する。図２４で示したソース部の低濃度ｎ型不純物領域ＭＳＭの形成を行わない。ただし、必ずしもソース部とドレイン部の浅い低濃度ｎ型不純物領域ＭＤＭを同時に形成し、不純物プロファイルを同じにする必要はない。この場合、フォトグラフィー技術を用いてそれぞれの不純物領域を別々に形成する。
図２８は、選択ゲート電極ＳＧをメモリゲート電極ＭＧの側壁スペーサの形状で構成したメモリセルである。
このようなメモリセルの場合は、先に、メモリトランジスタのＯＮＯ膜（ＢＯＰＯＸ、ＳＩＮおよびＴＯＰＯＸ）およびメモリゲート電極ＭＧを形成し、その側壁に絶縁膜よりなる側壁スペーサＣＡＰＳＷを形成する。さらに、その側壁に、図１等を参照しながら説明したメモリセルのメモリゲートと同様に、異方性エッチング技術を利用して選択ゲート電極ＳＧを形成する。
なお、選択トランジスタのゲート絶縁膜ＳＧＯＸよりも厚い酸化膜で側壁スペーサＣＡＰＳＷを形成することにより、メモリゲート電極ＭＧと選択ゲート電極ＳＧとの間の耐圧を向上させることができる。
また、メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行う。
図２９は、メモリゲート電極ＭＧを選択ゲート電極ＳＧ上に乗り上げた構成のメモリセルである。
このようなメモリセルの場合は、図１等を参照しながら説明したメモリセルの場合と同様に、選択ゲート電極ＳＧを先に形成し、ＯＮＯ膜およびメモリゲート電極ＭＧを、フォトリソグラフィ技術を用いて形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、図１９を参照しながら説明した場合と同様に行う。
図３０は、選択ゲート電極ＳＧをメモリゲート電極ＭＧ上に乗り上げた構成のメモリセルである。
このようなメモリセルの場合は、フォトリソグラフィ技術で選択ゲート電極ＳＧを形成する以外は、図２８に示したメモリセルと同様に形成することができる。すなわち、ＯＮＯ膜およびメモリゲート電極ＭＧを先に形成した後、選択ゲート電極ＳＧを形成する。メモリトランジスタのチャネル領域（ｎ型不純物領域ＭＥ）と選択トランジスタのチャネル領域ＳＥの不純物の注入は、それぞれ、メモリゲート電極ＭＧの形成前後に行う。
このように、図２７〜図３０に示したメモリセル構造についても、図６〜図１５に示したメモリアレイと電圧条件で、図１に示したメモリセルと同様の動作を行わせることが可能である。
また、図１６で説明したように、消去・読出しの高速化と高温データ保持の信頼性向上を可能とするメモリセルの具体的構成を、図２７〜図３０に示したメモリセルについても同様に適用できる。
以上、本実施の形態においては、メモリセルの電荷蓄積膜として窒化シリコン膜を用いたが、窒化シリコン膜の代わりに酸窒化シリコン膜、酸化タンタル膜、酸化アルミニウム膜等の電荷トラップ性絶縁膜を用いても良い。
また、電荷蓄積層としてポリシリコン等の導電性材料から成る微粒子（ドット）を用いてもよい。このドットとは、例えば、下部酸化膜上にポリシリコンの粒状の塊を複数個析出させたものである。このドット上には、さらに、上部酸化膜が形成され、個々のドット間は絶縁される。このようなドットを用いた場合、ドット内に蓄積された電荷（電子）は、ドット間を移動し難い。従って、電子の注入位置と正孔の注入位置をあわせることにより前記効果を奏することができる。また、ドットは、図１、図２７〜図３０に示したメモリセルに適用可能である。ドットを用いる場合、その直径は１０ｎｍ以下とすることが望ましく、ドット間には絶縁膜を堆積し電荷を離散的に蓄積させる。
なお、単一の導電性の浮遊ゲート電極を用いる場合には、電子や正孔が浮遊ゲート電極内を移動できるため、電子の注入位置と正孔の注入位置をあわせることによる効果は小さい。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
本発明は、不揮発性半導体記憶装置に適用できる。
本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の書込み・消去・読出し時における選択メモリセルの各部位への電圧の印加条件を示す図表である。 本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）における消去時間と消去時にメモリゲートに印加する電圧との関係を示す図である。 本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）における消去時間と消去時にソース領域に印加する電圧との関係を示す図である。 本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）における消去時間と消去時にチャネルに流れる電流との関係を示す図である。 本発明の実施の形態の不揮発性半導体メモリアレイを示す回路図である。 図６のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 図６のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 図６のメモリアレイにおいて定チャネル電流で書込み・消去を実現する回路図である。 本発明の実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。 図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 図１０のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 本発明の実施の形態の他の不揮発性半導体メモリアレイを示す回路図である。 図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 図１３のメモリアレイにおいて書込み・消去・読出し時に各配線に印加する電圧条件を示す図表である。 本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置（フラッシュメモリ）と特許文献ＵＳＰ５，９６９，３８３に記載されているＢＴＢＴホットホール注入消去方式を用いた不揮発性半導体記憶装置における書換え特性を示す図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の不揮発性半導体記憶装置の製造方法を示す基板の要部断面図である。 本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の実施の形態の他の不揮発性半導体記憶装置（フラッシュメモリ）の要部断面図である。 本発明の課題を説明するための不揮発性半導体記憶装置の書込み時のホットエレクトロンの発生場所を示す基板の要部断面図である。 本発明の課題を説明するための不揮発性半導体記憶装置の消去時のホットホールの発生場所を示す基板の要部断面図である。 本発明の効果を説明するための不揮発性半導体記憶装置に消去電位を印加した場合の電荷の状態を模式的に表したメモリセルの要部断面図である。
符号の説明
ＢＩＴ１ メモリセル（選択セル）
ＢＩＴ２ メモリセル
ＢＬ、ＢＬ０、ＢＬ１ ビット線
ＢＯＴＯＸ 下部酸化膜（酸化膜）
ＢＳ０、ＢＳ１ ビット線選択スイッチングトランジスタ
ＣＡＰ 酸化シリコン膜
ＣＣＳ１、ＣＣＳ２ 定電流源
ＣＡＰＳＷ 側壁スペーサ
ＩＮＳ１ 配線層間絶縁膜
ＩＮＳ２ 配線層間絶縁膜
Ｍ１ 第１層配線
ＭＤ ドレイン領域
ＭＤＭ 低濃度ｎ型不純物領域
ＭＤＭＳ 低濃度ｎ型不純物領域
ＭＥ ｎ型不純物領域
ＭＧ、ＭＧ１、ＭＧ２ メモリゲート電極
ＭＧＬ、ＭＧＬ０〜ＭＧＬ３ メモリゲート線
ＭＧＲ 側壁スペーサ
ＭＮ０、ＭＮ１ ミラー回路を構成するＮＭＯＳトランジスタ
ＭＰ０、ＭＰ１ ミラー回路を構成するＰＭＯＳトランジスタ
ＭＳ ソース領域
ＭＳＭ 低濃度ｎ型不純物領域
ＮＭＧ ｎ型ポリシリコン層
ＮＳＧ ｎ型ポリシリコン層
ＯＮＯ ＯＮＯ膜
ＰＳＵＢ ｐ型シリコン基板
ＰＷＥＬ ｐ型ウェル領域
ＲＥＳ１ フォトレジスト膜
ＲＥＳ２ フォトレジスト膜
ＳＥ チャネル領域（不純物領域）
ＳＧ、ＳＧ１、ＳＧ２ 選択ゲート電極
ＳＧＬ、ＳＧＬ０〜３ 選択ゲート線
ＳＧＯＸ ゲート絶縁膜
ＳＩＮ 窒化シリコン膜
ＳＬ、ＳＬ０〜ＳＬ３ ソース線
ＳＴＩ 素子分離酸化膜領域
ＳＷ 側壁スペーサ
ＳＷＲ 酸化膜
ＴＯＰＯＸ 上部酸化膜（酸化膜）
Ｖｄ ドレイン領域に印加する電圧
Ｖｍｇ メモリゲート電極に印加する電圧
Ｖｓ ソース領域に印加する電圧
Ｖｓｇ 選択ゲート電極に印加する電圧
Ｖｗｅｌｌ ウェルに印加する電圧
ＷＯＲＤ１ 選択ゲート線に接続されているメモリセル

Claims (14)

  1. 半導体基板中に形成された第１および第２半導体領域と、
    前記第１および第２半導体領域間上の前記半導体基板の上部に形成された選択ゲートおよびメモリゲートと、
    前記選択ゲートと前記半導体基板との間に形成された第１絶縁膜と、
    前記メモリゲートと前記半導体基板との間に形成された第２絶縁膜であって、その内部に、離散的に電荷を蓄積するための電荷蓄積部を有する第２絶縁膜と、を有するメモリセルにおいて、
    前記第１半導体領域は前記選択ゲート側に位置しており、
    前記第２半導体領域は前記メモリゲート側に位置しており、
    前記メモリセルの書込動作は、前記選択ゲートに正電圧を印加し、前記メモリゲートに正電圧を印加し、且つ、前記第２半導体領域に前記第１半導体領域よりも大きい電圧を印加して、前記第１および第２半導体領域間に電流が流れる状態とすることで、前記電荷蓄積部に電子を注入することにより行なわれ、
    前記メモリセルの消去動作は、前記選択ゲートに正電圧を印加し、前記メモリゲートに負電圧を印加し、且つ、前記第２半導体領域に前記第１半導体領域よりも大きい電圧を印加して、前記メモリゲート下に空乏層が形成される状態とし、且つ、前記第１および第２半導体領域間に電流が流れる状態とすることで、前記電荷蓄積部に正孔を注入することにより行なわれ、
    前記書込動作および前記消去動作における電子および正孔の注入位置は、主に、前記電荷蓄積部のうち前記選択ゲート側の領域であることを特徴とする不揮発性半導体記憶装置。
  2. 前記正孔の注入は、前記第１および第２半導体領域間に０．１〜１０μＡの電流を流して行われることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
  3. 前記正孔の注入は、前記第１および第２半導体領域間に流れる電流値が一定となるよう回路的に自動制御して行われることを特徴とする請求項１または２に記載の不揮発性半導体記憶装置。
  4. 前記電荷蓄積部は、前記第２絶縁膜中に形成されたトラップ性絶縁膜であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  5. 前記電荷蓄積部は、前記第２絶縁膜中に形成された窒化膜であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  6. 前記第２絶縁膜は、第１酸化膜、窒化膜および第２酸化膜の積層膜であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  7. 前記第１および第２酸化膜は、３ｎｍ以上であることを特徴とする請求項６記載の不揮発性半導体記憶装置。
  8. 前記電荷蓄積部は、前記第２絶縁膜中に形成された複数の導電性の微粒子であることを特徴とする請求項１〜３の何れか１項に記載の不揮発性半導体記憶装置。
  9. 前記電荷蓄積部に電荷が蓄積されていない状態において、
    前記メモリゲートをゲート電極とするＭＩＳＦＥＴの閾値は負であり、前記選択ゲートをゲート電極とするＭＩＳＦＥＴの閾値より小さいことを特徴とする請求項１〜８の何れか１項に記載の不揮発性半導体記憶装置。
  10. 半導体基板中に形成された第１および第２半導体領域と、
    前記第１および第２半導体領域間上の前記半導体基板の上部に形成された選択ゲートおよびメモリゲートと、
    前記選択ゲートと前記半導体基板との間に形成された第１絶縁膜と、
    前記メモリゲートと前記半導体基板との間に形成された第２絶縁膜であって、その内部に、離散的に電荷を蓄積するための電荷蓄積部を有する第２絶縁膜と、
    を有するメモリセルが、複数アレイ状に配置され、
    前記第１半導体領域は前記選択ゲート側に位置しており、
    前記第２半導体領域は前記メモリゲート側に位置しており、
    前記複数のメモリセルのうち、
    第１方向に並ぶ前記メモリセルの前記選択ゲートを接続する第１線と、
    前記第１方向と直交する第２方向に並ぶ前記メモリセルの前記第１半導体領域を接続する第２線と、
    前記第１方向に並ぶ前記メモリセルの前記メモリゲートを接続する第３線と、
    前記第１方向に並ぶ前記メモリセルの前記第２半導体領域を接続する第４線と、
    を複数有し、
    前記複数のメモリセルのうち選択メモリセルの書込動作は、前記第１線に正電圧を印加し、前記第３線に正電圧を印加し、且つ、前記第４線に前記第２線よりも大きい電圧を印加して、前記選択メモリセルの前記第１および第２半導体領域間に電流が流れる状態とすることで、前記選択メモリセルの前記電荷蓄積部に電子を注入することにより行なわれ、
    前記複数のメモリセルのうち選択メモリセルの消去動作は、前記第１線に正電圧を印加し、前記第３線に負電圧を印加し、且つ、前記第４線に前記第２線よりも大きい電圧を印加して、前記選択メモリセルの前記メモリゲート下に空乏層が形成される状態とし、且つ、前記選択メモリセルの前記第１および第２半導体領域間に電流が流れる状態とすることで、前記選択メモリセルの前記電荷蓄積部に正孔を注入することにより行なわれ、
    前記書込動作および前記消去動作における電子および正孔の注入位置は、主に、前記選択メモリセルの前記電荷蓄積部のうち前記選択ゲート側の領域であることを特徴とする不揮発性半導体記憶装置。
  11. 前記消去動作は、
    前記選択メモリセルに接続される前記第１線に第１電位を印加し、前記選択メモリセルに接続される前記第２線に前記第１電位より小さい第２電位を印加した状態で、消去を行い、
    前記選択メモリセルに接続される前記第１線に接続される他のメモリセルに接続される前記第２線には、前記第１電位以上の第３電位を印加することにより消去を禁止し、
    単一の前記選択メモリセル毎に行うことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  12. 前記消去動作は、
    前記複数の第１線のうち単一の第１線に第１電位を印加し、
    前記複数の第２線に前記第１電位より小さい第２電位を印加することにより、
    前記第１方向に並ぶ前記メモリセルの群毎に行うことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  13. 前記消去動作は、
    前記複数の第１線のうちｎ本の前記第１線に第１電位を印加し、
    前記複数の第２線のうちｍ本の前記第２線に前記第１電位より小さい第２電位を印加することにより、
    ｎ×ｍ個の前記メモリセルのブロック毎に行うことを特徴とする請求項１０記載の不揮発性半導体記憶装置。
  14. 前記消去動作は、
    前記複数の第１線のうち前記選択メモリセルに接続される前記第１線には、第１電位Ｖ１を印加し、
    前記複数の第１線のうち前記選択メモリセルに接続されない前記第１線には、第２電位Ｖ２を印加し、
    前記複数の第２線のうち前記選択メモリセルに接続される前記第２線には、第３電位Ｖ３を印加し、
    前記複数の第２線のうち前記選択メモリセルに接続されない前記第２線には、第４電位Ｖ４を印加して行われ、
    前記第１〜第４電位について、
    前記第３電位は、前記第１電位より小さく（Ｖ３＜Ｖ１）、前記第２電位以上（Ｖ３≧Ｖ２）であり、
    前記第４電位は、前記第１電位より小さく（Ｖ４＜Ｖ１）、前記第２電位以上（Ｖ４≧Ｖ２）であることを特徴とする請求項１０記載の不揮発性半導体記憶装置。
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