JP6162931B2 - 記憶素子および記憶装置 - Google Patents

Description

本開示は、イオン源層を含む記憶層の電気的特性の変化により情報を記憶する記憶素子および記憶装置に関する。

データストレージ用の半導体不揮発性メモリとしてＮＯＲ型あるいはＮＡＮＤ型のフラッシュメモリが一般的に用いられている。これら半導体不揮発性メモリはメモリ素子および駆動トランジスタを微細化することによって大容量化が図られているが、書き込みおよび消去に大電圧が必要なこと、フローティングゲートに注入する電子の数が限られることから微細化の限界が指摘されている。

現在、ＲｅＲＡＭ（Resistance Random Access Memory)やＰＲＡＭ（Phase-Change Random Access Memory）などの抵抗変化型メモリが、微細化の限界を超えることが可能な次世代不揮発性メモリとして提案されている（例えば、特許文献１，非特許文献１参照）。これらのメモリは、２つの電極間に抵抗変化層を備えた単純な構造を有し、原子またはイオンが熱や電界によって移動し伝導パスが形成されることにより抵抗変化層の抵抗値が変化することによって書き込みおよび消去がなされていると考えられている。

このように、抵抗変化によって書き込みおよび消去を行うメモリにおいて大容量化を実現する方法としては上述したメモリの微細化が挙げられるが、この他に、メモリの多値化がある。メモリの多値化、即ち、１素子あたり２ビット（４値）あるいは３ビット（８値）等の多値記録を可能とすることで、容量は２倍、３倍と増加する。

特開２００６−１９６５３７号公報

Ｗａｓｅｒ他，Advanced Material，２１，ｐ２９３２（２００９）

多値記録を実現するためには、複数のコンダクタンス値に書き込みを行う必要がある。しかしながら、メモリは複数の記憶素子によって構成されており、各書き込み条件において全ての素子の書き込みコンダクタンス値を制御して揃えることは難しく、素子間においてコンダクタンス値のばらつきが生じやすいという問題があった。

本技術はかかる問題点に鑑みてなされたもので、その目的は、複数の素子間におけるコンダクタンス値のばらつきを低減することが可能な記憶素子および記憶装置を提供することにある。

本技術の記憶素子は、第１電極、イオン源層を含む記憶層および第２電極をこの順に有し、イオン源層は、可動元素として周期律表第４族、５族および６族の元素を１種または２種以上を含有すると共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下であり、さらにアルミニウム（Ａｌ）および銅（Ｃｕ）を含まないものである。

本技術の記憶素子では、初期状態（高抵抗状態）の素子に対して「正方向」（例えば第１電極側を負電位、第２電極側を正電位）の電圧または電流パルスが印加されると、イオン源層に含まれる金属元素がイオン化して記憶層中（例えば、抵抗変化層中）に拡散、あるいは酸素イオンが移動することによって抵抗変化層中に酸素欠陥が生成する。これにより記憶層内に酸化状態の低い低抵抗部（伝導パス）が形成され、抵抗変化層の抵抗が低くなる（記録状態）。この低抵抗な状態の素子に対して「負方向」（例えば第１電極側を正電位、第２電極側を負電位）へ電圧パルスが印加されると、抵抗変化層中の金属イオンがイオン源層中へ移動、あるいはイオン源層から酸素イオンが移動して伝導パス部分の酸素欠陥が減少する。これにより金属元素を含む伝導パスが消滅し、抵抗変化層の抵抗が高い状態となる（初期状態または消去状態）。

ここでは、イオン源層は可動元素として周期律表第４族、５族および６族の元素を１種または２種以上を含有し、その体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすると共に、ＡｌおよびＣｕを含まないものとすることにより所定の書き込み条件における書き込みコンダクタンス値の制御性が向上する。

ここでは、イオン源層は可動元素を含み、その体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすると共に、ＡｌおよびＣｕを含まないものとすることにより所定の書き込み条件における書き込みコンダクタンス値の制御性が向上する。

本技術の記憶素子または記憶装置によれば、イオン源層は、可動元素として周期律表第４族、５族および６族の元素を１種または２種以上を含有し、その体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすると共に、ＡｌおよびＣｕを含まないものとした。これにより、所定の書き込み条件におけるコンダクタンス値の制御性が向上し、複数の素子間における書き込みコンダクタンス値のばらつきを低減することが可能となる。

本開示の一実施の形態に係る記憶素子の構成を表す断面図である。 従来例におけるコンダクタンス値のばらつきを示す特性図である。 従来例におけるコンダクタンス値の実測値および平均値を示す特性図である。 図１の記憶素子を用いたメモリセルアレイの構成を表す断面図である。 同じくメモリセルアレイの平面図である。 本開示の実験例（実験例１−１〜１−６）におけるコンダクタンス値の実測値および平均値を表す特性図である。 各実験例における書き込みコンダクタンス値を比較する特性図である。 各実験例における３０ｂｉｔの書き込みコンダクタンス値の標準偏差を比較する特性図である。 各実験例における３０ｂｉｔの書き込みコンダクタンスの平均値と書き込みコンダクタンスの標準偏差との関係を表す特性図である。

以下、本開示の実施の形態について、以下の順に図面を参照しつつ説明する。
１．実施の形態
１−１．記憶素子
１−２．記憶装置
２．実施例

＜実施の形態＞
（１−１．記憶素子）
図１は、本開示の一実施の形態に係る記憶素子１の断面構成を表したものである。この記憶素子１は、下部電極１０（第１電極）、イオン源層２１を含む記憶層２０および上部電極３０（第２電極）をこの順に有するものである。

下部電極１０は、例えば、後述（図４）のようにＣＭＯＳ（Complementary Metal Oxide Semiconductor）回路が形成されたシリコン製の基板４１上に設けられ、ＣＭＯＳ回路部分との接続部となっている。この下部電極１０は、半導体プロセスに用いられる配線材料、例えば、タングステン（Ｗ），窒化タングステン（ＷＮ），銅（Ｃｕ），アルミニウム（Ａｌ），モリブデン（Ｍｏ），タンタル（Ｔａ）およびシリサイド等により構成されている。下部電極１０がＣｕ等の電界でイオン伝導が生じる可能性のある材料により構成されている場合にはＣｕ等よりなる下部電極１０の表面を、Ｗ，ＷＮ，窒化チタン（ＴｉＮ），窒化タンタル（ＴａＮ）等のイオン伝導や熱拡散しにくい材料で被覆するようにしてもよい。

記憶層２０は上部電極３０側から順にイオン源層２１および抵抗変化層２２が積層された構造を有する。イオン源層２１は、抵抗変化層２２内に伝導パスを形成する元素（可動元素）を含む。

本実施の形態におけるイオン源層２１は、上述したように可動元素を含み、ここでは上部電極３０に接して設けられている。可動元素は、電界の印加よって陽イオン化または陰イオン化して抵抗変化層２２内へ移動し、伝導パスを形成する。陽イオン化する可動元素としては、遷移金属元素、特に、周期律表の第４族（チタン（Ｔｉ），ジルコニウム（Ｚｒ），ハフニウム（Ｈｆ））、第５族（バナジウム（Ｖ），ニオブ（Ｎｂ），タンタル（Ｔａ））および第６族（クロム（Ｃｒ），モリブデン（Ｍｏ），タングステン（Ｗ））の金属元素が挙げられる。陰イオン化する可動元素としては、周期律表第１６族の元素、具体的には、テルル（Ｔｅ），硫黄（Ｓ）およびセレン（Ｓｅ）等のカルコゲン元素が挙げられる。また、更に酸素（Ｏ）を用いてもよい。なお、本実施の形態では、イオン源層２１はこれら可動元素を１種あるいは２種以上含んでいる。

また、本実施の形態のイオン源層２１は、体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることが好ましい。イオン源層２１の体積抵抗率は、本実施の形態のように抵抗変化によって書き込みおよび消去を行う記憶素子１では、多値記録を実現する上で重要な中間的な抵抗値、換言すると所定の書き込みコンダクタンス値の制御性を大きく左右する。

イオン源層２１内では、上記遷移金属元素、カルコゲン元素および酸素は互いに結合して金属カルコゲナイド酸化物層を形成している。この金属カルコゲナイド酸化物層は主に非晶質構造を有し、イオン供給源としての役割を果たすものである。上記遷移金属元素を含む伝導パスは、イオン源層２１の近傍や抵抗変化層２２中において他の遷移金属元素に比べて化学的に安定であり、中間的な酸化状態を作りやすく、また、その状態を保持しやすくなる。

また、遷移金属元素による伝導パスおよびその近傍では、それぞれ抵抗が「低い／中間／高い値」となる「メタル状態／カルコゲン化合物状態／酸化物状態」の３つの状態をとることができる。抵抗変化層２２の抵抗値は、これら３つの状態の混合状態で決定され、これら３つの状態の混合状態を変化させることで様々な値（中間抵抗値）をとることが可能となる。

但し、抵抗変化によって書き込みおよび消去を行う記憶素子において、中間的な抵抗値を得るための書き込み条件に応じたコンダクタンス値を制御することは難しい。図２は、従来用いられている抵抗変化型の記憶素子（ここでは３個）に０．６Ｖ〜２．０５Ｖのゲート電圧（Ｖｇｗ）を印加した際の書き込みコンダクタンス値（以下、単にコンダクタンス値とする）の変化の様子を表したものである。図２から、ゲート電圧に対するコンダクタンス値の変化は素子毎にばらつくことがわかる。このため、複数の記憶素子からなる記憶装置において多値化を実現することは難しい。

図３は、３０個の記憶素子（３０ｂｉｔ）に対して、図２と同様に０．６Ｖ〜２．０５Ｖのゲート電圧（Ｖｇｗ）を印加した際のコンダクタンス値を重ねてプロットしたもの（■）と、各ゲート電圧におけるコンダクタンス値の平均値（平均コンダクタンス値）をプロットしたもの（□）である。記憶装置の多値化を実現するためには、所定の書き込み条件（所定のゲート電圧）におけるコンダクタンス値を制御する必要がある。具体的には、まず第１として、コンダクタンス値がゲート電圧に対して緩やかに変化することが好ましい。図３からわかるように、ゲート電圧のわずかな変化によってコンダクタンス値が急激に変化する記憶素子では、多値化を実現するために必要な複数ｂｉｔのコンダクタンス値を細かく制御することが難しいからである。第２として、各ゲート電圧に対するコンダクタンス値は素子間でのばらつきが小さいことが好ましい。例えば、図３に示したように、ゲート電圧１．４Ｖにおけるコンダクタンス値の幅（Ｌ）を小さくする必要があるといえる。

コンダクタンス値の制御性および各素子間におけるコンダクタンス値のばらつきは、詳細は実施例において説明するが、イオン源層２１の体積抵抗率を上記１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下に調整することにより改善される。なお、イオン源層２１の体積抵抗率が１５０ｍΩ・ｃｍ未満の場合には、同一条件で書き込みを行った場合にコンダクタンス値のばらつきが大きくなる。また、体積抵抗率が１２０００ｍΩ・ｃｍより大きい場合には、書き込みに必要な電流および電圧が高くなりすぎ、書き込みができなくなる。

また、微細化した記憶素子１において用いられるイオン源層２１の膜厚（例えば、１０ｎｍ〜１５ｎｍ）では、より好ましい体積抵抗率の範囲は、４５０ｍΩ・ｃｍ以上３０００ｍΩ・ｃｍ以下である。記憶素子１はイオン源層２１の初期抵抗値が小さい場合には動作電流が増えてしまう。イオン源層２１の初期抵抗値は、イオン源層２１の体積抵抗率と膜厚との積に比例する。即ち、体積抵抗率を小さくした場合に同じ抵抗値を得るためには、膜厚を厚くする必要が生じる。このことから、イオン源層２１の膜厚を上記膜厚（１０ｎｍ〜１５ｎｍ）とする場合には、抵抗率を４５０ｍΩ・ｃｍ以上とすることにより動作電流を適切な値とすることができる。また、イオン源層２１の抵抗値が大きい場合には書き込みに必要な電圧が大きくなるため、イオン源層２１の体積抵抗率は３０００ｍΩ・ｃｍ以下であることが好ましい。

なお、イオン源層２１は、本発明の効果を損なわない範囲で、上記元素以外の元素、例えばマンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ）および白金（Ｐｔ），Ｓｉ等を含んでいても構わない。但し、アルミニウム（Ａｌ）および銅（Ｃｕ）は含まないことが好ましい。上述したように、多値記録を可能とするためには、複数の素子間における各ゲート電圧に対するコンダクタンス値のばらつきは小さいことが好ましく、また、ゲート電圧によるコンダクタンス値の変化は緩やかであることが好ましい。このため、イオン源層２１を構成する元素としては電界の印加（ゲート電圧の印加）によって移動し難い元素であることが好ましいが、上記ＡｌおよびＣｕは電圧印加による移動度が高い。このため、上述した金属カルコゲナイド中で移動しやすく、これによりコンダクタンス値がばらつきやすくなる。

抵抗変化層２２は、少なくとも金属酸化物、金属窒化物および金属酸窒化物のいずれかを含み、ここでは下部電極１０に接して設けられている。この抵抗変化層２２は、下部電極１０と上部電極３０との間に所定の電圧を印加した場合にその抵抗値が変化する。抵抗変化層２２の金属材料としては、初期状態で高抵抗、例えば数MΩから数百ＧΩ程度の値を有する層であれば特に限定はない。例えば、抵抗変化層２２の材料として金属酸化物を用いた場合には、金属元素として高抵抗、即ちバンドギャップが大きな金属酸化物を形成可能な、Ｚｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。また、金属窒化物を用いる場合にも、数MΩから数百ＧΩ程度の抵抗値を実現でき、消去動作時に伝導パスが酸素の移動により酸化して高抵抗になりやすい点から、金属元素としてＺｒ，Ｈｆ，Ａｌおよび希土類元素等を用いることが望ましい。更に、金属酸窒化物を用いる場合にも同様に、数MΩから数百ＧΩ程度の抵抗値を実現できる金属原子であればよい。抵抗変化層２２の膜厚としては、上述した数MΩから数百ＧΩ程度の素子抵抗が実現されればよく、素子の大きさやイオン源層２１の抵抗値によってもその最適値が変化するが、例えば１ｎｍ〜１０ｎｍ程度が好ましい。

なお、抵抗変化層２２は必ずしも積極的に形成する必要はない。記憶素子１の製造工程中においてイオン源層２１に含まれる遷移金属元素と酸素とが結合し、自然に下部電極１０上に抵抗変化層２２に相当する金属酸化膜が形成される。あるいは、消去方向の電圧バイアスを印加することで形成される酸化膜が抵抗変化層２２に相当することとなる。

上部電極３０は、下部電極１０と同様に公知の半導体配線材料を用いることができるが、ポストアニールを経てもイオン源層２１と反応しない安定な材料が好ましい。

本実施の形態の記憶素子１では、図示しない電源回路（パルス印加手段）から下部電極１０および上部電極３０を介して電圧パルスあるいは電流パルスを印加すると、記憶層２０の電気的特性（抵抗値）が変化するものであり、これにより情報の書き込み，消去，更に読み出しが行われる。以下、その動作を具体的に説明する。

まず、上部電極３０が例えば正電位、下部電極１０側が負電位となるようにして高抵抗な初期状態を有する記憶素子１に対して正電圧を印加する。これにより、イオン源層２１中の遷移金属元素がイオン化して下部電極１０側への移動、あるいは下部電極１０側からの酸素イオンの移動による下部電極１０側でのカソード反応によって、下部電極１０の界面に形成された抵抗変化層２２で還元反応が起こる。これにより、酸素欠陥濃度が増大する部分が発生する。この酸素欠陥濃度が高い部分、あるいは酸化状態が低い部分が互いに接続することにより、抵抗変化層２２中に伝導パスが形成され、抵抗変化層２２は初期状態の抵抗値（高抵抗状態）よりも低い抵抗値（低抵抗状態）となる。

その後、正電圧を除去して記憶素子１にかかる電圧をなくしても、低抵抗状態が保持される。これにより情報が書き込まれたことになる。一度だけ書き込みが可能な記憶装置、いわゆる、ＰＲＯＭ（Programmable Read Only Memory）に用いる場合には、上記の記録過程のみで記録は完結する。

一方、消去が可能な記憶装置、即ち、ＲＡＭ（Random Access Memory）あるいはＥＥＰＲＯＭ（Electronically Erasable and Programmable Read Only Memory）等への応用には消去過程が必要である。消去過程においては、上部電極３０が例えば負電位、下部電極１０側が正電位になるように記憶素子１に対して負電圧を印加する。これにより、抵抗変化層２２内に形成されていた伝導パスを構成する酸素欠陥濃度が高い部分、または酸化状態が低い部分の伝導パスにおけるアノード反応により遷移金属イオンは酸化されてイオン源層２１側へ移動する。あるいは、イオン源層２１から抵抗変化層２２の伝導パス近傍に酸素イオンが移動することにより伝導パスの酸素欠陥濃度が減少または酸化状態が高くなる。これにより、伝導パスが切断され、抵抗変化層２２の抵抗値は低抵抗状態から高抵抗状態に変化する。

その後、負電圧を除去して記憶素子１にかかる電圧をなくしても、抵抗値が高くなった状態で保持される。これにより書き込まれた情報が消去されたこととなる。このような過程を繰り返すことにより、記憶素子１に情報の書き込みと書き込まれた情報の消去を繰り返し行うことができる。

上記のような記憶素子１では、例えば、抵抗値の高い状態を「０」の情報に、抵抗値の低い状態を「１」の情報に、それぞれ対応させると、正電圧の印加による情報の記録過程で「０」から「１」に変え、負電圧の印加による情報の消去過程で「１」から「０」に変えることができる。なお、ここでは記憶素子を低抵抗化する動作および高抵抗化する動作をそれぞれ書き込み動作および消去動作に対応させたが、その対応関係は逆に定義してもよい。

本実施の形態では、書き込み時に下部電極１０側にバイアス電圧を印加した際に電圧を制御したり、制限抵抗や駆動用のＭＯＳトランジスタのゲート電圧を制御することで、所謂「書き込み抵抗」を制御し、中間的な抵抗値（書き込みコンダクタンス値）を調整することができる。また、消去動作の際にも、バイアス電圧の大きさや、制限抵抗あるいはＭＯＳトランジスタのゲート電圧による電流値を調整することによって中間的な抵抗値に制御することができる。これにより、２値だけでなく多値のメモリが実現する。

例えば、上記「０」と「１」の２つの抵抗値の間に中間的な抵抗値を調整して、例えば２レベルを追加し、各々「００」，「０１」，「１０」，「１１」とすることにより、４値を記録することができる。即ち、１つの素子あたりに２ビットの情報を記録することが可能となる。

具体的には、本実施の形態の記憶素子１では、上述したようにイオン源層２１の体積抵抗率を上記１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることにより、コンダクタンス値の制御性が向上すると共に、各素子間におけるコンダクタンス値のばらつきが改善される。

以下、本実施の形態の記憶素子１の製造方法について説明する。

まず、選択トランジスタ等のＣＭＯＳ回路が形成された基板上に、例えばＴｉＮよりなる下部電極１０を形成する。その後、必要であれば逆スパッタ等で、下部電極１０の表面上の酸化物等を除去する。続いて、抵抗変化層２２、イオン源層２１および上部電極３０までを各層の材料に適応した組成からなるターゲットを用いてスパッタリング装置内で、各ターゲットを交換することにより、各層を連続して成膜する。電極径は５０−３００ｎｍφである。合金膜は構成元素のターゲットを用いて同時成膜する。

上部電極３０まで成膜したのち、上部電極３０に接続する配線層（図示せず）を形成し、全ての記憶素子１と共通電位を得るためのコンタクト部を接続する。そののち、積層膜にポストアニール処理を施す。以上により図１に示した記憶素子１が完成する。

この記憶素子１では、上述したように上部電極３０および下部電極１０にそれぞれ正電位または負電位になるように電圧を印加することによって、抵抗変化層２２中に伝導パスが形成される。これにより抵抗変化層２２の抵抗値が低くなり、書き込みが行われる。次に、上部電極３０および下部電極１０の各々に書き込み時とは逆極性の電圧を印加することにより、抵抗変化層２２内に形成された伝導パスの金属元素がイオン化してイオン源層２１に移動する。または、イオン源層２１から抵抗変化層２２の特に伝導パス部分に酸素イオンが移動する。これにより、酸素欠陥濃度が減少あるいは酸化状態が上昇することになり伝導パスが切断される。よって、抵抗変化層２２の抵抗値が上昇し消去が行われる。更に、書き込み時および消去時において印加する電圧を調製することによって中間的な抵抗値が制御され、多値記録が可能となる。

従来用いられている微細化に対応した記憶素子は、例えば「下部電極／記憶層／上部電極」という構成を有し、例えば、記憶層に酸素と遷移金属元素を含むＲＲＡＭ材料を用いた記憶素子が報告されている。微細化した記憶素子ではトランジスタの駆動電流は減少して書き込みのための駆動電流が小さくなるため、低抵抗状態の抵抗値がより上昇し、低抵抗状態と高抵抗状態との間の抵抗値の間隔（抵抗間隔）が狭くなる。多値記録を実現するためには、前述したように抵抗変化によって書き込みおよび消去を行うメモリでは、低抵抗と高抵抗との間に中間の抵抗値（コンダクタンス値）を制御する必要がある。具体的には、多値動作のためにはこの狭い抵抗間隔に、例えば４レベル（２ビット/セル）や８レベル（３ビット/セル）に分割して、この抵抗値に対応するコンダクタンス値に制御する必要がある。

しかしながら、記憶装置は複数の記憶素子から構成されており、図２に示したように、従来用いられている記憶素子では、各素子間において各ゲート電圧におけるコンダクタンス値がばらつくという問題があった。また、図３に示したように、電界を印加、具体的には記憶層を間に対向する電極間で電圧を印加した場合には、印加する電圧（例えば、ゲート電圧）が１．１Ｖより大きい場合には、印加電圧の僅かな変化でコンダクタンス値が大きく変化する。このように、低い電圧印加によるコンダクタンス値の大きな変化は、記憶素子の中間的な抵抗値の制御を困難にしていた。特に、低抵抗状態と高抵抗状態の間の抵抗間隔が狭い微細化した記憶素子において細かく制御することは難しいという問題があった。このことから、従来用いられている記憶素子から構成される記憶装置において多値化を実現することは困難であった。

これに対して、本実施の形態の記憶素子１では、記憶層２０を構成するイオン源層２１の材料として可動元素を用い、更にイオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とした。これにより、各印加電圧によるコンダクタンス値の変化が小さくなり、コンダクタンス値の制御性が向上する。

以上のように、本実施の形態の記憶素子１では、可動元素を含むイオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とするようにしたので、印加電圧の変化によるコンダクタンス値の変化が小さくなる。これにより、記憶素子１のコンダクタンス値の制御性が向上し、複数の素子間におけるコンダクタンス値のばらつきが抑制される。よって、多値記録が可能な記憶装置を提供することが可能となる。

（１−２．記憶装置）
上記記憶素子１を多数、例えば列状やマトリクス状に配列することにより、記憶装置（メモリ）を構成することができる。このとき、各記憶素子１に、必要に応じて、素子選択用のＭＯＳトランジスタ、或いはダイオードを接続してメモリセルを構成し、更に、配線を介して、センスアンプ、アドレスデコーダ、書き込み・消去・読み出し回路等に接続すればよい。

図４および図５は多数の記憶素子１をマトリクス状に配置した記憶装置（メモリセルアレイ）の一例を表したものであり、図４は断面構成、図５は平面構成をそれぞれ表している。このメモリセルアレイでは、各記憶素子１に対して、その下部電極１０側に接続される配線と、その上部電極３０側に接続される配線とを交差するよう設け、例えばこれら配線の交差点付近に各記憶素子１が配置されている。

各記憶素子１は、抵抗変化層２２、イオン源層２１および上部電極３０の各層を共有している。即ち、抵抗変化層２２、イオン源層２１および上部電極３０それぞれは各記憶素子１に共通の層（同一層）により構成されている。上部電極３０は、隣接セルに対して共通のプレート電極ＰＬとなっている。

一方、下部電極１０は、メモリセル毎に個別に設けられることにより、隣接セル間で電気的に分離されており、各下部電極１０に対応した位置に各メモリセルの記憶素子１が規定される。下部電極１０は各々対応するセル選択用のＭＯＳトランジスタＴｒに接続されており、各記憶素子１はこのＭＯＳトランジスタＴｒの上方に設けられている。

ＭＯＳトランジスタＴｒは、基板４１内の素子分離層４２により分離された領域に形成されたソース／ドレイン領域４３とゲート電極４４とにより構成されている。ゲート電極４４の壁面にはサイドウォール絶縁層が形成されている。ゲート電極４４は、記憶素子１の一方のアドレス配線であるワード線ＷＬを兼ねている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の一方と、記憶素子１の下部電極１０とが、プラグ層４５、金属配線層４６およびプラグ層４７を介して電気的に接続されている。ＭＯＳトランジスタＴｒのソース／ドレイン領域４３の他方は、プラグ層４５を介して金属配線層４６に接続されている。金属配線層４６は、記憶素子１の他方のアドレス配線であるビット線ＢＬ（図３参照）に接続されている。なお、図５においては、ＭＯＳトランジスタＴｒのアクティブ領域４８を鎖線で示しており、コンタクト部５１は記憶素子１の下部電極１０、コンタクト部５２はビット線ＢＬにそれぞれ接続されている。

このメモリセルアレイでは、ワード線ＷＬによりＭＯＳトランジスタＴｒのゲートをオン状態として、ビット線ＢＬに電圧を印加すると、ＭＯＳトランジスタＴｒのソース／ドレインを介して、選択されたメモリセルの下部電極１０に電圧が印加される。ここで、下部電極１０に印加された電圧の極性が、上部電極３０（プレート電極ＰＬ）の電位に比して負電位である場合には、上述のように記憶素子１の抵抗値が低抵抗状態へと遷移する。これにより選択されたメモリセルに情報が書き込まれる。次に、下部電極１０に、上部電極３０（プレート電極ＰＬ）の電位に比して正電位の電圧を印加すると、記憶素子１の抵抗値が再び高抵抗状態へと遷移する。これにより選択されたメモリセルに書き込まれた情報が消去される。書き込まれた情報の読み出しを行うには、例えば、ＭＯＳトランジスタＴｒによりメモリセルを選択し、そのセルに対して所定の電圧または電流を印加する。このときの記憶素子１の抵抗状態により異なる電流または電圧を、ビット線ＢＬあるいはプレート電極ＰＬの先に接続されたセンスアンプ等を介して検出する。なお、選択したメモリセルに対して印加する電圧または電流は、記憶素子１の抵抗値の状態が遷移する電圧等の閾値よりも小さくする。

本実施の形態の記憶装置では、上述のように各種のメモリ装置に適用することができる。例えば、一度だけ書き込みが可能なＰＲＯＭ、電気的に消去が可能なＥＥＰＲＯＭ、或いは、高速に書き込み・消去・再生が可能な、いわゆるＲＡＭ等、いずれのメモリ形態でも適用することが可能である。

＜２．実施例＞
以下、本開示の具体的な実施例について説明する。

（実験）
上記記憶素子１の製造方法を用いて各サンプル（実験例１−１〜１−６）を作成した。まず、下地にトランジスタを組み込んだＴｉＮよりなる下部電極１０を逆スパッタによってクリーニングしたのち、Ａｌを２ｎｍの膜厚で成膜し、酸素プラズマによって酸化してＡｌＯｘを形成して抵抗変化層２２とした。次に、イオン源層２１として、原子％比で、例えばＺｒ６０Ｔｅ４０をＡｒのプロセスガス中に酸素を流量比で、例えばアルゴン（Ａｒ）（ｓｃｃｍ）／酸素（ｓｃｃｍ）＝７５／５の割合で混合してリアクティブスパッタリングを行った。これにより、体積抵抗率（ｍΩ・ｃｍ）が１７．８のＺｒ６０Ｔｅ４０−Ｏｘ膜を膜厚４５ｎｍに形成した。続いて、Ｗを３０ｎｍ形成して上部電極３０とした。最後に、３２０度，２ｈの熱処理を行ったのちパターニングし記憶素子１（実験例１−１〜１−６）を作製した。なお、体積抵抗率は以下の方法で算出したものである。まず、事前に酸化膜付きのシリコンウェハ上に上記方法を用いてイオン源層２１の成膜を行い大気中に取り出した。次いで、イオン源層２１に直接針をあてて４探針測定法で抵抗値を測定した。こののち、この値と、段差計で測定したイオン源層２１の膜厚の値とを用いて体積抵抗率を算出した。各実験例１−１〜１−６の組成は、「下部電極／抵抗変化層／イオン源層／上部電極」の順に以下に示す。
（実験例１−１）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ６０Ｔｅ４０−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；１７．８ｍΩ・ｃｍ
（実験例１−２）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ５０Ｔｅ５０−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；１５０ｍΩ・ｃｍ
（実験例１−３）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ４６Ｔｅ５４−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；６２５ｍΩ・ｃｍ
（実験例１−４）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ５０Ｔｅ５０−Ｏｘ（４５ｎｍ，７５／７）／Ｗ（３０ｎｍ）；２９４７ｍΩ・ｃｍ
（実験例１−５）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ４０Ｔｅ６０−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；１２１９０ｍΩ・ｃｍ
（実験例１−６）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｚｒ３０Ｔ７０−Ｏｘ（４５ｎｍ，７５／３）／Ｗ（３０ｎｍ）；２１２９１ｍΩ・ｃｍ

上記サンプル（実験例１−１〜１−６）から構成されたメモリアレイ２（それぞれ３０ｂｉｔ）を作製し書き込み動作を行った。具体的には、書き込み電圧を３．５Ｖとし、ゲート電圧を０．６Ｖから２．０５Ｖまで０．０５Ｖ刻みで上昇させて、３０ｂｉｔにおけるゲート電圧に対するコンダクタンス値の変化を測定した。その結果を図６に示した。また、各実験例１−１〜１−６におけるコンダクタンス値の平均値を算出（□）し、体積抵抗率の違い（実験例１−１〜１−６）による平均コンダクタンス値の変化を図７に示した。

図７から、体積抵抗率が１５０ｍΩ・ｃｍ〜１２１９０ｍΩ・ｃｍである実験例１−２〜５では、コンダクタンス値はゲート電圧の上昇に従って徐々に大きくなっていることがわかる。これに対して、体積抵抗率が１７．８ｍΩ・ｃｍである実験例１−１では、ゲート電圧の上昇によるコンダクタンス値の上昇のばらつきが大きく、コンダクタンス値が逆転している箇所があった。体積抵抗率が２１２９１ｍΩ・ｃｍである実験例６では、ゲート電圧を大きくしてもコンダクタンス値は変化しなかった。即ち、書き込みに必要な電圧および電流が大きくなりすぎてしまうため、一般的な駆動条件では書き込みができないことがわかる。

前述のように、記憶装置の多値化を実現するためには、第１の条件として、各書き込み条件（各ゲート電圧）における複数の記憶素子１の平均コンダクタンス値の変化が緩やかであることが求められる。平均コンダクタンス値がゲート電圧に対して急に変化すると、複数の記憶素子１のコンダクタンス値をゲート電圧によって狭い範囲で細かく制御することが難しくなる。従って、ゲート電圧の変化に対してコンダクタンス値の変化が緩やか、具体的には、実験例１−２〜１−５に示したようにゲート電圧の上昇に対して、コンダクタンス値が逆転することなく徐々に高くなることが求められる。ここで、例えば平均コンダクタンス値が３μＳ〜８μＳの間のゲート電圧（Ｖｇｗ）の幅をΔＶｇｗとした場合の実験例１−１〜１−５の値は表１のようになった。なお、実験例１−６は、コンダクタンス値の値に変化が見られなかったため除外している。

表１から、イオン源層２１の体積抵抗率が大きくなるに従ってΔＶｇｗが大きくなることがわかる。換言すると、ΔＶｇｗが大きくなるほど、３μＳ〜８μＳの範囲内において複数のコンダクタンス値に書き込みを行う場合に、ゲート電圧によるコンダクタンス値を制御しやすいといえる。逆に、体積抵抗率が小さい実験例１−１ではΔＶｇｗは小さく、わずかなゲート電圧の差でコンダクタンス値が変化しやすい、即ち、ゲート電圧によるコンダクタンス値の制御は難しく、狭い範囲での制御を必要とする微細化した記憶素子での多値化は困難であるといえる。以上のことから、イオン源層の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることにより、各ゲート電圧におけるコンダクタンス値を制御することが可能であることがわかる。なお、このコンダクタンス値が８μＳ以下・ゲート電圧１Ｖ〜２Ｖの範囲では、実験例１−１〜１−５における書き込み電流は３０μＡ以下である。即ち、イオン源層２１の体積抵抗率を上記範囲内にすることによって低電流での多値記録が可能であることがわかる。

また、前述のように、記憶装置の多値化を可能とする第２の条件として、複数の素子間での各書き込み条件（各ゲート電圧）におけるコンダクタンス値が揃い、ばらつきが少ないことが求められる。図８は、実験例１−１〜１−５のゲート電圧に対する３０ｂｉｔのコンダクタンス値のばらつきを標準偏差で表わしたものである。なお、表１と同様に、実験例６についてはコンダクタンス値の変化が見られなかったため除外している。図８から、同じゲート電圧で比較すると、体積抵抗率が高い実験例ほどコンダクタンス値のばらつきが小さいことがわかる。

更に、図９は、実験例１−１〜１−５において、３０ｂｉｔ全てに同一のゲート電圧で書き込みを行い、全てのサンプルの平均コンダクタンス値を同じ値にした場合のコンダクタンス値のばらつきを標準偏差で表したものである。図９から、各実験例１−１〜１−５において同じ平均コンダクタンス値にした場合の各実験例における個々の記憶素子１のばらつきが比較できる。なお、実験例１−６は表１，図８と同様の理由で除外している。また、ここで実験例１−１〜１−５の記憶素子１の他に、イオン源層２１の構成をＨｆＴｅＸ−Ｏｘとし、ＸとしてＡｌ，Ｃｕを用いたサンプル（実験例２−１〜２−５）を作製し、そのコンダクタンス値のばらつきを図９に示した。実験例２−１〜２−５の組成は、「下部電極／抵抗変化層／イオン源層／上部電極」の順に以下に示す。なお、実験例２−１〜２−５の製造工程は、上記実験例１−１〜１−６に準ずる。
（実験例２−１）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｈｆ４３Ｔｅ４７Ａｌ１０−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；２０．１ｍΩ・ｃｍ
（実験例２−２）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｈｆ４３Ｔｅ４７Ａｌ１０−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；６１０ｍΩ・ｃｍ
（実験例２−３）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｈｆ５３Ｔｅ３９Ｃｕ８−Ｏｘ（４５ｎｍ，７５／７）／Ｗ（３０ｎｍ）；１０ｍΩ・ｃｍ
（実験例２−４）ＴｉＮ／Ａｌ（２ｎｍ）−Ｏｘ／Ｈｆ４２Ｔｅ４５Ｃｕ１３−Ｏｘ（４５ｎｍ，７５／５）／Ｗ（３０ｎｍ）；５００ｍΩ・ｃｍ

図９から、各実験例１−１〜１−５における３０ｂｉｔの書き込みコンダクタンス値の平均は同じでも、イオン源層２１の体積抵抗率が大きいほど各記憶素子１における書き込みコンダクタンス値のばらつきは小さいことがわかる。特に、３μＳ〜８μＳのような低コンダクタンス領域内では、実験例１−１の記憶素子１は書き込みコンダクタンス値の標準偏差が実験例１−２〜１−５の記憶素子１と比較して大きかった。即ち、ばらつきが大きく、多値記録に向かないといえる。また、イオン源層にＡｌ，Ｃｕを添加した実験例２−１〜２−４における書き込みコンダクタンス値の標準偏差は、体積抵抗率が１５０ｍΩ・ｃｍ以上であっても実験例１−２〜１−５よりも大きい。即ち、イオン源層２１にＡｌ，Ｃｕを添加すると書き込みコンダクタンス値のばらつきが大きくなる傾向にあることがわかる。

以上の結果から、抵抗変化型の記憶素子では、イオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下の範囲内とすることによって、書き込みコンダクタンス値の制御性が改善され、複数の素子間におけるコンダクタンス値のばらつきを抑えることが可能であることがわかる。即ち、イオン源層２１の体積抵抗率を１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下とすることにより、多値記録が可能な記憶装置を提供すること可能となる。なお、図９に示した実験例２−１〜２−４の結果から、イオン源層２１を構成する材料としては、ＡｌおよびＣｕを用いないことで、より多値記録に適した記憶素子が得られることがわかる。また、ここでは抵抗変化層をＡｌ−Ｏｘによって構成した実験例のみを示したが、本実施の形態の記憶素子１は抵抗変化層はＺｒ，Ｈｆ，Ｙ等の酸化膜であっても窒化膜、あるいは酸窒化膜でも同様の効果が得られる。

以上、実施の形態および実施例を挙げて本開示を説明したが、本開示は、上記実施の形態等に限定されるものではなく、種々変形することが可能である。

例えば、上記実施の形態および実施例では、記憶素子１およびメモリセルアレイ２の構成を具体的に挙げて説明したが、全ての層を備える必要はなく、また、他の層を更に備えていてもよい。また、上記実施の形態等において説明した各層の材料、または成膜方法および成膜条件などは限定されるものではなく、他の材料としてもよく、または他の成膜方法としてもよい。例えば、イオン源層２１には、上記組成比率や多値メモリに対する要求特性を崩さない範囲で添加元素を使用してもよい。

更に、上記実施の形態等の記憶素子１は、イオン源層２１と抵抗変化層２２の位置を上下入れ替えた逆転構造としてもよく、メモリ容量を増大させるため、適切なダイオードと組み合わせたクロスポイント構造・方式としたり、メモリ素子を縦方向に積層しても良く、公知の様々なタイプのメモリ構造に適用できる。

なお、本技術は以下のような構成も取ることができる。
（１）第１電極、イオン源層を含む記憶層および第２電極をこの順に有し、前記イオン源層は、可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である記憶素子。
（２）前記体積抵抗率は４５０ｍΩ・ｃｍ以上３０００ｍΩ・ｃｍ以下である、前記（１）に記載の記憶素子。
（３）前記可動元素は電界の印加によって陽イオン化または陰イオン化する、前記（１）または（２）に記載の記憶素子。
（４）前記イオン源層は、前記陽イオン化する可動元素として周期律表第３族、４族および５族の元素を１種または２種以上を含有する、前記（３）に記載の記憶素子。
（５）前記陽イオン化する可動元素は、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）またはハフニウム（Ｈｆ）である、前記（４）に記載の記憶素子。
（６）前記イオン源層は、前記陰イオン化する可動元素として周期律表第１６族の元素を１種または２種以上を含有する、前記（３）に記載の記憶素子。
（７）前記陰イオン化する前記可動元素は硫黄（Ｓ）、セレン（Ｓｅ）またはテルル（Ｔｅ）である、前記（６）に記載の記憶素子。
（８）前記イオン源層はアルミニウム（Ａｌ）および銅（Ｃｕ）を含まない、前記（１）乃至（７）のいずれか１つに記載の記憶素子。
（９）前記記憶層は前記第１電極側に抵抗変化層を有する、前記（１）乃至（８）のいずれか１つに記載の記憶素子。
（１０）前記抵抗変化層は金属酸化物、金属窒化物または金属酸窒化物を含む膜によって構成されている、前記（９）に記載の記憶素子。
（１１）前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記可動元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、前記（１）乃至（１０）のいずれか１つに記載の記憶素子。
（１２）第１電極、イオン源層を含む記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、前記イオン源層は、可動元素を含むと共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下である記憶装置。

１…記憶素子。２…メモリセルアレイ、１０…下部電極、２０…記憶層、２１…イオン源層、２２…抵抗変化層、３０…上部電極、４１…基板、４２…素子分離層、４３…ソース／ドレイン領域、４４…ゲート電極、４５，４７…プラグ層、４６…金属配線層、４８…アクティブ領域、５１，５２…コンタクト部

Claims (11)

1. 第１電極、イオン源層を含む記憶層および第２電極をこの順に有し、
   前記イオン源層は、
   可動元素として周期律表第４族、５族および６族の元素を１種または２種以上を含有すると共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下であり、さらにアルミニウム（Ａｌ）および銅（Ｃｕ）を含まない
   記憶素子。
2. 前記体積抵抗率は４５０ｍΩ・ｃｍ以上３０００ｍΩ・ｃｍ以下である、請求項１に記載の記憶素子。
3. 前記可動元素は電界の印加によって陽イオン化および陰イオン化する、請求項１または２に記載の記憶素子。
4. 前記陽イオン化する可動元素は（Ｔｉ）、ジルコニウム（Ｚｒ）またはハフニウム（Ｈｆ）である、請求項３に記載の記憶素子。
5. 前記イオン源層は、前記陰イオン化する可動元素として周期律表第１６族の元素を１種または２種以上を含有する、請求項３に記載の記憶素子。
6. 前記陰イオン化する可動元素は硫黄（Ｓ）、セレン（Ｓｅ）またはテルル（Ｔｅ）である、請求項５に記載の記憶素子。
7. 前記イオン源層は、マンガン（Ｍｎ），コバルト（Ｃｏ），鉄（Ｆe），ニッケル（Ｎｉ），白金（Ｐｔ）およびケイ素（Ｓｉ）のいずれか１種または２種以上を含む、請求項１乃至６のいずれか１つに記載の記憶素子。
8. 前記記憶層は前記第１電極側に抵抗変化層を有する、請求項１乃至７のいずれか１つに記載の記憶素子。
9. 前記抵抗変化層は金属元素の酸化膜、窒化膜または酸窒化膜によって構成されている、請求項８に記載の記憶素子。
10. 前記第１電極および前記第２電極への電圧印加によって前記抵抗変化層内に前記金属元素を含む、あるいは酸素欠陥を含む低抵抗部が形成されることにより抵抗値が変化する、請求項１乃至９のいずれか１つに記載の記憶素子。
11. 第１電極、イオン源層を含む記憶層および第２電極をこの順に有する複数の記憶素子と、前記複数の記憶素子に対して選択的に電圧または電流のパルスを印加するパルス印加手段とを備え、
    前記イオン源層は、
    可動元素として周期律表第４族、５族および６族の元素を１種または２種以上を含有すると共に、体積抵抗率が１５０ｍΩ・ｃｍ以上１２０００ｍΩ・ｃｍ以下であり、さらにアルミニウム（Ａｌ）および銅（Ｃｕ）を含まない
    記憶装置。

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