JP4524600B2 - 強誘電体メモリ装置 - Google Patents

Description

本発明は、強誘電体メモリ装置に関する。本発明は、特に、インプリント現象の発生が少ない強誘電体メモリ装置に関する。

従来の半導体記憶装置として、特開平１１−１３４８７４号公報（特許文献１）に開示されたものがある。上記特許文献１に開示された従来の半導体記憶装置は、上記従来の半導体記憶装置では、読み出し及び再書き込みに際して、分極状態の反転処理を行い、強誘電体コンデンサのヒステリシス特性を少なくとも１周するようにして、インプリント効果の発生を抑制している。

特開平１１−１３４８７４号公報

しかしながら、上記従来の半導体記憶装置では、外部から供給された書き込みデータに基づいて、強誘電体コンデンサに新たにデータを書き込むときには、分極状態の反転処理は行われないため、インプリント現象が発生してしまうという問題が生じていた。特に、ＬＣＤドライバに用いられる半導体記憶装置においては、書き込みデータとして"０"データを連続して書き込むような動作が頻繁に発生し、インプリント現象の発生が顕著であった。

よって、本発明は、上記の課題を解決することのできる強誘電体メモリ装置を提供することを目的とする。この目的は特許請求の範囲における独立項に記載の特徴の組み合わせにより達成される。また従属項は本発明の更なる有利な具体例を規定する。

上記目的を達成するため、本発明の第１の形態によれば、所定のデータを記憶するメモリセルと、メモリセルに接続されたプレート線及びビット線と、プレート線に第１パルスを供給するプレート線制御回路と、ビット線に第２パルスを供給する書き込み回路と、メモリセルに記憶させる記憶データに基づいて、プレート線制御回路がプレート線に第１パルスを供給するタイミングに対する、書き込み回路がビット線に第２パルスを供給するタイミングを制御するタイミング制御回路とを備えたことを特徴とする強誘電体メモリ装置を提供する。

上記形態では、プレート線及びビット線に供給されるパルスのタイミングは、メモリセルに記憶させるべきデータに応じて、相対的にずらすことができる。すなわち、上記形態では、メモリセルにデータを記憶させるときに、ビット線よりもプレート線の方が高電位となるタイミング及びプレート線よりもビット線の方が高電位となるタイミングの双方があり、タイミング制御回路が、メモリセルに記憶させる記憶データに基づいて、これらのタイミングを制御することができる。従って、上記構成によれば、メモリセルに記憶データを記憶させるときに、当該記憶データ及びその相補データの双方を書き込むことができるため、インプリント現象を抑制することができる。上記形態において、書き込み回路とタイミング制御回路は、別々に設けられてもよく、また、一つの構成として設けられてもよい。

上記強誘電体メモリ装置において、タイミング制御回路は、第１パルスがプレート線に供給される期間が、第２パルスがビット線に供給される期間の一部と重なるように、プレート線制御回路及び書き込み回路の少なくとも一方を制御することが好ましい。

上記形態では、プレート線に第１パルスが供給される期間とビット線に第２パルスが供給される期間とが重なることとなる。従って、上記形態によれば、インプリント現象を抑制することができるとともに、メモリセルに記憶データを高速に書き込むことができる。

上記強誘電体メモリ装置において、タイミング制御回路は、記憶データが"１"であるときに、第１パルスがプレート線に供給されるタイミングが、第２パルスがビット線に供給されるタイミングより早く、記憶データが"０"であるときに、第１パルスがプレート線に供給されるタイミングが、第２パルスがビット線に供給されるタイミングより遅くなるように、プレート線制御回路及び書き込み回路の少なくとも一方を制御することが好ましい。

上記強誘電体メモリ装置において、第１パルスは、第１エッジ及び当該第１エッジより遅れた第２エッジを有しており、当該強誘電体メモリ装置は、第１エッジより早い第１タイミング、及び第１エッジと第２エッジとの間の第２タイミングで電圧が変化する第１タイミング信号、並びに第１のエッジと第２のエッジとの間の第３タイミング、及び第２エッジより遅い第４タイミングで電圧が変化する第２タイミング信号を生成するタイミング信号生成部と、をさらに備え、タイミング制御回路は、記憶データに基づいて、第１タイミング信号又は第２タイミング信号を選択し、書き込み回路は、選択された第１タイミング信号又は第２タイミング信号に基づいて、第２パルスを生成し、ビット線に供給することが好ましい。

上記形態では、第１パルスをプレート線に供給するタイミングに対する、第２パルスをビット線に供給するタイミングを、第１タイミング信号又は第２タイミング信号を選択することにより制御することとなる。したがって、上記形態によれば、メモリセルに書き込む記憶データに基づいて、信号を選択するという極めて簡易な動作で、当該記憶データ及びその相補データの双方を書き込むことができ、インプリント現象を抑制することができる。

上記強誘電体メモリ装置は、複数のビット線と、複数のビット線のそれぞれに設けられた複数の書き込み回路及び複数のタイミング制御回路と、を備え、タイミング信号生成部は、複数のタイミング制御回路に第１タイミング信号及び第２タイミング信号を供給しており、複数のタイミング制御回路は、それぞれ、タイミング信号生成部から供給された第１タイミング信号及び第２タイミング信号の一方を選択し、複数の書き込み回路は、第１タイミング信号及び第２タイミング信号のうち、対応するタイミング制御回路が選択したものに基づいて、第２パルスを生成し、対応するビット線に供給してもよい。

上記強誘電体メモリ装置は、複数のビット線と、複数のビット線にそれぞれ設けられた複数の書き込み回路とを備え、タイミング制御回路は、タイミング信号生成部が生成した第１タイミング信号及び第２タイミング信号の一方を選択し、複数の書き込み回路は、それぞれ、タイミング制御回路が選択した第１タイミング信号又は第２タイミング信号に基づいて、第２パルスを生成し、対応するビット線に供給することが好ましい。
上記形態では、タイミング制御回路を、複数の書き込み回路のそれぞれに対して設ける必要がないため、強誘電体メモリ装置のチップ面積を低減させることができる。タイミング制御回路は、例えば、強誘電体メモリ装置のデータ入出力回路部分又はその近傍に設けられる。

上記強誘電体メモリ装置において、書き込み回路は、ビット線の一方端に接続され、メモリセルに記憶データを書き込み、当該強誘電体メモリ装置は、ビット線の他方端に接続され、メモリセルに書き込まれた記憶データを読み出す読み出し回路をさらに備えることが好ましい。

上記形態では、例えば、強誘電体メモリ装置を、１つのデータを連続して書き込む動作が発生しやすいＴＦＴドライバ等の多ポートメモリとして使用する場合であっても、インプリント効果を抑制することができる。

また、「一方端」及び「他方端」とは、ビット線の物理的な端のみを指すものではなく、書き込み回路及び／又は読み出し回路がビット線の物理的な端に接続されていない場合であっても、書き込み回路及び／又は読み出し回路が所定の領域や所定の構成の端部においてビット線に接続されている場合を含む。

本発明の第２の形態によれば、所定のデータを記憶するメモリセルと、メモリセルに接続されたビット線及びプレート線と、メモリセルに記憶させる記憶データに基づいて、プレート線の電圧が変化するタイミングに対するビット線の電圧が変化するタイミングを制御して、メモリセルに当該記憶データを記憶させる制御部とを備えたことを特徴とする強誘電体メモリ装置を提供する。

本発明の第３の形態によれば、ビット線に接続されたメモリセルを備えた強誘電体メモリ装置であって、ビット線の一方端に接続され、メモリセルに記憶データを書き込む書き込み回路と、ビット線の他方端に接続され、メモリセルに書き込まれた記憶データを読み出す読み出し回路とを備え、書き込み回路は、メモリセルに、記憶データの相補データを書き込み、さらに当該記憶データを書き込んで、当該メモリセルに当該記憶データを記憶させることを特徴とする強誘電体メモリ装置を提供する。

以下、図面を参照しつつ、発明の実施形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲に係る発明を限定するものではなく、また、実施形態の中で説明されている特徴の組み合わせのすべてが発明の解決手段に必須であるとは限らない。

図１は、本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。強誘電体メモリ装置１００は、複数のメモリセルＭＣと、複数のワード線ＷＬ０〜ｍ（ｍは正の整数）と、プレート線ＰＬ０〜ｍと、ビット線ＢＬ０〜ｎ及び／ＢＬ０〜ｎ（ｎは正の整数）と、ワード線制御回路１２０と、プレート線制御回路１３０と、書き込み回路１４０と、タイミング信号生成回路１４２と、読み出し回路１５０とを備えて構成される。

メモリセルＭＣは、アレイ状に配置されており、ワード線ＷＬ０〜ｍ、プレート線ＰＬ０〜ｍ、ビット線ＢＬ０〜ｎ、及びビット線／ＢＬ０〜ｎに接続されている。本実施形態において、メモリセルＭＣは、２つのｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２、並びに２つの強誘電体キャパシタＣ１及びＣ２からなる２Ｔ２Ｃ型の構造を有しており、強誘電体キャパシタＣ１及びＣ２には、互いに相補のデータが記憶されている。

ｎ型ＭＯＳトランジスタＴＲ１は、ソース及びドレインの一方がビット線ＢＬ０〜ｎに接続されており、他方が強誘電体キャパシタＣ１の一方端に接続されている。また、ｎ型ＭＯＳトランジスタＴＲ２は、ソース及びドレインの一方が、ビット線ＢＬ０〜ｎと相補のビット線であるビット線／ＢＬ０〜ｎに接続されており、他方が強誘電体キャパシタＣ２の一方端に接続されている。

また、ｎ型ＭＯＳトランジスタＴＲ１及びＴＲ２は、ゲートが同じワード線ＷＬ０〜ｍに接続されており、当該ワード線の電圧に基づいて、それぞれ、強誘電体キャパシタＣ１及びＣ２の一方端をビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに接続するか否かを切り換える。強誘電体キャパシタＣ１及びＣ２は、他方端が同じプレート線ＰＬ０〜ｍに接続されている。

ワード線制御回路１２０は、Ｘデコード信号に基づいて、ワード線ＷＬ０〜ｍに供給する電圧を制御して、強誘電体キャパシタＣ１及びＣ２の一方端を、それぞれ、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに接続するか否かを制御する。

プレート線制御回路１３０は、プレート線選択信号に基づいて、プレート線ＰＬ０〜ｍに供給する電圧を制御して、強誘電体キャパシタＣ１及びＣ２の他方端の電圧を制御する。本実施形態において、プレート線制御回路１３０は、プレート線ＰＬ０〜ｍのうちの１つに、第１パルスを供給して、当該プレート線ＰＬを選択する。

タイミング信号生成回路１４２は、書き込み回路１４０がビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの電圧を変化させるタイミングを示す、第１タイミング信号及び第２タイミング信号の一例であるタイミング信号Ａ及びＢを生成する。タイミング信号Ａ及びＢの詳細については後述する。

書き込み回路１４０は、ビット線ＢＬ０〜ｎの電圧を制御して、メモリセルＭＣに記憶データを書き込む。書き込み回路１４０は、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの一方端に接続されており、データバスＤＢ及び／ＤＢを伝搬するデータ信号が示す記憶データに基づいて、プレート線制御回路１３０がプレート線ＰＬ０〜ｍの電圧を変化させるタイミングに対する、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの電圧を変化させるタイミングを制御して、メモリセルＭＣに記憶データを書き込む。

具体的には、書き込み回路１４０は、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに第２パルスを供給して、メモリセルＭＣに記憶データを書き込んでいるが、当該記憶データの値に基づいて、タイミング信号生成回路１４２から供給されたタイミング信号Ａ又はＢを選択し、当該第２パルスとしてビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに供給する。

読み出し回路１５０は、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの他方端に接続されており、メモリセルＭＣに記憶された記憶データを読み出す。読み出し回路１５０は、読み出した記憶データを、データバスＤＢ及び／ＤＢとは異なる他のデータバス（図示せず）に供給するのが好ましい。

図２は、書き込み回路１４０の構成の一例を示す図である。書き込み回路１４０は、ビット線ＢＬ０〜ｎに接続される構成（図中上部の構成。以下、上部構成という。）、及びビット線／ＢＬ０〜ｎに接続される構成（図中下部の構成。以下、下部構成という。）を有しているが、本例では、両構成は、入力にデータバスＤＢ又は／ＤＢが接続されている点を除き、同一の構成を有している。

書き込み回路１４０は、ドライバ２１０及びタイミング制御回路２２０を有して構成される。タイミング制御回路２２０は、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに第２パルスを供給するタイミングを生成し、ドライバ２１０は、当該タイミングに基づいて、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの電圧を変化させて、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに第２パルスを供給する。

タイミング制御回路２２０は、インバータ２２２及び２２８と、伝送ゲート２２４及び２２６と、ＮＡＮＤ回路２３０とを有して構成される。インバータ２２２は、入力としてデータバスＤＢ又は／ＤＢを伝搬するデータ信号を受け取り、その反転信号を、伝送ゲート２２４を構成するｎ型ＭＯＳトランジスタのゲート及び伝送ゲート２２６を構成するｐ型ＭＯＳトランジスタのゲートに供給する。

伝送ゲート２２４及び２２６は、それぞれ、入力としてタイミング信号生成回路１４２が生成したタイミング信号Ａ及びＢを受け取り、出力をインバータ２２８に供給する。また、伝送ゲート２２４を構成するｐ型ＭＯＳトランジスタのゲート及び伝送ゲート２２６を構成するｎ型ＭＯＳトランジスタのゲートには、データバスＤＢ又は／ＤＢを伝搬するデータ信号が供給されており、伝送ゲート２２４及び２２６は、当該データ信号の電圧に基づいて、インバータ２２８に、タイミング信号Ａ又はＢを供給する。すなわち、伝送ゲート２２４及び２２６は、データ信号が示す記憶データの値に応じて、タイミング信号Ａ又はＢを選択して、インバータ２２８に供給する。

インバータ２２８は、伝送ゲート２２４又は２２６から供給されたタイミング信号Ａ又はＢの反転信号を生成し、ＮＡＮＤ回路２３０に供給する。ＮＡＮＤ回路２３０は、入力として、Ｙ選択信号ＹＳＥＬ及び当該反転信号を受け取り、それらの否定論理積をドライバ２１０に供給する。

ドライバ２１０は、ｐ型ＭＯＳトランジスタ２１２、並びにｎ型ＭＯＳトランジスタ２１４〜２１８を有して構成される。ｐ型ＭＯＳトランジスタ２１２は、ソースに駆動電圧ＶＣＣが供給されており、ドレインがｎ型ＭＯＳトランジスタ２１４のドレイン並びにビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに接続されている。ｎ型ＭＯＳトランジスタ２１６は、ソースが接地されており、ドレインがｎ型ＭＯＳトランジスタ２１４を介してビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎに接続されている。また、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートには、ＮＡＮＤ回路２３０の出力が供給されており、当該出力の電圧に応じて、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のいずれか一方がオンするように構成されている。

ｎ型ＭＯＳトランジスタ２１４は、ソースがｎ型ＭＯＳトランジスタ２１６のドレインに接続されており、ゲートに供給される信号Ｓの電圧に基づいて、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎを、ｎ型ＭＯＳトランジスタ２１８のドレインに接続するか否かを切り換える。例えば、ｎ型ＭＯＳトランジスタ２１４は、ｎ型ＭＯＳトランジスタ２１６がオンしている場合において、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎを、ｎ型ＭＯＳトランジスタ２１６から切り離して浮遊状態とする。これにより、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎの非選択時において、ビット線ＢＬ０〜ｎ及びビット線／ＢＬ０〜ｎを浮遊状態とするか、又は０Ｖに固定するかを選択することができる。

ｎ型ＭＯＳトランジスタ２１８は、ソースが接地されており、ドレインがドライバ２１０の出力、すなわち、ビット線ＢＬ０〜ｎ及び／ＢＬ０〜ｎに接続されている。また、ｎ型ＭＯＳトランジスタ２１８は、ゲートに信号ＢＬＤが供給されており、信号ＢＬＤがＨ論理を示すときにオンし、ビット線ＢＬ０〜ｎ及び／ＢＬ０〜ｎを接地する。

図３は、強誘電体メモリ装置１００の動作を示すタイミングチャートである。図１乃至図３を参照して、第１実施形態の強誘電体メモリ装置１００の動作の一例として、ビット線ＢＬ０、ワード線ＷＬ０、及びプレート線ＰＬ０に接続された強誘電体キャパシタＣ１にデータ"１"を書き込み、ビット線／ＢＬ０、ワード線ＷＬ０、及びプレート線ＰＬ０に接続された強誘電体キャパシタＣ２にデータ"０"を書き込む場合について説明する。

なお、以下の例において各信号は、Ｌ論理又はＨ論理を示すディジタル信号である。以下の例において、各信号がＬ論理を示すときの当該信号の電圧は接地電圧であり、各信号がＨ論理を示すときの当該信号の電圧は、強誘電体メモリ装置１００の駆動電圧であるＶＣＣ、ＶＤＤ、又はＶＰＰである。なお、各信号の電圧は、これに限られるものではなく、Ｈ論理を示すときの信号の電圧が、Ｌ論理を示すときの信号の電圧より高いものであればよい。

まず、強誘電体メモリ装置１００の外部から、ビット線ＢＬ０及び／ＢＬ０、ワード線ＷＬ０、及びプレート線ＰＬ０に接続されたメモリセルＭＣの番地を示すアドレス信号Ａｄｄｒｅｓｓが供給される。これにより、ワード線制御回路１２０は、アドレス信号に基づいて、ワード線ＷＬ０の電圧を０ＶからＶＣＣに変化させ、強誘電体キャパシタＣ１及びＣ２の一方端が、それぞれビット線ＢＬ０及び／ＢＬ０に接続される。

また、Ｙ選択信号ＹＳＥＬ０の電圧が、０ＶからＶＣＣに変化する。これにより、ビット線ＢＬ０及び／ＢＬ０に接続された書き込み回路１４０が、データバスＤＢ及び／ＤＢと接続される。このとき、データバスＤＢ及び／ＤＢを伝搬するデータ信号は、それぞれＬ論理及びＨ論理であり、タイミング制御回路２２０において、上部構成の伝送ゲート２２４及び下部構成の伝送ゲート２２６がオンしている。

次に、データバスＤＢ及び／ＤＢを伝搬するデータ信号が、強誘電体キャパシタＣ１及びＣ１に書き込むべきデータに基づいて変化する。具体的には、本例において強誘電体キャパシタＣ１に書き込むデータは"１"であるため、データバスＤＢを伝搬するデータ信号がＬ論理からＨ論理に変化し、データバス／ＤＢを伝搬するデータ信号がＨ論理からＬ論理に変化する。これにより、図２の上部構成においては、伝送ゲート２２４がオフし、伝送ゲート２２６がオンするため、インバータ２２８に、タイミング信号Ｂが供給される。また、下部構成においては、伝送ゲート２２４がオンし、伝送ゲート２２６がオフするため、インバータ２２８にタイミング信号Ａが供給される。

本実施形態において、タイミング信号生成回路１４２は、タイミング信号Ａとして、第１エッジ及び当該第１エッジより遅れた第２エッジを有する第１パルスを含む信号を生成し、タイミング信号Ｂとして、第３エッジ及び当該第３エッジより遅れた第４エッジを有する第２パルスを含む信号を生成する。タイミング信号Ａは、第１エッジと第２エッジとの間の期間がＬ論理となる信号であり、また、タイミング信号Ｂは、第３エッジと第４エッジとの間の期間がＬ論理となる信号である。また、タイミング信号生成回路１４２は、タイミング信号Ａの第１パルスが、タイミング信号Ｂの第２パルスの一部と重なるように、タイミング信号Ａ及びＢを生成する。すなわち、タイミング信号ＡがＬ論理を示す期間は、タイミング信号ＢがＬ論理を示す期間の一部と重なる。

次に、信号ＢＬＤがＨ論理からＬ論理に変化し、また、信号ＳがＬ論理からＨ論理に変化すると、ｎ型ＭＯＳトランジスタ２１８がオフするが、ｎ型ＭＯＳトランジスタ２１４がオンし、また、ＮＡＮＤ回路２３０の出力はＨ論理でありｎ型ＭＯＳトランジスタ２１６がオンするため、ビット線ＢＬ０及びビット線／ＢＬ０は、接地されたままである。

次に、タイミング信号生成回路１４２が、プレート線制御回路１３０がプレート線ＰＬ０に第１パルスを供給するタイミングより前に、タイミング信号Ａの電圧を変化させる。具体的には、タイミング信号生成回路１４２は、プレート線ＰＬ０に供給される第１パルスの立ち上がりエッジより早いタイミングで、タイミング信号ＡをＨ論理からＬ論理に変化させる。

タイミング信号ＡがＨ論理からＬ論理に変化すると、図２の下部構成において、ＮＡＮＤ回路２３０の入力が双方ともＨ論理となるため、ドライバ２１０においてｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートはＬ論理となり、ｐ型ＭＯＳトランジスタ２１２がオンし、ｎ型ＭＯＳトランジスタ２１６がオフする。したがって、ビット線／ＢＬの電圧が０ＶからＶＣＣに変化して、ビット線／ＢＬ０に第２パルスの供給が開始され、強誘電体キャパシタＣ２の一方端の電圧はＶＣＣとなる。

このとき、プレート線ＰＬ０の電圧は０Ｖであるため、ビット線／ＢＬ０を基準として強誘電体キャパシタＣ２には−ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ２には、当該強誘電体キャパシタＣに書き込むべきデータとは逆のデータであるデータ"１"が書き込まれる。一方、ビット線ＢＬ０の電圧は０Ｖであり、強誘電体キャパシタＣ１にかかる電圧は０Ｖのままである。

次に、プレート線制御回路１３０が、プレート線ＰＬ０の電圧を０ＶからＶＣＣに変化させ、プレート線ＰＬ０に第１パルスの供給を開始する。これにより、強誘電体キャパシタＣ１及びＣ２の他方端の電圧がＶＣＣとなる。このとき、ビット線ＢＬ０の電圧は０Ｖであるため、ビット線ＢＬ０を基準として強誘電体キャパシタＣ１には＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ１には、当該強誘電体キャパシタＣ１に書き込むべきデータとは逆のデータであるデータ"０"が書き込まれる。

次に、タイミング信号生成回路１４２が、プレート線制御回路１３０がプレート線ＰＬ０の電圧をＶＣＣから０Ｖに変化させるタイミングより前に、タイミング信号Ｂの電圧を変化させる。具体的には、タイミング信号生成回路１４２は、プレート線ＰＬ０に供給される第１パルスの立ち下がりエッジより早いタイミングで、タイミング信号ＢをＨ論理からＬ論理に変化させる。

タイミング信号ＢがＨ論理からＬ論理に変化すると、図２の上部構成において、ＮＡＮＤ回路の入力が双方ともＨ論理となるため、ドライバ２１０においてｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートはＬ論理となり、ｐ型ＭＯＳトランジスタ２１２がオンし、ｎ型ＭＯＳトランジスタ２１６がオフする。したがって、ビット線ＢＬ０の電圧は０ＶからＶＣＣに変化して、ビット線ＢＬ０に第２パルスの供給が開始され、強誘電体キャパシタＣ１の一方端の電圧はＶＣＣとなる。

このとき、プレート線ＰＬ０の電圧はＶＣＣであるため、強誘電体キャパシタＣ１にかかる電圧は０Ｖとなり、強誘電体キャパシタＣ１に書き込まれた"０"データがそのまま保持される。

次に、タイミング信号生成回路１４２が、プレート線制御回路１３０がプレート線ＰＬ０の電圧をＶＣＣから０Ｖに変化させるタイミングより前に、タイミング信号Ａの電圧を変化させる。具体的には、タイミング信号生成回路１４２は、プレート線ＰＬ０に供給される立ち下がりエッジより早いタイミングで、タイミング信号ＡをＬ論理からＨ論理に変化させる。

タイミング信号ＡがＬ論理からＨ論理に変化すると、図２の下部構成において、ＮＡＮＤ回路２３０の入力の一方がＬ論理となるため、ドライバ２１０においてｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートはＨ論理となり、ｐ型ＭＯＳトランジスタ２１２がオフし、ｎ型ＭＯＳトランジスタ２１６がオンする。したがって、ビット線／ＢＬ０の電圧はＶＣＣから０Ｖに変化して、ビット線／ＢＬ０への第２パルスの供給が終了し、強誘電体キャパシタＣ２の一方端の電圧は０Ｖとなる。

このとき、プレート線ＰＬ０の電圧はＶＣＣであるため、ビット線／ＢＬ０を基準として強誘電体キャパシタＣ２には＋ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ２には、当該強誘電体キャパシタＣ２に書き込むべきデータであるデータ"０"が書き込まれる。

次に、プレート線制御回路１３０が、プレート線ＰＬ０の電圧をＶＣＣから０Ｖに変化させ、プレート線ＰＬ０への第１パルスの供給が終了する。これにより、強誘電体キャパシタＣ１及びＣ２の他方端の電圧が０Ｖとなる。このとき、ビット線ＢＬ０の電圧はＶＣＣであるため、ビット線ＢＬ０の電圧を基準として強誘電体キャパシタＣ１には−ＶＣＣの電圧がかかるため、強誘電体キャパシタＣ１には、当該強誘電体キャパシタＣ１に書き込むべきデータであるデータ"１"が書き込まれる。

次に、タイミング信号生成回路１４２が、タイミング信号ＡをＬ論理からＨ論理に変化させる。これにより、図２の上部構成において、ＮＡＮＤ回路２３０の入力の一方がＬ論理となるため、ドライバ２１０においてｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートはＨ論理となり、ｐ型ＭＯＳトランジスタ２１２がオフし、ｎ型ＭＯＳトランジスタ２１６がオンする。したがって、ビット線ＢＬ０の電圧はＶＣＣから０Ｖに変化して、ビット線／ＢＬ０への第２パルスの供給が終了し、強誘電体キャパシタＣ１の一方端の電圧は０Ｖとなる。これにより、強誘電体キャパシタＣ１及びＣ２にかかる電圧は、双方とも０Ｖとなり、強誘電体キャパシタＣ１及びＣ２には、それぞれ書き込まれたデータ"１"及びデータ"０"が保持される。

図４は、強誘電体キャパシタＣ１及びＣ２のヒステリシス特性を示す図である。図３及び図４を参照して、本実施形態における強誘電体キャパシタＣ１及びＣ２のヒステリシス特性の変化について説明する。図４において、横軸は強誘電体キャパシタＣ１及びＣ２にかかる電圧を示し、縦軸は強誘電体キャパシタＣ１及びＣ２の分極量を示している。なお、以下において、強誘電体キャパシタＣ１及びＣ２にかかる電圧は、プレート線ＰＬ０の電圧、すなわち、強誘電体キャパシタＣ１及びＣ２の他方端の電圧よりも、ビット線ＢＬ０及びビット線／ＢＬ０の電圧、すなわち、強誘電体キャパシタＣ１及びＣ２の電圧が高いときにプラスで表す。

まず、本実施形態において記憶データとして"１"が書き込まれる強誘電体キャパシタＣ１のヒステリシス特性について説明する。強誘電体キャパシタＣ１に予め記憶されていた記憶データが"１"である場合、初期状態において、そのヒステリシス特性はＤ点にある。また、当該記憶データが"０"である場合、初期状態において、そのヒステリシス特性はＡ点にある。

そして、プレート線ＰＬ０の電圧が０ＶからＶＣＣに変化したときに、強誘電体キャパシタＣ１にかかる電圧は＋ＶＣＣとなるため、そのヒステリシス特性は、当該記憶データが"１"であった場合、Ｄ点からＥ点を通過してＦ点に移動し、"０"であった場合、Ａ点からＦ点に移動する。

次に、ビット線ＢＬ０の電圧が０ＶからＶＣＣに変化すると、強誘電体キャパシタＣ１にかかる電圧は０Ｖとなり、そのヒステリシス特性はＦ点からＡ点に移動する。そして、プレート線ＰＬ０の電圧がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ１にかかる電圧は−ＶＣＣとなるため、そのヒステリシス特性はＡ点からＢ点を通過してＣ点に移動する。そして、ビット線ＢＬ０の電圧がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ１にかかる電圧は０Ｖとなり、そのヒステリシス特性はＣ点からＤ点に移動する。

したがって、本実施形態では、強誘電体キャパシタＣ１に記憶データ"１"を書き込むときに、初期状態において記憶していたデータによらず分極反転を伴うため、インプリント現象の発生を抑えることができる。なお、強誘電体キャパシタＣ２に記憶データ"１"を書き込むときも同様である。

次に、本実施形態において記憶データ"０"が書き込まれる強誘電体キャパシタＣ２のヒステリシス特性について説明する。強誘電体キャパシタＣ２に予め記憶されていた記憶データが"１"である場合、初期状態において、そのヒステリシス特性はＤ点にある。また、当該記憶データが"０"である場合、初期状態において、そのヒステリシス特性はＡ点にある。

そして、ビット線／ＢＬ０の電圧が０ＶからＶＣＣに変化したときに、強誘電体キャパシタＣ２にかかる電圧は−ＶＣＣとなるため、そのヒステリシス特性は、当該記憶データが"１"であった場合、Ｄ点からＣ点に移動し、"０"であった場合、Ａ点からＢ点を通過してＣ点に移動する。

次に、プレート線ＰＬ０の電圧が０ＶからＶＣＣに変化すると、強誘電体キャパシタＣ２にかかる電圧は０Ｖとなり、そのヒステリシス特性はＣ点からＤ点に移動する。そして、ビット線／ＢＬ０の電圧がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ２にかかる電圧は＋ＶＣＣとなり、そのヒステリシス特性は、Ｄ点からＥ点を通過してＦ点に移動する。そして、プレート線ＰＬ０の電圧がＶＣＣから０Ｖに変化すると、強誘電体キャパシタＣ２にかかる電圧は０Ｖとなり、そのヒステリシス特性はＦ点からＡ点に移動する。

したがって、本実施形態では、強誘電体キャパシタＣ２に記憶データ"０"を書き込むときに、初期状態において記憶していたデータによらず分極反転を伴うため、インプリント現象の発生を抑えることができる。なお、強誘電体キャパシタＣ１に記憶データ"０"を書き込むときも同様である。

図５は、強誘電体メモリ装置１００の第２実施形態を示す図である。以下において、第１実施形態と異なる点を中心に第２実施形態の強誘電体メモリ装置１００について説明する。なお、第１実施形態と同一の符号を付した構成については、第１実施形態と同様の機能を有する。また、本実施形態の強誘電体メモリ装置１００の動作は、図３に動作タイミングを示した第１実施形態の強誘電体メモリ装置１００の動作と同様である。

本実施形態では、第１実施形態において各書き込み回路１４０に対して設けられていたタイミング制御回路２２０が、複数の書き込み回路１４０に対してデータ信号を供給するように構成されている。強誘電体メモリ装置１００は、データバスＤＢ及び／ＤＢに代えて、書き込みデータバスＷＤ及び／ＷＤを備えており、タイミング制御回路２２０は、記憶データを示すデータ信号に基づいて、書き込みデータバスＷＤ及び／ＷＤに書き込みデータ信号及びその反転信号を供給するよう構成されている。

本実施形態のタイミング制御回路２２０は、第１実施形態のＮＡＮＤ回路２３０に代えてインバータ２５０を有して構成されている。そして、インバータ２２８は、その出力を書き込みデータ信号として書き込みデータバスＷＤに供給する。インバータ２５０は、入力としてインバータ２２８の出力、すなわち、書き込みデータ信号を受け取り、出力としてその反転信号を書き込みデータバス／ＷＤに供給する。

図６は、第２実施形態における書き込み回路１４０の構成の一例を示す図である。本実施形態において、書き込み回路１４０は、第１実施形態のドライバ２１０の構成を有し、さらに、ｎ型ＭＯＳトランジスタ２６２と、ｐ型ＭＯＳトランジスタ２６４及び２６６とを有して構成される。

ｎ型ＭＯＳトランジスタ２６２は、ドレインが書き込みデータバスＷＤ及び／ＷＤに接続されており、ソースがｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートに接続されている。そして、ｎ型ＭＯＳトランジスタ２６２は、ゲートにＹ選択信号ＹＳＥＬが供給されており、ＹＳＥＬがＨ論理を示すときに、書き込みデータバスＷＤ及び／ＷＤを伝搬するデータ信号を、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６に供給する。

ｐ型ＭＯＳトランジスタ２６４は、ソースにＶＣＣが供給されており、ドレインがｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６に接続されている。そして、ｐ型ＭＯＳトランジスタ２６４は、ゲートにＹＳＥＬが供給されており、ＹＳＥＬがＬ論理を示すときに、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートにＶＣＣを供給する。すなわち、ＹＳＥＬがＬ論理を示すとき、ｎ型ＭＯＳトランジスタ２１６は、ゲートにＶＣＣが供給されてオンする。これにより、ｎ型ＭＯＳトランジスタ２６２により、ドライバ２１０と書き込みデータバスＷＤ及び／ＷＤとを接続することができるため、タイミング制御回路２２０にかかる寄生容量を低減させることができる。

ｐ型ＭＯＳトランジスタ２６６は、ソースにＶＣＣが供給されており、ドレインがｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６に接続されている。すなわち、ｐ型ＭＯＳトランジスタ２６６は、ｐ型ＭＯＳトランジスタ２６４と並列に設けられている。また、ｐ型ＭＯＳトランジスタ２６６は、ゲートがｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１４のドレインに接続されている。すなわち、ｐ型ＭＯＳトランジスタ２６６は、ゲートがビット線ＢＬ０〜ｎ及び／ＢＬ０〜ｎに接続されており、ビット線ＢＬ０〜ｎ及び／ＢＬ０〜ｎの電圧が０Ｖであるとき、ｐ型ＭＯＳトランジスタ２１２及びｎ型ＭＯＳトランジスタ２１６のゲートにＶＣＣを供給する。すなわち、ｐ型ＭＯＳトランジスタ２６６を、プルアップトランジスタとして機能させることができる。これにより、ドライバ２１０の出力をラッチすることができるため、選択されたビット線が浮遊状態となることを防ぐことができる。

図７は、第２実施形態における書き込み回路１４０の構成の他の例を示す図である。以下において、図６の書き込み回路１４０と異なる点を中心に本例の書き込み回路１４０について説明する。なお、図６の書き込み回路１４０と同一の符号を付した構成については、当該構成と同様の構成及び機能を有する。

本例の書き込み回路１４０は、ｐ型ＭＯＳトランジスタ２６４及び２６６が、直列に設けられている点において、図６で説明した書き込み回路１４０と異なる。具体的には、本例の書き込み回路１４０は、ｐ型ＭＯＳトランジスタ２６６のドレインがｐ型ＭＯＳトランジスタ２６４のソースに接続されている点で、図６で説明した書き込み回路１４０と異なる。これにより、ビット線が選択されたとき、すなわち、ＹＳＥＬがＨ論理であるときに、ｐ型ＭＯＳトランジスタ２６６を流れる電流を遮断することができるため，ＷＤ又は／ＷＤがＬ論理の場合に，ＶＤＤからｐ型ＭＯＳトランジスタ２６６及び２６４，並びにｎ型ＭＯＳトランジスタ２６２を通って流れる貫通電流によるＷＤ又は／ＷＤのＬ論理レベルの上昇を防止することができる。また，ＹＳＥＬがＬ論理のときには，ビット線が非選択状態となり、ビット線の接地電位をゲート入力とするｐ型ＭＯＳトランジスタ２６６によってｎ型ＭＯＳトランジスタ２１６のゲート電圧がＨ論理に設定されるため、ＢＬＤ信号を常にＨ論理として維持しなくとも、ビット線レベルをｎ型ＭＯＳトランジスタ２１６によって接地電位に固定する事ができる。さらに、ＷＤ及び／ＷＤには各ビット線毎にｎ型ＭＯＳトランジスタ２６２のソース又はドレインが接続されるため、ＷＤ及び／ＷＤの配線負荷を軽減することができる。したがって、ビット線が選択されたときに、すぐに書き込み回路１４０を書き込みデータバスＷＤ及び／ＷＤに接続させることができるため、書き込みデータ信号を高速に伝搬させることができる。

上記発明の実施形態を通じて説明された実施例や応用例は、用途に応じて適宜に組み合わせて、又は変更若しくは改良を加えて用いることができ、本発明は上述した実施形態の記載に限定されるものではない。そのような組み合わせ又は変更若しくは改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

本発明の強誘電体メモリ装置１００の第１実施形態を示す図である。 書き込み回路１４０の構成の一例を示す図である。 強誘電体メモリ装置１００の動作を示すタイミングチャートである。 強誘電体キャパシタＣ１及びＣ２のヒステリシス特性を示す図である。 強誘電体メモリ装置１００の第２実施形態を示す図である。 第２実施形態における書き込み回路１４０の構成の一例を示す図である。 第２実施形態における書き込み回路１４０の構成の他の例を示す図である。

符号の説明

１００・・・強誘電体メモリ装置、１２０・・・ワード線制御回路、１３０・・・プレート線制御回路、１３０・・・プレート線制御回路、１４０・・・書き込み回路、１４２・・・タイミング信号生成回路、１５０・・・読み出し回路、２１０・・・ドライバ、２２０・・・タイミング制御回路

Claims (7)

1. 所定のデータを記憶するメモリセルと、
   前記メモリセルに接続されたプレート線及びビット線と、
   前記プレート線に第１パルスを供給するプレート線制御回路と、
   前記ビット線に第２パルスを供給する書き込み回路と、
   前記メモリセルに記憶させる記憶データに基づいて、前記プレート線制御回路が前記プレート線に前記第１パルスを供給するタイミングに対する、前記書き込み回路が前記ビット線に前記第２パルスを供給するタイミングを制御するタイミング制御回路と
   を備えたことを特徴とする強誘電体メモリ装置。
2. 前記タイミング制御回路は、前記第１パルスが前記プレート線に供給される期間が、前記第２パルスが前記ビット線に供給される期間の一部と重なるように、前記プレート線制御回路及び前記書き込み回路の少なくとも一方を制御することを特徴とする請求項１に記載の強誘電体メモリ装置。
3. 前記タイミング制御回路は、前記記憶データが“１”であるときに、前記第１パルスが前記プレート線に供給されるタイミングが、前記第２パルスが前記ビット線に供給されるタイミングより早く、前記記憶データが“０”であるときに、前記第１パルスが前記プレート線に供給されるタイミングが、前記第２パルスが前記ビット線に供給されるタイミングより遅くなるように、前記プレート線制御回路及び前記書き込み回路の少なくとも一方を制御することを特徴とする請求項１又は２に記載の強誘電体メモリ装置。
4. 前記第１パルスは、第１エッジ及び当該第１エッジより遅れた第２エッジを有しており、
   当該強誘電体メモリ装置は、
   前記第１エッジより早い第１タイミング、及び前記第１エッジと前記第２エッジとの間の第２タイミングで電圧が変化する第１タイミング信号、並びに前記第１のエッジと前記第２のエッジとの間の第３タイミング、及び前記第２エッジより遅い第４タイミングで電圧が変化する第２タイミング信号を生成するタイミング信号生成部と、
   をさらに備え、
   前記タイミング制御回路は、前記記憶データに基づいて、前記第１タイミング信号又は前記第２タイミング信号を選択し、
   前記書き込み回路は、選択された第１タイミング信号又は第２タイミング信号に基づいて、前記第２パルスを生成し、前記ビット線に供給することを特徴とする請求項１から３のいずれか１項に記載の強誘電体メモリ装置。
5. 複数の前記ビット線と、
   前記複数のビット線のそれぞれに設けられた複数の前記書き込み回路及び複数の前記タイミング制御回路と、
   を備え、
   前記タイミング信号生成部は、前記複数のタイミング制御回路に前記第１タイミング信号及び前記第２タイミング信号を供給しており、
   前記複数のタイミング制御回路は、それぞれ、前記タイミング信号生成部から供給された前記第１タイミング信号及び前記第２タイミング信号の一方を選択し、
   前記複数の書き込み回路は、前記第１タイミング信号及び前記第２タイミング信号のうち、対応する前記タイミング制御回路が選択したものに基づいて、前記第２パルスを生成し、対応する前記ビット線に供給することを特徴とする請求項４に記載の強誘電体メモリ装置。
6. 複数の前記ビット線と、
   前記複数のビット線にそれぞれ設けられた複数の前記書き込み回路と
   を備え、
   前記タイミング制御回路は、前記タイミング信号生成部が生成した前記第１タイミング信号及び前記第２タイミング信号の一方を選択し、
   前記複数の書き込み回路は、それぞれ、前記タイミング制御回路が選択した前記第１タイミング信号又は前記第２タイミング信号に基づいて、前記第２パルスを生成し、対応する前記ビット線に供給することを特徴とする請求項４に記載の強誘電体メモリ装置。
7. 前記書き込み回路は、前記ビット線の一方端に接続され、前記メモリセルに記憶データを書き込み、
   当該強誘電体メモリ装置は、前記ビット線の他方端に接続され、前記メモリセルに書き込まれた前記記憶データを読み出す読み出し回路をさらに備えたことを特徴とする請求項１から５のいずれか１項に記載の強誘電体メモリ装置。

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