JP5867275B2 - 半導体記憶装置およびそのデータ書き込み方法 - Google Patents

Description

本明細書で言及する実施例は、半導体記憶装置およびそのデータ書き込み方法に関する。

近年、半導体製造技術の進歩に伴って、半導体記憶装置も微細化および高集積化が進み、また、駆動電圧の低電圧化も行われている。さらに、電池駆動による携帯機器への適用や省エネを実現するために、半導体記憶装置の低消費電力化も進められている。

このような半導体記憶装置としては、例えば、ＳＲＡＭ(Static Random Access Memory)が挙げられるが、ＳＲＡＭは、演算処理装置(プロセッサ)のキャッシュメモリや高速処理を実行するメモリとして使用されている。

ＳＲＡＭは、一般的に、階層化されており、複数のグローバルビット線と、各グローバルビット線に接続された複数のローカルビット線と、各ローカルビット線とワード線の間に設けられた複数のメモリセルを有している。

ところで、従来、階層化された半導体記憶装置(例えば、ＳＲＡＭ)としては、様々なものが提案されている。

K. Takeda et al., "Multi-step Word-line Control Technology in Hierarchical Cell Architecture for Scaled-down High-Density SRAMs," Symposium on VLSI Circuits, 2010

上述したように、例えば、ＳＲＡＭは、複数のグローバルビット線と、各グローバルビット線に接続された複数のローカルビット線により、階層化されている。ここで、１本のグローバルビット線には、複数のローカルビット線が接続され、また、グローバルビット線の配線長は、ローカルビット線の配線長よりも遥かに長い。

そのため、グローバルビット線をフルスイングさせると、大きな電力を消費することになる。なお、グローバルビット線をフルスイングさせることによる消費電力の増大を招く階層化された半導体記憶装置としては、ＳＲＡＭに限定されるものではなく、ＤＲＡＭ(Dynamic Random Access Memory)等でも同様である。

このように、階層化された半導体記憶装置では、データ書き込み時における消費電力の増大が問題になっている。

一実施形態によれば、複数のグローバルビット線と、前記各グローバルビット線に接続された複数のローカルビット線と、前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置が提供される。

前記メモリセルに対してデータを書き込む場合、前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとする。そして、前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込む。前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される。

開示の半導体記憶装置およびそのデータ書き込み方法は、データ書き込み時の消費電力を低減することができるという効果を奏する。

図１は、半導体記憶装置の一例を示す回路図である。 図２は、図１に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。 図３は、本実施例に係る半導体記憶装置を示す回路図である。 図４は、図３に示す半導体記憶装置におけるセンスアンプ回路の一例を示す回路図である。 図５は、図３に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。

まず、半導体記憶装置およびそのデータ書き込み方法の実施例を詳述する前に、図１および図２を参照して、半導体記憶装置の一例、並びに、その半導体記憶装置における問題点を説明する。

図１は、半導体記憶装置の一例を示す回路図であり、図２は、図１に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。図１において、参照符号ＭＣはメモリセル、ＳＡはセンスアンプ回路、ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m>はグローバルビット線、ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>はローカルビット線、そして、ＷＬはワード線を示す。

また、参照符号ＰＲＥはプリチャージ信号、ＬＳＡＥはセンスアンプイネーブル信号、ＷＥＮはライトイネーブル信号、ＣＯＬ<0>〜ＣＯＬ<m>はカラム信号、そして、ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m>はバンクカラム信号を示す。

なお、参照符号Ｃ_GBLは、グローバルビット線の容量(寄生容量)を示し、また、Ｃ_LBLは、ローカルビット線の容量(寄生容量)を示す。さらに、参照符号ＶＤＤは高電位電源線(高電位電源レベル)を示し、また、ＶＳＳは低電位電源線(低電位電源レベル)を示す。

ここで、半導体記憶装置としては、例えば、ＳＲＡＭが挙げられるが、これに限定されるものではなく、ＤＲＡＭ(Dynamic Random Access Memory)等であってもよい。また、本明細書では、相補型の半導体記憶装置を例として説明するが、シングルエンドのものであってもよいのはもちろんである。

図１に示されるように、半導体記憶装置は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ＋１個のバンクを有している。なお、図１では、左端のカラム(カラム<m>)が選択カラムを示し、他の非選択カラム(カラム<0>〜<m-1>)の代表として、右端のカラム(カラム<0>)が非選択カラムを示す。また、各カラムは、同様の回路構成とされている。

選択カラムにおいて、相補の書き込みデータＷＤ，ＷＤＸは、それぞれ３入力アンドゲートＡＮＤ_m1，ＡＮＤ_m2の第１入力端子に入力されている。なお、アンドゲートＡＮＤ_m1，ＡＮＤ_m2の第２入力端子には、それぞれライトイネーブル信号ＷＥＮが入力され、また、第３入力端子には、カラム信号ＣＯＬ<m>が入力されている。

カラム信号ＣＯＬ<m>は、ソースが高電位電源線(ＶＤＤ)に接続されると共に、ドレインがグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>に接続されたｐＭＯＳトランジスタＴＰ_m1，ＴＰ_m2のゲートにも入力されている。

グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>と各バンク０〜ｎのローカルビット線の間には、それぞれバンクカラム信号ＧＣ−０<m>〜ＧＣ−ｎ<m>により接続が制御されるバンク選択トランジスタＴＮ_m01，Ｔ_m02〜ＴＮ_mn1，Ｔ_mn2が設けられている。

すなわち、カラムｍのバンクｎのローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>とグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>の間には、ゲートにバンクカラム信号ＧＣ−ｎ<m>が入力されたｎチャネル型ＭＯＳ(ｎＭＯＳ)トランジスタＴＮ_mn1，ＴＮ_mn2が配置される。

なお、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、それぞれワード線ＷＬにより選択される複数のメモリセルＭＣが接続され、また、センスアンプイネーブル信号ＬＳＡＥにより制御されるセンスアンプ回路ＳＡが接続されている。さらに、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＴＰ_mn1，ＴＰ_mn2も接続されている。

ここで、例えば、高レベル『Ｈ』の書き込みデータＷＤを、カラムｍのバンクｎにおけるワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間に設けられたメモリセルＭＣに書き込む場合を考える。

図２に示されるように、カラム信号ＣＯＬ<m>およびライトイネーブル信号ＷＥＮは、両方とも『Ｈ』とされ、トランジスタＴＰ_m1，ＴＰ_m2は共にオフし、ＡＮＤ_m1の出力が『Ｈ』でＡＮＤ_m2の出力が『Ｌ』になる。

これにより、トランジスタＴＮＬ_mがオンして、トランジスタＴＮＬ_mに接続されたグローバルビット線ＧＢＬ<m>が『Ｌ』(低電位電源レベルＶＳＳ)にプルダウンされる。このとき、トランジスタＴＮＲ_mはオフして、トランジスタＴＮＲ_mに接続されたグローバルビット線ＧＢＬＸ<m>は『Ｈ』(高電位電源レベルＶＤＤ)を維持する。

このグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>のレベルは、『Ｈ』のバンクカラム信号ＧＣ−ｎ<m>によりオン状態とされたトランジスタＴＮ_mn1，ＴＮ_mn2を介してローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に伝えられる。

このとき、プリチャージ信号ＰＲＥが『Ｈ』なので、トランジスタＴＰ_mn1，ＴＰ_mn2はオフし、また、ワード線ＷＬが『Ｈ』なので、ワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間のメモリセルＭＣが選択される。

そして、センスアンプイネーブル信号ＬＳＡＥが『Ｈ』になって、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に接続されたセンスアンプ回路ＳＡが活性化され、ＷＬとＬＢＬ<m>，ＬＢＬＸ<m>間のメモリセルＭＣにデータが書き込まれる。なお、書き込みデータＷＤが『Ｌ』の場合には、相補のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>のレベルが逆転する。

このように、図１および図２に示す半導体記憶装置では、ＷＬとＬＢＬ<m>，ＬＢＬＸ<m>間の所定のメモリセルＭＣにデータ書き込みを行う場合、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>がフルスイングする。

すなわち、グローバルビット線ＧＢＬ<m>およびローカルビット線ＬＢＬ<m>>の両方がＶＤＤからＶＳＳへフルスイングで変化することになる。なお、データ書き込みを行わないローカルビット線ＬＢＬ<m-1>〜ＬＢＬ<0>のレベルは、例えば、ＶＤＤ(『Ｈ』)から徐々に低下した後、ＶＳＳ(『Ｌ』)に変化し、その後、プリチャージ信号ＰＲＥにより『Ｈ』に戻る。

ここで、１本のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>には、複数のローカルビット線ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>が接続可能とされ、グローバルビット線の配線長は、ローカルビット線の配線長よりも遥かに長い。そのため、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>には、大きな寄生容量が存在し、そのグローバルビット線をフルスイングさせると、大きな電力を消費することになる。

一例として、バンク数を８、カラム数を４と仮定した場合、データ書き込み時の１ビット当たりの電力は、ローカルビット線の消費電力をＰ_LBLとすると、以下のように表される。
Ｐ_LBL＝Ｃ_LBL×ＶＤＤ²×カラム数
＝Ｃ_LBL×ＶＤＤ²×４
また、グローバルビット線の消費電力Ｐ_GBLは、以下のように表される。
Ｐ_GBL＝Ｃ_GBL×ＶＤＤ²

ここで、グローバルビット線の寄生容量Ｃ_GBLは、ローカルビット線の寄生容量Ｃ_LBLに対して約バンク数（＝８）−１倍大きいので、
Ｐ_GBL＝Ｃ_LBL×７×ＶＤＤ²
よって、データ書き込み時の１ビット当たりの消費電力Ｐ_BLは、以下のように表される。
Ｐ_BL＝Ｐ_LBL＋Ｐ_GBL
＝Ｃ_LBL×１１×ＶＤＤ²

以下、半導体記憶装置およびそのデータ書き込み方法の実施例を、添付図面を参照して詳述する。図３は、本実施例に係る半導体記憶装置を示す回路図である。

図３において、参照符号ＭＣはメモリセル、ＳＡはセンスアンプ回路、ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m>はグローバルビット線、ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m>はローカルビット線、そして、ＷＬはワード線を示す。

また、参照符号ＰＲＥはプリチャージ信号、ＬＳＡＥはセンスアンプイネーブル信号、ＷＥＮはライトイネーブル信号、ＣＯＬ<0>〜ＣＯＬ<m>はカラム信号、そして、ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m>はバンクカラム信号を示す。

さらに、参照符号Ｃ_GBLはグローバルビット線の容量(寄生容量)、Ｃ_LBLはローカルビット線の容量(寄生容量)、そして、Ｃ_WRVSSはドライバの低電位電源線ＷＲＶＳＳの容量(寄生容量)を示す。

また、参照符号ＶＤＤは高電位電源線(高電位電源レベル)を示し、さらに、ＶＳＳは低電位電源線(低電位電源レベル)を示す。なお、参照符号Ｃdは、ノードＷＲＶＳＳの容量(寄生容量Ｃ_WRVSS)の値が小さいときに追加するダミー容量を示す。

なお、前述したように、半導体記憶装置としては、例えば、ＳＲＡＭが挙げられるが、これに限定されるものではなく、ＤＲＡＭ等の不揮発性メモリであってもよい。また、本明細書では、相補型の半導体記憶装置を例として説明するが、シングルエンドのものであってもよいのはもちろんである。

図３に示されるように、半導体記憶装置は、ｍ＋１個のカラムを有し、各カラムは、それぞれｎ＋１個のバンクを有している。なお、図３でも、前述した図１と同様に、左端のカラム(カラム<m>)が選択カラムを示し、他の非選択カラム(カラム<0>〜<m-1>)の代表として、右端のカラム(カラム<0>)が非選択カラムを示す。ここで、各カラムは、同様の回路構成とされているが、以下の説明では、主として選択カラムについて説明する。

選択カラムにおいて、相補の書き込みデータＷＤＸ，ＷＤは、それぞれ３入力ナンドゲートＮＡＮＤ_m1，ＮＡＮＤ_m2の第１入力端子に入力されている。なお、ナンドゲートＮＡＮＤ_m1，ＮＡＮＤ_m2の第２入力端子には、それぞれライトイネーブル信号ＷＥＮが入力され、また、第３入力端子には、カラム信号ＣＯＬ<m>が入力されている。

ここで、ナンドゲートＮＡＮＤ_m1，ＮＡＮＤ_m2、トランジスタＴＰ_m5，ＴＰ_m6，ＴＰＬ_m，ＴＰＲ_m，ＴＮ、インバータＩＮＶはライトドライバに対応し、ノードＷＲＶＳＳはライトドライバのソースラインに対応する。

また、本実施例では、図１におけるＡＮＤ_m1，ＡＮＤ_m2をナンドゲートとしているため、ＮＡＮＤ_m1に対して反転論理の書き込みデータＷＤＸを入力しているが、このような回路および信号の論理は、様々に変更することができるのはいうまでもない。

カラム信号ＣＯＬ<m>は、ソースが高電位電源線(ＶＤＤ)に接続されると共に、ドレインがグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>に接続されたｐＭＯＳトランジスタＴＰ_m1，ＴＰ_m2のゲートにも入力されている。

グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>と各バンク０〜ｎのローカルビット線の間には、それぞれバンクカラム信号ＧＣ−０<m>〜ＧＣ−ｎ<m>により接続が制御されるバンク選択トランジスタＴＰ_m03，Ｔ_m04〜ＴＮ_mn3，Ｔ_mn4が設けられている。

ここで、図３に示す実施例では、ＴＰ_m03，ＴＰ_m04〜ＴＰ_mn3，ＴＰ_mn4がｐＭＯＳトランジスタとされているが、これは、ＧＢＬ<m>，ＧＢＬＸ<m>の『Ｈ』をレベル低下させることなくＬＢＬ<m>，ＬＢＬＸ<m>へ伝えるためである。

すなわち、カラムｍのバンクｎのローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>とグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>の間には、ゲートにバンクカラム信号ＧＣＸ−ｎ<m>が入力されたｐＭＯＳトランジスタＴＰ_mn3，ＴＰ_mn4が配置される。なお、ｐＭＯＳトランジスタＴＰ_mn3，ＴＰ_mn4の代わりに、ｎＭＯＳトランジスタやトランスファーゲートを使用することもできるのはいうまでもない。

ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、それぞれワード線ＷＬにより選択される複数のメモリセルＭＣが接続され、また、センスアンプイネーブル信号ＬＳＡＥにより制御されるセンスアンプ回路ＳＡが接続されている。さらに、ローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>には、プリチャージ信号ＰＲＥにより制御されるｐＭＯＳトランジスタＴＰ_mn1，ＴＰ_mn2も接続されている。

図４は、図３に示す半導体記憶装置におけるセンスアンプ回路の一例を示す回路図である。図４に示されるように、図３におけるセンスアンプ回路ＳＡは、ｐＭＯＳトランジスタＳＴＰ1〜ＳＴＰ4，ｎＭＯＳトランジスタＳＴＮ1〜ＳＴＮ7およびインバータＳＩ1〜ＳＩ3を有する。

ここで、参照符号ＷＳＡＥ<m>は、２つのインバータＳＩ2，ＳＩ3によるラッチ回路のラッチノードを示し、このラッチノードＷＳＡＥ<m>の信号がｎＭＯＳトランジスタＳＴＮ7のゲートに入力される。

なお、前述した図１に示す半導体記憶装置におけるセンスアンプ回路は、例えば、図４において破線で囲ったｐＭＯＳトランジスタＳＴＰ1，ＳＴＰ2およびＳＴＮ1〜ＳＴＮ4の部分に対応する。ただし、図４では、トランジスタの段数を揃えるため、ｎＭＯＳトランジスタＳＴＮ4が追加されている。

ｐＭＯＳトランジスタＳＴＰ3，ＳＴＰ4およびｎＭＯＳトランジスタＳＴＮ5は、高電位電源線ＶＤＤと低電位電源線ＶＳＳの間に直列に接続され、トランジスタＳＴＰ3のゲートには、バンクカラム信号ＧＣＸ−ｎ<m>が入力されている。また、トランジスタＳＴＰ4およびＳＴＮ5のゲートには、インバータＳＩ1で反転されたプリチャージ信号ＰＲＥが入力される。

なお、前述したラッチノードＷＳＡＥ<m>は、トランジスタＳＴＰ4およびＳＴＮ5の共通接続ノード(ドレイン)でもあり、バンクカラム信号ＧＣＸ−ｎ<m>は、トランジスタＳＴＮ6のゲートにも入力されている。

図５は、図３に示す半導体記憶装置のデータ書き込み動作を説明するためのタイミング図である。ここで、例えば、高レベル『Ｈ』の書き込みデータＷＤを、カラムｍのバンクｎにおけるワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間に設けられたメモリセルＭＣに書き込む場合を考える。

図５に示されるように、カラム信号ＣＯＬ<m>およびライトイネーブル信号ＷＥＮは、両方とも『Ｈ』とされ、トランジスタＴＰ_m1，ＴＰ_m2は共にオフし、トランジスタＴＮもオフする。さらに、ＮＡＮＤ_m1の出力が『Ｈ』でＮＡＮＤ_m2の出力が『Ｌ』になる。

これにより、トランジスタＴＰ_m5，ＴＰＲ_mがオフして、トランジスタＴＰ_m6，ＴＰＬ_mがオンする。ここで、グローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>のレベルは、『Ｌ』のバンクカラム信号ＧＣＸ−ｎ<m>によりオン状態とされたトランジスタＴＰ_mn3，ＴＰ_mn4を介してローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>に伝えられる。また、プリチャージ信号ＰＲＥが『Ｈ』なので、トランジスタＴＰ_mn1，ＴＰ_mn2はオフする。

前述したように、本実施例では、ＴＰ_mn3，ＴＰ_mn4をｐＭＯＳトランジスタとしてＧＢＬ<m>，ＧＢＬＸ<m>の『Ｈ』をレベル低下させることなくＬＢＬ<m>，ＬＢＬＸ<m>へ伝えるようにしているため、反転論理のバンクカラム信号ＧＣＸ−ｎ<m>を使用する。

ここで、図５に示されるように、図４を参照して説明したセンスアンプＳＡは、ラッチ回路(ＳＩ2，ＳＩ3)を有し、そのラッチノードＷＳＡＥ<m>は通常『Ｌ』になっている。選択カラムｍのバンクカラム信号ＧＣＸ−ｎ<m>が『Ｌ』になると、ラッチノードＷＳＡＥ<m>は『Ｌ』から『Ｈ』に変化し、トランジスタＳＴＮ7がオンする。

しかしながら、ＧＣＸ−ｎ<m>が『Ｌ』であるため、トランジスタＳＴＮ6はオフしており、この時点では、センスアンプＳＡは起動しない。従って、ＧＣＸ−ｎ<m>が『Ｌ』になっている間(センスアンプＳＡが起動する前)、ビット線ＧＢＬ<m>，ＬＢＬ<m>(ＧＢＬＸ<m>，ＬＢＬＸ<m>）のレベルは、チャージシェアによる小振幅のレベル変化になる。

すなわち、ライトドライバのソースノードＷＲＶＳＳは、通常、低電位電源レベルＶＳＳにディスチャージされている。そして、データ書き込み時に、ＷＥＮ，ＣＯＬ<m>およびＰＲＥが『Ｈ』で、ＧＣＸ−ｎ<m>が『Ｌ』になると、ＧＢＬ<m>およびＬＢＬ<m>は、『Ｈ』(ＶＤＤ)の状態でフローティングになり、ＷＲＶＳＳは、『Ｌ』(ＶＳＳ)の状態でフローティングになる。

また、ビット線(ＧＢＬ<m>およびＬＢＬ<m>)の総容量は、Ｃ_LBL＋Ｃ_GBLになり、ノードＷＲＶＳＳの容量は、Ｃ_WRVSSになる。この『Ｌ』レベルで容量Ｃ_WRVSSと、『Ｈ』レベルで容量Ｃ_LBL＋Ｃ_GBLが接続されることにより、グローバルビット線ＧＢＬ<m>(ローカルビット線ＬＢＬ<m>)のレベル変化は、チャージシェアによる小振幅のものになる。ここで、チャージシェアによる小振幅とは、例えば、ＶＤＤとＶＳＳのフルスイングの１／１０程度である。

なお、書き込みデータＷＤが『Ｌ』の場合には、ノードＷＲＶＳＳの容量Ｃ_WRVSSと、相補のビット線の他方(ＧＢＬＸ<m>，ＬＢＬＸ<m>)の容量(ＧＢＬ<m>，ＬＢＬ<m>の容量と同じ)Ｃ_LBL＋Ｃ_GBLによるチャージシェアが発生する。

このように、チャージシェアを使ってグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>を振幅させることで、トランジスタのランダムバラツキに関係なく、振幅量を一定にすることができる。例えば、センスアンプ回路ＳＡを動作させるための最小振幅(ビット線振幅量)がＶＤＤの１０％とすると、ビット線の総容量（Ｃ_GBL＋Ｃ_LBL）とライトドライバのソースノードの容量Ｃ_WRVSSは、９：１の容量比にすればよい。

このように、チャージシェアによる小振幅のレベル変化がＧＢＬ<m>(ＬＢＬ<m>)に生じたところで、バンクカラム信号ＧＣＸ−ｎ<m>を『Ｌ』から『Ｈ』に立ち上げて、センスアンプ回路ＳＡを起動する。すなわち、ＧＣＸ−ｎ<m>を『Ｈ』にすることで、トランジスタＳＴＰ3をオフし、トランジスタＳＴＮ6をオンしてセンスアンプ回路ＳＡを活性化する。

センスアンプ回路ＳＡが活性化されると、小振幅のローカルビットＬＢＬ<m>の電位は、フルスイング(ＶＳＳ)まで増幅される。このとき、ワード線ＷＬを『Ｌ』から『Ｈ』に立ち上げることで、ワード線ＷＬとローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>の間のメモリセルＭＣを選択し、このメモリセルＭＣに対するデータ書き込みが行われる。

なお、書き込みデータＷＤが『Ｌ』の場合には、相補のグローバルビット線ＧＢＬ<m>，ＧＢＬＸ<m>およびローカルビット線ＬＢＬ<m>，ＬＢＬＸ<m>のレベルが逆転することになる。

また、メモリセルＭＣとしては、例えば、一般的な６トランジスタのＳＲＡＭセルや負荷を抵抗素子に代えた４トランジスタのＳＲＡＭセル、或いは、８トランジスタのＳＲＡＭセルを適用することができる。さらに、メモリセルＭＣとしては、ＳＲＡＭセルに限定されるものではなく、ＤＲＡＭセル等であってもよい。また、グローバルビット線およびローカルビット線は、相補(差動)でもよいが、シングルエンドのものでも適用可能である。

このように、本実施例によれば、データ書き込み時において、ローカルビット線よりも配線長が長く多くの電力を消費するグローバルビット線では、小振幅(例えば、フルスイングの１／１０程度)の信号を扱うことで、消費電力を低減することが可能になる。

また、グローバルビット線の小振幅信号は、ライトドライバのソースノードＷＲＶＳＳの容量(Ｃ_WRVSS：第１容量)とビット線の総容量(グローバルビット線ＧＢＬの容量Ｃ_GBLとローカルビット線ＬＢＬの容量Ｃ_LBLの和：第２容量)の容量比により生成する。すなわち、第１容量Ｃ_WRVSSと第２容量(Ｃ_GBL＋Ｃ_LBL)の間でチャージシェアが発生し、その第１および第２容量の容量比によって、グローバルビット線の信号(小振幅信号)が得られる。

そして、グローバルビット線の小振幅信号をローカルビット線に伝えた後、グローバルビット線を切り離し、ローカルビット線の小振幅信号を、センスアンプ回路を使って増幅し、フルスイング(ＶＤＤ〜ＶＳＳの振幅レベル)させる。

ここで、第１容量Ｃ_WRVSSは、例えば、ノードＷＲＶＳＳの配線容量やライトドライバトランジスタＴＰＬ_m〜ＴＰＬ₀，ＴＰＲ_m〜ＴＰＲ₀とディスチャージトランジスタＴＮのジャンクション容量を用いることで占有面積の増大をなくすことができる。なお、第１容量Ｃ_WRVSSの値が小さい場合には、例えば、ノードＷＲＶＳＳにダミー容量Ｃdを設け、或いは、ジャンクション容量が大きいトランジスタを適用することになる。

このようにして、ライトドライバのソースノードの容量Ｃ_WRVSSを、例えば、ビット線の総容量(グローバルビット線の容量Ｃ_GBL＋ローカルビット線の容量Ｃ_LBL)の１／９程度に設定することができる。

一例として、バンク数を８、カラム数を４と仮定した場合、データ書き込み時の１ビット当たりの電力は、次のようになる。まず、ローカルビット線の消費電力について説明する。選択カラムのローカルビット線は、チャージシェアを使って一定量ディスチャージするが、この分は電力を消費しないため、以下のようになる。

ローカルビット線の消費電力をＰ_LBLとすると、Ｐ_LBL＝非選択カラムの電力＋選択カラムの電力になる。非選択カラムの電力Ｐ_LBLNSCは、以下のように表される。
Ｐ_LBLNSC＝Ｃ_LBL×ＶＤＤ²×(カラム数−１)
＝Ｃ_LBL×ＶＤＤ²×３

また、選択カラムの電力Ｐ_LBLSCは、以下のように表される。
Ｐ_LBLSC＝ディスチャージの電力＋チャージ時の電力
＝(１／２×Ｃ_LBL×(Ｃ_GBL＋Ｃ_LBL／Ｃ_GBL＋Ｃ_LBL＋Ｃ_WRVSS))×ＶＤＤ²)＋(１／２×Ｃ_LBL×ＶＤＤ²)

ここで、(Ｃ_GBL＋Ｃ_LBL)とＣ_WRVSSの容量比を９：１とする(小振幅がフルスイングの１／１０の場合)と、Ｐ_LBLSCなので、Ｐ_LBLSCは以下のように表すことができる。
Ｐ_LBLSC＝(１／２×Ｃ_LBL×０．９×ＶＤＤ²)＋(１／２×Ｃ_LBL×ＶＤＤ²)
＝０．９５×Ｃ_LBL×ＶＤＤ²

よって、ローカルビット線の消費電力Ｐ_LBLは、
Ｐ_LBL＝(Ｃ_LBL×ＶＤＤ²×３)＋(０．９５×Ｃ_LBL×ＶＤＤ²)
＝３．９５×Ｃ_LBL×ＶＤＤ²

次に、グローバルビット線の消費電力について説明する。グローバルビット線もローカルビット線と同様にチャージシェアを使ってディスチャージしている。よって、グローバルビット線での消費電力は、プリチャージ時のみ考えれば良い。従って、グローバルビット線消費電力Ｐ_GBLは、以下のように表される。
Ｐ_GBL＝Ｃ_GBL×(Ｃ_WRVSS/Ｃ_GBL＋Ｃ_LBL＋Ｃ_WRVSS)×ＶＤＤ²×(１／２)

ここで、(Ｃ_GBL＋Ｃ_LBL)とＣ_WRVSSの容量比は、９：１なので、Ｐ_GBLは以下のように表すことができる。
Ｐ_GBL＝Ｃ_GBL×０．１×ＶＤＤ²×(１／２)

グローバルビット線容量Ｃ_GBLは、ローカルビット線容量Ｃ_LBLに対して約バンク数−１倍大きいので、Ｐ_GBLは以下のように表すことができる。
Ｐ_GBL＝Ｃ_LBL×７×０．１×ＶＤＤ²×(１／２)
＝０．３５×Ｃ_LBL×ＶＤＤ²

次に、ライトドライバのソースノードの消費電力について説明する。ライトドライバのソースノードＷＲＶＳＳは、チャージシェアを使ってノードをチャージするため、チャージする際には電力を消費しない。従って、ディスチャージ時のみ考えれば良い。

ライトドライバのソースノードＷＲＶＳＳの消費電力Ｐ_WRVSSは、以下のように表される。
Ｐ_WRVSS＝Ｃ_WRVSS×(Ｃ_GBL＋Ｃ_LBL／Ｃ_GBL＋Ｃ_LBL＋Ｃ_WRVSS)×ＶＤＤ²×(１／２)

ここで、(Ｃ_GBL＋Ｃ_LBL)とＣ_WRVSSの容量比は、９：１なので、Ｐ_WRVSSは、以下のように表すことができる。
Ｐ_WRVSS＝(１／９)×(Ｃ_GBL＋Ｃ_LBL)×０．９×ＶＤＤ²×(１／２)

グローバルビット線の容量(寄生容量)Ｃ_GBLは、ローカルビット線の容量(寄生容量)Ｃ_LBLに対して約バンク数−１倍大きいので、Ｐ_WRVSSは、以下のように表すことができる。
Ｐ_WRVSS＝(１／９)×Ｃ_LBL×８×０．９×ＶＤＤ²×(１／２)
＝０．４×Ｃ_LBL×ＶＤＤ²

よって、データ書き込み時の１ビット当たりの消費電力Ｐ_BLは、以下のようになり、図１および図２を参照してものに対して、約５７．３％削減することが可能になる。
Ｐ_BL＝Ｐ_LBL＋Ｐ_GBL＋Ｐ_WRVSS
＝(３．９５＋０．３５＋０．４)×Ｃ_LBL×ＶＤＤ²
＝４．７×Ｃ_LBL×ＶＤＤ²

このように、本実施例は、容量の大きいグローバルビット線をフルスイングで充放電する代わりに、例えば、グローバルビット線の数分の１程度の容量のライトドライバのソースノードを充放電させることで、データ書き込み時の消費電力の低減を可能とする。

また、本実施例によれば、チャージシェアを使ってグローバルビット線を振幅させるため、トランジスタのランダムバラツキの影響を殆ど受けずに、消費電力を低減することができる。さらに、主としてライトドライバのソースノードの容量(トランジスタのジャンクション容量)とソースラインの配線容量を用いるため、面積ペナルティー(占有面積の増大)も殆ど生じない。

なお、図３〜図５を参照して説明した半導体記憶装置およびセンスアンプ回路ＳＡは、単なる例であり、様々な回路および信号を適用することができるのはいうまでもない。

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものであり、特に記載された例や条件は発明の範囲を制限することを意図するものではない。また、明細書のそのような記載は、発明の利点および欠点を示すものでもない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

以上の実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置であって、
前記メモリセルに対してデータを書き込む場合、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとし、
前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込む、
ことを特徴とする半導体記憶装置。

（付記２）
前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される、
ことを特徴とする付記１に記載の半導体記憶装置。

（付記３）
さらに、
前記ローカルビット線を前記グローバルビット線から切り離した後、前記ローカルビット線の前記第１レベルを、前記第２レベルに拡大するセンスアンプ回路を含む、
ことを特徴とする付記１または付記２に記載の半導体記憶装置。

（付記４）
前記グローバルビット線を駆動する配線は、ライトドライバのソースラインである、
ことを特徴とする付記２に記載の半導体記憶装置。

（付記５）
さらに、
前記ライトドライバのソースラインに接続されたダミー容量を含む、
ことを特徴とする付記４に記載の半導体記憶装置。

（付記６）
前記メモリセルは、スタティックランダムアクセルメモリセルである、
ことを特徴とする付記１乃至付記５のいずれか１項に記載の半導体記憶装置。

（付記７）
前記グローバルビット線および前記ローカルビット線は、相補構成とされている、
ことを特徴とする付記１乃至付記６のいずれか１項に記載の半導体記憶装置。

（付記８）
複数のグローバルビット線と、
前記各グローバルビット線に接続された複数のローカルビット線と、
前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置のデータ書き込み方法であって、
前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って第１レベルとし、
前記ローカルビット線を、前記グローバルビット線から切り離した後、前記第１レベルよりも大きい第２レベルとして前記メモリセルにデータを書き込む、
ことを特徴とする半導体記憶装置のデータ書き込み方法。

（付記９）
前記ローカルビット線を前記第１レベルから前記第２レベルに拡大するとき、前記データ書き込みを行う前記メモリセルに対応するワード線を選択して当該メモリセルに前記ローカルビット線を接続する、
ことを特徴とする付記８に記載の半導体記憶装置のデータ書き込み方法。

Ｃ_GBL グローバルビット線の容量
Ｃ_LBL ローカルビット線の容量
Ｃ_WRVSS ドライバの低電位電源線（ライトドライバのソースライン）の容量
ＣＯＬ<0>〜ＣＯＬ<m> カラム信号
Ｃd ダミー容量
ＧＢＬ<0>，ＧＢＬＸ<0>〜ＧＢＬ<m>，ＧＢＬＸ<m> グローバルビット線
ＧＣ−０<0>〜ＧＣ−ｎ<0>，…，ＧＣ−０<m>〜ＧＣ−ｎ<m> バンクカラム信号
ＬＢＬ<0>，ＬＢＬＸ<0>〜ＬＢＬ<m>，ＬＢＬＸ<m> ローカルビット線
ＬＳＡＥ センスアンプイネーブル信号
ＭＣ メモリセル
ＰＲＥ プリチャージ信号
ＳＡ センスアンプ回路
ＴＮ ｎＭＯＳトランジスタ
ＴＰ ｐＭＯＳトランジスタ
ＶＤＤ 高電位電源線(高電位電源レベル)
ＶＳＳ 低電位電源線(低電位電源レベル)
ＷＥＮ ライトイネーブル信号
ＷＬ ワード線
ＷＲＶＳＳ ドライバの低電位電源線（ライトドライバのソースライン）

Claims (4)

1. 複数のグローバルビット線と、
   前記各グローバルビット線に接続された複数のローカルビット線と、
   前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置であって、
   前記メモリセルに対してデータを書き込む場合、
   前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を第１レベルとし、
   前記ローカルビット線のレベルを、前記第１レベルよりも大きい第２レベルに拡大して前記メモリセルにデータを書き込み、
   前記第１レベルは、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って規定される、
   ことを特徴とする半導体記憶装置。
2. さらに、
   前記ローカルビット線を前記グローバルビット線から切り離した後、前記ローカルビット線の前記第１レベルを、前記第２レベルに拡大するセンスアンプ回路を含む、
   ことを特徴とする請求項１に記載の半導体記憶装置。
3. 複数のグローバルビット線と、
   前記各グローバルビット線に接続された複数のローカルビット線と、
   前記各ローカルビット線とワード線の間に設けられた複数のメモリセルと、を有する半導体記憶装置のデータ書き込み方法であって、
   前記メモリセルのデータ書き込みに使用する前記グローバルビット線および前記ローカルビット線を、前記グローバルビット線を駆動する配線の第１容量と、前記グローバルビット線および前記ローカルビット線の両方の容量を加算した第２容量の容量比に従って第１レベルとし、
   前記ローカルビット線を、前記グローバルビット線から切り離した後、前記第１レベルよりも大きい第２レベルとして前記メモリセルにデータを書き込む、
   ことを特徴とする半導体記憶装置のデータ書き込み方法。
4. 前記ローカルビット線を前記第１レベルから前記第２レベルに拡大するとき、前記データ書き込みを行う前記メモリセルに対応するワード線を選択して当該メモリセルに前記ローカルビット線を接続する、
   ことを特徴とする請求項３に記載の半導体記憶装置のデータ書き込み方法。

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