JP2009070480A - 半導体記憶装置 - Google Patents

Abstract

【課題】半導体記憶装置では、非選択メモリセルのワード線を負電圧に駆動する負電圧出力電源が、ある周期毎にワード線に充電された電荷を吸収し、さらに前記負電圧をワードドライバを構成する複数のインバータに供給しなければならない。このため、チップ面積の増大等を伴う電源強化を行わないと出力が不安定になる場合があった。
【解決手段】本件発明は、１つのトランジスタと１つのキャパシタとからなるＤＲＡＭセルであって、前記トランジスタのゲートは選択電圧である第１電圧と、非選択電圧である第２電圧との間で振幅し、前記第１電圧と前記第２電圧の電圧差は、電源電圧と接地電圧との電圧差よりも大きく、前記トランジスタのバックゲートには、選択もしくは非選択に関わらず前記接地電圧または前記電源電圧のうち前記非選択電圧に近い方のいずれか一方が印加される半導体記憶装置を提供する。
【選択図】図１

Description

本発明は、半導体記憶装置に関する。

ＤＲＡＭ（Dynamic Random Access Memory）は、ワード線と直交して配置される相補ビット線と、それらワード線と相補ビット線の交点に配置されるメモリセルがマトリクス状に配列され構成されている。

ここで、図６に従来のＤＲＡＭの一例の回路構成図を示す。図６に示すように、従来のメモリ６００は、ワードデコーダ６０１と、メモリセルアレイ６０２とを有する。ワードデコーダ６０１は、任意のメモリセルを選択するためのワード線を駆動するワードドライバ６１０を有する。メモリセルアレイ６０２は、ワードドライバ６１０に接続されるメモリセルアレイ６２１、６２２、６２３を有する。

また、ワードドライバ６１０は、高電位側のワード線駆動電圧ＶＰＰと接地電圧ＧＮＤとで駆動されるインバータＩｎ６１１、Ｉｎ６１２、Ｉｎ６１３を有する。

ここで図７に示すように、インバータＩｎ６１１、Ｉｎ６１２、Ｉｎ６１３は、高電位側のワード線駆動電圧ＶＰＰと接地電圧ＧＮＤとの間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に接続されており、ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートには制御信号ＣＴＲＬが入力されている。また、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとは、互いに接続されており、このノードにワード線ＷＬ１、ＷＬ２、ＷＬ３が接続されている。例えば、ワードドライバ６１０のインバータＩｎ６１１は、制御信号ＣＴＲＬに応じ情報の書き込み、あるいは情報の読み出しを行う場合、高電位側のワード線駆動電圧ＶＰＰをワード線ＷＬ１に出力し、情報を保持する場合には接地電圧ＧＮＤをワード線ＷＬ１に出力する。ここで、高電位側のワード線駆動電圧ＶＰＰは、電源電圧ＶＤＤよりも高い電圧である。インバータＩｎ６１２、Ｉｎ６１３についてもインバータＩｎ６１１と同様である。

メモリセル６２１、６２２、６２３は、それぞれＮＭＯＳのゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３とキャパシタＣ１、Ｃ２、Ｃ３とを有している。例えば、ゲートトランジスタＴｒ１のゲートはワード線ＷＬ１に接続され、ドレインまたはソースの一方はビット線ＢＬＴに接続されている。ゲートトランジスタＴｒ１のドレインまたはソースの他方は、キャパシタＣ１を介して基準電圧ＨＶＤＤ（ＶＤＤ／２）に接続されている。メモリセル６２２、６２３についてもメモリセル６２１と同様の構成を有する。

また、ゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のバックゲート、即ちＮＭＯＳトランジスタが形成されるウェルはバックゲート電圧源６７０に接続される。ここで、バックゲート電圧源６７０の出力電圧ＶＢＢ（以下、ＶＢＢとする）は、接地電圧ＧＮＤよりも低い負電圧に設定されている。これは、ＶＢＢが負電圧となることでＤＲＡＭ内のプロセスバラツキによるトランジスタしきい値の個体差を抑えたり、ゲートトランジスタのドレインもしくはソースのｎ領域とウェルのｐ領域との空乏層を広げｐｎ領域間の寄生容量を減少させる等の効果を考慮したものである。このためＤＲＡＭ等のメモリの回路構成においてＶＢＢを接地電圧ＧＮＤよりも低い負電圧に設定することは、従来から広く一般的に用いられており、なかば常識となっている。

メモリセル６２１は、ワード線ＷＬ１の電圧に基づきゲートトランジスタＴｒ１を導通状態とすることで、情報の書き込み、あるいは情報の読み出しを行う。また、ゲートトランジスタＴｒ１を非導通状態とすることで、キャパシタＣ１に蓄積された電荷を保持する。また、ビット線ＢＬＴは、センスアンプ６３０に接続されており、ゲートトランジスタＴｒ１が導通状態の時に、キャパシタＣ１と接続され、キャパシタＣ１の電荷情報は、ビット線ＢＬＴを介してセンスアンプ６３０に入力される。この点に関しては、メモリセル６２２、６２３も同様である。

ここで、近年ＤＲＡＭ等の半導体記憶装置は、製造プロセスの微細化が進められている。この製造プロセスの微細化により、ＤＲＡＭを構成するトランジスタのオフステートリーク電流が増加する問題が発生した。このオフステートリーク電流の増加は、メモリセルのキャパシタが保持する電荷の減少を早める。よって、記憶情報保持のためのリフレッシュ動作が必要なＤＲＡＭは、リフレッシュ動作を頻繁に行わなければならい。このため、ＤＲＡＭの消費電力が増加してしまう問題が生じた。この問題を解決するため、メモリセルのリーク電流抑制を目的として、非選択メモリセルに対応するワード線の電位を接地電位ＧＮＤ以下の負電圧ＶＫＫとするネガティブワード線方式が用いられている。

図８に非選択メモリセルに対応するワード線の電圧を負電圧ＶＫＫとしたネガティブワード線方式の回路構成の一例を示す。この図からもわかるように、ワードドライバ６１０が有するインバータの低電圧側の電源電圧として低電位側のワード線駆動電圧源８６０の出力電圧（以下、ＶＫＫとする）を用いている。よって、メモリセル非選択時のワード線の電位は、接地電位ＧＮＤ以下の負電圧ＶＫＫとなる。他方、メモリセル選択時のワード線の電位は駆動電圧ＶＰＰを用いている。ここで、上述したような、メモリセルのゲートトランジスタのバックゲートに負電圧ＶＢＢ、非選択のワード線に負電圧ＶＫＫを印加する技術が特許文献１、特許文献２に記載されている。

しかし、メモリセル６２１、６２２、６２３への書き込み、又は読み出しを行うため、ワード線（ＷＬ１、ＷＬ２、ＷＬ３）の論理レベルは、ある周期でＨレベル（ＶＰＰ）、Ｌレベル（ＶＫＫ）が交互に繰り返される。これは、各ワード線において、ある周期で充電と放電が繰り返されることを意味する。このため、低電位側のワード線駆動電圧源８６０は、周期毎にワード線に充電された電荷の吸収と、ワードドライバ６１０を構成する複数のインバータに対する負電圧ＶＫＫの供給を繰り返し実行しなければならない。これに対応するには、低電位側のワード線駆動電圧源８６０の強化が必要であるが、電源強化が不十分だと、図９に示すように、低電位側のワード線駆動電圧源８６０の負電圧の出力が徐々に正の電圧方向に上昇し不安定になる。この低電位側のワード線駆動電圧源８６０は、図８に示すように非選択メモリセルに対応する全てのワード線に接続されているため、図９の不安定な電圧が、これら非選択メモリセルに対応する全てのワード線に伝播し、ゲートトランジスタのオフステートリーク電流が制御できなくなる。

ここで、図１０に示すゲートトランジスタの構成からわかるように、各ワード線は、ゲート容量Ｃｇを通してメモリセルのゲートトランジスタのウェルと容量結合されている。つまり、ＤＲＡＭチップにおける圧倒的多数の非選択メモリセルのゲートトランジスタのゲートとウェル、つまり、低電位側のワード線駆動電圧源８６０とバックゲート電圧源６７０は前記ゲート容量Ｃｇを通して容量結合することになる。このため、図９のような低電位側のワード線駆動電圧源８６０が出力する不安定な電圧がノイズとして、バックゲート電圧源６７０に伝播する。このノイズの影響により、バックゲート電圧源６７０の出力する電圧ＶＢＢが所定の電圧より浮き上がったり、沈んだりしてしまう。さらには、セルノードの電位にも悪影響を及ぼすことになる。具体的に、例えばＶＢＢが浮いている状態で書き込まれたメモリセルは、ＶＢＢが沈んだ状態で読み出しやリフレッシュが実施されると、ＶＢＢが所定の電圧値で安定しているときに比べ、その保持電荷量が目減りした状態になってしまう。よって結果的に、前述したメモリセルはホールド不良となってしまう。さらには、上記のようなワースト条件を再現し、不良セルとして選別工程等でリジェクトするのは非常に困難である。

ここで、この問題に対応するには、例えば、低電位側のワード線駆動電圧源８６０の応答速度を上げたり、リップル除去用安定化容量を増やせばよい。しかし、低電位側のワード線駆動電圧源８６０の応答速度を上げるためには、負電圧を生成する負のチャージポンプ８６１の電圧判定回路のレスポンスを上げるため、判定回路におけるアンプの消費電流が増加する。また、リップル除去用安定化容量を増やすためには、デカップリングキャパシタの面積が増加してしまう。このため、ＤＲＡＭチップの消費電流や面積の増加等の弊害が生じる。
特開２００５−１３５４６１号公報 特開平１１−０３１３８４号公報

上述したように、従来の半導体記憶装置では、非選択のメモリセルに対してワード線を駆動する駆動電圧源の出力が不安定になる場合があった。

本発明にかかる半導体記憶装置は、１つのトランジスタと１つのキャパシタとからなるＤＲＡＭセルであって、前記トランジスタのゲートは選択電圧である第１電圧と、非選択電圧である第２電圧との間で振幅し、前記第１電圧と前記第２電圧の電圧差は、電源電圧と接地電圧との電圧差よりも大きく、前記トランジスタのバックゲートには、選択もしくは非選択に関わらず前記接地電圧または前記電源電圧のうち前記非選択電圧に近い方のいずれか一方が印加されるものである。

本発明にかかる半導体記憶装置によれば、非選択のメモリセルトランジスタのゲート容量が全て、ワード線に電位を印加する電源の安定化容量と同一の機能を果たすことになる。

本発明にかかる半導体記憶装置によれば、非選択のメモリセルに対してワード線を駆動する駆動電圧源の出力を、特に別途の回路を付加することなしに安定化することができる。

＜発明の実施の形態＞

以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる半導体記憶装置の回路構成図の一例を示す。また、図２に図１の構成を簡略化し、一対のワードドライバのインバータとメモリセルの接続関係のみに注目した構成図を示す。なお、この実施の形態は、本発明をＤＲＡＭ１００に適用したものである。

図１に示すように、ＤＲＡＭ１００は、ワードデコーダ１１０と、セルアレイ１２０と、接地電圧ＧＮＤを出力する接地端子１７０と、電源電圧ＶＤＤを出力する電源電圧端子１９０を有する。ワードデコーダ１１０は、ワードドライバ１１１と、正電圧ＶＰＰを出力する高電位側のワード線駆動電圧源１８０と、負電圧ＶＫＫを出力する低電位側のワード線駆動電圧源１６０を有する。

ワードドライバ１１１は、インバータＩｎ１１１、Ｉｎ１１２、Ｉｎ１１３を有している。インバータＩｎ１１１、Ｉｎ１１２、Ｉｎ１１３は、ワード選択信号又はワード非選択信号としてのＶＰＰ又はＶＫＫをワード線ＷＬ１、ＷＬ２、ＷＬ３に対し出力する。また、図２に示すように、インバータＩｎ１１１は、高電位側のワード線駆動電圧源１８０（出力電圧は正電圧ＶＰＰ）と低電位側のワード線駆動電圧源１６０（出力電圧は負電圧ＶＫＫ）との間にＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１とが直列に接続されている。ＰＭＯＳトランジスタＰ１とＮＭＯＳトランジスタＮ１のゲートには制御信号ＣＴＲＬが入力されている。また、ＰＭＯＳトランジスタＰ１のドレインとＮＭＯＳトランジスタＮ１のドレインとは、互いに共通のノードで接続されており、このノードにワード線ＷＬ１が接続されている。

よって、例えば、図２のワードドライバ１１１のインバータＩｎ１１１は、制御信号ＣＴＲＬに応じメモリセルへの情報の書き込み、メモリセルからの情報の読み出しを行う場合、ワード線ＷＬ１にワード選択信号としてＶＰＰを印加し、情報を保持する場合にはＶＫＫを印加する。よって、後述するメモリセルのゲートトランジスタのゲートにかかる電圧の振幅はＶＰＰとＶＫＫの電圧差となる。この電圧差は、電源電圧ＶＤＤと接地電圧ＧＮＤの差より大きくなる。ここで、図２には、インバータＩｎ１１１とメモリセル１２１の関係のみを示しているが、インバータＩｎ１１２とメモリセル１２２、インバータＩｎ１１３とメモリセル１２３との関係についても同様である。但し、メモリセル１２２はビット線ＢＬＢに接続している。

セルアレイ１２０は、メモリセル１２１、１２２、１２３を有する。メモリセル１２１、１２２、１２３は、それぞれワード線ＷＬ１、ＷＬ２、ＷＬ３に接続され、さらに相補ビット線対ＢＬＴ（Ｔｒｕｅ）、ＢＬＢ（Ｂａｒ）と接続される。また、メモリセル１２１、１２２、１２３は、それぞれＮＭＯＳトランジスタで形成されたゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３とキャパシタＣ１、Ｃ２、Ｃ３を有している。メモリセル１２１のゲートトランジスタＴｒ１は、そのゲートがワード線ＷＬ１に、ドレインまたはソースの一方がビット線ＢＬＴに、ドレインまたはソースの他方がキャパシタＣ１を介して基準電圧ＨＶＤＤ（ＶＤＤ／２）に接続されている。メモリセル１２２のゲートトランジスタＴｒ２は、ゲートがワード線ＷＬ２に、ドレインまたはソースの一方がキャパシタＣ２を介して基準電圧ＨＶＤＤ（ＶＤＤ／２）に、ドレインまたはソースの他方がビット線ＢＬＢに接続されている。メモリセル１２３のゲートトランジスタＴｒ３は、ゲートがワード線ＷＬ３に、ドレインまたはソースの一方がビット線ＢＬＴに、ドレインまたはソースの他方がキャパシタＣ３を介して基準電圧ＨＶＤＤ（ＶＤＤ／２）に接続されている。各メモリセルは、各ワード線の電圧に基づきゲートトランジスタを導通状態とすることで、ビット線ＢＬＴもしくはＢＬＢに情報の読み出し、また書き込みを行う。また、ゲートトランジスタを非導通状態とすることで、キャパシタに蓄積された電荷を保持する。ここで、ゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のバックゲートは共通の接地端子１７０に接続されている。

接地端子１７０は、本実施の形態のＤＲＡＭ１００を含む機器の筐体等に接続される端子であって、ＤＲＡＭ１００を構成する回路の基準電位点（接地電圧ＧＮＤ）である。より望ましくは、この接地端子１７０は、基準電位点として０Ｖを出力するよう調整されるのがよい。また、回路を安定に動作させるためには、インピーダンスが十分に低くなるように設計される必要がある。

この接地端子１７０は、上述したようにゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のバックゲートに接続される。通常、多層基板でＤＲＡＭが構成される場合、１層分をＤＲＡＭチップと略同面積のメッシュ状の配線で構成しており、各トランジスタのバックゲートと接地端子１７０までの配線は、このメッシュ状の配線を利用する。このため、各トランジスタのバックゲートと接地端子１７０までの配線は、総配線容量が非常に大きい状態となっている。よって、何らかのノイズが基準電位点（接地電圧ＧＮＤ）に入っても、この配線容量が安定化容量と同じ役割を担うため、ノイズの影響を殆ど受けない。よって、ゲートトランジスタＴｒ１、Ｔｒ２、Ｔｒ３のバックゲートの電圧は、ほぼ０Ｖの基準電位が保たれる。

センスアンプ１３０は、相補ビット線ＢＬＴ、ＢＬＢに接続され、センスアンプ制御信号ＳＥに応じて、相補ビット線ＢＬＴ、ＢＬＢの電位差を増幅し、出力する。

イコライザ１４０は、相補ビット線ＢＬＴ、ＢＬＢに接続され、イコライザ制御信号ＰＤＬに応じて、相補ビット線ＢＬＴ、ＢＬＢを、例えば電圧をＨＶＤＤ（ＶＤＤ／２）にする。

カラムセレクタ１５０は、カラム選択信号Ｙに応じて相補ビット線ＢＬＴ、ＢＬＢとコモンビット線（図示せず）を接続し、センスアンプ１３０で増幅された相補ビット線ＢＬＴ、ＢＬＢの情報をコモンビット線に伝達し、また、逆にコモンビット線の情報を相補ビット線ＢＬＴ、ＢＬＢへ伝達する。

低電位側のワード線駆動電圧源１６０は、接地電圧ＧＮＤよりも低い負電圧ＶＫＫ（広義の意味での第２電圧）を出力し、ワードドライバ１１１へ供給する。この低電位側のワード線駆動電圧源１６０は、負のチャージポンプ１６１を有しており、負のチャージポンプ１６１は前記接地電圧ＧＮＤよりも低い負電圧ＶＫＫを生成する。また、負のチャージポンプ１６１は電源電圧端子１９０に接続され電源電圧ＶＤＤを利用して降圧し、負電圧ＶＫＫを生成する。このＶＫＫは、例えば、メモリセル１２１の情報を保持する場合にワードドライバ１１１のインバータＩｎ１１１からワード線ＷＬ１に出力される。ここで、非選択メモリセルに対応するワード線に接地電圧ＧＮＤよりも低いＶＫＫ電圧を用いる理由は、ゲートに負電圧をかけることで製造プロセス微細化に伴うゲートトランジスタのオフステートリーク電流によるキャパシタの保持電荷の流出を防ぐためである。

高電位側のワード線駆動電圧源１８０は、電源電圧ＶＤＤよりも高い正電圧ＶＰＰ（広義の意味での第１電圧）を出力し、ワードドライバ１１１へ供給する。高電位側のワード線駆動電圧源１８０は、正のチャージポンプ１８１を有しており、この正のチャージポンプ１８１は前記電源電圧ＶＤＤよりも高い正電圧ＶＰＰを生成する。また、正のチャージポンプ１８１は電源電圧端子１９０に接続され電源電圧ＶＤＤを利用して昇圧し、正電圧ＶＰＰを生成する。このＶＰＰは、例えば、メモリセル１２１の情報を出力する場合にワードドライバ１１１のインバータＩｎ１１１からワード線ＷＬ１に出力される。ここで、選択メモリセルに対応するワード線に電源電圧ＶＤＤよりも高いＶＰＰ電圧を用いる理由は、ゲートトランジスタＴｒ１のゲートを完全に開き、キャパシタＣ１が保持する情報を確実にビット線ＢＬＴへ伝えるためである。

本実施の形態では、図が煩雑になるのを避けるため、メモリセルアレイを列方向に対し１列、行方向に３列のみの構成としているが、列方向および行方向にメモリセルをさらに複数構成し、マトリクス状に配置してもかまわない。また、その場合、複数のメモリセルを各列単位に選択するカラムセレクタと各行単位に選択するワード線と対応するインバータ、また、各メモリセルの情報を伝達する相補ビット線対と対応するセンスアンプ、イコライザ等もメモリの数に合わせ複数必要になる。

図１のＤＲＡＭ１００の動作を示すタイミングチャートを図３に示す。ここで、メモリセル１２１にＨレベルの情報が保持（キャパシタＣ１に電荷が蓄積）されており、その保持情報を読み出す場合を説明する。

まず、時刻ｔ１以前では、ワード選択信号としてワード線ＷＬ１にワードドライバ１１１のインバータＩｎ１１１から負電圧のＶＫＫが印加されている。よって、メモリセル１２１のゲートトランジスタＴｒ１はＯＦＦとなることからキャパシタＣ１とワード線ＷＬ１は遮断されている。また、相補ビット線対ＢＬＴ、ＢＬＢは、あらかじめイコライザ１４０によって、電圧がＨＶＤＤ（ＶＤＤ／２）になるよう、チャージされている。

次に、時刻ｔ１では、インバータＩｎ１１１に入力される制御信号ＣＴＲＬに応じて、ワード選択信号がＨレベルへ立ち上がる。つまり、インバータＩｎ１１１からワード線ＷＬ１に印加される電圧は、ＶＰＰとなる。よって、メモリセル１２１のゲートトランジスタＴｒ１はＯＮとなることからキャパシタＣ１とワード線ＷＬ１が接続される。これより、ビット線ＢＬＴ（Ｔｒｕｅ）には、キャパシタＣ１が保持していた電荷が放出されることになり、ビット線ＢＬＴの電位が基準電圧ＨＶＤＤ（ＶＤＤ／２）から上昇する。

次に、時刻ｔ２では、センスアンプ制御信号ＳＥが立ち上がり、センスアンプ１３０が動作する。このため、相補ビット線ＢＬＴ、ＢＬＢの電位差が増幅される。

次に、時刻ｔ３では、カラム選択信号Ｙが立ち上がり、カラムセレクタ１５０に入力され、カラムセレクタのゲートトランジスタがＯＮとなり、相補ビット線対ＢＬＴ、ＢＬＢとコモンビット線対が接続され、相補ビット線対ＢＬＴ、ＢＬＢの情報がコモンビット線対に出力される。

次に、時刻ｔ４では、インバータＩｎ１１１に入力される制御信号ＣＴＲＬに応じて、ワード選択信号がＬレベルへ立ち下がる。つまり、インバータＩｎ１１１からワード線ＷＬ１に印加される電圧は、再びＶＫＫとなる。よって、メモリセル１２１のゲートトランジスタＴｒ１も再びＯＦＦとなることからキャパシタＣ１とワード線ＷＬ１が遮断される。ここで、キャパシタＣ１の電荷は、再チャージ済みである。またほぼ同時に、センスアンプ制御信号ＳＥ、カラム選択信号Ｙが立ち下がり、センスアンプ１３０、カラムセレクタ１５０が動作を停止する。

次に、時刻ｔ５では、イコライザ制御信号ＰＤＬが立ち上がり、イコライザ１４０が動作を開始する。このため、相補ビット線対ＢＬＴ、ＢＬＢは、電圧が再びＨＶＤＤ（ＶＤＤ／２）になるようイコライザ１４０によりチャージされる。

時刻ｔ６以降は時刻ｔ１以前と同じ状態になり、読み出し動作が終了する。これらの動作はメモリセル１２１に対する保持情報の読み出しを中心に説明を行ったが、他のメモリセルに対してもほぼ同様の動作となる。

上記一連の動作からわかるように、メモリセルが保持する情報の読み出し又は書き込み時に、メモリセルのゲートトランジスタをＯＮ又はＯＦＦするため各ワード線の電位は、頻繁にＨレベル（正電圧ＶＰＰ）とＬレベル（負電圧ＶＫＫ）を繰り返す。これは換言すると、各ワード線を充電、放電する動作を繰り返すことを意味する。よって、背景技術の説明で記載したように、負のチャージポンプ等から構成される低電位側のワード線駆動電圧源１６０を強化しないと、ワード線の充電、放電によるノイズが、メモリセルのゲートトランジスタのゲート容量を寄生容量としてクロストークにより、ゲートトランジスタのバックゲート側に影響してしまう。

ここで、図４に本実施の形態における、例えば図１のメモリセル１２１のゲートトランジスタＴｒ１の構成の模式図の一例を示す。図４に示すように、ゲートトランジスタのＰウェル（バックゲート）を接地端子１７０（接地電圧ＧＮＤ）に接続している。図中のＣｇはゲートトランジスタのゲート容量、Ｃｓはメモリセルのキャパシタ、Ｒｗはウェル抵抗、Ｒｓは配線抵抗である。

上述したように、ゲートトランジスタのバックゲートを接地端子１７０（接地電圧ＧＮＤ）に接続すると、例えば図６に示す従来技術におけるバックゲート電圧源６７０の出力電圧を接地電圧ＧＮＤとした場合の電圧出力能力を極端に強化した場合と同じ状態になる尚、ここで言う電圧出力能力とは、所定の電圧を負荷となる回路等に供給する能力を意味する。よって、接地端子１７０に一方が接続された状態となっているゲート容量Ｃｇが、この場合、低電位側のワード線駆動電圧源１６０のノイズに対する安定化容量として機能することになる。このように、従来技術ではゲート容量Ｃｇは、従来の回路においてノイズをバックゲート電圧源６７０にクロストークする寄生容量として作用していたが、本実施の形態では、全く異なる作用を生じさせている。さらに、この安定化容量の総量は、ＤＲＡＭ内の非選択メモリセルのゲートトランジスタのゲート容量Ｃｇが全て合わさったものとなるため、メモリセル数が多いほど前記ノイズに対し十分大きい容量となる。

よって、本実施の形態は、メモリセルのゲートトランジスタのバックゲートを接地端子１７０に接続することで低電位側のワード線駆動電圧源１６０の前記ノイズの影響を削減することができる。また、従来技術にあった、バックゲート電圧源６７０、さらに安定化容量も不要になるため、ＤＲＡＭチップ面積の削減が可能になる。また、バックゲート電圧源６７０の電源回路の電流が不要になるため、ＤＲＡＭのスタンバイ電流を削減することができる。

ここで、本実施の形態では、メモリセルのゲートトランジスタのバックゲートに印加していた電圧が負電圧ではなく接地電圧に上昇してしまうことになり、問題が生じる可能性が考えられる。しかし、近年の製造技術の高精度化や製造プロセスの微細化に伴う耐圧等の問題によりバックゲートのバイアスＶＢＢ自体も例えば−０．３Ｖ程度に値が小さくなる傾向にある。よって、バックゲートのバイアスが多少上昇しても、従来技術で説明したプロセスバラツキによるトランジスタしきい値の個体差を抑える等の効果に対して問題が起きる可能性が小さい。また、図４の領域４０１に示すキャパシタが接続されているｎ領域とウェルを形成するｐ領域のジャンクションの耐圧負荷を下げるためにもＶＢＢが負電圧より接地電圧のほうが好ましい。

ここで、従来技術の技術遷移の表を図５に簡単に示す。従来技術（１）は古くから利用されていた技術である。よって、比較的微細化されておらず非選択メモリセルのワード線の電位は接地電圧ＧＮＤであり、また、メモリセルのゲートトランジスタのバックゲートのバイアスは負電圧のＶＢＢを印加していた。次に、従来技術（２）では、製造プロセスが９０ｎｍ程度以下となりゲートトランジスタのリーク電流の削減のため、非選択メモリセルのワード線の電位に負電圧のＶＫＫを印加し、バックゲートのバイアスは従来技術（１）と同様負電圧のＶＢＢを印加していた。但し、従来技術（２）では、ＶＢＢの大きさが従来技術（１）より小さい。次に、本件発明では、非選択メモリセルのワード線の電位に負電圧のＶＫＫを印加し、バックゲートのバイアスを接地電圧ＧＮＤとした。バックゲートのバイアスを接地電圧とすることによる効果は上述したとおりである。

以上、従来技術の経緯から、バックゲートのバイアスを負電圧にして利用することは、従来から半ば常識化しており、その上で製造プロセスの微細化に対応するべく非選択メモリセルのワード線の電位を負電圧のＶＫＫにしたことで、前述したノイズの問題が生じた。本件発明の実施の形態にかかるＤＲＡＭでは、ゲートトランジスタのバックゲートを接地電源に接続することで、前述したノイズの問題等を解決することができ、さらにはバックゲートを負電圧から接地電圧にしても弊害が生じない。よって以上から、本件発明にかかる実施の形態は、ＤＲＡＭを構成する上で非常に効果的であることがわかる。

なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能であり、例えば、メモリセルのゲートトランジスタを構成するＮＭＯＳトランジスタをＰＭＯＳトランジスタに変更してもよい。ただしその時の、電圧の相対関係が概ね反対になることに注意する。例えば、選択ワード線に印加される電圧は負電圧ＶＫＫ、非選択ワード線に印加される電圧は正電圧ＶＰＰ、バックゲートに印加される電圧は電源電圧ＶＤＤとなる等である。なお、メモリセルのキャパシタに接続されるＨＶＤＤ（ＶＤＤ／２）は変わらない。

また、ＳＲＡＭ等のメモリにおいて非選択メモリセルに対応するワード線に負電圧を出力する半導体記憶装置に適用可能である。

さらに、上述の実施の形態では、ＶＤＤよりも高い高電圧を内部の昇圧回路で発生させる構成を記載したが、これに限らず、ＶＤＤと同様に当該高電圧もメモリ外部から入力するようにしてもよい。

また、上述の実施の形態では、ビット線のプリチャージレベルをＨＶＤＤ、即ちＶＤＤ／２としているが、これに限らず、ホールド特性改善のためにＨＶＤＤ以下の任意の電圧としてもよい。

実施の形態にかかる半導体記憶装置の回路構成の一例 実施の形態にかかる半導体記憶装置の簡略化した回路構成の一例 実施の形態にかかる半導体記憶装置の動作タイミングチャートの一例 実施の形態にかかる半導体記憶装置のゲートトランジスタの構成の一例 従来技術と本件発明の技術的相違の対応表の一例 従来技術にかかる半導体記憶装置の回路構成の一例 従来技術にかかる半導体記憶装置のインバータの回路構成の一例 従来技術にかかる半導体記憶装置の回路構成の別の一例 従来技術にかかる半導体記憶装置の低電位側のワード線駆動電圧源出力特性の一例 従来技術にかかる半導体記憶装置のゲートトランジスタの構成の一例

符号の説明

１００ ＤＲＡＭ
１１０ ワードドライバ
１２１、１２２、１２３ メモリセル
１３０ センスアンプ
１４０ イコライザ
１５０ カラムセレクタ
１６０ 低電位側のワード線駆動電圧源
１７０ 接地端子
１８０ 高電位側のワード線駆動電圧源
Ｉｎ１１１、Ｉｎ１１２、Ｉｎ１１３ インバータ
Ｔｒ１、Ｔｒ２、Ｔｒ３ ゲートトランジスタ
Ｃ１、Ｃ２、Ｃ３ キャパシタ
ＷＬ１、ＷＬ２、ＷＬ３ ワード線
ＢＬＴ、ＢＬＢ ビット線

Claims (12)

1. １つのトランジスタと１つのキャパシタとからなるＤＲＡＭセルであって、
   前記トランジスタのゲートは選択電圧である第１電圧と、非選択電圧である第２電圧との間で振幅し、
   前記第１電圧と前記第２電圧の電圧差は、電源電圧と接地電圧との電圧差よりも大きく、
   前記トランジスタのバックゲートには、選択もしくは非選択に関わらず前記接地電圧または前記電源電圧のうち前記非選択電圧に近い方のいずれか一方が印加される半導体記憶装置。
2. 前記トランジスタはＮＭＯＳトランジスタである請求項１に記載の半導体記憶装置。
3. 前記第１電圧は、前記電源電圧よりも高い正電圧であり、
   前記第２電圧は、前記接地電圧よりも低い負電圧である請求項２に記載の半導体記憶装置。
4. 前記トランジスタはＰＭＯＳトランジスタである請求項１に記載の半導体記憶装置。
5. 前記第１電圧は、前記接地電圧よりも低い負電圧であり、
   前記第２電圧は、前記電源電圧よりも高い正電圧である請求項４に記載の半導体記憶装置。
6. 前記正電圧は、前記電源電圧が正のチャージポンプで昇圧され、前記負電圧が負のチャージポンプで降圧される請求項３または請求項５に記載の半導体記憶装置。
7. 前記キャパシタが備える２つのノードのうち、前記トランジスタと接続されないノードの電位は、前記電源電圧と前記接地電圧の中間電位である請求項１に記載の半導体記憶装置。
8. 複数のワード線と、
   前記ワード線に電圧を供給するワードデコーダと、
   複数のビット線と、
   前記ワード線と前記ビット線とに接続されるセルトランジスタと、
   前記セルトランジスタに接続されるセルキャパシタと、
   を備え、
   前記ワードデコーダは、選択されるワード線と選択されないワード線とを電源電圧と接地電圧との電圧差よりも大きい第１の電圧差でデコードし、
   全ての前記セルトランジスタのバックゲートは、前記接地電圧または前記電源電圧のうち前記選択されないワード線の電圧に近いほうの一方の電圧を供給する電源線に結合される半導体記憶装置。
9. 前記第１の電圧差を生成するために前記ワードデコーダには、前記電源電圧よりも高い第１電圧と前記接地電圧よりも低い第２電圧とが入力される請求項８に記載の半導体記憶装置。
10. 前記第１電圧を生成する正のチャージポンプを備える請求項９に記載の半導体記憶装置。
11. 前記第２電圧を生成する負のチャージポンプを備える請求項９に記載の半導体記憶装置。
12. 複数のワード線と、
    前記ワード線に選択電圧および非選択電圧を供給するワードデコーダと、
    複数のビット線と、
    前記ワード線と前記ビット線とに接続されるセルトランジスタと、
    前記セルトランジスタに接続されるセルキャパシタと、
    を備え、
    前記セルトランジスタのうち非選択のセルトランジスタが前記非選択電圧を安定させる安定化容量となるように全ての前記セルトランジスタのバックゲートに前記接地電圧または前記電源電圧のうち非選択電圧に近いほうの一方の電圧を供給する半導体記憶装置。

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