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JP4282581B2 - 静電保護回路 - Google Patents

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JP4282581B2 JP2004284153A JP2004284153A JP4282581B2 JP 4282581 B2 JP4282581 B2 JP 4282581B2 JP 2004284153 A JP2004284153 A JP 2004284153A JP 2004284153 A JP2004284153 A JP 2004284153A JP 4282581 B2 JP4282581 B2 JP 4282581B2
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Description

本発明は、静電保護回路に関し、特に、半導体装置をサージ等の電流の流れ込みから保護する保護素子により入力容量を低容量化させた静電保護回路に関するものである。
静電保護回路は、一般的に、第１の電源端子とこれよりも低電位の第２の電源端子との間に接続されると共に第２の電源端子側のアノードと第１の電源端子側のカソードを複数段に接続したダイオード等により構成され、この複数段のダイオードの中間接続点には入出力端子と内部回路との接続点が接続されている。このように回路を構成することにより任意の２端子間に正負いずれの極性のサージが入力された場合でも、サージを放電する経路が形成される。
このような構成においては、入出力端子と第１の電源端子および第２の電源端子の間にダイオードの接合容量が寄生することになる。したがって、高速信号を入出力する入出力端子については、この寄生容量により信号波形の劣化を招くことになるので低容量化することは重要である。
そこで、特許文献１のような回路が提案されている。この特許文献１の図３に示される静電保護回路を構成するようにして、入出力端子と正の電源端子間にカソード電極が共通接続点となるように直列接続された１対のダイオードと、入出力端子と負の電源端子間にカソード電極が共通接続点となるように直列接続された１対のダイオードと、が２対それぞれ接続されていることから低入力容量化を実現できる。
特許第３０２２６７４号公報
しかしながら、特許文献１の図３のような回路構成では、例えば入出力端子と負の電源端子との間に入出力端子側に正のサージが入力された場合には、ダイオードの逆方向降伏電流を利用してサージを逃がすことになる。通常ダイオードの逆方向降伏電圧は典型的なものとしては１０Ｖ程度であり、そのため保護される内部回路には最低でも１０Ｖの電圧が印加されてしまうことになる。内部回路の絶縁膜が薄膜化していくと、このような特許文献１の回路構成では内部回路の保護ができなくなってしまう問題がある。
また、ダイオードは、順方向動作時に比較して逆方向動作時の許容電流が一般的に小さいために、静電放電（ＥＳＤ―Electro-Static Discharge―）における逆方向動作時の放電能力が低いという問題がある。さらに、通常動作時に、入出力端子側にアノードが接続され負の電源端子側にカソードが接続されるダイオード（公報の図３の符号１３）が順方向にバイアスされて入出力端子からの信号がダイオードでクランプされてしまう危険性がある。
この静電保護回路は、入出力端子における入力容量を低容量化させると共に、このように入力容量を低くしても高い性能を確保することが可能となる。
基本構成に係る静電保護回路は、半導体基板上の集積回路であって、所定電位の第１電源端子と、該所定電位より低電位の第２電源端子と、入出力信号端子を備える静電保護回路において、前記第１電源端子と前記入出力端子の間にそれぞれのカソード電極が第１共通接続点で直列接続された第１および第２ダイオードと、前記第２電源端子と前記入出力端子の間にそれぞれのアノード電極が第２共通接続点で直列接続された第３および第４ダイオードと、過剰静電気を放電するため前記第１共通接続点および第２共通接続点の間に接続された第１放電素子と、過剰静電気を放電するため前記第１電源端子と前記第２電源端子の間に接続された第２放電素子と、を備えることを特徴とする。
上記静電保護回路によれば、入出力端子における入力容量を低容量化することができると共に、サージにより内部回路に印加される電圧を抑制することができ、低入力容量でも高性能な保護回路を実現することができる。
以下、添付図面を参照しながら、静電保護回路の実施形態について詳細に説明する。
第１実施形態
図１は、第１実施形態に係る静電保護回路の構成を示す回路図である。静電保護回路は所定電位ＶＤＤの第１電源端子１と、第１電源端子１の所定電位ＶＤＤよりも低電位ＶＳＳの第２電源端子２と、信号を入出力するための入出力端子３を備えている。第１電源端子１と入出力端子３との間には、それぞれのカソード電極が第１共通接続点１１で直列接続された第１および第２ダイオード４，５が設けられており、第２電源端子２と入出力端子３との間にはそれぞれのアノード電極が第２共通接続点１２で直列接続された第３，第４のダイオード６，７が設けられている。第１，第２ダイオード４，５の第１共通接続点１１と、第３，第４のダイオードの第２共通接続点１２との間には、第１放電素子としてのサイリスタ８が設けられ、第１電源端子１と第２電源端子２の間には、第２放電素子としてのダイオード９が接続されている。入出力端子３が接続される第２ダイオード５のアノードと第３ダイオード６のカソードとの接続点には内部回路１０が接続されている。
第１実施形態のように静電保護回路を構成することにより、図中に記載された３つの端子１〜３のうちの任意の二端子間に正負のうち何れかの極性のサージが入力された場合でもサージを放電する経路がダイオードの順方向特性とサイリスタの電流電圧特性を利用して構成できる。ダイオードの順方向の閾値電圧は典型的には１Ｖ程度であり、サイリスタのクランプ電圧もダイオードと同程度にできることから、この第１実施形態の構成においては、内部回路に印加される電圧は４Ｖ程度であり、ダイオードの逆方向特性を利用した場合の半分以下に抑制可能である。また、許容電流の大きなダイオードの順方向特性を使用しているため、ダイオードのサイズを縮小することができ、入出力端子３の低入力容量化が可能である。
図２は、第１実施形態の静電保護回路の断面図を示しており、第１実施形態はＰ型シリコン（Ｓｉ）基板上に第１ないし第４ダイオード４〜７を図中左側に形成し、第１放電素子としてのサイリスタ８と第２放電素子としてのダイオード９を図中右側に形成した状態を断面で示している。入出力端子３から見える寄生容量Ｃ１は、ダイオードの接合容量とダイオードの共通接続点と電源端子間の接合容量とから計算することができるので、以下に示す式におけるＣ１のようになる。特許文献１に記載された従来の回路構成における入出力端子から見える寄生容量Ｃ２は以下に示す式で表される。したがって、第１実施形態のように構成することにより、入出力端子３の低入力容量化が可能となっていることが分かる。
C1 = Cd2(Cd1+Cw1+Cs1)/(Cd1+Cd2+Cw1+Cs1) + Cd3(Cd4+Cw2+Cs2)/(Cd3+Cd4+Cw2+Cs2)
C2 = Cd2 + Cd3
図２ではダイオードをＳｉ基板中に形成した例を示しているが、Ｐ型Ｓｉ基板上に絶縁膜を介して堆積した多結晶Ｓｉ層などにダイオードを形成しても良い（図１８の第７実施形態を参照）。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。通常動作時には入出力端子３に入力される信号の電位が、第１電源端子１の電位と第２電源端子２の電位との間であるならば、ダイオードが順方向にバイアスされることはないので、ダイオードによる電位のクランプを心配する必要がない。
なお、図２の断面図で用いられている第１、第２放電素子として用いられているサイリスタ８，ダイオード９は、具体的には図３ないし図５に示されている構成をそれぞれ有している。図３はＮウェル領域に形成されたダイオードを示しており、アノード電極およびカソード電極は図示のようになっており、断面図の下は対応する回路図である。図４はＰウェル領域に形成されたダイオードを示しており、アノード電極およびカソード電極は図示のようになっており、断面図の下は対応する回路図である。図５はＮウェルおよびＰウェル領域に形成されたサイリスタを示しており、アノード電極およびカソード電極は図示のようになっており、断面図の下側には対応する回路図が示されている。
なお、第１実施形態においては第１，第２放電素子はサイリスタ８とダイオード９により形成するものとして説明したが、第１，第２放電素子は図６ないし図９に示すように、Ｎ型ＦＥＴ（図６）、Ｐ型ＦＥＴ（図７）、ｐｎｐ型バイポーラジャンクショントランジスタ（以下、ＢＪＴ―Bipolar Junction Transistor―とする／図８）、ｎｐｎ型ＢＪＴ（図９）により構成するようにしても良い。図６ないし図９においては、それぞれの素子の断面構成を示すと共にこの断面構成に対応する回路構成も、各断面構成の下側に示している。
なお、この静電保護回路は本第１実施形態に限定されず種々に変形可能である。以下、第２ないし第１０実施形態の静電保護回路について説明する。
第２実施形態
第１実施形態においては、静電保護回路の断面構成を図２に示すようにＰ型シリコン基板に形成するものとして説明したが、第２実施形態による静電保護回路は、図１０に示すように、Ｎ型シリコン基板に形成されている。なお、回路構成は図１と同様であるので重複説明を省略する。図１０に示す第２実施形態においても、図の左側にカソード同士を接続したダイオード４，５の対とアノード同士を接続したダイオード６，７の対とが形成されており、図の右側に第１放電素子としてのサイリスタ８と第２放電素子としてのダイオード９が形成されている。
第１実施形態と第２実施形態の相違点は、シリコン基板がＰ型であるかＮ型であるかという点と、第１実施形態ではＰウェルに形成された第３，第４ダイオード６，７の下側に高濃度Ｎウェル領域が形成されているのに対して第２実施形態ではＮウェルに形成された第１，第２ダイオード４，５の下側に高濃度Ｐウェル領域が形成されている点である。第２実施形態におけるその他の構成は、第１実施形態と同じである。また、図１０の入出力端子３から見える寄生容量Ｃ１と、図１の構成における入出力端子３から見える寄生容量Ｃ２とは、第１実施形態と同様の関係式で表されるので、重複説明を省略する。
第３，第４実施形態
次に、第１および第２実施形態の変形例としての第３および第４実施形態について説明する。第３実施形態と第４実施形態の相違点も第１実施形態と第２実施形態の相違点と同じように素子が形成される基板がＰ型シリコン基板であるかＮ型シリコン基板であるかの点だけである。したがって、回路構成は第３実施形態も第４実施形態も同じ回路図として示されており、図１１のような回路構成を有している。
第３，第４実施形態に係る静電保護回路は、図１１に示すように、第１共通接続点１１に接続されたアノード電極と第１電源端子１に接続されたカソード電極とを有する第５ダイオード１３と、第２電源端子２に接続されたアノード電極と第２共通接続点１２に接続されたカソード電極とを有する第６ダイオード１４と、をさらに備えるような構成となっている。
第３実施形態に係る静電保護回路は、図１２の断面図に示すように、Ｐ型シリコン基板に形成されており、図の中央部分に図２と同様に第１および第２ダイオード４および５と第３および第４ダイオード６および７とが形成され、図の右側には図２と同様に第１放電素子としてのサイリスタ８と第２放電素子としてのダイオード９とが形成され、図の左側には第５ダイオード１３と第６ダイオード１４が形成されている。この第５および第６ダイオード１３および１４が図２の構成に付加された構成となっている。
図１１は第３，第４実施形態の回路図であり、第１電源端子１と、第１電源端子１よりも低電位な第２電源端子２と、入出力信号端子３を有し、第１電源端子１と入出力端子３との間に第１，第２ダイオード４，５をカソード電極が第１共通接続点１１となるように直列接続し、第２電源端子２と入出力端子３との間に第３，第４ダイオード６，７をアノード電極が第２共通接続点１２となるように直列接続し、第１，第２のダイオード４，５の第１共通接続点１１と、第３，第４ダイオード６，７の第２共通接続点１２の間にサイリスタ８を接続し、第５ダイオード１３のアノード電極を第１，第２ダイオード４，５の第１共通接続点１１に、カソード電極を第１の電源端子２に接続し、第６ダイオード１４のカソードを第３，第４ダイオード６，７の第２共通接続点１２に接続し、アノード電極を第２電源端子２に接続し、第１電源端子１と前記第２電源端子２の間に第２放電素子としてのダイオード９を接続している。
本第３，第４実施形態のような回路構成にすることにより、図中の任意の２端子間に正負いずれの極性のサージが入力された場合でもサージを放電する経路がダイオードの順方向特性とサイリスタの電流電圧特性を利用して構成できる。ダイオードの順方向の閾値電圧は典型的には１Ｖ程度であり、サイリスタのクランプ電圧もダイオードと同程度にできることから、本第３，第４実施形態の構成では内部回路１０に印加される電圧は３Ｖ程度であり、ダイオードの逆方向特性を利用した場合の半分以下に抑制可能であり、上述した第１実施形態に対しても１Ｖ程度の電圧の抑制が可能である。
図１２は、図１１の回路の断面図を示している。入出力端子３から見える寄生容量はダイオードの接合容量と、ダイオードの共通接続点と電源端子間の接合容量から計算でき、以下に示すＣ４のようになる。第１および第２実施形態の入力容量よりも大きいが、従来の入力容量Ｃ２と比較すると低入力容量化が可能である。また、許容電流の大きなダイオードの順方向特性を使用しているため、ダイオードのサイズを縮小することができ、入出力端子３の低入力容量化が可能である。
C4 = Cd2×(Cd1+Cw1+Cs1+Cd5)/(Cd1+Cd2+Cw1+Cs1+Cd5)
+ Cd3×(Cd4+Cw2+Cs2+Cd6)/(Cd3+Cd4+Cw2+Cs2+Cd6)
通常動作時には、入出力端子３に入力される信号が第１電源端子１の電位と第２電源端子２の電位との間にあるのならば、ダイオードが順方向にバイアスされることはないのでダイオードによる電位のクランプを心配する必要はない。
第４実施形態は、第３実施形態と回路構成は同じであるが、第３実施形態におけるＰ型シリコン基板上に形成された静電保護回路をＮ型シリコン基板上に形成した点で異なっており、このため、図１３の断面構成のみが第３実施形態とは相違している。図１１の回路構成は第３実施形態と同じあるので、重複説明を省略する。
図１３に示す第４実施形態の断面図において、第１および第２ダイオード４，５が形成されているＮウェル領域とＮ型シリコン基板との間には、高濃度Ｐウェル領域が設けられており、第３および第４ダイオード６，７が形成されたＰウェル領域には、図１２に示す第３実施形態のような高濃度Ｎウェル領域が設けられていない点で相違している。
第５実施形態
次に図１４を用いて第５実施形態に係る静電保護回路について説明する。図１４は第５実施形態の回路図である。この第５実施形態は、Ｐ型半導体基板上の集積回路において、第１電源端子１と、第１電源端子１よりも低電位な第２電源端子２と、入出力信号端子３を有し、第１電源端子１と入出力端子３との間に第１，第２ダイオード４，５をカソード電極が第１共通接続点１１となるように直列に接続し、第３ダイオード７のアノード電極を第２電源端子２に接続し、カソード電極を入出力端子３に接続し、第１，第２ダイオード４，５の第１共通接続点１１と、第２電源端子２の間にサイリスタ８を接続し、第１電源端子１と第２の電源端子２の間にダイオード９を接続している。
第５実施形態のような回路構成とすることにより、図中の任意の２端子間に正負いずれの極性のサージが入力された場合でもサージを放電する経路がダイオードの順方向特性とサイリスタの電流電圧特性を利用して構成できる。ダイオードの順方向の閾値電圧は典型的には１Ｖ程度であり、サイリスタ８のクランプ電圧もダイオードと同程度にできることから、本構成では内部回路１０に印加される電圧は３Ｖ程度である。ダイオードの逆方向特性を利用した場合の半分以下に抑制可能であり、第１実施形態に対しても１Ｖ程度電圧の抑制が可能である。また、許容電流の大きなダイオードの順方向特性を用いているためダイオードのサイズを縮小でき入出力端子３の低入力容量化が可能である。
図１５は、図１４に示された回路の断面図を示している。入手力端子３から見える寄生容量はダイオードの接合容量と、ダイオードの共通接続点と電源端子間の接合容量から計算でき、以下に示すＣ３のようになる。第１実施形態の容量Ｃ１よりは大きいが、特許文献１に記載された従来の入力容量Ｃ２と比較すると低入力容量化が可能である。さらに、図２に示す第１実施形態における第３、第４ダイオードのアノード電極の第２共通接続点１２をシリコン（Ｓｉ）基板から分離するためには、高濃度Ｎウェル（deep N-well）が必要であるが、第５実施形態の構成においては、図１５に示すように高濃度Ｎウェルを設ける必要がない。
C3 = Cd2×(Cd1+Cw1+Cs1)/(Cd1+Cd2+Cw1+Cs1) + Cd3
図１５においては、ダイオードをＰ型シリコン基板中に形成した構成を示しているが、シリコン基板上に絶縁膜を介して堆積した多結晶シリコン層などに形成しても良い。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるため、さらに低入力容量化が可能である。通常動作時には、入出力端子３に入力される信号が第１の電源端子電位と第２の電源端子電位の間であるならば、ダイオードが順方向にバイアスされることはないので、ダイオードによる電位のクランプを心配する必要がない。
なお、図１４，図１５に示した第５実施形態に係る静電保護回路においては、Ｐ型シリコン基板上にアノード電極を第１共通接続点１１で接続した第１，第２ダイオード４，５を形成し、第２電源端子２と入出力端子３との間のダイオードは第３ダイオード６のみとして構成したが、以下の第６実施形態のようにＮ型シリコン基板上に形成しても良い。
第６実施形態
第６実施形態は、図１６の回路図と図１７の断面図に示すように、Ｎ型半導体基板上の集積回路であって、所定電位の第１電源端子１と、該所定電位より低電位の第２電源端子２と、入出力信号端子３を備える静電保護回路である。この構成において、第１電源端子１に接続されたカソード電極と入出力端子３に接続されたアノード電極を有する１つのダイオード５と、入出力端子３と第２電源端子２の間にそれぞれのアノード電極が共通接続点１２で直列接続された１対のダイオード６，７と、過剰静電気を放電するために第１電源端子１および共通接続点１２の間に接続された第１放電素子としてのサイリスタ８と、過剰静電気を放電するために第１電源端子１と第２電源端子２の間に接続された第２放電素子としてのダイオード９とを備えている。
第６実施形態による静電保護回路の断面構成は、図１７に示すように、Ｎ型シリコン基板のＮウェル領域に形成された１つのダイオード５と、Ｐウェル領域に形成されて１対のダイオード６，７と、Ｎウェル領域とＰウェル領域とに跨って形成された第１放電素子としてのサイリスタ８と、Ｐウェル領域に形成された第２放電素子としてのダイオード９とを備えている。
図１７に示すような断面構成を有するＮ型シリコン基板にダイオード５〜７，９とサイリスタ８を形成することにより図１６の回路図に示すような静電保護回路を構成することができる。
なお、上述した実施形態においては、第１ないし第４ダイオード４〜７はバイポーラトランジスタにより構成されていたが、本発明はこれに限定されず、Ｐ型またはＮ型シリコン基板上に絶縁膜を介して形成されたＭＯＳＦＥＴにより構成するようにしても良い。以下の第７ないし第１０実施形態により図示説明する。
第７実施形態
図１８に示す第７実施形態は、図２に示した断面構成を有するＢＪＴをＭＯＳＦＥＴにより変更した構成を示している。したがって、回路構成は第１実施形態に用いられた図１と同じであるので、重複説明を省略する。
図１８に示すように、Ｐ型シリコン基板上に絶縁膜を介して堆積された半導体中に第１ないし第４ダイオード４〜７がＭＯＳＦＥＴにより構成されている。図中、絶縁膜は図示省略されて間隙として示されている。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。
第８実施形態
図１９に示す第８実施形態は、図１０に示した断面構成を有するＢＪＴをＭＯＳＦＥＴにより変更した構成を示している。したがって、回路構成は第１実施形態に用いられた図１と同じであるので、重複説明を省略する。
図１９に示すように、Ｎ型シリコン基板上に絶縁膜を介して堆積された半導体中に第１ないし第４ダイオード４〜７がＭＯＳＦＥＴにより構成されている。図中、絶縁膜は図示省略されて間隙として示されている。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。
第９実施形態
図２０に示す第９実施形態は、図１２に示した断面構成を有するＢＪＴをＭＯＳＦＥＴにより変更した構成を示している。したがって、回路構成は第３実施形態に用いられた図１１と同じであるので、重複説明を省略する。
図２０に示すように、Ｐ型シリコン基板上に絶縁膜を介して堆積された半導体中に第１ないし第６ダイオード４〜７、１３，１４がＭＯＳＦＥＴにより構成されている。図中、絶縁膜は図示省略されて間隙として示されている。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。
第１０実施形態
図２１に示す第１０実施形態は、図１３に示した断面構成を有するＢＪＴをＭＯＳＦＥＴにより変更した構成を示している。したがって、回路構成は第３実施形態に用いられた図１１と同じであるので、重複説明を省略する。
図２１に示すように、Ｎ型シリコン基板上に絶縁膜を介して堆積された半導体中に第１ないし第６ダイオード４〜７、１３，１４がＭＯＳＦＥＴにより構成されている。図中、絶縁膜は図示省略されて間隙として示されている。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。
なお、図示説明を省略するが、図１４および図１５により説明した第５実施形態も第１ないし第３ダイオード４〜６をＢＪＴで形成するのではなく、Ｐ型シリコン基板上に絶縁膜を介して形成されたＭＯＳＦＥＴにより構成するようにしても良い。さらに、図１６および図１７により説明した第６実施形態についても、ＶＤＤ側の１つのダイオード５とＶＳＳ側の１対のダイオード６および７をＢＪＴで形成するのではなく、Ｎ型シリコン基板上に絶縁膜を介して形成されたＭＯＳＦＥＴにより構成するようにしても良い。この場合にはダイオードの共通接続点と電源端子間の接合容量がなくなるために、入出力端子の入力容量をさらに低容量化することが可能となる。
第１，第２実施形態に係る静電保護回路の回路構成を示す回路図である。 第１実施形態に係る静電保護回路の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第１ないし第１０実施形態に用いられる素子の断面構成を示す断面図である。 第２実施形態に係る静電保護回路の断面構成を示す断面図である。 第３，第４実施形態に係る静電保護回路の回路構成を示す回路図である。 第３実施形態に係る静電保護回路の断面構成を示す断面図である。 第４実施形態に係る静電保護回路の断面構成を示す断面図である。 第５実施形態に係る静電保護回路の回路構成を示す回路図である。 第５実施形態に係る静電保護回路の断面構成を示す断面図である。 第６実施形態に係る静電保護回路の回路構成を示す回路図である。 第６実施形態に係る静電保護回路の断面構成を示す断面図である。 第７実施形態に係る静電保護回路の断面構成を示す断面図である。 第８実施形態に係る静電保護回路の断面構成を示す断面図である。 第９実施形態に係る静電保護回路の断面構成を示す断面図である。 第１０実施形態に係る静電保護回路の断面構成を示す断面図である。
符号の説明
ＶＤＤ 所定電位
ＶＳＳ 低電位
１ 第１電源端子
２ 第２電源端子
３ 入出力端子
４ 第１ダイオード
５ 第２ダイオード
６ 第３ダイオード
７ 第４ダイオード
８ 第１放電素子
９ 第２放電素子
１１ 第１共通接続点
１２ 第２共通接続点

Claims (5)

  1. 半導体基板上の集積回路であって、所定電位の第１電源端子と、該所定電位より低電位の第２電源端子と、入出力信号端子を備える静電保護回路において、
    前記第１電源端子と前記入出力端子の間にそれぞれのカソード電極が第１共通接続点で直列接続された第１および第２ダイオードと、
    前記第２電源端子と前記入出力端子の間にそれぞれのアノード電極が第２共通接続点で直列接続された第３および第４ダイオードと、
    過剰静電気を放電するため前記第１共通接続点および第２共通接続点の間に接続された第１放電素子と、
    過剰静電気を放電するため前記第１電源端子と前記第２電源端子の間に接続された第２放電素子と、
    を備えることを特徴とする静電保護回路。
  2. 前記第１共通接続点に接続されたアノード電極と前記第１電源端子に接続されたカソード電極とを有する第５ダイオードと、前記第２電源端子に接続されたアノード電極と前記第２共通接続点に接続されたカソード電極とを有する第６ダイオードと、をさらに備えることを特徴とする請求項１に記載の静電保護回路。
  3. Ｐ型半導体基板上の集積回路であって、所定電位の第１電源端子と、該所定電位より低電位の第２電源端子と、入出力信号端子を備える静電保護回路において、
    前記第１電源端子と前記入出力端子の間にそれぞれのカソード電極が共通接続点で直列接続された第１および第２ダイオードと、
    前記第２電源端子に接続されたアノード電極と前記入出力端子に接続されたカソード電極を有する第３ダイオードと、
    過剰静電気を放電するために前記共通接続点および前記第２電源端子の間に接続された第１放電素子と、
    過剰静電気を放電するために前記第１電源端子と前記第２電源端子の間に接続された第２放電素子と、
    を備えることを特徴とする静電保護回路。
  4. Ｎ型半導体基板上の集積回路であって、所定電位の第１電源端子と、該所定電位より低電位の第２電源端子と、入出力信号端子を備える静電保護回路において、
    前記第１電源端子に接続されたカソード電極と前記入出力端子に接続されたアノード電極を有する１つのダイオードと、
    前記入出力端子と前記第２電源端子の間にそれぞれのアノード電極が共通接続点で直列接続された１対のダイオードと、
    過剰静電気を放電するために前記第１電源端子および前記共通接続点の間に接続された第１放電素子と、
    過剰静電気を放電するために前記第１電源端子と前記第２電源端子の間に接続された第２放電素子と、
    を備えることを特徴とする静電保護回路。
  5. 前記第１および第２放電素子の少なくとも一方は、ダイオード、サイリスタ、ＭＯＳＦＥＴ、バイポーラトランジスタの何れか１つである請求項１ないし請求項４の何れかに記載の静電保護回路。
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