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TWI548057B - 半導體裝置 - Google Patents

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TWI548057B
TWI548057B TW101113603A TW101113603A TWI548057B TW I548057 B TWI548057 B TW I548057B TW 101113603 A TW101113603 A TW 101113603A TW 101113603 A TW101113603 A TW 101113603A TW I548057 B TWI548057 B TW I548057B
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oxide semiconductor
electrode
oxide
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Inventor
戶松浩之
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半導體能源研究所股份有限公司
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Description

半導體裝置
本發明關於一種具有當靜電放電等不可預料的高電壓被施加時防止電路被破壞的單元的半導體裝置。在本說明書中，半導體裝置是指能夠藉由利用半導體特性而工作的所有裝置。例如，顯示裝置、攝像裝置、儲存裝置、運算裝置以及使用上述裝置的電子裝置都是半導體裝置。
用於半導體裝置的半導體電路有時由於靜電放電(Electro Static Discharge，以下稱為“ESD”)半導體元件、電極等發生損壞。為了防止因該ESD引起的半導體電路的損壞，大多的半導體電路連接有保護電路。保護電路是用來防止施加到端子、佈線等的過剩電壓施加到半導體電路的電路。作為用於保護電路的典型元件，可以舉出電阻元件、二極體、電晶體、電容元件等。
另外，藉由設置保護電路，即使在與信號、電源電壓一起雜波也被輸入到佈線等的情況下，也可以防止該雜波引起的下一級半導體電路的故障，並且可以防止該雜波引起的半導體元件的劣化或損壞。
例如，在專利文獻1中公開了一種藉由在半導體電路與連接端子之間連接包括電阻元件及二極體的保護電路來進行因ESD發生的浪湧電流的平滑化並確保其放電路徑，由此防止浪湧電流流入半導體電路的技術。
另外，在專利文獻2中公開了一種在顯示裝置的掃描電極與配置在顯示部的週邊的導電線之間連接如下保護電路的技術，該保護電路串聯連接有使源極電極與閘極電極短路的MOS型電晶體與使閘極電極與汲極電極短路的MOS型電晶體。
[專利檔案1]日本專利申請公開第2000-58762號公報
[專利檔案2]日本專利申請公開第平7-92448號公報
隨著半導體裝置的小型化、高集體化，要求減小保護電路的佔有面積。但是，當對用於保護電路的元件進行小型化時，浪湧抗擾度降低而導致保護電路發生損壞。
另外，在使用典型的半導體材料矽的元件(二極體、電晶體等)中，截止狀態時的洩漏電流偏大。為此，當在與半導體電路連接的佈線(信號線等)與電源線之間連接由上述元件形成的保護電路時，該佈線間流過洩漏電流，該佈線的電位、電源電位發生變化而有可能使半導體裝置的工作不穩定。
因此，本發明的一個方式的目的之一是提供一種佔有面積小且具有冗餘性的保護電路。另外，本發明的目的之一是提供一種洩漏電流小的保護電路。
本說明書所公開的本發明的一個方式是一種具有如下保護電路的半導體裝置，該保護電路由使用矽的半導體元 件及使用氧化物半導體的半導體元件構成。
本說明書所公開的本發明的一個方式是一種半導體裝置，該半導體裝置在基板上包括：第一佈線；第二佈線；第三佈線；包括第一非線性元件及第三非線性元件的第一保護電路；以及包括第二非線性元件及第四非線性元件的第二保護電路，其中第一保護電路從基板一側依次重疊地層疊有第一非線性元件及第三非線性元件，並且上述兩個非線性元件串聯電連接，第二保護電路從基板一側依次重疊地層疊有第二非線性元件及第四非線性元件，並且上述兩個非線性元件串聯電連接，第一保護電路以當第一佈線的電位高於第二佈線的電位時正向偏壓施加到包括於第一保護電路的第一非線性元件及第三非線性元件的方式電連接於第一佈線與第二佈線之間，並且第二保護電路以當第一佈線的電位低於第三佈線的電位時正向偏壓施加到包括於第二保護電路的第二非線性元件及第四非線性元件的方式電連接於第一佈線與第三佈線之間。
另外，本說明書等中的“第一”、“第二”等的序數詞是為了避免構成要素的混淆而附記的，而不是用於在數目方面上進行限制。
可以將上述第一佈線用作向半導體電路輸入信號的信號線，將第二佈線用作高電位電源線，將第三佈線用作低電位電源線或接地電位線。
另外，第一非線性元件及第二非線性元件可以使用通道形成區由矽形成的電晶體，第三非線性元件及第四非線 性元件可以使用通道形成區由化合物半導體形成的電晶體。尤其是，當作為該化合物半導體使用氧化物半導體時，電晶體的截止電流極小。由此，當使用該電晶體作為佈線間連接的保護電路時，可以減少該佈線間的洩漏電流。
另外，作為上述使用矽的電晶體，較佳為使用截止電流低的p通道型電晶體。另外，第一至第四非線性元件都為二端元件，其一端是藉由使汲極電極和源極電極中的一方與閘極電極短路而形成的，另一端是汲極電極和源極電極中的另一方。
另外，第一非線性元件及第二非線性元件也可以使用由矽形成的二極體。
本發明的一個方式的保護電路由多個非線性元件層疊構成，由此可以縮小保護電路的佔有面積。另外，由於上述多個非線性元件彼此串聯電連接，所以對於短路不良具有冗餘性。另外，藉由將使用氧化物半導體形成的電晶體用作保護電路的非線性元件中的至少一個，可以降低連接有保護電路的佈線間的洩漏電流，而可以使電源電位或信號的電位穩定。
具體實施例模式
下面，參照圖式詳細說明本發明的實施例模式。但是，本發明不侷限於以下說明，而所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在 不脫離本發明的宗旨及其範圍的情況下可以被變換為各種各樣的形式。因此，本發明不應該被解釋為僅限定於以下所示的實施例模式的記載內容中。注意，在下面所說明的發明的結構中，在不同的圖式中共同使用相同的元件符號來表示相同的部分或具有相同功能的部分，而省略其重複說明。
另外，在本說明書中說明的各圖式中，有時為了便於確認而放大表示各構成的尺寸、層的厚度或區域。因此，各構成的尺寸、層的厚度或區域不限於圖式中的尺寸。
實施例模式1
在本實施例模式中，對本發明的一個方式的半導體裝置所使用的保護電路的結構及其工作方法進行說明。
圖1示出本發明的一個方式的半導體裝置所使用的保護電路及該保護電路與佈線的連接方式。第一保護電路121包括第一非線性元件111及第三非線性元件113。第二保護電路122包括第二非線性元件112及第四非線性元件114。本發明的一個方式的半導體裝置包括與半導體電路131連接的第一佈線101以及第二佈線102及第三佈線103，其中第一保護電路121在第一佈線101與第二佈線102之間電連接，第二保護電路122在第一佈線101與第三佈線103之間電連接。
可以將第一佈線101用作向半導體電路131輸入信號的信號線，將第二佈線102用作高電位電源線(VDD)， 將第三佈線103用作低電位電源線(VSS)或接地電位線(GND)。
另外，上述非線性元件是指其電流不與所施加的電壓成正比的元件。例如，在二極體中，當陽極的電位高於陰極的電位時施加正向偏壓，可以容易地流過電流。當陰極的電位高於陽極的電位時施加反向偏壓，與正向偏壓相比幾乎沒有電流流過。
第一保護電路121包括串聯連接的第一非線性元件111及第三非線性元件113，該第一非線性元件111及第三非線性元件113在第一佈線101與第二佈線102之間以當第一佈線101的電位高於第二佈線102的電位時施加正向偏壓的方式連接。
第二保護電路122包括串聯連接的第二非線性元件112及第四非線性元件114，該第二非線性元件112及第四非線性元件114在第一佈線101與第三佈線103之間以當第一佈線101的電位高於第三佈線103的電位時施加正向偏壓的方式連接。
藉由使第一保護電路121及第二保護電路122以上述方式與第一佈線101連接，當第一佈線101被施加ESD等高浪湧電壓時，上述保護電路成為放電路徑，由此可以防止浪湧電流流入半導體電路131。
例如，當第一佈線101被施加正的浪湧電壓時，第一保護電路121施加正向偏壓，電流從第一佈線101流向第二佈線102。此外，當第一佈線101被施加負的浪湧電壓 時，第二保護電路122施加正向偏壓，電流從第三佈線103流向第一佈線101。如此，由於ESD等而被提供到第一佈線101的電荷被消除，由此可以防止不需要的電荷流入半導體電路131。
接著，對保護電路的具體例子進行說明。圖2示出當作為用於第一保護電路121及第二保護電路122的非線性元件使用使汲極電極和源極電極中的一方與閘極電極短路的二極體連接的電晶體時的例子。在圖2中，示出作為第一非線性元件201及第二非線性元件202採用p通道型電晶體，而作為第三非線性元件203及第四非線性元件204採用n通道型電晶體的例子。在本發明的一個方式中，由於作為第一非線性元件201及第二非線性元件202使用將矽用於通道形成區的電晶體，所以作為第一非線性元件201及第二非線性元件202，與採用n通道型電晶體相比更佳地採用截止電流低的p通道型電晶體。但是，如圖3所示，第一非線性元件301及第二非線性元件302也可以由n通道型電晶體構成。
另外，如圖4所示，第一非線性元件401及第二非線性元件402也可以採用將矽用於接合區的二極體。另外，可以自由地組合圖2至圖4的結構。例如，第一保護電路121可以由n通道型的電晶體及p通道型的電晶體構成，第二保護電路122可以由兩個n通道型電晶體構成。
另外，可以將構成該保護電路的非線性元件的元件數設定為兩個以上並使其串聯電連接。藉由將非線性元件的 元件數設定為多個，即使一個非線性元件由於製造製程中的製程不良或因ESD等損壞等而發生短路，非線性元件也可以發揮保護電路的功能。即，可以使其具有冗餘性。另外，較佳的是該非線性元件中的一個以上由後面所述的截止電流極小的電晶體構成。另外，將串聯連接的多個非線性元件作為一個單位，該保護電路也可以採用多個單位並聯連接的結構。藉由並聯連接非線性元件，可以使整個保護電路能夠流過的電流變多，由此可以抑制非線性元件的損壞。
另外，用於該保護電路的多個非線性元件較佳的是以儘量成為最小面積的方式彼此重疊地形成。如此，藉由使多個非線性元件彼此重疊，可以減小保護電路的佔有面積。
另外，由於在通常工作時，用於該保護電路的非線性元件處於反偏置或佈線間的電位差不超過非線性元件的工作電壓的狀態，所以該保護電路基本上不工作。但是，即使在反向偏壓的情況下也有微小的電流流過，各佈線間流過洩漏電流而有可能使電源線的電位或信號線的電位發生變化。
尤其是，在使用矽的二極體、電晶體中，反向電流、截止電流較大，而容易導致上述佈線的電位變化。因此，在本發明的一個方式中，用於保護電路的非線性元件的一個以上使用截止電流極小的電晶體。
作為截止電流極小的電晶體，可以舉出將具有比矽寬 的能隙的半導體用於通道形成區的電晶體。作為具有比矽寬的能隙的半導體可以舉出化合物半導體，例如，氧化物半導體、氮化物半導體等。
具體地，要想獲得非常高的截止電阻，矽(能隙1.1eV)是不夠的，可以使用能隙為2.5eV以上且4eV以下，較佳的是為3eV以上且3.8eV以下的寬能隙半導體。例如，作為形成有通道的半導體層，可以使用：氧化銦、氧化鋅等的氧化物半導體；氮化鎵等的氮化物半導體；硫化鋅等的硫化物半導體；等等。
電晶體的截止電阻在形成有通道的半導體層中與被熱激發的載子的濃度成反比。即使在完全沒有來自施體、受體的載子的狀態(本質狀態)下，由於矽的能隙為1.1eV，室溫(300K)下的熱激發載子濃度為1×1011cm-3左右。
另一方面，能隙為3.2eV的半導體的熱激發載子濃度為1×10-7cm-3左右。在電子遷移率相同的情況下，由於電阻率與載子濃度成反比，所以能隙為3.2eV的半導體的電阻率比矽大18位。作為該種化合物半導體，例如已知有In-Ga-Zn-O類、In-Sn-Zn-O類的氧化物半導體。
因此，只要構成保護電路的非線性元件中的一個採用由上述化合物半導體形成的電晶體，即使串聯連接的其他的非線性元件由矽形成，也可以減少洩漏電流，由此可以抑制與保護電路連接的佈線的電位變化。也就是說，在圖2至圖4的構成的保護電路中，較佳的是第三非線性元件203及第四非線性元件204使用由化合物半導體形成的電 晶體。
另外，在本發明的一個方式的半導體裝置中，較佳為採用在由矽形成的元件上設置由化合物半導體(例如，氧化物半導體)形成的元件的結構。在該結構中，不需要特殊的用來形成保護電路的製程，而可以與其他的元件在同一製程中形成保護電路。當然，也可以採用只有保護電路使用化合物半導體的結構。
作為該半導體裝置可以舉出如下裝置：驅動電路部由使用矽的元件形成而像素電路部由使用化合物半導體的元件形成的顯示裝置或攝像裝置；儲存電路部由使用矽的元件及使用化合物半導體的元件形成的儲存裝置；驅動電路部或運算電路部由使用矽的元件形成而儲存電路部由使用化合物半導體的元件形成的儲存裝置或運算裝置等。該半導體裝置利用使用化合物半導體的元件的極小的截止電流特性來提高電位保持部的保持特性。
本實施例模式可以與本說明書中記載的其他的實施例模式適當地組合而實施。
實施例模式2
在本實施例模式中，對實施例模式1所示的保護電路的製造方法的一個例子進行說明。另外，在本實施例模式中，作為使用氧化物半導體的電晶體的製造方法的一個例子，對非自對準的頂閘極型電晶體進行說明，但是，電晶體的結構不侷限於此，也可以採用自對準的頂閘極型電晶 體、底閘極型電晶體。
首先，在單晶矽基板500上形成以絕緣層540(也稱為場氧化膜)分離的元件形成區。元件分離區可以使用LOCOS法(Local Oxidation of Silicon：矽局部氧化)法)、STI法(Shallow Trench Isolation：淺溝槽隔離)等形成。
這裏基板不侷限於單晶矽基板，還可以使用SOI(Silicon on Insulator：絕緣體上矽)基板等。
接著，以覆蓋元件形成區的方式形成成為閘極絕緣層的第一絕緣層536。例如，可以藉由進行熱處理使設置在單晶矽基板500上的元件形成區的表面氧化來形成氧化矽膜。另外，也可以藉由熱氧化法形成氧化矽膜，然後對其進行氮化處理而使氧化矽膜的表面氮化，來形成氧化矽膜與具有氧和氮的膜(氧氮化矽膜)的疊層結構。
作為其他的方法，例如，藉由對設置在單晶矽基板500上的元件形成區的表面進行高密度電浆處理來對其進行氧化處理或氮化處理，作為第一絕緣層536可以形成氧化矽膜或氮化矽膜。此外，還可以利用高密度電浆處理對元件形成區的表面進行氧化處理，然後藉由再次進行高密度等離子處理對其進行氮化處理。在這種情況下，接觸於元件形成區的表面形成氧化矽膜，該氧化矽膜上形成有氧氮化矽膜，第一絕緣層536成為氧化矽膜與氧氮化矽膜層疊的膜。
接著，覆蓋第一絕緣層536形成導電層。這裏，依次 層疊地形成導電層538a及導電層538b。這裏，導電層不侷限於兩層，而還可以採用單層或三層以上的疊層結構。
導電層538a、538b可以使用選自鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、鈮(Nb)等中的元素或以上述元素為主要成分的合金材料或化合物材料。此外，還可以使用對上述元素進行了氮化的金屬氮化膜。另外，可以使用摻雜有磷等雜質元素的以多晶矽為代表的半導體材料。
這裏，採用如下疊層結構：作為導電層538a形成氮化鉭，並在其上形成鎢作為導電層538b。另外，作為導電層538a，可以使用選自氮化鎢、氮化鉬、氮化鈦的單層或疊層膜。另外，作為導電層538b，可以使用選自鉭、鉬、鈦的單層或疊層膜。
接著，對層疊設置的導電層538a、538b進行選擇性的蝕刻，來在第一絕緣層536上形成閘極電極538、558。
接著，以覆蓋元件形成區以外的區域的方式選擇性地形成抗蝕劑掩模，以該抗蝕劑掩模及閘極電極538、558為掩模導入雜質元素來形成p+區域532a、532b、552a、552b。這裏，為了形成p通道型的塊狀電晶體，作為雜質元素，可以使用賦予p型的雜質元素硼(B)等。
然後，形成用作層間絕緣層及保護層的第二絕緣層539。第二絕緣層539可以使用氧化矽膜、氮化矽膜、氧氮化矽膜、氮氧化矽膜等。
如圖5A所示，在該步驟，包括第一非線性元件201 及第二非線性元件202的結構完成，其中第一非線性元件201及第二非線性元件202是作為通道形成區使用矽的電晶體。
接著，在第二絕緣層539中形成分別到達第一非線性元件201及第二非線性元件202的源極區和汲區中的一方、源極區和汲區中的另一方以及閘極電極538、558的接觸孔。該接觸孔可以使用已知的光刻法及蝕刻法形成。
然後，形成連接佈線541a、541b、561a、561b。此時，利用連接佈線541a使第一非線性元件201的源極區和汲區中的一方與閘極電極538短路，並且利用連接佈線561a使第二非線性元件202的源極區和汲區中的一方與閘極電極558短路。
該連接佈線可以在利用濺射法等成膜方法形成導電膜之後使用已知的光刻法及蝕刻法形成。作為用於該導電膜的材料，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢等的元素或其成分中包括上述元素的合金或組合上述元素的合金等。另外，該導電膜既可以為單層，也可以為兩層以上的疊層。例如，可以採用在鋁、銅等的金屬膜的下側或上側或其兩者層疊鉻、鉭、鈦、鉬、鎢等高熔點金屬膜的結構。另外，也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
接著，在該連接佈線及第二絕緣層539上形成用作層間絕緣層及平坦化層的第三絕緣層544(參照圖5B)。第三絕緣層544可以藉由如下方法形成：在利用電浆CVD 法、濺射法形成氧化矽膜等之後利用CMP(Chemical Mechanical Polishing：化學機械拋光)法等進行平坦化處理。
另外，第三絕緣層544可以使用具有耐熱性的有機材料，如聚醯亞胺樹脂、丙烯酸樹脂、苯並環丁烯樹脂、聚醯胺樹脂、環氧樹脂等。另外，除了上述有機材料之外，還可以使用低介電常數材料(low-k材料)、矽氧烷類樹脂、PSG(磷矽玻璃)、BPSG(硼磷矽玻璃)等。另外，還可以層疊多個由上述材料形成的絕緣層形成第三絕緣層544。
另外，矽氧烷類樹脂相當於包含以矽氧烷類材料為起始材料形成的Si-O-Si鍵的樹脂。矽氧烷類樹脂還可以使用有機基(例如烷基或芳基)或氟基作為取代基。此外，有機基也可以包括氟基團。
作為使用上述材料的第三絕緣層544的形成方法，沒有特別的限制，而可以根據其材料利用SOG法、旋塗法、浸漬法、噴塗法、液滴噴射法(噴墨法等)、絲網印刷法、膠版印刷法、刮刀、輥塗機、幕式塗布機、刮刀式塗布機等。
接著，對形成在第一非線性元件201及第二非線性元件202上的使用氧化物半導體層的電晶體的製造方法進行說明。
首先，在第三絕緣層544上形成第四絕緣層521。第四絕緣層521具有抑制來自下層的雜質擴散的作用。
另外，作為第四絕緣層521，較佳為使用含有氧的絕緣層。例如，可以使用氧化矽、氧化鎵、氧化鎵鋁、氧化鎵鋅、氧氮化矽、氮氧化矽、氧化鋁、氮化鋁、氧氮化鋁、氮氧化鋁、氧化鉿或這些材料的混合材料的單層或疊層形成。藉由作為第四絕緣層521使用含有氧的絕緣層，可以容易地對後述的氧化物半導體層的氧缺損填補氧。這些絕緣層可以使用電浆CVD法、濺射法等各種成膜方法形成。
接著，在第四絕緣層521上形成半導體層502、522。在本實施例模式中，使用In-Ga-Zn-O類氧化物靶材利用濺射法形成In-Ga-Zn-O類氧化物半導體層，並利用已知的光刻法及蝕刻法形成島狀的半導體層502、522(參照圖5C)。
較佳的是所使用的氧化物半導體至少包含銦(In)或鋅(Zn)。特別較佳的是包含In及Zn。另外，較佳的是，作為用來減少使用所述氧化物半導體的電晶體的電特性不均勻的穩定劑，除了包含上述以外，還包含鎵(Ga)。另外，作為穩定劑，較佳的是包含錫(Sn)。另外，作為穩定劑，較佳的是包含鉿(Hf)。另外，作為穩定劑，較佳的是包含鋁(Al)。
另外，作為其他穩定劑，也可以包含鑭系元素的鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)以及鑥(Lu)中的任何 一種或多種。
例如，作為氧化物半導體可以使用氧化銦；氧化錫；氧化鋅；二元金屬氧化物如In-Zn氧化物、Sn-Zn氧化物、Al-Zn氧化物、Zn-Mg氧化物、Sn-Mg氧化物、In-Mg氧化物、In-Ga氧化物；三元金屬氧化物如In-Ga-Zn氧化物(也稱為IGZO)、In-Al-Zn氧化物、In-Sn-Zn氧化物、Sn-Ga-Zn氧化物、Al-Ga-Zn氧化物、Sn-Al-Zn氧化物、In-Hf-Zn氧化物、In-La-Zn氧化物、In-Ce-Zn氧化物、In-Pr-Zn氧化物、In-Nd-Zn氧化物、In-Sm-Zn氧化物、In-Eu-Zn氧化物、In-Gd-Zn氧化物、In-Tb-Zn氧化物、In-Dy-Zn氧化物、In-Ho-Zn氧化物、In-Er-Zn氧化物、In-Tm-Zn氧化物、In-Yb-Zn氧化物、In-Lu-Zn氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn氧化物、In-Hf-Ga-Zn氧化物、In-Al-Ga-Zn氧化物、In-Sn-Al-Zn氧化物、In-Sn-Hf-Zn氧化物、In-Hf-Al-Zn氧化物。
在此，例如，“In-Ga-Zn氧化物”是指以In、Ga以及Zn為主要成分的氧化物，對In、Ga以及Zn的比率沒有限制。此外，也可以包含In、Ga及Zn以外的金屬元素。
另外，作為氧化物半導體可以使用由化學式InMO3(ZnO)m(m>0，且m不是整數)表示的材料。另外，M表示選自Ga、Fe、Mn及Co中的一種或多種金屬元素。另外，作為氧化物半導體，也可以使用由化學式In3SnO5(ZnO)n(n>0，且n是整數)表示的材料。
例如，可以使用其原子數比為In：Ga：Zn=1：1：1(=1/3：1/3：1/3)或In：Ga：Zn=2：2：1(=2/5：2/5：1/5)的In-Ga-Zn氧化物或其組成附近的氧化物。或者，較佳為使用其原子數比為In：Sn：Zn=1：1：1(=1/3：1/3：1/3)、In：Sn：Zn=2：1：3(=1/3：1/6：1/2)或In：Sn：Zn=2：1：5(=1/4：1/8：5/8))的In-Sn-Zn氧化物或其組成附近的氧化物。
但是，所公開的發明不侷限於此，可以根據所需要的半導體特性(遷移率、臨界值、不均勻性等)而使用適當的組成的氧化物。另外，較佳為採用適當的載子濃度、雜質濃度、缺陷密度、金屬元素及氧的原子數比、原子間結合距離以及密度等，以得到所需要的半導體特性。
例如，In-Sn-Zn氧化物比較容易得到高遷移率。但是，即使使用In-Ga-Zn氧化物，也可以藉由降低塊體內缺陷密度而提高遷移率。
在此，例如In、Ga、Zn的原子數比為In：Ga：Zn=a：b：c(a+b+c=1)的氧化物的組成在原子數比為In：Ga：Zn=A：B：C(A+B+C=1)的氧化物的組成的近旁是指a、b、c滿足(a-A)2+(b-B)2+(c-C)2 r2的狀態，r例如可以為0.05。其他氧化物也是同樣的。
氧化物半導體既可為單晶，又可為非單晶。在氧化物半導體為非單晶的情況下，既可為非晶，又可為多晶。另外，既可為在非晶中包含具有結晶性的部分的結構，又可為不是非晶的結構。
因為處於非晶狀態的氧化物半導體比較容易得到平坦 的表面，所以藉由使用該氧化物半導體製造電晶體，可以減少介面散亂，而可以比較容易得到比較高的遷移率。
另外，具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上形成氧化物半導體，明確地說，較佳的是，在平均面粗糙度(Ra)為1nm以下，較佳的是為0.3nm以下，更佳的是為0.1nm以下的表面上形成氧化物半導體。
注意，Ra是將JIS B0601中定義的中心線平均粗糙度擴大為三維以使其能夠應用於測定面，可以將它表示為“將從基準面到指定面的偏差的絕對值平均而得的值”，以如下公式定義。
注意，在公式1中，S0表示測定面(用座標(x1,y1)(x1,y2)(x2,y1)(x2,y2)表示的4點所圍繞的長方形的區域)的面積，Z0表示測定面的平均高度。可以利用原子力顯微鏡(AFM：Atomic Force Microscope)評價Ra。
作為利用濺射法形成In-Ga-Zn-O類氧化物半導體層時所使用的成膜用靶材，例如可以使用其組成比為In2O3：Ga2O3：ZnO=1：1：1[莫耳數比]的金屬氧化物。另外，也可以使用In2O3：Ga2O3：ZnO=1：1：2[莫耳數比]的金屬氧化物。
另外，當作為氧化物半導體使用In-Zn-O類材料時，將所使用的靶材的組成比以原子數比設定為In：Zn=50：1至1：2(換算為莫耳數比則為In2O3：ZnO=25：1至1：4)，較佳的是為In：Zn=20：1至1：1(換算為莫耳數比則為In2O3：ZnO=10：1至1：2)，更佳的是為In：Zn=15：1至1.5：1(換算為莫耳數比則為In2O3：ZnO=15：2至3：4)。例如，作為用於形成In-Zn-O類氧化物半導體的靶材，當原子數比為In：Zn：O=X：Y：Z時，Z>1.5X+Y。
另外，作為將用於形成In-Sn-Zn-O類材料膜的氧化物半導體靶材的組成比，可以將其設置為In：Sn：Zn的原子數比為1：2：2、2：1：3、1：1：1或20：45：35等。
這裏，較佳的是以氧化物半導體層中儘量不混入鹼金屬、氫原子、氫分子、水、羥基、氫化合物等雜質的方式形成氧化物半導體層。例如，不使上述雜質混入濺射成膜用靶材、用於成膜的氣體中。當作為濺射氣體使用氬及氧時，較佳為使用純度9N的氬(露點為-121℃，H2O：0.1ppb，H2：0.5ppb)及純度8N的氧(露點為-112℃，H2O：1ppb，H2：1ppb)。
另外，在進行成膜時，藉由對成膜裝置內進行充分地排氣並邊加熱基板邊進行成膜，可以降低形成的氧化物半導體層含有的雜質濃度。另外，也可以對氧化物半導體層進行加熱處理來使氧化物半導體層中的水分及氫脫離。另外，只要是在形成氧化物半導體層之後，就可以在任何時間進行該加熱處理。另外，藉由將該加熱處理後的氧化物 半導體層中的氫濃度降低為5×1019/cm3以下，較佳的是為5×1018/cm3以下，可以製造電特性及工作可靠性高的電晶體等的元件。
作為氧化物半導體層，可以採用具有結晶部分和非結晶部分且該結晶部分的配向在c軸上一致的氧化物半導體的CAAC-OS(C Axis Aligned Crystalline Oxide Semiconductor；c軸配向結晶氧化物半導體)膜。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體層。另外，一般該結晶部分的尺寸為能夠容納於一個邊長小於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM：Transmission Electron Microscope)觀察時的影像中，包含於CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，在CAAC-OS膜中利用TEM觀察不到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包含於CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95° 以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，當從氧化物半導體層的表面一側進行結晶生長時，有時與被形成面附近相比表面附近的結晶部所占的比例更高。另外，藉由對CAAC-OS膜添加雜質，有時在該雜質添加區中結晶部發生非晶化。
由於包含於CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時其根據CAAC-OS膜的形狀(被形成面的剖面形狀或膜表面的剖面形狀)而朝向不同方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。結晶部是藉由成膜或藉由在成膜之後進行熱處理等的晶化處理而形成的。
使用CAAC-OS膜的電晶體能夠降低由可見光或紫外光引起的電特性的變動。因此，該電晶體的可靠性高。
另外，構成氧化物半導體層的氧的一部分也可以用氮取代。
另外，像CAAC-OS那樣的具有結晶性的氧化物半導體可以進一步降低塊體內缺陷，藉由提高表面的平坦性，可以得到處於非晶狀態的氧化物半導體的遷移率以上的遷移率。為了提高表面的平坦性，較佳的是在平坦的表面上 形成氧化物半導體，具體地，較佳的是在平均面粗糙度(Ra)為1nm以下，較佳的是為0.3nm以下，更佳的是為0.1nm以下的表面上形成氧化物半導體。
以下，參照圖12A至圖14C詳細說明CAAC-OS膜的結晶結構的一個例子。另外，在沒有特別的說明時，在圖12A至圖14C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖12A至圖12E中，由圓圈包圍的O表示四配位的O，由雙圈包圍的O表示三配位的O。
圖12A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖12A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖12A的上一半及下一半中分別具有三個四配位O。圖12A所示的小組的電荷為0。
圖12B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖12B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖12B所示的結構。圖12B所示的小組的電荷為0。
圖12C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖12C的上一半具有一個四配位O，並 且在下一半具有三個四配位O。或者，也可以在圖12C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖12C所示的小組的電荷為0。
圖12D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖12D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖12D所示的小組的電荷為+1。
圖12E示出包括兩個Zn的小組。在圖12E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖12E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為晶胞)。
這裏，說明這些小組彼此接合的規則。圖12A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖12B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖12C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所 以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)和四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合構成中組。
圖13A示出構成In-Sn-Zn-O類層結構的中組的模型圖。圖13B示出由三個中組構成的大組。另外，圖13C示出從c軸方向上觀察圖13B的層結構時的原子排列。
在圖13A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以③表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖13A中，以①表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖13A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖13A中，構成In-Sn-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個 四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖12E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖13B所示的大組來可以得到In-Sn-Zn-O類結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn-O類的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物 、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖14A示出構成In-Ga-Zn-O類的層結構的中組的模型圖。
在圖14A中，構成In-Ga-Zn-O類層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn-O類層結構的中組不侷限於圖14A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
另外，在成膜時，較佳的是提高濺射氣體中的氧比率。例如，當作為濺射氣體使用氬及氧時，藉由將氧的流量比率設定為30%以上，可以提高構成CAAC-OS膜的結晶的結晶性，並且能夠對膜中的氧缺損進行氧填補。另外，藉由在150℃以上的高溫進行成膜，可以進一步提高構成CAAC-OS膜的結晶的結晶性。
另外，作為膜形成後的加熱處理，藉由在氮氣分或減壓下進行加熱處理之後，在氧氛圍或氮和氧的混合氛圍中進行加熱處理，可以使CAAC-OS膜中的氧過剩而有效地填補氧缺損。另外，較佳的是將該加熱處理的溫度設定為450℃左右。
上述使用CAAC-OS膜的電晶體等的元件的電特性得到提高，由此可以進一步提高工作的可靠性。
接著，在第四絕緣層521及第三絕緣層544中形成分別到達連接佈線541b、561b的接觸孔。該接觸孔可以利用已知的光刻法及蝕刻法形成。
然後，形成電晶體的源極電極和汲極電極中的一方的電極504、524及源極電極和汲極電極中的另一方的電極506、526。此時，源極電極和汲極電極中的另一方的電極506藉由接觸孔與連接佈線541b電連接，源極電極和汲極電極中的另一方的電極526藉由接觸孔與連接佈線561b 電連接。
該源極電極及汲極電極可以在利用濺射法等成膜方法形成導電膜之後利用已知的光刻法及蝕刻法形成。另外，該源極電極及汲極電極可以使用與連接佈線541a、541b、561a、561b相同的材料形成。
接著，以覆蓋該源極電極、汲極電極及半導體層502、522的方式形成第五絕緣層518作為閘極絕緣層(參照圖6A)。第五絕緣層518可以採用含有氧化矽、氧氮化矽、氮氧化矽、氧化鋁、氧化鎵、氧化鎵鋁、氧化鎵鋅、氧氮化鋁、氮氧化鋁、氧化鉿、氧化鉭、氧化釔、氧化鑭、矽酸鉿(HfSixOy(x>0，y>0))、添加有氮的矽酸鉿(HfSixOyNz(x>0，y>0，z>0))、添加有氮的鋁酸鉿(HfAlxOyNz(x>0，y>0，z>0))等的絕緣層的單層或疊層。這些絕緣層可以利用濺射法等形成。
接著，以隔著第五絕緣層518與半導體層502、522重疊的方式形成閘極電極508、528。該閘極電極可以藉由利用濺射法等成膜方法形成導電層之後利用已知的光刻法及蝕刻法形成。另外，該導電層可以使用與連接佈線541a、541b、561a、561b相同的材料形成。
接著，在第五絕緣層518及閘極電極508、528上形成第六絕緣層542(參照圖6B)。第六絕緣層542用作保護層，其可以使用與第四絕緣層521相同的材料形成。尤其是，當使用氧化鋁時半導體層中的氧不容易釋放，而可以抑制氧缺損的生成。
在該步驟，包括第三非線性元件203及第四非線性元件204的結構完成，其中第三非線性元件203及第四非線性元件204是作為通道形成區使用氧化物半導體的電晶體。
接著，從第六絕緣層542的表面形成分別到達第三非線性元件203及第四非線性元件204的源極電極和汲極電極中的一方的電極504、524及閘極電極508、528的接觸孔。該接觸孔可以使用已知的光刻法及蝕刻法形成。
然後，形成連接佈線509、529。此時，利用連接佈線509使第三非線性元件203的源極電極和汲極電極中的一方的電極504與閘極電極508短路，並利用連接佈線529使第四非線性元件204的源極電極和汲極電極中的一方的電極524與閘極電極528短路。
該連接佈線可以在利用濺射法等成膜方法形成導電膜之後利用已知的光刻法及蝕刻法形成。另外，該導電膜可以使用與連接佈線541a、541b、561a、561b相同的材料形成。
接著，以覆蓋連接佈線509、529以及第六絕緣層542的方式形成第七絕緣層546(參照圖7A)。第七絕緣層546可以使用與第三絕緣層544相同的材料及方法形成。另外，在圖7A中，示出第七絕緣層546的表面被平坦化了的狀態，但是也可以不進行平坦化。
接著，從第七絕緣層546的表面形成到達連接佈線541a、561a、509、529的多個接觸孔。該接觸孔可以利用 已知的光刻法及蝕刻法形成。
然後，形成藉由該接觸孔中的一個與連接佈線541a電連接的第二佈線102、藉由該接觸孔中的兩個與連接佈線561a及連接佈線509電連接的第一佈線101以及藉由該接觸孔中的一個與連接佈線529電連接的第三佈線103(參照圖7B)。注意，也可以另行形成第一佈線101、第二佈線102、第三佈線103，並設置與其接觸的連接佈線。
藉由上述步驟可以製造圖2所示的保護電路。
本實施例模式可以與本說明書中記載的其他的實施例模式適當地組合而實施。
實施例模式3
在本實施例模式中，對如下電晶體的結構進行說明：該電晶體具有與使用實施例模式2的氧化物半導體的電晶體的製造方法說明的電晶體的方式不同結構，並能夠用於實施例模式1及2所示的第三非線性元件203及第四非線性元件204。
圖8A所示的電晶體901具有：絕緣層902上的用作活性層的氧化物半導體層903；形成在氧化物半導體層903上的源極電極904及汲極電極905；氧化物半導體層903、源極電極904及汲極電極905上的閘極絕緣層906；以及在閘極絕緣層906上設置在與氧化物半導體層903重疊的位置上的閘極電極907。
圖8A所示的電晶體901是閘極電極907形成在氧化物半導體層903上的頂閘極型電晶體，並是源極電極904及汲極電極905形成在氧化物半導體層903上的頂接觸型電晶體。並且，在電晶體901中，源極電極904及汲極電極905不重疊於閘極電極907，在源極電極904及汲極電極905與閘極電極907之間設置有大於閘極絕緣層906的厚度的間隔。因此，電晶體901能夠抑制形成在源極電極904及汲極電極905與閘極電極907之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層903具有一對高濃度區908，該一對高濃度區908藉由在形成閘極電極907之後對氧化物半導體層903添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層903中的隔著閘極絕緣層906重疊於閘極電極907的區域是通道形成區909。在氧化物半導體層903中，在一對高濃度區908之間設置有通道形成區909。當為了形成高濃度區908添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。
例如，在將氮用作摻雜劑的情況下，高濃度區908中的氮原子的濃度較佳的是為5×1019/cm3以上1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區908的導電率比氧化物半導體層903中的其他區域的導電率高。因此，藉由在氧化物半導體層903中設置高濃度區908，可 以降低源極電極904和汲極電極905之間的電阻。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層903的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行1小時左右的加熱處理，高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構。藉由使高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區908的導電性，且降低源極電極904和汲極電極905之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極904和汲極電極905之間的電阻，在將氮用作摻雜劑的情況下，較佳的是將高濃度區908中的氮原子的濃度設定為1×1020/cm3以上並在7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層903也可以由CAAC-OS膜構成。在氧化物半導體層903由CAAC-OS膜構成時，與氧化物半導體層903由非晶構成的情況相比可以提高氧化物半導體層903的導電率，因此可以降低源極電極904和汲極電極905之間的電阻。
並且，藉由降低源極電極904和汲極電極905之間的電阻，即使進行電晶體901的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體901的微型化，可以縮小使用該電晶體的元件所占的面積而提高半導體裝置的集體密度。
圖11是將圖8A的電晶體901用於圖2的結構的保護電路的第三非線性元件203及第四非線性元件204時的剖面圖。後面說明的圖8B、8C、8D的電晶體也可以與圖11所示的圖8A的電晶體同樣地用於第三非線性元件203及第四非線性元件204。
圖8B所示的電晶體911具有：形成在絕緣層912上的源極電極914及汲極電極915；形成在源極電極914及汲極電極915上的用作活性層的氧化物半導體層913；氧化物半導體層913、源極電極914及汲極電極915上的閘極絕緣層916；以及在閘極絕緣層916上設置在與氧化物半導體層913重疊的位置中的閘極電極917。
圖8B所示的電晶體911是閘極電極917形成在氧化物半導體層913上的頂閘極型電晶體，並是源極電極914及汲極電極915形成在氧化物半導體層913下的底接觸型電晶體。並且，在電晶體911中，與電晶體901同樣，源極電極914及汲極電極915不重疊於閘極電極917，因此可以抑制形成在源極電極914及汲極電極915與閘極電極917之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層913具有一對高濃度區918，該一對高濃度區918藉由在形成閘極電極917之後對氧化物半導體層913添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層913中的隔著閘極絕緣層916重疊於閘極電極917的區域是通道形成區919。在氧化物半導體層913中，在一對高濃度區918之間設置有通道形成區 919。
高濃度區918可以與上述電晶體901所具有的高濃度區908同樣使用離子植入法來形成。作為用來形成高濃度區918的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區918中的氮原子的濃度較佳的是為5×1019/cm3以上1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區918的導電率比氧化物半導體層913中的其他區域的導電率高。因此，藉由在氧化物半導體層913中設置高濃度區918，可以降低源極電極914和汲極電極915之間的電阻。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層913的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行加熱處理，高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構。藉由使高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區918的導電性，且降低源極電極914和汲極電極915之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極914和汲極電極915之間的電阻，在將氮用作摻雜劑的情況下，較佳的是將高濃度區918中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層913也可以由CAAC-OS膜構成。在氧化物半導體層913由CAAC-OS膜構成時，與氧化物半導體層913由非晶構成的情況相比可以提高氧化物半導體層913的導電率，因此可以降低源極電極914和汲極電極915之間的電阻。
並且，藉由降低源極電極914和汲極電極915之間的電阻，即使進行電晶體911的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體911的微型化，可以縮小使用該電晶體的元件所占的面積而提高半導體裝置的集體密度。
圖8C所示的電晶體921具有：絕緣層922上的用作活性層的氧化物半導體層923；形成在氧化物半導體層923上的源極電極924及汲極電極925；氧化物半導體層923、源極電極924及汲極電極925上的閘極絕緣層926；以及在閘極絕緣層926上設置在與氧化物半導體層923重疊的位置中的閘極電極927。並且，電晶體921還具有設置於閘極電極927的側部的由絕緣層形成的側壁930。
圖8C所示的電晶體921是閘極電極927形成在氧化物半導體層923上的頂閘極型電晶體，並是源極電極924及汲極電極925形成在氧化物半導體層923上的頂接觸型電晶體。並且，在電晶體921中，與電晶體901同樣，源極電極924及汲極電極925不重疊於閘極電極927，因此可以抑制形成在源極電極924及汲極電極925與閘極電極927之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層923具有一對高濃度區928及一對低濃度區929，該一對高濃度區928及一對低濃度區929藉由在形成閘極電極927之後對氧化物半導體層923添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層923中的隔著閘極絕緣層926重疊於閘極電極927的區域是通道形成區931。在氧化物半導體層923中，在一對高濃度區928之間設置有一對低濃度區929，並且在一對低濃度區929之間設置有通道形成區931。並且，一對低濃度區929設置在氧化物半導體層923中的隔著閘極絕緣層926重疊於側壁930的區域中。
高濃度區928及低濃度區929可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區928的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區928中的氮原子的濃度較佳的是為5×1019/cm3以上且1×1022/cm3以下，低濃度區929中的氮原子的濃度較佳的是為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度區928的導電率比氧化物半導體層923中的其他區域的導電率高。因此，藉由在氧化物半導體層923中設置高濃度區928，可以降低源極電極924和汲極電極925之間的電阻。另外，藉由在通道形成區931和高濃度區928之間設置低濃度區920，可以減輕短通道效應所導致的臨界電壓的負向漂移 。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層923的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區929也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由使高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區928的導電性，且降低源極電極924和汲極電極925之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極924和汲極電極925之間的電阻，在將氮用作摻雜劑的情況下，較佳的是將高濃度區928中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層923也可以由CAAC-OS膜構成。在氧化物半導體層923由CAAC-OS膜構成時，與氧化物半導體層923由非晶構成的情況相比可以提高氧化物半導體層923的導電率，因此可以降低源極電極924和汲極電極925之間的電阻。
並且，藉由降低源極電極924和汲極電極925之間的電阻，即使進行電晶體921的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體921的微型化，可以縮小使用該電晶體的元件所占的面積而提高半導體裝 置的集體密度。
圖8D所示的電晶體941具有：形成在絕緣層942上的源極電極944及汲極電極945；形成在源極電極944及汲極電極945上的用作活性層的氧化物半導體層943；氧化物半導體層943、源極電極944及汲極電極945上的閘極絕緣層946；以及在閘極絕緣層946上設置在與氧化物半導體層943重疊的位置中的閘極電極947。並且，電晶體941還具有設置於閘極電極947的側部的由絕緣層形成的側壁950。
圖8D所示的電晶體941是閘極電極947形成在氧化物半導體層943上的頂閘極型電晶體，並是源極電極944及汲極電極945形成在氧化物半導體層943下的底接觸型電晶體。並且，在電晶體941中，與電晶體901同樣，源極電極944及汲極電極945不重疊於閘極電極947，因此可以抑制形成在源極電極944及汲極電極945與閘極電極947之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體層943具有一對高濃度區948及一對低濃度區949，該一對高濃度區948及一對低濃度區949藉由在形成閘極電極947之後對氧化物半導體層943添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體層943中的隔著閘極絕緣層946重疊於閘極電極947的區域是通道形成區951。在氧化物半導體層943中，在一對高濃度區948之間設置有一對低濃度區949，並且在一對低濃度區949之間設置有通道形成區951。並且，一對 低濃度區949設置在氧化物半導體層943中的隔著閘極絕緣層946重疊於側壁950的區域中。
高濃度區948及低濃度區949可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區948的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區948中的氮原子的濃度較佳的是為5×1019/cm3以上且1×1022/cm3以下，低濃度區949中的氮原子的濃度較佳的是為5×1018/cm3以上且低於5×1019/cm3。
添加有賦予n型導電性的摻雜劑的高濃度區948的導電率比氧化物半導體層943中的其他區域的導電率高。因此，藉由在氧化物半導體層943中設置高濃度區948，可以降低源極電極944和汲極電極945之間的電阻。另外，藉由在通道形成區951和高濃度區948之間設置低濃度區949，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn-O類氧化物半導體用於氧化物半導體層943的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區949也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由使高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區948的導電性 ，且降低源極電極944和汲極電極945之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極944和汲極電極945之間的電阻，在將氮用作摻雜劑的情況下，較佳的是將高濃度區948中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體層943也可以由CAAC-OS膜構成。在氧化物半導體層943由CAAC-OS膜構成時，與氧化物半導體層943由非晶構成的情況相比可以提高氧化物半導體層943的導電率，因此可以降低源極電極944和汲極電極945之間的電阻。
並且，藉由降低源極電極944和汲極電極945之間的電阻，即使進行電晶體941的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體941的微型化，可以縮小使用該電晶體的元件所占的面積而提高半導體裝置的集體密度。
另外，作為在使用氧化物半導體的電晶體中使用自對準製程製造用作源極區或汲區的高濃度區的方法之一，公開了使氧化物半導體層的表面露出且進行氬電浆處理來降低氧化物半導體層的暴露於電浆的區域的電阻率的方法(S.Jeon et al.“180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Applications”,IEDM Tech.Dig.,pp.504-507,2010.)。
但是，在上述製造方法中，在形成閘極絕緣層之後，需要部分地去除閘極絕緣層，以使成為源極區或汲區的部分露出。因此，在去除閘極絕緣層時，下層的氧化物半導體層也被部分地過蝕刻，而成為源極區或汲區的部分的厚度減薄。其結果，源極區或汲區的電阻增加，並且容易產生過蝕刻所導致的電晶體的特性不良。
為了進行電晶體的微型化，需要採用加工精度高的乾蝕刻法。但是，在採用不能充分確保氧化物半導體層與閘極絕緣層的選擇比的乾蝕刻法時，容易顯著產生上述過蝕刻。
例如，如果氧化物半導體層具有充分厚的厚度，就過蝕刻也不成為問題，但是在將通道長度設定為200nm以下時，為了防止短通道效應，需要氧化物半導體層中的成為通道形成區的部分的厚度為20nm以下，較佳的是為10nm以下。在處理這種厚度薄的氧化物半導體層時，氧化物半導體層的過蝕刻不是較佳的，這是因為由氧化物半導體層的過蝕刻導致如上所述的源極區或汲區的電阻增加及電晶體的特性不良的緣故。
但是，如公開的本發明的一個方式，藉由在不使氧化物半導體層露出且使閘極絕緣層殘留的情況下對氧化物半導體層添加摻雜劑，可以防止氧化物半導體層的過蝕刻而減輕給氧化物半導體層帶來的過剩的損傷。另外，也可以保持氧化物半導體層與閘極絕緣層的介面清潔。由此，可以提高電晶體的特性及可靠性。
本實施例模式可以與本說明書中記載的其他的實施例模式適當地組合而實施。
實施例模式4
在本實施例模式中，作為能夠使用實施例模式1說明的保護電路的半導體裝置的一個例子，對儲存裝置的電路結構及其工作進行說明。另外，由於本實施例模式的儲存裝置由使用矽的元件與使用氧化物半導體的元件形成，所以不需要特殊的用來形成該保護電路的製程，而可以與其他的元件在同一製程中形成該保護電路。
圖9A和9B是儲存裝置的儲存單元的電路圖。這裏，作為第一電晶體860採用使用矽形成的p通道型電晶體，作為第二電晶體862採用使用氧化物半導體形成的n通道型電晶體。
在圖9A所示的儲存單元中，第一佈線(L1)與第一電晶體860的源極電極和汲極電極中的一方電連接，並且第二佈線(L2)與第一電晶體860的源極電極和汲極電極中的另一方電連接。另外，第三佈線(L3)與第二電晶體862的源極電極和汲極電極中的一方電連接，並且第四佈線(L4)與第二電晶體862的閘極電極電連接。再者，第一電晶體860的閘極電極及第二電晶體862的源極電極和汲極電極中的另一方與電容元件864的電極中的一方電連接，並且第五佈線(L5)與電容元件864的電極中的另一方電連接。
在圖9A所示的儲存單元中，藉由有效地利用能夠保持第一電晶體860的閘極電極的電位的特徵，可以如下面所示地進行資訊的寫入、保持以及讀出。
首先，對資訊的寫入和保持進行說明。首先，將第四佈線的電位設定為使第二電晶體862成為導通狀態的電位，來使第二電晶體862成為導通狀態。由此，對第一電晶體860的閘極電極和電容元件864施加第三佈線的電位。也就是說，對第一電晶體860的閘極電極施加指定的電荷。在此，將施加不同的電位的兩種電荷(以下將施加低電位的電荷稱為電荷QL，將施加高電位的電荷稱為電荷QH)中的任一方施加到第一電晶體860的閘極電極。另外，也可以使用施加不同電位的三個或三個以上的電荷來提高儲存容量。然後，藉由將第四佈線的電位設定為使第二電晶體862成為截止狀態的電位，來使第二電晶體862成為截止狀態，而保持對第一電晶體860的閘極電極施加的電荷。
由於使用氧化物半導體形成的第二電晶體862的截止電流極小，因此第一電晶體860的閘極電極的電荷被長時間地保持。
接著，對資訊的讀出進行說明。當在對第一佈線施加指定的電位(恆電位)的狀態下對第五佈線施加適當的電位(讀出電位)時，根據保持在第一電晶體860的閘極電極中的電荷量，第二佈線具有不同的電位。這是因為當第一電晶體860為p通道型時，對第一電晶體860的閘極電 極施加QH時的外觀上的臨界值Vth_H低於對第一電晶體860的閘極電極施加QL時的外觀上的臨界值Vth_L的緣故。在此，外觀上的臨界值是指為了使第一電晶體860成為“導通狀態”所需要的第五佈線的電位。從而，藉由將第五佈線的電位設定為Vth_L和Vth_H之間的電位V0，可以辨別對第一電晶體860的閘極電極施加的電荷。例如，在寫入中，在對第一電晶體860的閘極電極施加QH的情況下，即使第五佈線的電位成為V0(>Vth_H)，第一電晶體860也成為“截止狀態”。在對第一電晶體860的閘極電極施加QL的情況下，當第五佈線的電位成為V0(<Vth_L)時，第一電晶體860處於“導通狀態”。因此，藉由看第二佈線的電位可以讀出所保持有的資訊。
另外，當將儲存單元配置為陣列狀而使用時，需要可以唯讀出所希望的儲存單元的資訊。像這樣，當讀出指定的儲存單元的資訊，且不讀出指定的儲存單元以外的儲存單元的資訊時，對讀出的目標之外的儲存單元的第五佈線施加不管閘極電極的狀態如何都使第一電晶體860成為“截止狀態”的電位，也就是大於Vth_L的電位，即可。或者，對第五佈線施加不管閘極電極的狀態如何都使第一電晶體860成為“導通狀態”的電位，也就是小於Vth_H的電位。
接著，對資訊的重寫進行說明。資訊的重寫與上述資訊的寫入及保持同樣進行。也就是說，將第四佈線的電位設定為使第二電晶體862成為導通狀態的電位，而使第二 電晶體862成為導通狀態。由此，對第一電晶體860的閘極電極及電容元件864施加第三佈線的電位(有關新的資訊的電位)。然後，藉由將第四佈線的電位設定為使第二電晶體862成為截止狀態的電位，使第二電晶體862成為截止狀態，而使第一電晶體860的閘極電極成為施加有有關新的資訊的電荷的狀態。
像這樣，根據所公開的發明的儲存裝置藉由再次進行資訊的寫入來可以直接重寫資訊。因此，不需要快閃記憶體等所需要的使用高電壓從浮動閘極抽出電荷的處理，可以抑制起因於擦除工作的工作速度的降低。換言之，可以實現儲存裝置的高速工作。
另外，藉由將第二電晶體862的源極電極和汲極電極中的另一方電連接到第一電晶體860的閘極電極，該源極電極(或汲極電極)起到與用作非揮發性記憶元件的浮動閘極型電晶體的浮動閘極同等的作用。下面，有時將第二電晶體862的源極電極和汲極電極中的一方與第一電晶體860的閘極電極電連接的部分稱為節點FG。當第二電晶體862處於截止狀態時，可以認為該節點FG被埋設在絕緣體中，在節點FG中保持有電荷。因為使用氧化物半導體的第二電晶體862的截止電流為使用矽半導體形成的電晶體的截止電流的十萬分之一以下，所以可以不考慮由於第二電晶體862的洩漏而導致的儲存在節點FG中的電荷的消失。也就是說，藉由利用使用氧化物半導體的第二電晶體862，可以實現即使沒有電力供給也能夠保持資訊的非 揮發性儲存裝置。
例如，當室溫(25℃)下的第二電晶體862的截止電流為10zA(1zA(zeptoampere)是1×10-21A)以下，並且電容元件864的電容值為10fF左右時，至少可以保持資料104秒以上。另外，當然該保持時間根據電晶體特性或電容值而變動。
另外，在圖9A所示的儲存單元中，不存在習知的浮動閘極型電晶體中被指出的閘極絕緣層(隧道絕緣層)的劣化的問題。也就是說，可以解決以往被視為問題的將電子注入到浮動閘極時的閘極絕緣層的劣化問題。這意味著在原理上不存在寫入次數的限制。另外，也不需要在習知的浮動閘型電晶體中當寫入或擦除資料時所需要的高電壓。
可以認為構成圖9A所示的儲存單元的電晶體等的要素包括電阻器和電容器，因此可以將圖9A所示的儲存單元看作如圖9B所示的儲存單元。換言之，在圖9A中，可以認為第一電晶體860和電容元件864分別包括電阻器和電容器。R1和C1分別是電容元件864的電阻值和電容值，電阻值R1相當於構成電容元件864的絕緣層的電阻值。另外，R2和C2分別是第一電晶體860的電阻值和電容值，電阻值R2相當於第一電晶體860處於導通狀態時的閘極絕緣層的電阻值，電容值C2相當於所謂的閘極電容(形成在閘極電極和源極電極或汲極電極之間的電容、以及形成在閘極電極和通道形成區之間的電容)的電容值。
在第二電晶體862處於截止狀態時的源極電極和汲極電極之間的電阻值(也稱為有效電阻)為ROS的情況下，在第二電晶體862的閘極洩漏電流充分小的條件下，當R1及R2滿足R1ROS(R1為ROS以上)、R2ROS(R2為ROS以上)時，電荷的保持期間(也可以稱為資訊的保持期間)主要由第二電晶體862的截止電流決定。
反之，當不滿足該條件時，即使第二電晶體862的截止電流足夠小也難以充分確保保持期間。這是因為第二電晶體862的截止電流之外的洩漏電流(例如，產生在第一電晶體860的源極電極和閘極電極之間的洩漏電流等)大。由此，可以說本實施例模式所公開的儲存單元較佳的是滿足R1ROS(R1為ROS以上)及R2ROS(R2為ROS以上)的關係。
另一方面，C1和C2較佳的是滿足C1C2(C1為C2以上)的關係。這是因為藉由增大C1，當由第五佈線控制節點FG的電位時，可以將第五佈線的電位高效地施加到節點FG，而可以將施加到第五佈線的電位(例如，讀出電位和非讀出電位)間的電位差抑制為小的緣故。
像這樣，藉由滿足上述關係，可以實現更佳的儲存單元。另外，R1和R2可以由第一電晶體860的閘極絕緣層和電容元件864的絕緣層控制。C1和C2也是同樣的。因此，較佳的是適當地設定閘極絕緣層的材料或厚度等，以滿足上述關係。
在本實施例模式所示的儲存單元中，節點FG起到與 快閃記憶體等的浮動閘極型電晶體的浮動閘極同等的作用，但是，本實施例模式的節點FG具有根本不同的特徵。
因為在快閃記憶體中施加到控制閘極的電位高，所以為了防止該電位影響到鄰近的單元的浮動閘極，需要保持各單元之間的一定程度的間隔。而這是阻礙儲存裝置的高集體化的主要原因之一。該原因起因於藉由施加高電場來產生穿隧電流的快閃記憶體的根本原理。
另一方面，本實施例模式中的儲存單元藉由使用氧化物半導體的電晶體的開關工作，而不使用如上所述的藉由穿隧電流進行電荷注入的原理。就是說，不需要快閃記憶體所需要的用於注入電荷的高電場。由此，因為不需要考慮到控制閘極帶給鄰近的單元的高電場的影響，所以容易實現高集體化。
因此，本實施例模式中的儲存裝置在不需要大型升壓電路等方面優越於快閃記憶體。例如，在寫入兩級(1位元)的資訊的情況下，在一個儲存單元中，可以將施加到儲存單元的電壓(同時施加到儲存單元的各電極的最大電位與最小電位之間的差異)的最大值設定為5V以下，較佳的是為3V以下。
並且，當使構成電容元件864的絕緣層的相對介電常數εr1與構成第一電晶體860的絕緣層的相對介電常數εr2不同時，可以容易地在使構成電容元件864的絕緣層的面積S1和第一電晶體860中構成閘極電容的絕緣層的面積S2滿足2．S2s1(2．S2為S1以上)，較佳的是滿 足S2S1(S2為S1以上)的同時實現C1C2(C1為C2以上)。換言之，可以容易地在縮減構成電容元件864的絕緣層的面積的同時實現C1C2。明確而言，例如，作為構成電容元件864的絕緣層，可以採用由氧化鉿等的high-k材料構成的層或由氧化鉿等的high-k材料構成的層與由氧化物半導體構成的層的疊層結構，並將εr1設定為10以上，較佳的是設定為15以上，而作為構成閘極電容的絕緣層，可以採用氧化矽等，並滿足εr2=3至4。
藉由並用這種結構，可以進一步實現儲存裝置的高集體化。
另外，為了增大儲存裝置的儲存容量，除了高集體化以外還可以採用多值化的方法。例如，藉由採用對儲存單元之一寫入三級以上的資訊的結構，與寫入兩級(1位元)的資訊的情況相比，可以增大儲存容量。例如，藉由不僅向第一電晶體的閘極電極供應如上所述的施加低電位的電荷QL、施加高電位的電荷QH，而且還供應施加其他電位的電荷Q，可以實現多值化。
如上所述，藉由由使用矽的電晶體及使用氧化物半導體的電晶體構成電路，可以形成保持特性優越的儲存裝置。另外，該儲存裝置可以無需使用特殊的製程就可以設置實施例模式1中說明的保護電路。
本實施例模式可以與本說明書中記載的其他的實施例模式適當地組合而實施。
實施例模式5
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的場效應遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的場效應遷移率。
當以半導體本來的遷移率為μ0，以所測量的場效應遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，可以由下述公式表示其關係。
在此，E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中可以由下述公式表示其關係。
在此，e是元電荷，N是通道內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道中的載子數，Cox是每單位面積的電容，Vg是閘電壓，t是通道的厚度。注意，在採用厚度為30nm以下的半導體層的情況下，通道的厚度可以與半導體層的厚度相同。線性區中的汲電流Id可以由下述公式表示。
[公式4]
在此，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電極電壓。當用Vg除上述公式的兩邊，且對兩邊取對數時，成為下述公式。
公式5的右邊是Vg的函數。由上述公式可知，可以根據以縱軸為ln(Id/Vg)以橫軸為1/Vg來標繪出測量值而得到的圖表的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In：Sn：Zn=1：1：1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等且根據藉由公式2及公式3可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn氧化物中測量出來的遷移率為35cm2/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0成為120cm2/Vs。
另外，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道和閘極絕緣層之間的介面中的散射的影響。換言之，離閘極絕緣層介面有x的距離的位置上的遷移率μ1可以由下述公式表示。
在此，D是閘極方向上的電場，且B、G是常數。B 及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘電壓增高)時，公式6的第二項也增加，所以遷移率μ1降低。
圖15示出計算一種電晶體的遷移率μ2而得到的結果，在該電晶體中將沒有半導體內部的缺陷的理想的氧化物半導體用於通道。另外，在計算中，使用Synopsys公司製造的裝置類比軟體Sentaurus Device，並且作為氧化物半導體，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲極電極的功函數設定為4.6電子伏特。另外，將閘極絕緣層的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度和通道幅度都為10μm，而閘電壓Vd為0.1V。
如圖15所示，雖然當閘電壓為1V多時遷移率示出100cm2/Vs以上的峰值，但是當閘電壓更高時，介面散亂變大，並遷移率降低。另外，為了降低介面散亂，較佳的是在原子級上將半導體層表面設定為平坦(Atomic Layer Flatness)。
圖16A至圖18C示出對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算而得到的結果。 另外，圖19A和19B示出用於計算的電晶體的剖面結構。圖19A和19B所示的電晶體在氧化物半導體層中具有呈現n+導電型的半導體區2103a及半導體區2103c。半導體區2103a及半導體區2103c的電阻率為2×10-3Ωcm。
圖19A所示的電晶體形成在基底絕緣層2101和以埋入在基底絕緣層2101中的方式形成的由氧化鋁形成的埋入絕緣物2102上。電晶體包括半導體區2103a、半導體區2103c、夾在它們之間且成為通道形成區的本質半導體區2103b、閘極電極2105。閘極電極2105的幅度為33nm。
在閘極電極2105和半導體區2103b之間具有閘極絕緣層2104，在閘極電極2105的雙側面具有側壁絕緣物2106a及側壁絕緣物2106b，並且在閘極電極2105的上部具有用來防止閘極電極2105與其他佈線的短路的絕緣物2107。側壁絕緣物的幅度為5nm。另外，以接觸於半導體區2103a及半導體區2103c的方式具有源極電極2108a及汲極電極2108b。另外，該電晶體的通道幅度為40nm。
圖19B所示的電晶體與圖19A所示的電晶體的相同之處為：形成在基底絕緣層2101和由氧化鋁形成的埋入絕緣物2102上；並且包括半導體區2103a、半導體區2103c、夾在它們之間的本質半導體區2103b、幅度為33nm的閘極電極2105、閘極絕緣層2104、側壁絕緣物2106a及側壁絕緣物2106b、絕緣物2107以及源極電極2108a及汲極電極2108b。
圖19A所示的電晶體與圖19B所示的電晶體的不同之 處為側壁絕緣物2106a及側壁絕緣物2106b下的半導體區的導電型。在圖19A所示的電晶體中側壁絕緣物2106a及側壁絕緣物2106b下的半導體區為呈現n+導電型的半導體區2103a及半導體區2103c，而在圖19B所示的電晶體中側壁絕緣物2106a及側壁絕緣物2106b下的半導體區為本質的半導體區2103b。換言之，在圖19B所示的半導體層中具有既不與半導體區2103a(半導體區2103c)重疊也不與閘極電極2105重疊的寬度為Loff的區域。將該區域稱為偏置(offset)區，並且將其幅度稱為偏置長度。如圖式所示，偏置長度與側壁絕緣物2106a(側壁絕緣物2106b)的幅度相同。
用於計算的其他參數為如上所述的參數。在計算中，使用Synopsys公司製造的裝置類比軟體Sentaurus Device。圖16A至16C示出圖19A所示的結構的電晶體的汲電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極與源極電極的電位差)依賴性。將汲電壓(汲極電極與源極電極的電位差)設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。
圖16A為閘極絕緣層的厚度為15nm時的圖，圖16B為閘極絕緣層的厚度為10nm時的圖，並且圖16C為閘極絕緣層的厚度為5nm時的圖。閘極絕緣層越薄，尤其是截止狀態下的汲電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲電流Id(導通電流)沒有顯著的變化。並且示出在汲電壓為1V左右時，汲電 流超過記憶元件等所需要的電流，即超過10μA。
圖17A至17C示出在圖19B所示的結構的電晶體中當偏置長度Loff為5nm時的汲電流Id(實線)及遷移率μ(虛線)的汲電壓Vg依賴性。將汲電壓設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖17A為閘極絕緣層的厚度為15nm時的圖，圖17B為閘極絕緣層的厚度為10nm時的圖，並且圖17C為閘極絕緣層的厚度為5nm時的圖。
另外，圖18A至18C示出在圖19B所示的結構的電晶體中當偏置長度Loff為15nm時的汲電流Id(實線)及遷移率μ(虛線)的汲電壓依賴性。將汲電壓設定為+1V來計算汲電流Id，並且將汲電壓設定為+0.1V來計算遷移率μ。圖18A為閘極絕緣層的厚度為15nm時的圖，圖18B為閘極絕緣層的厚度為10nm時的圖，並且圖18C為閘極絕緣層的厚度為5nm時的圖。
無論在圖17A至17C中還是在圖18A至18C中，閘極絕緣層越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖16A至16C中遷移率μ的峰值為80cm2/Vs左右，而在圖17A至17C中遷移率μ的峰值為60cm2/Vs左右，且在圖18A至18C中遷移率μ的峰值為40cm2/Vs左右，並且偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止 電流的降低相比則要平緩得多。另外，示出在汲電壓為1V左右時，汲電流超過記憶元件等所需要的電流，即超過10μA。
實施例模式6
在本實施例模式中，使用圖10A至10F而對將上述實施例模式所說明的半導體裝置應用於電子裝置的情況進行說明。在本實施例模式中，對將本發明的一個方式的半導體裝置用於如下電子裝置的情況進行說明，即：電腦；行動電話機；可攜式資訊終端(包括可攜式遊戲機、音頻再現裝置等)；數位相機、數位攝像機等的影像拍攝裝置；電子紙；以及電視機等。
圖10A示出筆記本型個人電腦，其包括外殼701、外殼702、顯示部703以及鍵盤704等。之前的實施例模式所示的半導體裝置設置在外殼701和外殼702中的至少一個中。因此，可以實現小型化且可靠性高的筆記本型個人電腦。
圖10B示出可攜式資訊終端(PDA)，其主體711包括顯示部713、外部介面715以及操作按鈕714等。另外，還可以使用觸控筆712等對可攜式資訊終端進行操作。之前的實施例模式所示的半導體裝置設置在主體711中。因此，可以實現小型化且可靠性高的可攜式資訊終端。
圖10C示出安裝有電子紙的電子書閱讀器，該電子書閱讀器720包括外殼721和外殼723的兩個外殼。外殼 721和外殼723分別設置有顯示部725和顯示部727。外殼721和外殼723由軸部737相連接，且可以以該軸部737為軸進行開閉動作。另外，外殼721包括電源731、操作鍵733以及揚聲器735等。之前的實施例模式所示的半導體裝置設置在外殼721和外殼723中的至少一個。因此，可以實現小型化且可靠性高的電子書閱讀器
圖10D示出行動電話機，其包括外殼740和外殼741的兩個外殼。再者，外殼740和外殼741滑動而可以從如圖10D所示那樣的展開狀態變成重疊狀態，所以可以實現適於攜帶的小型化。另外，外殼741包括顯示面板742、揚聲器743、麥克風744、操作鍵745、指向裝置746、拍攝裝置747以及外部連接電極748等。此外，外殼740包括進行行動電話機的充電的太陽能電池749和外部記憶體插槽750等。另外，天線內置在外殼741中。之前的實施例模式所示的半導體裝置設置在外殼740和外殼741中的至少一個。因此，可以實現小型化且可靠性高的行動電話機。
圖10E示出數位相機，其包括主體761、顯示部767、取景器763、操作開關764、顯示部765和電池766等。之前的實施例模式所示的半導體裝置設置在主體761中。因此，可以實現小型化且可靠性高的數位相機。
圖10F示出電視機，其包括外殼771、顯示部773和支架775等。可以藉由利用外殼771具有的開關和遙控器780來進行電視機770的操作。外殼771和遙控器780安 裝有之前的實施例模式所示的半導體裝置。因此，可以實現小型化且可靠性高的電視機。
如上所述，本實施例模式所示的電子裝置安裝有根據之前的實施例模式的半導體裝置。所以，可以實現小型化且可靠性高的電子裝置。
本實施例模式可以與本說明書中記載的其他的實施例模式適當地組合而實施。
實施例1
將以In、Sn、Zn為主要成分的氧化物半導體用於通道形成區的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體層之後進行熱處理來可以得到良好的特性。另外，主要成分是指占組成比5atomic%以上的元素。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後意圖性地加熱基板，可以提高電晶體的場效應遷移率。另外，藉由使電晶體的臨界電壓向正方向漂移來可以實現常關閉化。
例如，圖20A至20C示出使用以In、Sn、Zn為主要成分且通道長度L為3μm且通道寬度W為10μm的氧化物半導體層以及厚度為100nm的閘極絕緣層的電晶體的特性。另外，Vd為10V。
圖20A示出意圖性地不加熱基板藉由濺射法形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性 。此時場效應遷移率為18.8cm2/Vsec。另一方面，藉由意圖性地加熱基板形成以In、Sn、Zn為主要成分的氧化物半導體層，可以提高場效應遷移率。圖20B示出將基板加熱為200℃來形成以In、Sn、Zn為主要成分的氧化物半導體層時的電晶體特性，此時的場效應遷移率為32.2cm2/Vsec。
藉由在形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行熱處理，可以進一步提高場效應遷移率。圖20C示出在200℃下形成以In、Sn、Zn為主要成分的氧化物半導體層之後進行650℃的熱處理時的電晶體特性。此時場效應遷移率為34.5cm2/Vsec。
藉由意圖性地加熱基板，可以降低在成膜時混入到氧化物半導體層中的水分。此外，藉由在成膜後進行熱處理，還可以從氧化物半導體層中釋放而去除氫、羥基或水分，如上述那樣可以提高場效應遷移率。上述場效應遷移率的提高可以認為不僅是因為藉由脫水化．脫氫化去除雜質，而且因為藉由高密度化使原子間距離變短的緣故。此外，藉由從氧化物半導體去除雜質而使其高純度化，可以實現結晶化。可以預測到像這樣被高純度化的非單晶氧化物半導體會能夠實現理想的超過100cm2/Vsec的場效應遷移率。
也可以對以In、Sn、Zn為主要成分的氧化物半導體注入氧離子，藉由熱處理釋放該氧化物半導體所含有的氫、羥基或水分，在該熱處理同時或藉由在該熱處理之後的 熱處理使氧化物半導體晶化。藉由上述晶化或再晶化的處理可以得到結晶性良好的非單晶氧化物半導體。
藉由意圖性地加熱基板進行成膜及/或在成膜後進行熱處理，不僅可以提高場效應遷移率，而且還有助於實現電晶體的常截止化。將意圖性地不加熱基板而形成的以In、Sn、Zn為主要成分的氧化物半導體層用作通道形成區的電晶體有臨界電壓漂移到負一側的傾向。然而，在採用藉由意圖性地加熱基板來形成的氧化物半導體層時，可以解決該臨界電壓的負漂移化的問題。換言之，臨界電壓向電晶體成為常截止的方向漂移，並且從圖20A和圖20B的對比也可以確認到該傾向。
另外，也可以藉由改變In、Sn及Zn的比率來控制臨界電壓，作為組成比採用In：Sn：Zn=2：1：3來可以實現電晶體的常截止化。另外，藉由作為靶材的組成比採用In：Sn：Zn=2：1：3，可以獲得結晶性高的氧化物半導體層。
將意圖性的基板加熱溫度或熱處理溫度設定為150℃以上，較佳的是設定為200℃以上，更佳的是設定為400℃以上。藉由在更高的溫度下進行成膜或進行熱處理，可以實現電晶體的常截止化。
另外，藉由意圖性地加熱基板來形成膜及/或在成膜後進行熱處理，可以提高對於閘極偏壓．應力的穩定性。例如，在2MV/cm、150℃、一個小時的施加條件下，可以使漂移分別為小於±1.5V，較佳的是為小於1.0V。
實際上，對在形成氧化物半導體層後不進行加熱處理 的樣品1和進行了650℃的加熱處理的樣品2的電晶體進行BT測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，而對電晶體的Vg-Id特性進行測量。另外，Vd表示汲電壓(汲極電極與源極電極的電位差)。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為2MV/cm的方式將Vg設定為20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，而進行電晶體的Vg-Id測量。將該測試稱為正BT測試。
與此同樣，首先將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，以使施加到閘極絕緣層的電場強度成為-2MV/cm的方式將Vg設定為-20V，一直保持該狀態一個小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id進行測量。將該測試稱為負BT測試。
圖21A示出樣品1的正BT測試的結果，而圖21B示出負BT測試的結果。另外，圖22A示出樣品2的正BT測試的結果，而圖22B示出負BT測試的結果。
樣品1的因正BT測試及負BT測試而發生的臨界電壓變動分別為1.80V及-0.42V。另外，樣品2的因正BT測試及負BT測試而發生的臨界電壓變動分別為0.79V及0.76V。樣品1及樣品2的BT測試前後的臨界電壓變動都 小，由此可知其可靠性高。
熱處理可以在氧氛圍中進行，但是也可以首先在氮、惰性氣體或減壓下進行熱處理之後在含有氧的氛圍中進行熱處理。藉由在首先進行脫水化．脫氫化之後將氧添加到氧化物半導體，可以進一步提高熱處理的效果。此外，作為後面添加氧的方法，也可以採用以電場加速氧離子並將其注入到氧化物半導體層中的方法。
雖然在氧化物半導體中及該氧化物半導體與接觸於其的膜之間的介面容易產生由氧缺陷導致的缺陷，但是藉由該熱處理使氧化物半導體中含有過剩的氧，可以利用過剩的氧補充不斷產生的氧缺陷。過剩的氧是主要存在於晶格間的氧，並且藉由將該氧濃度設定為1×1016/cm3以上且2×1020/cm3以下，可以在不使結晶變歪等的狀態下使氧化物半導體中含有氧。
此外，藉由熱處理至少在氧化物半導體的一部分中含有結晶，可以獲得更穩定的氧化物半導體層。例如，在使用組成比為In：Sn：Zn=1：1：1的靶材，意圖性地不加熱基板而進行濺射成膜來形成的氧化物半導體層中，藉由利用X線繞射(XRD：X-Ray Diffraction)觀察到光暈圖案(halo pattern)。藉由對該所形成的氧化物半導體層進行熱處理，可以使其結晶化。雖然熱處理溫度是任意的溫度，但是例如藉由進行650℃的熱處理，可以利用X線繞射觀察到明確的繞射峰值。
實際進行In-Sn-Zn-O膜的XRD分析。作為XRD繞射 ，使用Bruker AXS公司製造的X線繞射裝置D8 ADVANCE並利用平面外(Out-of-Plane)法來進行測量。
作為進行XRD分析的樣品，準備樣品A及樣品B。以下說明樣品A及樣品B的製造方法。
在完成了脫氫化處理的石英基板上形成厚度為100nm的In-Sn-Zn-O膜。
在氧氛圍下使用濺射裝置以100W(DC)的功率來形成In-Sn-Zn-O膜。作為靶材使用原子數比為In：Sn：Zn=1：1：1的In-Sn-Zn-O靶材。另外，將成膜時的基板加熱溫度設定為200℃。藉由上述步驟製造的樣品為樣品A。
接著，對以與樣品A相同的方法製造的樣品以650℃的溫度進行加熱處理。首先，在氮氛圍下進行一個小時的加熱處理，然後不降低溫度地在氧氛圍下再進行一個小時的加熱處理。藉由上述步驟製造的樣品為樣品B。
圖23示出樣品A及樣品B的XRD光譜。在樣品A中沒有觀測到起因於結晶的峰值，但是在樣品B中當2θ為35deg近旁及37deg至38deg時觀察到起因於結晶的峰值。
像這樣，藉由在形成以In、Sn、Zn為主要成分的氧化物半導體時意圖性地進行加熱及/或在成膜後進行加熱處理，可以提高電晶體特性。
該基板加熱或熱處理起到不使膜中含有對於氧化物半導體來說是惡性雜質的氫或羥基或者從膜中去除該雜質的 作用。換言之，藉由去除在氧化物半導體中成為施體雜質的氫來可以實現高純度化，由此可以實現電晶體的常截止化，並且藉由氧化物半導體被高純度化來可以使截止電流為1aA/μm以下。在此，上述截止電流值的每單位示出每通道寬度1μm的電流值。
圖24示出電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，為了方便起見，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。
明確而言，如圖24所示那樣，當基板溫度為125℃時可以將截止電流設定為1aA/μm(1×10-18A/μm)以下，當基板溫度為85℃時設定為100zA/μm(1×10-19A/μm)以下，當基板溫度為室溫(27℃)時設定為1zA/μm(1×10-21A/μm)以下。較佳的是，當基板溫度為125℃時可以將其設定為0.1aA/μm(1×10-19A/μm)以下，當85℃時設定為10zA/μm(1×10-20A/μm)以下，當室溫時設定為0.1zA/μm(1×10-22A/μm)以下。上述截止電流值明顯比將Si用於半導體膜的電晶體的截止電流值極低。
當然，為了防止當形成氧化物半導體層時氫或水分混入到膜中，較佳的是充分抑制來自沉積室外部的洩漏或來自沉積室內壁的脫氣來實現濺射氣體的高純度化。例如，為了防止水分被包含在膜中，作為濺射氣體較佳為使用其露點為-70℃以下的氣體。另外，較佳為使用靶材本身不含有氫或水分等雜質的被高純度化的靶材。以In、Sn、Zn 為主要成分的氧化物半導體可以藉由熱處理去除膜中的水分，但是與以In、Ga、Zn為主要成分的氧化物半導體相比水分的釋放溫度高，所以較佳的是形成原本就不含有水分的膜。
另外，在使用形成氧化物半導體層之後進行650℃的加熱處理的樣品B的電晶體中，對基板溫度與電特性的關係進行評價。
用於測量的電晶體的通道長度L為3μm，通道寬度W為10μm，Lov為0μm，dW為0μm。另外，將Vd設定為10V。此外，在基板溫度為-40℃，-25℃，25℃，75℃，125℃及150℃下進行測量。在此，在電晶體中，將閘極電極與一對電極重疊的部分的寬度稱為Lov，並且將一對電極的從氧化物半導體層超出的部分的寬度稱為dW。
圖25示出Id(實線)及場效應遷移率(虛線)的Vg依賴性。另外，圖26A示出基板溫度與臨界電壓的關係，而圖26B示出基板溫度與場效應遷移率的關係。
根據圖26A可知基板溫度越高臨界電壓越低。另外，作為其範圍，在-40℃至150℃的基板溫度下臨界電壓為1.09V至-0.23V。
此外，根據圖26B可知基板溫度越高場效應遷移率越低。另外，作為其範圍，在-40℃至150℃的基板溫度下，場效應遷移率為36cm2/Vs至32cm2/Vs。由此，可知在上述溫度範圍內電特性變動較小。
在將上述那樣的以In、Sn、Zn為主要成分的氧化物 半導體用於通道形成區的電晶體中，可以在將截止電流保持為1aA/μm以下的狀態下，將場效應遷移率設定為30cm2/Vsec以上，較佳的是設定為40cm2/Vsec以上，更佳的是設定為60cm2/Vsec以上，而滿足LSI所要求的導通電流值。例如，在L/W=33nm/40nm的FET中，當閘電壓為2.7V，汲電壓為1.0V時，可以流過12μA以上的導通電流。另外，在電晶體的工作所需要的溫度範圍內也可以確保足夠的電特性。當具有這種特性時，即使在使用Si半導體製造的積體電路中混裝有使用氧化物半導體形成的電晶體，也可以實現具有新的功能的積體電路而不用犧牲工作速度。
實施例2
在本實施例中，參照圖27A和圖27B等對將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的一個例子進行說明。
圖27A和圖27B是共面型的頂閘極頂接觸結構的電晶體的俯視圖以及剖面圖。圖27A示出電晶體的俯視圖。另外，圖27B示出對應於圖27A的鏈式線A1-A2的剖面A1-A2。
圖27B所示的電晶體包括：基板3100；設置在基板3100上的基底絕緣層3102；設置在基底絕緣層3102周圍的保護絕緣膜3104；設置在基底絕緣層3102及保護絕緣膜3104上的具有高電阻區3106a及低電阻區3106b的氧 化物半導體層3106；設置在氧化物半導體層3106上的閘極絕緣層3108；以隔著閘極絕緣層3108與氧化物半導體層3106重疊的方式設置的閘極電極3110；與閘極電極3110的側面接觸地設置的側壁絕緣膜3112；至少與低電阻區3106b接觸地設置的一對電極3114；以至少覆蓋氧化物半導體層3106、閘極電極3110及一對電極3114的方式設置的層間絕緣層3116；以及以藉由設置在層間絕緣層3116中的開口部至少與一對電極3114中的一方連接的方式設置的佈線3118。
另外，雖然未圖示，但是還可以包括覆蓋層間絕緣層3116及佈線3118地設置的保護膜。藉由設置該保護膜，可以降低因層間絕緣層3116的表面傳導而產生的微小洩漏電流，而可以降低電晶體的截止電流。
實施例3
在本實施例中，示出與上述不同的將In-Sn-Zn-O膜用於氧化物半導體層的電晶體的另一個例子。
圖28A和圖28B是示出在本實施例中製造的電晶體的結構的俯視圖以及剖面圖。圖28A是電晶體的俯視圖。另外，圖28B是對應於圖28A的鏈式線B1-B2的剖面圖。
圖28B所示的電晶體包括：基板3600；設置在基板3600上的基底絕緣層3602；設置在基底絕緣層3602上的氧化物半導體層3606；與氧化物半導體層3606接觸的一對電極3614；設置在氧化物半導體層3606及一對電極 3614上的閘極絕緣層3608；以隔著閘極絕緣層3608與氧化物半導體層3606重疊的方式設置的閘極電極3610；覆蓋閘極絕緣層3608及閘極電極3610地設置的層間絕緣膜3616；藉由設置在層間絕緣膜3616中的開口部與一對電極3614連接的佈線3618；以及以覆蓋層間絕緣膜3616及佈線3618的方式設置的保護膜3620。
作為基板3600使用玻璃基板，作為基底絕緣層3602使用氧化矽膜，作為氧化物半導體層3606使用In-Sn-Zn-O膜，作為一對電極3614使用鎢膜，作為閘極絕緣層3608使用氧化矽膜，作為閘極電極3610使用氮化鉭膜和鎢膜的疊層結構，作為層間絕緣膜3616使用氧氮化矽膜和聚醯亞胺膜的疊層結構，作為佈線3618使用按順序層疊有鈦膜、鋁膜、鈦膜的疊層結構，作為保護膜3620使用聚醯亞胺膜。
另外，在具有圖28A所示的結構的電晶體中，將閘極電極3610與一對電極3614重疊的部分的寬度稱為Lov。同樣地，將一對電極3614的從氧化物半導體層3606超出的部分的寬度稱為dW。
101‧‧‧第一佈線
102‧‧‧第二佈線
103‧‧‧第三佈線
111‧‧‧第一非線性元件
112‧‧‧第二非線性元件
113‧‧‧第三非線性元件
114‧‧‧第四非線性元件
121‧‧‧第一保護電路
122‧‧‧第二保護電路
131‧‧‧半導體電路
201‧‧‧第一非線性元件
202‧‧‧第二非線性元件
203‧‧‧第三非線性元件
204‧‧‧第四非線性元件
301‧‧‧第一非線性元件
302‧‧‧第二非線性元件
401‧‧‧第一非線性元件
402‧‧‧第二非線性元件
500‧‧‧單晶矽基板
502‧‧‧半導體層
504‧‧‧電極
506‧‧‧電極
508‧‧‧閘極電極
509‧‧‧連接佈線
518‧‧‧第五絕緣層
521‧‧‧第四絕緣層
522‧‧‧半導體層
524‧‧‧電極
526‧‧‧電極
528‧‧‧閘極電極
529‧‧‧連接佈線
532a‧‧‧p+區域
536‧‧‧第一絕緣層
538‧‧‧閘極電極
538a‧‧‧導電層
538b‧‧‧導電層
539‧‧‧第二絕緣層
540‧‧‧絕緣層
541a‧‧‧連接佈線
541b‧‧‧連接佈線
542‧‧‧第六絕緣層
544‧‧‧第三絕緣層
546‧‧‧第七絕緣層
558‧‧‧閘極電極
561a‧‧‧連接佈線
561b‧‧‧連接佈線
701‧‧‧外殼
702‧‧‧外殼
703‧‧‧顯示部
704‧‧‧鍵盤
711‧‧‧主體
712‧‧‧觸控筆
713‧‧‧顯示部
714‧‧‧操作鈕
715‧‧‧外部介面
720‧‧‧電子書閱讀器
721‧‧‧外殼
723‧‧‧外殼
725‧‧‧顯示部
727‧‧‧顯示部
731‧‧‧電源
733‧‧‧操作鍵
735‧‧‧揚聲器
737‧‧‧軸部
740‧‧‧外殼
741‧‧‧外殼
742‧‧‧顯示面板
743‧‧‧揚聲器
744‧‧‧麥克風
745‧‧‧操作鍵
746‧‧‧指向裝置
747‧‧‧影像拍攝裝置
748‧‧‧外部連接電極
749‧‧‧太陽能電池
750‧‧‧外部儲存槽
761‧‧‧主體
763‧‧‧取景器
764‧‧‧操作開關
765‧‧‧顯示部
766‧‧‧電池
767‧‧‧顯示部
770‧‧‧電視機
771‧‧‧外殼
773‧‧‧顯示部
775‧‧‧支架
780‧‧‧遙控器
860‧‧‧第一電晶體
862‧‧‧第二電晶體
864‧‧‧電容元件
901‧‧‧電晶體
902‧‧‧絕緣層
903‧‧‧氧化物半導體層
904‧‧‧源極電極
905‧‧‧汲極電極
906‧‧‧閘極絕緣層
907‧‧‧閘極電極
908‧‧‧高濃度區
909‧‧‧通道形成區
911‧‧‧電晶體
912‧‧‧絕緣層
913‧‧‧氧化物半導體層
914‧‧‧源極電極
915‧‧‧汲極電極
916‧‧‧閘極絕緣層
917‧‧‧閘極電極
918‧‧‧高濃度區
919‧‧‧通道形成區
921‧‧‧電晶體
922‧‧‧絕緣層
923‧‧‧氧化物半導體層
924‧‧‧源極電極
925‧‧‧汲極電極
926‧‧‧閘極絕緣層
927‧‧‧閘極電極
928‧‧‧高濃度區
929‧‧‧低濃度區
930‧‧‧側壁
931‧‧‧通道形成區
941‧‧‧電晶體
942‧‧‧絕緣層
943‧‧‧氧化物半導體層
944‧‧‧源極電極
945‧‧‧汲極電極
946‧‧‧閘極絕緣層
947‧‧‧閘極電極
948‧‧‧高濃度區
949‧‧‧低濃度區
950‧‧‧側壁
951‧‧‧通道形成區
2101‧‧‧基底絕緣層
2102‧‧‧埋入絕緣物
2103a‧‧‧半導體區
2103b‧‧‧半導體區
2103c‧‧‧半導體區
2104‧‧‧閘極絕緣層
2105‧‧‧閘極電極
2106a‧‧‧側壁絕緣物
2106b‧‧‧側壁絕緣物
2107‧‧‧絕緣物
2108a‧‧‧源極電極
2108b‧‧‧汲極電極
3100‧‧‧基板
3102‧‧‧基底絕緣層
3104‧‧‧保護絕緣膜
3106‧‧‧氧化物半導體層
3106a‧‧‧高電阻區
3106b‧‧‧低電阻區
3108‧‧‧閘極絕緣層
3110‧‧‧閘極電極
3112‧‧‧側壁絕緣膜
3114‧‧‧電極
3116‧‧‧層間絕緣膜
3118‧‧‧佈線
3600‧‧‧基板
3602‧‧‧基底絕緣層
3606‧‧‧氧化物半導體層
3608‧‧‧閘極絕緣層
3610‧‧‧閘極電極
3614‧‧‧電極
3616‧‧‧層間絕緣膜
3618‧‧‧佈線
3620‧‧‧保護膜
在圖式中：圖1是說明用於半導體裝置的保護電路以及該保護電路與佈線之間的連接方式的圖；圖2是說明用於半導體裝置的保護電路的電路圖； 圖3是說明用於半導體裝置的保護電路的電路圖；圖4是說明用於半導體裝置的保護電路的電路圖；圖5A至5C是對用於半導體裝置的保護電路的製造方法進行說明的製程剖面圖；圖6A和6B是對用於半導體裝置的保護電路的製造方法進行說明的製程剖面圖；圖7A和7B是對用於半導體裝置的保護電路的製造方法進行說明的製程剖面圖；圖8A至8D是說明電晶體的結構的圖；圖9A和9B是說明儲存單元的圖；圖10A至10F是說明電子裝置的圖；圖11是說明用於半導體裝置的保護電路的剖面圖；圖12A至12E是說明氧化物材料的結晶結構的圖；圖13A至13C是說明氧化物材料的結晶結構的圖；圖14A至14C是說明氧化物材料的結晶結構的圖；圖15是說明藉由計算得到的遷移率的閘極電壓依賴性的圖；圖16A至16C是說明藉由計算得到的漏電流與遷移率的閘極電壓依賴性的圖；圖17A至17C是說明藉由計算得到的漏電流與遷移率的閘極電壓依賴性的圖；圖18A至18C是說明藉由計算得到的漏電流與遷移率的閘極電壓依賴性的圖；圖19A和19B是說明計算所使用的電晶體的剖面結構 ；圖20A至20C是說明使用氧化物半導體層的電晶體的特性的圖表；圖21A和21B是示出作為樣品1的電晶體的BT測試後的Vg-Id特性的圖；圖22A和22B是示出作為樣品2的電晶體的BT測試後的Vg-Id特性的圖；圖23是示出樣品A及樣品B的XRD光譜的圖；圖24是示出電晶體的截止電流與測量時基板溫度之間的關係的圖；圖25是示出Id及場效應遷移率的Vg依賴性的圖；圖26A和26B是示出基板溫度與臨界電壓的關係及基板溫度與場效應遷移率的關係的圖；圖27A和27B是半導體裝置的俯視圖及剖面圖；圖28A和28B是半導體裝置的俯視圖及剖面圖。
101‧‧‧第一佈線
102‧‧‧第二佈線
103‧‧‧第三佈線
111‧‧‧第一非線性元件
112‧‧‧第二非線性元件
113‧‧‧第三非線性元件
114‧‧‧第四非線性元件
121‧‧‧第一保護電路
122‧‧‧第二保護電路
131‧‧‧半導體電路

Claims (9)

  1. 一種半導體裝置，在基板上包括：第一佈線；第二佈線；第三佈線；第一保護電路，包括：第一非線性元件；以及該第一非線性元件上的第三非線性元件，該第三非線性元件與該第一非線性元件串聯電連接；以及第二保護電路，包括：第二非線性元件；以及該第二非線性元件上的第四非線性元件，該第四非線性元件與該第二非線性元件串聯電連接，其中，該第一保護電路以當該第一佈線的電位高於該第二佈線的電位時正向偏壓施加到包括於該第一保護電路的該第一非線性元件及該第三非線性元件的方式電連接於該第一佈線與該第二佈線之間，其中，該第二保護電路以當該第一佈線的電位低於該第三佈線的電位時正向偏壓施加到包括於該第二保護電路的該第二非線性元件及該第四非線性元件的方式電連接於該第一佈線與該第三佈線之間，其中，該第三非線性元件和該第四非線性元件中的每一個是在通道形成區中包括氧化物半導體的電晶體，以及其中，該第一非線性元件和該第二非線性元件中的每 一個是在通道形成區中包括矽的電晶體。
  2. 根據申請專利範圍第1項之半導體裝置，其中該第一佈線是對半導體電路輸入信號的信號線，其中該第二佈線是第一電源線，其中該第三佈線是第二電源線，以及其中該第一電源線的電位比該第二電源線的電位高。
  3. 根據申請專利範圍第1項之半導體裝置，其中在通道形成區中包括矽的該電晶體中的每一個是p通道型電晶體。
  4. 一種半導體裝置，包括：第一電晶體，包括：含有矽的第一通道形成區；第一閘極電極；第一源極電極；以及第一汲極電極；該第一電晶體上的第二電晶體，包括：含有氧化半導體的第二通道形成區；第二閘極電極；第二源極電極；以及第二汲極電極；第一佈線；以及第二佈線，其中，該第一源極電極和該第一汲極電極中的一方與該第一閘極電極及該第二佈線電連接， 該第二源極電極和該第二汲極電極中的一方與該第二閘極電極及該第一佈線電連接，該第一源極電極和該第一汲極電極中的另一方與該第二源極電極和該第二汲極電極中的另一方電連接，並且，該第一電晶體是p通道型電晶體。
  5. 一種半導體裝置，包括：包括矽的第一二極體；該第一二極體上的第二二極體，該第二二極體包括氧化物半導體；第一佈線；以及第二佈線，其中，該第一二極體的一端與該第二佈線電連接，該第二二極體的一端與該第一佈線電連接，並且，該第一二極體的另一端與該第二二極體的另一端電連接。
  6. 根據申請專利範圍第5項之半導體裝置，其中該第一二極體是p通道型電晶體，該p通道型電晶體的閘極電極與該第一二極體的一端電連接，該第二二極體是電晶體，並且該電晶體的閘極電極與該第二二極體的一端電連接。
  7. 根據申請專利範圍第5項之半導體裝置，其中該第一二極體是n通道型電晶體，該n通道型電晶體的閘極電極與該第一二極體的另一端電連接，該第二二極體是電晶體，並且該電晶體的閘極電極與該第二二極體的一端電 連接。
  8. 一種半導體裝置，包括：第一佈線；第二佈線；保護電路，包括：在通道形成區中含有矽的第一電晶體；以及在通道形成區中含有氧化半導體的第二電晶體，該第二電晶體在該第一電晶體上並與該第一電晶體串聯電連接，其中該保護電路以當該第一佈線的電位高於該第二佈線的電位時正向偏壓施加到包括於該保護電路的該第一電晶體及該第二電晶體的方式電連接於該第一佈線與該第二佈線之間，其中該第一電晶體是p通道型電晶體，以及其中該第二電晶體是n通道型電晶體。
  9. 一種半導體裝置，包括：電路；第一佈線；第二佈線；保護電路，包括：第一電晶體，包括：含有矽的第一通道形成區；第一閘極電極；第一源極電極；以及 第一汲極電極；在該第一電晶體上的第二電晶體，包括：含有氧化半導體的第二通道形成區；第二閘極電極；第二源極電極；以及第二汲極電極；其中該第一佈線電連接於該電路，其中該第一源極電極和該第一汲極電極中的一方與該第一閘極電極及該第二佈線電連接，其中該第二源極電極和該第二汲極電極中的一方與該第二閘極電極及該第一佈線電連接，其中該第一源極電極和該第一汲極電極中的另一方與該第二源極電極和該第二汲極電極中的另一方電連接，以及其中該第一電晶體是p通道型電晶體。
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