TWI501376B - 晶片封裝體及其製造方法 - Google Patents

Description

晶片封裝體及其製造方法

本發明係有關於一種電子封裝，特別是有關於一種具有多重晶片的晶片封裝體及其製造方法。

隨著電子或光電產品諸如數位相機、具有影像拍攝功能的手機、條碼掃瞄器(bar code reader)以及監視器需求的增加，半導體技術發展的相當快速，且半導體晶片的尺寸有微縮化(miniaturization)的趨勢，而其功能也變得更為複雜。

因此，二個以上的半導體晶片通常為了效能上的需求而置放於同一密封的封裝體，以助於操作上的穩定。然而，由於多重的半導體晶片的定位(position)相對於單一半導體晶片而言需要更高的精確度(precision)，因而增加半導體封裝的困難度，使其良率降低。

因此，有必要尋求一種新的封裝體結構，其能夠解決上述的問題。

有鑑於此，本發明一實施例提供一種晶片封裝體，包括：一承載基板以及設置於承載基板上的至少二半導體晶片，其中每一半導體晶片包括複數導電墊。一定位結構設置於承載基板上，以固定半導體晶片位於承載基板上的位置。一填充材料層形成於承載基板上並覆蓋半導體晶片及定位結構，其中填充材料層具有複數開口，以對應露出導電墊。一重佈局層設置於填充材料層上，且經由開口而電性連接至導電墊。一保護層覆蓋填充材料層及重佈局層。複數導電凸塊設置於保護層上，且電性連接至重佈局層。

本發明另一實施例提供一種晶片封裝體，包括：具有複數第一導電墊的一第一半導體晶片以及設置於第一半導體晶片上的至少一第二半導體晶片，其中第二半導體晶片具有複數第二導電墊。一定位結構，設置於第一半導體晶片上，以固定第二半導體晶片位於第一半導體晶片上的位置。一第一重佈局層，設置於第一半導體晶片上且電性連接至第一導電墊。一填充材料層形成於第一半導體晶片上並覆蓋第二半導體晶片、定位結構及第一重佈局層，其中填充材料層具有複數第一開口以對應露出第二導電墊，且具有複數第二開口以露出部分的第一重佈局層。一第二重佈局層設置於填充材料層上，且經由第一開口而電性連接至第二導電墊並經由第二開口而電性連接至第一重佈局層。一保護層覆蓋填充材料層及第二重佈局層。複數導電凸塊設置於保護層上，且電性連接至第二重佈局層。

本發明一實施例提供一種晶片封裝體之製造方法，包括：提供一承載基板；在承載基板上形成一定位結構；提供至少二半導體晶片於承載基板上，並藉由定位結構固定半導體晶片位於承載基板上的位置，其中每一半導體晶片包括複數導電墊；在承載基板上形成一填充材料層，並覆蓋半導體晶片及定位結構，其中填充材料層具有複數開口，以對應露出導電墊；在填充材料層上形成一重佈局層，使重佈局層經由開口而電性連接至導電墊；在填充材料層及重佈局層覆蓋一保護層；在保護層上形成複數導電凸塊，且電性連接至重佈局層。

本發明另一實施例提供一種晶片封裝體之製造方法，包括：提供一第一半導體晶片，其包括複數第一導電墊；在第一半導體晶片上形成一定位結構及一第一重佈局層，其中第一重佈局層電性連接至第一導電墊；提供至少一第二半導體晶片於第一半導體晶片上，並藉由定位結構固定第二半導體晶片位於第一半導體晶片上的位置，其中第二半導體晶片包括複數第二導電墊；在第一半導體晶片上形成一填充材料層，並覆蓋第二半導體晶片、定位結構及第一重佈局層，其中填充材料層具有複數第一開口以對應露出第二導電墊，且具有複數第二開口以露出部分的第一重佈局層；在填充材料層上形成一第二重佈局層，使第二重佈局層經由第一開口而電性連接至第二導電墊，並經由第二開口而電性連接至第一重佈局層；在填充材料層及第二重佈局層覆蓋一保護層；在保護層上形成複數導電凸塊，且電性連接至該第二重佈局層。

以下說明本發明實施例之製作與使用。然而，可輕易了解本發明所提供的實施例僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。

請參照第1至3圖，其繪示出根據本發明不同實施例之晶片封裝體剖面示意圖。在本發明之封裝體實施例中，其係可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical Systems,MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(physical sensor)。特別是可選擇使用晶圓級封裝製程對影像感測器、發光二極體、太陽能電池、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件、壓力感測器(pressure sensors)、或噴墨頭(ink printer heads)等半導體晶片進行封裝。

上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離的半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之封裝體。

請參照第1圖，晶片封裝體包括：一承載基板100，例如一空白的矽晶圓(raw silicon wafer)或其他不含電路的半導體基板切割而成，其上可放置複數半導體晶片。在本實施例中，至少二半導體晶片201及202分別經由黏著層101a及101b而設置於承載基板100上。再者，半導體晶片201及202分別包括複數導電墊201a及202a。

一定位結構102a及一重佈局層102b設置於承載基板100上，其中定位結構102a鄰近於或稍微接觸半導體晶片201及202，用以作為一防滑裝置(shifting stopper)，以固定半導體晶片201及202位於承載基板100上的位置。在一實施例中，定位結構102a可由非透明的絕緣材料或金屬所構成，用以同時作為放置半導體晶片201及202的對準標記(alignment mark,AM)。特別的是定位結構102a與重佈局層102b可由同一金屬層所構成，以同時作為應力緩衝層。在其他實施例中，定位結構102a亦可由透明的絕緣材料所構成。

一填充材料層104，例如一乾膜(dry film)或其他高分子材料，形成於承載基板100上並覆蓋半導體晶片201及202、定位結構102a及重佈局層102b。填充材料層104具有複數開口104a以露出部分的重佈局層102b且具有複數開口104b以露出半導體晶片201及202的導電墊201a及202a。

一重佈局層106，例如一扇出(fan-out)型重佈局層，設置於填充材料層104上，經由填充材料層104內的開口104a而電性連接至重佈局層102b，且經由開口104b而分別電性連接至半導體晶片201及202的導電墊201a及202a。

一保護層108，例如一防焊層(solder mask)，覆蓋填充材料層104及重佈局層106。保護層108具有複數開口以局部露出下方對應的重佈局層106。複數導電凸塊110對應設置於保護層108的開口內而與對應的重佈局層106電性連接。

請參照第2圖，其中相同於第1圖的部件係使用相同的標號並省略其相關說明。不同於第1圖的實施例，在本實施例中，至少一半導體晶片設置於另一半導體晶片上方而構成一多重晶片堆疊結構。例如，半導體晶片201及202分別經由黏著層101a及101b而設置於一半導體晶片301的一絕緣層302上，同樣地，半導體晶片301包括複數導電墊301a，其嵌入於絕緣層302內。再者，一定位結構102a及一重佈局層102b設置於半導體晶片301上，其中重佈局層102b電性連接至半導體晶片301的導電墊301a。

請參照第3圖，其中相同於第1及2圖的部件係使用相同的標號並省略其相關說明。不同於第1及2圖的實施例，在本實施例中，承載基板100的表面具有一凹槽(cavity)100a。凹槽100a係作為一定位結構，使半導體晶片301經由凹槽100a而自對準地嵌入於承載基板100內。

以下配合第4A至4E圖說明根據本發明實施例之晶片封裝體之製造方法。請參照第4A圖，提供一承載基板100，例如一空白的矽晶圓(raw silicon wafer)或其他不含電路的半導體基板，其上具有複數晶片承載區(未繪示)，用以在每一晶片承載區對應放置半導體晶片。接著，在承載基板100上沉積一金屬層(未繪示)。之後藉由習知微影及蝕刻技術定義金屬層，以在承載基板100上形成一定位結構102a及一重佈局層102b。定位結構102a係用以作為防滑裝置及對準標記，以進行後續所放置半導體晶片的對位(alignment)及固定其位於承載基板100上的位置。在本實施例中，由於定位結構102a及重佈局層102b由同一金屬層所構成，故可同時作為應力緩衝層並簡化製程步驟。在其他實施例中，定位結構102a亦可由非透明或透明的絕緣材料所構成，而重佈局層102b則由金屬材料所構成。

第6A至6D圖係繪示出根據本發明不同實施例之定位結構102a，其中相同於第1圖的部件係使用相同的標號並省略其說明。在一實施例中，定位結構102a包括至少二個島狀物，且分別鄰近於對應的晶片承載區(如虛線區所示)的至少二個對角。舉例而言，如第6A圖所示，定位結構102a的島狀物具有L形的上視輪廓且鄰近於晶片承載區的四個角落，用以在後續接合半導體晶片時，作為晶片對準標記及/或晶片防滑裝置。

在另一實施例中，定位結構102a包括至少二個島狀物，分別鄰近於對應的晶片承載區的至少二個對邊或至少二個鄰邊。舉例而言，如第6B及6C圖所示，定位結構102a的島狀物具有矩形或方型的上視輪廓，其鄰近且環繞於對應的晶片承載區的所有邊緣。在另一實施例中，定位結構102a可為一環形物且環繞對應的晶片承載區，如第6D圖所示。

請參照第4B圖，提供至少二半導體晶片201及202，其分別包括複數導電墊201a及202a。接著，藉由黏著層101a及101b，分別將半導體晶片201及202貼附於承載基板100的晶片承載區(如第6A至6D圖的虛線區所示)。由於黏著層101a及101b在硬化之前可能導致半導體晶片201及202位移的現象，進而使後續製程發生對位偏差，因此藉由形成鄰近於或稍微接觸半導體晶片201及202之定位結構102a，使半導體晶片201及202的位移量控制在可容許誤差之內。在另一實施例中，亦可透過定位結構102作為對準標記，以使半導體晶片201及202精準地設置於承載基板100上。

請參照第4C圖，在承載基板100上形成一填充材料層104，例如一乾膜(dry film)或其他高分子材料，並覆蓋半導體晶片201及202、定位結構102a及重佈局層102b。由於填充材料層104在硬化時可能產生收縮應力，因此可藉由定位結構102a及重佈局層102b作為緩衝層，以降低填充材料層104所產生的應力，確保製程穩定度。接著，藉由習知微影及蝕刻技術在填充材料層104內形成複數開口104a以露出部分的重佈局層102b，且形成複數開口104b以露出半導體晶片201及202的導電墊201a及202a。

請參照第4D圖，一扇出式重佈局層106形成於填充材料層104上，其經由填充材料層104內的開口104a而電性連接至重佈局層102b，且經由填充材料層104內的開口104b而電性連接至半導體晶片201及202的導電墊201a及202a。重佈局層106可由鋁、銅、或其他習知導線材料所構成，並藉由習知沉積技術所形成，例如電鍍、無電鍍、或物理氣相沉積。

請參照第4E圖，在填充材料層104及重佈局層106上覆蓋一保護層108，例如一防焊層(solder mask)。接著，藉由習知微影及蝕刻製程，在保護層108內形成複數開口以局部露出下方對應的重佈局層106。接著，在保護層108的開口內對應形成複數導電凸塊110，使導電凸塊110經由重佈局層106電性連接至半導體晶片201及202。在一實施例中，可在形成導電凸塊110之前，在露出的重佈局層106上形成凸塊底部金屬(under bump metallization,UBM)層(未繪示)。

之後，可將承載基底100研磨至所需的厚度並切割承載基底100及其上方的填充材料層104及保護層108，以形成單獨的晶片封裝體，如第1圖所示。

以下配合第5A至5F圖說明根據本發明另一實施例之晶片封裝體之製造方法，其中相同於第4A至4E圖的部件係使用相同的標號並省略其相關說明。請參照第5A圖，提供一承載基板100。在本實施例中，承載基板100的表面具有一凹槽(cavity)100a。凹槽100a係作為一定位結構，可使後續所放置的半導體晶片經由凹槽100a而自對準地嵌入於承載基板100內。

請參照第5B圖，提供一半導體晶片301，其表面具有一絕緣層302。絕緣層302表面具有至少一晶片承載區(未繪示)，用以放置半導體晶片。再者，半導體晶片301包括複數導電墊301a，其嵌入於絕緣層302內。接著，在承載基板100上沉積一金屬層(未繪示)。之後藉由習知微影及蝕刻技術定義金屬層，以在半導體晶片301上形成一定位結構102a及一重佈局層102b。在本實施例中，重佈局層102b可延伸至半導體晶片301外側的承載基板100上。再者，重佈局層102b電性連接至半導體晶片301的導電墊301a。另外，定位結構102a可包括至少二個島狀物，且分別鄰近於對應的晶片承載區的至少二個對角。在另一實施例中，定位結構102a可包括至少二個島狀物，分別鄰近於對應的晶片承載區的至少二個對邊或至少二個鄰邊。在另一實施例中，定位結構102a可為一環形物且環繞對應的晶片承載區，如第6D圖所示。

請參照第5C圖，提供至少一半導體晶片於半導體晶片301上。舉例而言，提供二半導體晶片201及202，並藉由導電黏著層101a及101b分別將半導體晶片201及202貼附於半導體晶片301的絕緣層302上。同時，藉由絕緣層302上方的定位結構102a固定半導體晶片201及202位於半導體晶片301上的位置。

請參照第5D圖，在承載基板100上形成一填充材料層104，並覆蓋半導體晶片201、202及301、定位結構102a及重佈局層102b。接著，藉由習知微影及蝕刻技術在填充材料層104內形成複數開口104a及104b。

請參照第5E圖，一扇出式重佈局層106形成於填充材料層104上，其經由填充材料層104內的開口104a而電性連接至重佈局層102b，且經由填充材料層104內的開口104b而電性連接至半導體晶片201及202的導電墊201a及202a。

請參照第5F圖，在填充材料層104及重佈局層106上覆蓋一保護層108，例如一防焊層。接著，在保護層108內形成複數開口以局部露出下方對應的重佈局層106。接著，在保護層108的開口內對應形成複數導電凸塊110，使導電凸塊110經由重佈局層106電性連接至半導體晶片201及202。

之後，可將承載基底100研磨至所需的厚度並切割承載基底100及其上方的填充材料層104及保護層108，以形成單獨的晶片封裝體，如第3圖所示。

根據上述實施例，由於半導體晶片可藉由定位結構而精準地固定於承載基板或其他半導體晶片上，因此可提高多重的半導體晶片的定位(position)精確度而降低半導體封裝的困難度。再者，由於承載基板與填充材料層之間具有重佈局層及定位結構，因此可減少填充材料層的體積而降低填充材料層硬化時所產生的應力，進而提升製程穩定度。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100．．．承載基板

100a．．．凹槽

101a、101b．．．黏著層

102a．．．定位結構

102b、106．．．重佈局層

104．．．填充材料層

104a、104b．．．開口

108．．．保護層

110．．．導電凸塊

201、202、301．．．半導體晶片

201a、202a、301a．．．導電墊

第1至3圖係繪示出根據本發明不同實施例之晶片封裝體剖面示意圖；

第4A至4E圖係繪示出根據本發明實施例之晶片封裝體之製造方法剖面示意圖；

第5A至5F圖係繪示出根據本發明另一實施例之晶片封裝體之製造方法剖面示意圖；及

第6A至6D圖係繪示出根據本發明不同實施例之定位結構平面示意圖。

100．．．承載基板

101a、101b．．．黏著層

102a．．．定位結構

102b、106．．．重佈局層

104．．．填充材料層

104a、104b．．．開口

108．．．保護層

110．．．導電凸塊

201、202．．．半導體晶片

201a、202a．．．導電墊

Claims (34)

1. 一種晶片封裝體，包括：一承載基板；至少二半導體晶片，設置於該承載基板上，其中每一半導體晶片包括複數導電墊；一定位結構，設置於該承載基板上，以固定該等半導體晶片位於該承載基板上的位置；一填充材料層，形成於該承載基板上並覆蓋該等半導體晶片及該定位結構，其中該填充材料層具有複數第一開口，以對應露出該等導電墊；一第一重佈局層，設置於該填充材料層上，且經由該等第一開口而電性連接至該等導電墊；一保護層，覆蓋該填充材料層及該第一重佈局層；以及複數導電凸塊，設置於該保護層上，且電性連接至該第一重佈局層。
2. 如申請專利範圍第1項所述之晶片封裝體，更包括一第二重佈局層，位於該承載基板與該填充材料層之間。
3. 如申請專利範圍第2項所述之晶片封裝體，其中該填充材料層具有複數第二開口以露出部分的該第二重佈局層，且該第一重佈局層經由該等第二開口而電性連接至該第二重佈局層。
4. 如申請專利範圍第2項所述之晶片封裝體，其中該定位結構與該第二重佈局層由同一金屬層所構成，以同時作為應力緩衝層。
5. 如申請專利範圍第1項所述之晶片封裝體，其中該定位結構包括透明或非透明的絕緣材料。
6. 如申請專利範圍第1項所述之晶片封裝體，其中該定位結構包括複數個島狀物，鄰近於每一半導體晶片的至少二個對角、至少二個對邊或至少二個鄰邊。
7. 如申請專利範圍第1項所述之晶片封裝體，其中該定位結構包括二個環狀物，分別環繞對應的該等半導體晶片。
8. 如申請專利範圍第1項所述之晶片封裝體，其中該第一重佈局層為扇出型重佈局層。
9. 如申請專利範圍第1項所述之晶片封裝體，其中該承載基板為一空白矽基板。
10. 一種晶片封裝體，包括：一第一半導體晶片，包括複數第一導電墊；至少一第二半導體晶片，設置於該第一半導體晶片上，其中該第二半導體晶片包括複數第二導電墊；一定位結構，設置於該第一半導體晶片上，以固定該第二半導體晶片位於該第一半導體晶片上的位置；一第一重佈局層，設置於該第一半導體晶片上且電性連接至該等第一導電墊；一填充材料層，形成於該第一半導體晶片上並覆蓋該第二半導體晶片、該定位結構及該第一重佈局層，其中該填充材料層具有複數第一開口以對應露出該等第二導電墊，且具有複數第二開口以露出部分的該第一重佈局層； 一第二重佈局層，設置於該填充材料層上，且經由該等第一開口而電性連接至該等第二導電墊並經由該等第二開口而電性連接至該第一重佈局層；一保護層，覆蓋該填充材料層及該第二重佈局層；以及複數導電凸塊，設置於該保護層上，且電性連接至該第二重佈局層。
11. 如申請專利範圍第10項所述之晶片封裝體，其中該定位結構與該第一重佈局層由同一金屬層所構成，以同時作為應力緩衝層。
12. 如申請專利範圍第10項所述之晶片封裝體，其中該定位結構包括透明或非透明的絕緣材料。
13. 如申請專利範圍第10項所述之晶片封裝體，其中該定位結構包括複數個島狀物，鄰近於該第二半導體晶片的至少二個對角、至少二個對邊或至少二個鄰邊。
14. 如申請專利範圍第10項所述之晶片封裝體，其中該定位結構包括至少一環狀物，以環繞該第二半導體晶片。
15. 如申請專利範圍第10項所述之晶片封裝體，其中該第二重佈局層為扇出型重佈局層。
16. 如申請專利範圍第10項所述之晶片封裝體，更包括一承載基板，其表面具有一凹槽，使該第一半導體晶片經由該凹槽而嵌入該承載基板。
17. 如申請專利範圍第16項所述之晶片封裝體，其中該承載基板為一空白矽基板。
18. 一種晶片封裝體之製造方法，包括：提供一承載基板；在該承載基板上形成一定位結構；提供至少二半導體晶片於該承載基板上，並藉由該定位結構固定該等半導體晶片位於該承載基板上的位置，其中每一半導體晶片包括複數導電墊；在該承載基板上形成一填充材料層，並覆蓋該等半導體晶片及該定位結構，其中該填充材料層具有複數第一開口，以對應露出該等導電墊；在該填充材料層上形成一第一重佈局層，使該第一重佈局層經由該等第一開口而電性連接至該等導電墊；在該填充材料層及該第一重佈局層覆蓋一保護層；以及在該保護層上形成複數導電凸塊，且電性連接至該第一重佈局層。
19. 如申請專利範圍第18項所述之晶片封裝體之製造方法，更包括在該承載基板與該填充材料層之間形成一第二重佈局層。
20. 如申請專利範圍第19項所述之晶片封裝體之製造方法，其中該填充材料層具有複數第二開口以露出部分的該第二重佈局層，且該第一重佈局層經由該等第二開口而電性連接至該第二重佈局層。
21. 如申請專利範圍第19項所述之晶片封裝體之製造方法，其中該定位結構與該第二重佈局層由同一金屬層所構成，以同時作為應力緩衝層。
22. 如申請專利範圍第18項所述之晶片封裝體之製造方法，其中該定位結構包括透明或非透明的絕緣材料。
23. 如申請專利範圍第18項所述之晶片封裝體之製造方法，其中該定位結構包括複數個島狀物，鄰近於每一半導體晶片的至少二個對角、至少二個對邊或至少二個鄰邊。
24. 如申請專利範圍第18項所述之晶片封裝體之製造方法，其中該定位結構包括二個環狀物，分別環繞對應的該等半導體晶片。
25. 如申請專利範圍第18項所述之晶片封裝體之製造方法，其中該第一重佈局層為扇出型重佈局層。
26. 如申請專利範圍第18項所述之晶片封裝體之製造方法，其中該承載基板為一空白矽基板。
27. 一種晶片封裝體之製造方法，包括：提供一第一半導體晶片，其包括複數第一導電墊；在該第一半導體晶片上形成一定位結構及一第一重佈局層，其中該第一重佈局層電性連接至該等第一導電墊；提供至少一第二半導體晶片於該第一半導體晶片上，並藉由該定位結構固定該第二半導體晶片位於該第一半導體晶片上的位置，其中該第二半導體晶片包括複數第二導電墊；在該第一半導體晶片上形成一填充材料層，並覆蓋該第二半導體晶片、該定位結構及該第一重佈局層，其中該填充材料層具有複數第一開口以對應露出該等第二 導電墊，且具有複數第二開口以露出部分的該第一重佈局層；在該填充材料層上形成一第二重佈局層，使該第二重佈局層經由該等第一開口而電性連接至該等第二導電墊，並經由該等第二開口而電性連接至該第一重佈局層；在該填充材料層及該第二重佈局層覆蓋一保護層；以及在該保護層上形成複數導電凸塊，且電性連接至該第二重佈局層。
28. 如申請專利範圍第27項所述之晶片封裝體之製造方法，其中該定位結構與該第一重佈局層由同一金屬層所構成，以同時作為應力緩衝層。
29. 如申請專利範圍第27項所述之晶片封裝體之製造方法，其中該定位結構包括透明或非透明的絕緣材料。
30. 如申請專利範圍第27項所述之晶片封裝體之製造方法，其中該定位結構包括複數個島狀物，鄰近於該第二半導體晶片的至少二個對角、至少二個對邊或至少二個鄰邊。
31. 如申請專利範圍第27項所述之晶片封裝體之製造方法，其中該定位結構包括至少一環狀物，以環繞該第二半導體晶片。
32. 如申請專利範圍第27項所述之晶片封裝體之製造方法，其中該第二重佈局層為扇出型重佈局層。
33. 如申請專利範圍第27項所述之晶片封裝體之製造方法，更包括提供一承載基板，其表面具有一凹槽， 以將該第一半導體晶片經由該凹槽而嵌入該承載基板。
34. 如申請專利範圍第33項所述之晶片封裝體之製造方法，其中該承載基板為一空白矽基板。