JP3988189B2 - 固体撮像装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、２次元配列された複数の単位画素毎に光電変換素子と複数の画素トランジスタを設けたＣＭＯＳイメージセンサ等の固体撮像装置に関する。
【０００２】
【従来の技術】
図８は、従来のＣＭＯＳイメージセンサで用いられる画素構造の一例を示す回路図である。
図示の例において、各画素は、１つの光電変換素子１と、複数のトランジスタ２、３、４、６により構成されている。
光電変換素子１は、光を受け、信号電荷を蓄積するものであり、フォトダイオード等が用いられる。
また、トランジスタ２は信号電荷増幅用のトランジスタであり、トランジスタ３は光電変換素子１に蓄積された信号電荷を増幅トランジスタ２のゲート電極部に転送するための転送トランジスタである。
また、トランジスタ４は増幅トランジスタ２のゲート電極電位をリセットするためのリセットトランジスタである。
【０００３】
また、信号線５は電源電位供給線であり、リセットトランジスタ４と増幅トランジスタ２のドレインは共に電源電位供給線５に接続されている。
また、トランジスタ６は出力画素を選択するための選択トランジスタであり、信号線７は画素信号を出力するための画素出力線である。
また、画素外のトランジスタ８は画素出力線に定電流を供給するためのトランジスタであり、選択された画素の増幅トランジスタ２に定電流を供給し、増幅トランジスタ２をソースフォロアとして動作させ、増幅トランジスタ２のゲート電位とある一定の電圧差を持つ電位が画素出力線７に表れるようになっている。
また、信号線９は転送トランジスタ３のゲート電位を制御するための転送信号配線である。信号線１０はリセットトランジスタ４のゲート電位を制御するためのリセット信号配線である。信号線１１は選択トランジスタ６のゲート電位を制御するための選択信号線である。信号線１２は定電流供給トランジスタ８がある一定の電流を供給するような飽和領域動作をするよう、ゲートに一定の電位を供給するための定電位供給線である。
【０００４】
また、端子１３は各行の転送信号配線９に転送パルスを供給するパルス端子であり、行選択用ＡＮＤ素子１４の一方の入力端に接続されている。また、行選択用ＡＮＤ素子１４のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、行選択用ＡＮＤ素子１４の出力端は転送信号配線９に接続されている。
端子１６は各行のリセット信号配線１０にリセットパルスを供給するためのパルス端子で、行選択用ＡＮＤ素子１７の一方の入力端に接続されている。行選択用ＡＮＤ素子１７のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、行選択用ＡＮＤ素子１７の出力端はリセット信号配線１０に接続されている。
端子１８は各行の選択信号配線１１に選択パルスを供給するためのパルス端子であり、行選択用ＡＮＤ素子１９の入力端に接続されている。行選択用ＡＮＤ素子１９のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、１９の出力端は選択信号配線１１に接続されている。
このような構成により、垂直選択手段１５によって選択された行の各信号配線にのみ各制御パルスが供給される。
【０００５】
各画素からの読み出し動作は、図９に示すような駆動信号を加えて、以下のようにして行う。
なお、図９における選択信号は図８の選択信号配線１１に与える信号を表し、リセット信号はリセット信号配線１０に与える信号を表し、転送信号は転送信号配線９に与える信号を表している。
まず、読み出しを行う画素行の選択トランジスタ６と、リセットトランジスタ４を導通状態にして増幅トランジスタ２のゲート電極部をリセットする。リセットトランジスタ４を非導通にした後、各画素のリセットレベルに対応した電圧を後段のＣＤＳ（相関二重サンプリング）回路２０に読み出しておく。
【０００６】
次に、転送トランジスタ３を導通状態にし、光電変換素子１に蓄積された電荷を増幅トランジスタ２のゲート電極部に転送する。転送終了後、転送トランジスタ３を非導通状態にした後、蓄積されていた電荷量に応じた信号レベルの電圧を後段のＣＤＳ回路２０に読み出す。
ＣＤＳ回路２０では、先に読み出しておいたリセットレベルと信号レベルの差を取り、画素毎の読み出しトランジスタの閾値（Ｖth）バラツキ等により発生する固定的なパターンノイズをキャンセルする。
ＣＤＳ回路２０に蓄積された信号は列選択手段２１によって選択されると、水平信号線２２を通ってＡＧＣ等の後段の回路へ読み出されて処理される。
【０００７】
以上のように、ＣＭＯＳイメージセンサでは、１画素中には光電変換素子の他に、光電変換素子に蓄積された電荷を読み出すための各種のトランジスタと制御信号配線を設けることが必要とされる。
そのため、単純な画素構造を持つＣＣＤイメージセンサに比べ、画素縮小化が困難であった。
そこで、これまでは画素回路の駆動法を変えることにより、例えば図１０に示すように、選択トランジスタをなくし、画素構成を単純化するようなものが提案されている（例えば、特許文献１参照）。
【０００８】
あるいは、例えば図１１に示すように、複数の光電変換素子からの読み出しに１つの増幅トランジスタを共用するようなものが提案されている（例えば、特許文献２参照）。
すなわち、図１１に示す画素は、隣接する画素の２つの光電変換素子１の出力を転送トランジスタ３を介して１つの増幅トランジスタ２のゲート電極部に接続したものであり、転送トランジスタ３及びリセットトランジスタ４の順次制御によって２つの画素信号を増幅トランジスタ２より出力する。
なお、増幅トランジスタ２のゲート電極部には容量２３が接続され、容量キック用配線２４によってキックパルスが供給され、ゲート電極部における電位が制御できる構成となっている。
【０００９】
【特許文献１】
特開２００２−０７７７３１号公報
【特許文献２】
国際公開ＷＯ９７／０７６３０号公報
【００１０】
【発明が解決しようとする課題】
上述した図１１に示す従来技術では、増幅トランジスタを共有化することにより、１画素中の素子数が減り、画素サイズの縮小化を図ることは可能であるが、図８や図１０に示した単位セル（単位セル中に含まれる画素数が１つのもの）では、画素アレイ中の全ての画素が同一の形状であったのに対し、図１１に示すような単位セル（増幅トランジスタを共有化した画素の組）を並べて構成した画素アレイは、２種類の画素で構成されることになる。
したがって、２種類の画素間で素子形状が異なるため、両者の間で感度、飽和等の特性に差異が生じる。
例えばＲＧＢのベイヤ方式で色コーディングした際に、同じＧでコーディングされた画素でも、行により画素特性が異なってしまうため、一枚の画として見ると横縞が発生するという問題が考えられる。
この問題は、図１１に示す単位セルのみの問題ではなく、トランジスタ数や構成によらず、画素間でのトランジスタの共有化に伴う問題である。
【００１１】
また、従来の読み出し方式では、例えば各画素からＣＤＳ回路に取り出された信号出力が１つの出力系統（水平信号線、ＡＧＣ、ＡＤＣ等）で処理されてディジタル信号に変換され、その後、このディジタル信号を内部回路及び外部回路で処理して取り出すようになっていた。
しかし、近年では、より高速でサンプリングを行えるような固体撮像素子が求められているため、図１２に示すように、各画素からＣＤＳ回路に読み出された信号出力を２つの出力系統に分けて処理する手法が考えられている。
すなわち、図１２は、ＣＭＯＳイメージセンサの全体構成例を示しており、上述した画素アレイよりなるセンサ部１１１と、垂直駆動回路１１２と、シャッタ駆動回路１１３と、ＣＤＳ回路１１４と、水平駆動回路１１５と、タイミングジェネレータ１１６と、ＡＧＣ回路１１７Ａ、１１７Ｂ、ＡＤＣ回路１１８Ａ、１１８Ｂ等を有し、２系統の水平信号線１１９Ａ、１１９Ｂ、ＡＧＣ回路１１７Ａ、１１７Ｂ、ＡＤＣ回路１１８Ａ、１１８Ｂによって信号を出力する構成となっている。
【００１２】
このように出力系統を２つに分けることにより、水平信号線１本にかかる負荷が半分になり、従来の１出力系統のものに対し、倍の速度で読み出しを行うことが可能になる。
しかし、２つの出力系統内の各素子の特性を全く同一にすることは、プロセス上不可能である。すなわち、出力系統にはＡＧＣ、ＡＤＣ等のアナログ回路が含まれており、そのゲイン、ノイズ特性等が異なることから、全く同じ信号を入力したとしても、信号処理後の信号は微妙に異なることになる。
特に、ここで問題にしている固体撮像素子では、画素からの信号として、数［ｍＶ］〜０．数［ｍＶ］レベルの微小なアナログ信号を取り扱うため、出力系統間の特性の違いは非常に大きな問題となる。
【００１３】
例えば、図１３は、ベイヤ方式での色フィルタを施した撮像素子からの読み出し信号を２出力系統で行った様子を示す説明図である。
図示のようにベイヤ配列では、Ｒ画素とＧｒ画素とを交互に配置したＲＧ行と、Ｇｂ画素とＢ画素とを交互に配置したＧＢ行とが隣接して配置されている。
そして、図１３に示すＲＧ行（第ｎ行目）からの読み出しは、Ｒ画素が出力系Ａを経由して読み出され、Ｇｒ画素からは出力系Ｂを経由して読み出される。
また、図１３に示す次のＧＢ行（第ｎ＋１行目）からの読み出しは、Ｇｂ画素からの信号は出力系Ａを、Ｂ画素からは出力系Ｂを経由して行われる。
つまり、Ｒ画素とＧｂ画素からの信号は出力系Ａを介して読み出され、Ｂ画素とＧｒ画素からの信号は出力系Ｂを介して読み出される。
そして、このようなＲ、Ｇ、Ｂそれぞれの画素からの信号は、後段で色のバランスを整えるような信号処理を色別に加えられるため、それぞれ出力系統による微小な差が加わっていても、それ程問題とはならない。
しかし、同じＧ画素として扱われるＧｒ、Ｇｂが違う出力系統で処理されることにより微小な差を持つと、行方向に周期的な信号の差が生じるため、一枚の画で見た際に横筋となって見える恐れがある。
【００１４】
そこで本発明の目的は、画素構成の簡素化によって画素の縮小を図ることができ、また複数系統の出力構成とした場合の画素間のばらつきを抑制できる固体撮像装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は前記目的を達成するため、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段とを有し、前記単位セルは前記撮像領域部の各画素列毎に１画素分または１画素未満分ずつ列方向にずらして配置され、前記増幅手段を駆動する信号配線は全画素共通に配線される全面選択信号配線であることを特徴とする。
【００１６】
また本発明は、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、前記リセット手段はディプレッション型トランジスタであり、前記増幅手段を駆動する信号配線はディプレッション型トランジスタのドレイン部に全画素共通に接続された全面選択配線であり、前記ディプレッション型トランジスタを介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動することを特徴とする。
また本発明は、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、前記増幅手段を駆動する信号配線は前記リセット手段のドレイン部に全画素共通に接続された全面選択配線であり、前記リセット手段を介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動し、２次元アレイ状に配置された複数の前記単位セルの各画素に原色カラーフィルタが設けられ、Ｇでフィルタリングされた２画素毎の信号読み出しを同一の画素出力線を介して行うようにしたことを特徴とする。
【００１７】
本発明の固体撮像装置では、画素間トランジスタの共有化、全面選択信号配線の使用により、１画素あたりのトランジスタ数、信号配線数を減らすことができ、画素サイズの縮小化が可能になる。
【００１８】
【発明の実施の形態】
以下、本発明による固体撮像装置の実施の形態例について説明する。
本実施の形態例による固体撮像装置は、ＣＭＯＳイメージセンサ等のように、各画素毎に光電変換素子と複数のトランジスタとを設け、複数の画素の２次元配列によって画素アレイを構成するとともに、各画素を駆動するための複数の信号配線を配置した構成において、画素間でトランジスタを共有し、さらに、全面選択信号配線を用いて単位セル（すなわち、トランジスタを共有した画素の組み）を構成することにより、１つの画素当たりの素子数、制御配線数を減らすことができ、画素の縮小化を図るようにしたものである。
【００１９】
また、このような画素間トランジスタ共有型の単位セルの並べ方を変え、同色でフィルタリングされた画素に同形状の画素を用いることにより、同色でフィルタリングされた画素の特性を揃えるようにしたものである。
さらに、斜めに隣接する画素で画素間トランジスタ共有化を行うことにより、出力系統を２つに分割した際にも、同色でフィルタリングされた画素からの読み出しを同一の出力系統で行えるようにしたものである。
【００２０】
以下、本発明の具体的な実施例を図面を用いて説明する。
（第１実施例）
図１は本発明の第１実施例である上下２つの画素でトランジスタを共有する場合の画素構造を示す回路図である。
本例において、単位セルは実線３０で囲まれた部分であり、この単位セル３０は２つの画素３１（間隔の細かい点線で囲まれた部分）、３２（間隔の大きい破線で囲まれた部分）から構成されている。
この単位セル３０では、上下２つの光電変換素子３３、３４と、それぞれに転送トランジスタ３５、３６と、１つのリセットトランジスタ３７と、１つの増幅トランジスタ３８で２つの画素が構成されている。
信号線３９は、全面選択信号配線であり、各リセットトランジスタ３７と増幅トランジスタ３８のドレインに接続されている。
信号線４０は、画素出力線であり、信号線４１はリセットトランジスタ３７のゲート電位を制御するためのリセット信号配線である。
信号線４２は、転送トランジスタ３５のゲート電位を制御するための転送信号配線である。信号線４３は、転送トランジスタ３６を制御するための転送信号配線である。
【００２１】
図２は図１に示す画素構造を設けた固体撮像装置の２次元画素アレイの全体構成を示す回路図である。
固体撮像装置の受光面（２次元画素ブロック）は、この２画素を単位セルとして、これを２次元的に配列して構成している。
トランジスタ８は、画素出力線に定電流を供給するためのトランジスタであり、選択された画素の増幅トランジスタ３８に定電流を供給してソースフォロアとして動作させ、増幅トランジスタ３８のゲート電位に対し、ある一定の電圧差を持つ電位が画素出力線４０に表れるようになっている。
【００２２】
端子４４は、各行の転送信号配線４２、４３に転送パルスを供給するパルス端子であり、行選択用ＡＮＤ素子４５、４６の一方の入力端に接続され、行選択用ＡＮＤ素子４５、４６のもう一方の入力端は垂直選択手段１５からの出力に接続されている。また、行選択用ＡＮＤ素子４５、４６の出力端は転送信号配線４２、４３に接続されている。
端子47は、各行のリセット信号配線４１にリセットパルスを供給するためのパルス端子であり、行選択用ＡＮＤ素子４８の一方の入力端に接続され、行選択用ＡＮＤ素子４８の出力端はリセット信号配線４１に接続される。また、行選択用ＡＮＤ素子４８のもう一方の入力端には、ＯＲ回路４９の出力が接続されている。
【００２３】
ＯＲ回路４９の入力には、上下２つの画素が存在する２行の垂直選択信号線１５Ａ、１５Ｂがそれぞれ接続されており、２行分の信号を重ね合わせた波形が出力される。
すなわち、垂直選択手段１５によって選択された行のみ、各信号パルスが入力される構造になっている。リセットトランジスタ３７のゲートには、光電変換素子３３、３４の行の画素からの読み出しの際にパルス端子４７からの信号が加えられる。なお、上記の信号配線に加え、全面選択信号配線３９も駆動することにより、読み出し動作を行う。
【００２４】
図３は本例の画素構造において画素から信号の読み出しを行う際の各駆動信号の様子を示すタイミングチャートである。
図３に示す信号は、それぞれ読み出しを行う行に加える信号であり、全面選択信号は図２の全面選択信号配線３９に、リセット信号はリセット信号配線４１に、転送信号は転送信号配線４２、４３に加えられる信号である。
まず、図３（ａ）を例に、読み出し動作について述べる。
初期状態ではリセット信号、転送信号が共にＬｏｗ（ノンアクティブ）、全面選択信号はＨｉｇｈ（アクティブ）にセットされている。
【００２５】
次に、リセット信号がＨｉｇｈに遷移すると各画素の増幅トランジスタ３８のゲート部の電位が全面選択信号のＨｉｇｈにリセットされる。ここで、リセット信号をＬｏｗに遷移させた後、リセットレベルに応じた電位が画素出力線に読み出され、その電圧値をＣＤＳ回路に蓄積する。
次に、転送信号をＨｉｇｈに遷移させ、各光電変換素子内に蓄積された電荷を増幅トランジスタ３８のゲート部に転送する。そして、転送終了後、転送信号をＬｏｗに遷移させ、各光電変換素子に蓄積された電荷数に応じた電位を画素出力線経由でＣＤＳ回路へと読み出し、ＣＤＳ回路でリセットレベルと信号レベルの差を取る。
次に、一連の読み出し動作終了後、全面選択信号をＬｏｗに、リセット信号をＨｉｇｈに遷移させて、増幅トランジスタ３８の入力部をリセットする。
【００２６】
なお、リセットトランジスタにディプレッション型のトランジスタを用いると、増幅トランジスタの入力部のリセットを、全面選択信号をＬｏｗにするだけで行えるため、図３（ｂ）に示す様な波形で駆動できる。
また、図３（ｃ）（ｄ）は、図３（ａ）（ｂ）を変更したもので、全面選択信号を、読み出し動作時にのみＨｉｇｈにセットするものである。
【００２７】
以上のような構成により、画素構造を従来に比べて簡素化することが可能である。
すなわち、図１０に示した従来例の構成では、１画素あたりのトランジスタ数が３つであったのに対し、この画素構成では２つであり、信号配線数も２本から１．５本に減少している（すなわち、前面選択信号配線は遮光膜と兼用している）。
また、図１１に示した従来例の構成と比べると、寄生容量以外の容量が無くなり、１画素あたりの信号配線数も２本から１．５本に減少して、更なる画素縮小化が望める。
【００２８】
（第２実施例）
上述した図１１に示した従来例や第１実施例（図１）の構成例のように、２つの光電変換素子で増幅、リセットトランジスタ等を共有させる手法は、１画素あたりのトランジスタ数、信号配線数を減らせることができ、画素サイズの縮小化の面で有益である。しかし、従来技術の課題で説明したように、上下の各光電変換素子、転送ゲートを全く同じ形状、特性にすることは非常に困難である。そのため、単位セルを２次元アレイ状に並べて、ベイヤ方式の色フィルタを施した際に、２つのＧフィルタが斜めに位置するために、ＲＧ行のＧとＧＢ行のＧとで画素特性が異なることになる。
【００２９】
そこで、本実施例では、図１に示した単位セルを図４に示すように、列毎に上下に１画素分ずつずらして配置する。なお、図４において、単位セルの配置が変化し、各制御配線の接続先が各行毎に異なる点以外は図２に示す構成と共通であるので、共通の構成要素については同一符号を付して個々の説明は省略する。
このような配置にすることにより、１画素あたりの信号配線数は１．５本から２本に増えることになる。しかし、その代わりに、Ｒ行のＧとＢ行のＧに同じ形状の画素を使用するため、第１実施例のようなケースで予想される行間のＧ画素特性差を防止することができる。
なお、図４に示す例では、２つの画素でトランジスタを共有し、列毎に単位セルを上下に１画素分ずらした場合を示しているが、画素数や単位セルのずれ量を変えても同様に適用が可能である。
【００３０】
（第３実施例）
図５は本発明の第３実施例による画素構造を示す回路図であり、斜めに隣接する２つの光電変換素子で、リセットトランジスタ、増幅トランジスタ、リセット信号配線、全面選択信号配線を共有した例を示している。なお、図５の構成は、図１に示すものと共通の構成要素を有し、配置だけを変化させたものであるので、共通の構成要素については同一符号を付して個々の説明は省略する。
このような単位セルを配列した受光部にベイヤ方式の色フィルタを用いると、その信号は図６（ｂ）に示すような順番で出力される。
ここで、通常の画素構成では図６（ａ）の様に出力されるため、通常の信号処理、出力形式に合わせるには、図６（ｂ）の信号を奇数、あるいは偶数行で、１画素分ずつ、ずらすような処理が必要になる。
【００３１】
また、従来例で説明したように、通常は、各画素からの信号は、行単位でＣＤＳ回路に読み出され、その後、列選択手段により選択された列の信号が水平信号線を通り、後段のＡＧＣ等で処理されて外部へと取り出されていく。
そして、図１２で述べたように、従来は１系統であったこの出力系統を複数に分け、各画素からの出力を並列で外部に読み出すことにより、より高速で画像をサンプリングすることが可能になる。
しかし、出力系を複数に分けると、回路面積の増大と共に、出力系統間のばらつきが問題となってくる。特に、ベイヤ方式でカラーコーディングした際に、ＲＧ行のＧとＧＢ行のＧが、処理系の違いによってゲイン差を持つと横筋となって表れる恐れがある。具体的には、図１３で説明した通りである。
これに対し、本発明の第３実施例では、図５に示すように、斜め２画素でリセット、増幅トランジスタ、リセット信号配線、全面選択信号配線を共有した場合を考えると、図７に示すように、Ｒ同士が同じ画素出力線から出力されるため、Ｇ画素からの出力を同じ出力系統で処理することができ、各行のＧを同じ出力系統で取り出しつつ、従来の１出力系統方式に対し、倍の早さでサンプリングすることが可能になる。
【００３２】
なお、この第３実施例は、２つの画素でトランジスタを共有した場合の一例であるが、共有する画素数、また、各画素が１画素分未満ずれて配置されていた場合等にも適用可能であり、もちろん、図８や図１１に示した画素構造、あるいはその他の画素構造に対しても適用可能な手法である。
【００３３】
以上のような本発明の各実施例によれば、以下のような効果を得ることができる。
（第１実施例）
画素間でトランジスタを共有化し、さらに信号線に全面駆動配線を用いることにより、１画素あたりのトランジスタ数、信号配線数を大幅に減らすことができ、さらなる画素サイズの縮小が望める。
【００３４】
（第２実施例）
さらに、画素間でトランジスタの共有化を行った場合の懸念点、つまり、形状の異なる画素を用いることによって発生する同色でフィルタリングされた画素間での特性差に関して、単位セルの配置の仕方を変えることにより、同色でフィルタリングされた画素に全て同形状の画素を用いることで解決できる。
なお、具体的には、ベイヤ方式でフィルタリングされた撮像面に対し、列方向に並ぶ2 画素でトランジスタを共有するタイプの単位セルを列毎に１画素分ずつ上下にずらしたものについて説明したが、もちろん、単位セルの配置の仕方を工夫することにより、同色でフィルタリングされる画素に同形状のものを用いるという手法自体は他のカラーフィルタリング、画素構造においても適用可能な手法である。また、構造によっては、単位セルの配置の仕方をちょうど１画素分きっちりではなく、１画素未満ずらす方が適当な場合も考えられる。
【００３５】
（第３実施例）
ベイヤ方式でフィルタリングされた撮像面内の各画素から出力系統を２つに分けて読み出す場合、通常の画素構成では、同色でフィルタリングされた画素間（ＲＧ行のＧ画素とＧＢ行のＧ画素）で出力系統が分かれてしまうため、出力系統間のばらつきによる影響を受け、横筋の発生する可能性があり、画素間トランジスタ共有化を上下の２画素で行った場合も同様であるが、本実施例では、画素間トランジスタ共有化を斜めの２画素で行うことにより、Ｇｒ、Ｇｂ画素からの出力を同一の出力系統で読み出すことができる。そのため、出力系統間でプロセス上のばらつきが発生しても、その影響を受けずに、１つの出力系統で読み出す場合に対して、倍の速度でサンプリングすることが可能になる。
【００３６】
【発明の効果】
以上説明したように本発明の固体撮像装置では、画素間トランジスタの共有化、全面選択信号配線の使用により、１画素あたりのトランジスタ数、信号配線数を減らすことができ、画素サイズの縮小化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例による画素構造を示す回路図である。
【図２】図１に示す画素構造を適用した固体撮像装置の構成を示す回路図である。
【図３】図１に示す画素構造において画素から信号の読み出しを行う際の各駆動信号の様子を示すタイミングチャートである。
【図４】本発明の第２実施例による固体撮像装置の構成を示す回路図である。
【図５】本発明の第３実施例による画素構造を示す回路図である。
【図６】図５に示す画素構造で１系統の出力部に信号を読み出す場合の動作例を示す説明図である。
【図７】図５に示す画素構造で２系統の出力部に信号を読み出す場合の動作例を示す説明図である。
【図８】従来の第１の画素構造を有する固体撮像装置の構成を示す回路図である。
【図９】図８に示す画素構造における駆動例を示すタイミングチャートである。
【図１０】従来の第２の画素構造を示す回路図である。
【図１１】従来の第３の画素構造を示す回路図である。
【図１２】従来の２系統出力を有する固体撮像装置の構成を示す回路図である。
【図１３】図１２に示す固体撮像装置における信号読み出し動作を示す説明図である。
【符号の説明】
３０……単位セル、３１、３２……画素、３３、３４……光電変換素子、３５、３６……転送トランジスタ、３７……リセットトランジスタ、３８……増幅トランジスタ、３９……全面選択信号配線、４０……信号線、４１……リセット信号配線、４２……信号線、４３……信号線。
【発明の属する技術分野】
本発明は、２次元配列された複数の単位画素毎に光電変換素子と複数の画素トランジスタを設けたＣＭＯＳイメージセンサ等の固体撮像装置に関する。
【０００２】
【従来の技術】
図８は、従来のＣＭＯＳイメージセンサで用いられる画素構造の一例を示す回路図である。
図示の例において、各画素は、１つの光電変換素子１と、複数のトランジスタ２、３、４、６により構成されている。
光電変換素子１は、光を受け、信号電荷を蓄積するものであり、フォトダイオード等が用いられる。
また、トランジスタ２は信号電荷増幅用のトランジスタであり、トランジスタ３は光電変換素子１に蓄積された信号電荷を増幅トランジスタ２のゲート電極部に転送するための転送トランジスタである。
また、トランジスタ４は増幅トランジスタ２のゲート電極電位をリセットするためのリセットトランジスタである。
【０００３】
また、信号線５は電源電位供給線であり、リセットトランジスタ４と増幅トランジスタ２のドレインは共に電源電位供給線５に接続されている。
また、トランジスタ６は出力画素を選択するための選択トランジスタであり、信号線７は画素信号を出力するための画素出力線である。
また、画素外のトランジスタ８は画素出力線に定電流を供給するためのトランジスタであり、選択された画素の増幅トランジスタ２に定電流を供給し、増幅トランジスタ２をソースフォロアとして動作させ、増幅トランジスタ２のゲート電位とある一定の電圧差を持つ電位が画素出力線７に表れるようになっている。
また、信号線９は転送トランジスタ３のゲート電位を制御するための転送信号配線である。信号線１０はリセットトランジスタ４のゲート電位を制御するためのリセット信号配線である。信号線１１は選択トランジスタ６のゲート電位を制御するための選択信号線である。信号線１２は定電流供給トランジスタ８がある一定の電流を供給するような飽和領域動作をするよう、ゲートに一定の電位を供給するための定電位供給線である。
【０００４】
また、端子１３は各行の転送信号配線９に転送パルスを供給するパルス端子であり、行選択用ＡＮＤ素子１４の一方の入力端に接続されている。また、行選択用ＡＮＤ素子１４のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、行選択用ＡＮＤ素子１４の出力端は転送信号配線９に接続されている。
端子１６は各行のリセット信号配線１０にリセットパルスを供給するためのパルス端子で、行選択用ＡＮＤ素子１７の一方の入力端に接続されている。行選択用ＡＮＤ素子１７のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、行選択用ＡＮＤ素子１７の出力端はリセット信号配線１０に接続されている。
端子１８は各行の選択信号配線１１に選択パルスを供給するためのパルス端子であり、行選択用ＡＮＤ素子１９の入力端に接続されている。行選択用ＡＮＤ素子１９のもう一方の入力端には、垂直選択手段１５からの出力が接続されており、１９の出力端は選択信号配線１１に接続されている。
このような構成により、垂直選択手段１５によって選択された行の各信号配線にのみ各制御パルスが供給される。
【０００５】
各画素からの読み出し動作は、図９に示すような駆動信号を加えて、以下のようにして行う。
なお、図９における選択信号は図８の選択信号配線１１に与える信号を表し、リセット信号はリセット信号配線１０に与える信号を表し、転送信号は転送信号配線９に与える信号を表している。
まず、読み出しを行う画素行の選択トランジスタ６と、リセットトランジスタ４を導通状態にして増幅トランジスタ２のゲート電極部をリセットする。リセットトランジスタ４を非導通にした後、各画素のリセットレベルに対応した電圧を後段のＣＤＳ（相関二重サンプリング）回路２０に読み出しておく。
【０００６】
次に、転送トランジスタ３を導通状態にし、光電変換素子１に蓄積された電荷を増幅トランジスタ２のゲート電極部に転送する。転送終了後、転送トランジスタ３を非導通状態にした後、蓄積されていた電荷量に応じた信号レベルの電圧を後段のＣＤＳ回路２０に読み出す。
ＣＤＳ回路２０では、先に読み出しておいたリセットレベルと信号レベルの差を取り、画素毎の読み出しトランジスタの閾値（Ｖth）バラツキ等により発生する固定的なパターンノイズをキャンセルする。
ＣＤＳ回路２０に蓄積された信号は列選択手段２１によって選択されると、水平信号線２２を通ってＡＧＣ等の後段の回路へ読み出されて処理される。
【０００７】
以上のように、ＣＭＯＳイメージセンサでは、１画素中には光電変換素子の他に、光電変換素子に蓄積された電荷を読み出すための各種のトランジスタと制御信号配線を設けることが必要とされる。
そのため、単純な画素構造を持つＣＣＤイメージセンサに比べ、画素縮小化が困難であった。
そこで、これまでは画素回路の駆動法を変えることにより、例えば図１０に示すように、選択トランジスタをなくし、画素構成を単純化するようなものが提案されている（例えば、特許文献１参照）。
【０００８】
あるいは、例えば図１１に示すように、複数の光電変換素子からの読み出しに１つの増幅トランジスタを共用するようなものが提案されている（例えば、特許文献２参照）。
すなわち、図１１に示す画素は、隣接する画素の２つの光電変換素子１の出力を転送トランジスタ３を介して１つの増幅トランジスタ２のゲート電極部に接続したものであり、転送トランジスタ３及びリセットトランジスタ４の順次制御によって２つの画素信号を増幅トランジスタ２より出力する。
なお、増幅トランジスタ２のゲート電極部には容量２３が接続され、容量キック用配線２４によってキックパルスが供給され、ゲート電極部における電位が制御できる構成となっている。
【０００９】
【特許文献１】
特開２００２−０７７７３１号公報
【特許文献２】
国際公開ＷＯ９７／０７６３０号公報
【００１０】
【発明が解決しようとする課題】
上述した図１１に示す従来技術では、増幅トランジスタを共有化することにより、１画素中の素子数が減り、画素サイズの縮小化を図ることは可能であるが、図８や図１０に示した単位セル（単位セル中に含まれる画素数が１つのもの）では、画素アレイ中の全ての画素が同一の形状であったのに対し、図１１に示すような単位セル（増幅トランジスタを共有化した画素の組）を並べて構成した画素アレイは、２種類の画素で構成されることになる。
したがって、２種類の画素間で素子形状が異なるため、両者の間で感度、飽和等の特性に差異が生じる。
例えばＲＧＢのベイヤ方式で色コーディングした際に、同じＧでコーディングされた画素でも、行により画素特性が異なってしまうため、一枚の画として見ると横縞が発生するという問題が考えられる。
この問題は、図１１に示す単位セルのみの問題ではなく、トランジスタ数や構成によらず、画素間でのトランジスタの共有化に伴う問題である。
【００１１】
また、従来の読み出し方式では、例えば各画素からＣＤＳ回路に取り出された信号出力が１つの出力系統（水平信号線、ＡＧＣ、ＡＤＣ等）で処理されてディジタル信号に変換され、その後、このディジタル信号を内部回路及び外部回路で処理して取り出すようになっていた。
しかし、近年では、より高速でサンプリングを行えるような固体撮像素子が求められているため、図１２に示すように、各画素からＣＤＳ回路に読み出された信号出力を２つの出力系統に分けて処理する手法が考えられている。
すなわち、図１２は、ＣＭＯＳイメージセンサの全体構成例を示しており、上述した画素アレイよりなるセンサ部１１１と、垂直駆動回路１１２と、シャッタ駆動回路１１３と、ＣＤＳ回路１１４と、水平駆動回路１１５と、タイミングジェネレータ１１６と、ＡＧＣ回路１１７Ａ、１１７Ｂ、ＡＤＣ回路１１８Ａ、１１８Ｂ等を有し、２系統の水平信号線１１９Ａ、１１９Ｂ、ＡＧＣ回路１１７Ａ、１１７Ｂ、ＡＤＣ回路１１８Ａ、１１８Ｂによって信号を出力する構成となっている。
【００１２】
このように出力系統を２つに分けることにより、水平信号線１本にかかる負荷が半分になり、従来の１出力系統のものに対し、倍の速度で読み出しを行うことが可能になる。
しかし、２つの出力系統内の各素子の特性を全く同一にすることは、プロセス上不可能である。すなわち、出力系統にはＡＧＣ、ＡＤＣ等のアナログ回路が含まれており、そのゲイン、ノイズ特性等が異なることから、全く同じ信号を入力したとしても、信号処理後の信号は微妙に異なることになる。
特に、ここで問題にしている固体撮像素子では、画素からの信号として、数［ｍＶ］〜０．数［ｍＶ］レベルの微小なアナログ信号を取り扱うため、出力系統間の特性の違いは非常に大きな問題となる。
【００１３】
例えば、図１３は、ベイヤ方式での色フィルタを施した撮像素子からの読み出し信号を２出力系統で行った様子を示す説明図である。
図示のようにベイヤ配列では、Ｒ画素とＧｒ画素とを交互に配置したＲＧ行と、Ｇｂ画素とＢ画素とを交互に配置したＧＢ行とが隣接して配置されている。
そして、図１３に示すＲＧ行（第ｎ行目）からの読み出しは、Ｒ画素が出力系Ａを経由して読み出され、Ｇｒ画素からは出力系Ｂを経由して読み出される。
また、図１３に示す次のＧＢ行（第ｎ＋１行目）からの読み出しは、Ｇｂ画素からの信号は出力系Ａを、Ｂ画素からは出力系Ｂを経由して行われる。
つまり、Ｒ画素とＧｂ画素からの信号は出力系Ａを介して読み出され、Ｂ画素とＧｒ画素からの信号は出力系Ｂを介して読み出される。
そして、このようなＲ、Ｇ、Ｂそれぞれの画素からの信号は、後段で色のバランスを整えるような信号処理を色別に加えられるため、それぞれ出力系統による微小な差が加わっていても、それ程問題とはならない。
しかし、同じＧ画素として扱われるＧｒ、Ｇｂが違う出力系統で処理されることにより微小な差を持つと、行方向に周期的な信号の差が生じるため、一枚の画で見た際に横筋となって見える恐れがある。
【００１４】
そこで本発明の目的は、画素構成の簡素化によって画素の縮小を図ることができ、また複数系統の出力構成とした場合の画素間のばらつきを抑制できる固体撮像装置を提供することにある。
【００１５】
【課題を解決するための手段】
本発明は前記目的を達成するため、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段とを有し、前記単位セルは前記撮像領域部の各画素列毎に１画素分または１画素未満分ずつ列方向にずらして配置され、前記増幅手段を駆動する信号配線は全画素共通に配線される全面選択信号配線であることを特徴とする。
【００１６】
また本発明は、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、前記リセット手段はディプレッション型トランジスタであり、前記増幅手段を駆動する信号配線はディプレッション型トランジスタのドレイン部に全画素共通に接続された全面選択配線であり、前記ディプレッション型トランジスタを介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動することを特徴とする。
また本発明は、所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、前記増幅手段を駆動する信号配線は前記リセット手段のドレイン部に全画素共通に接続された全面選択配線であり、前記リセット手段を介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動し、２次元アレイ状に配置された複数の前記単位セルの各画素に原色カラーフィルタが設けられ、Ｇでフィルタリングされた２画素毎の信号読み出しを同一の画素出力線を介して行うようにしたことを特徴とする。
【００１７】
本発明の固体撮像装置では、画素間トランジスタの共有化、全面選択信号配線の使用により、１画素あたりのトランジスタ数、信号配線数を減らすことができ、画素サイズの縮小化が可能になる。
【００１８】
【発明の実施の形態】
以下、本発明による固体撮像装置の実施の形態例について説明する。
本実施の形態例による固体撮像装置は、ＣＭＯＳイメージセンサ等のように、各画素毎に光電変換素子と複数のトランジスタとを設け、複数の画素の２次元配列によって画素アレイを構成するとともに、各画素を駆動するための複数の信号配線を配置した構成において、画素間でトランジスタを共有し、さらに、全面選択信号配線を用いて単位セル（すなわち、トランジスタを共有した画素の組み）を構成することにより、１つの画素当たりの素子数、制御配線数を減らすことができ、画素の縮小化を図るようにしたものである。
【００１９】
また、このような画素間トランジスタ共有型の単位セルの並べ方を変え、同色でフィルタリングされた画素に同形状の画素を用いることにより、同色でフィルタリングされた画素の特性を揃えるようにしたものである。
さらに、斜めに隣接する画素で画素間トランジスタ共有化を行うことにより、出力系統を２つに分割した際にも、同色でフィルタリングされた画素からの読み出しを同一の出力系統で行えるようにしたものである。
【００２０】
以下、本発明の具体的な実施例を図面を用いて説明する。
（第１実施例）
図１は本発明の第１実施例である上下２つの画素でトランジスタを共有する場合の画素構造を示す回路図である。
本例において、単位セルは実線３０で囲まれた部分であり、この単位セル３０は２つの画素３１（間隔の細かい点線で囲まれた部分）、３２（間隔の大きい破線で囲まれた部分）から構成されている。
この単位セル３０では、上下２つの光電変換素子３３、３４と、それぞれに転送トランジスタ３５、３６と、１つのリセットトランジスタ３７と、１つの増幅トランジスタ３８で２つの画素が構成されている。
信号線３９は、全面選択信号配線であり、各リセットトランジスタ３７と増幅トランジスタ３８のドレインに接続されている。
信号線４０は、画素出力線であり、信号線４１はリセットトランジスタ３７のゲート電位を制御するためのリセット信号配線である。
信号線４２は、転送トランジスタ３５のゲート電位を制御するための転送信号配線である。信号線４３は、転送トランジスタ３６を制御するための転送信号配線である。
【００２１】
図２は図１に示す画素構造を設けた固体撮像装置の２次元画素アレイの全体構成を示す回路図である。
固体撮像装置の受光面（２次元画素ブロック）は、この２画素を単位セルとして、これを２次元的に配列して構成している。
トランジスタ８は、画素出力線に定電流を供給するためのトランジスタであり、選択された画素の増幅トランジスタ３８に定電流を供給してソースフォロアとして動作させ、増幅トランジスタ３８のゲート電位に対し、ある一定の電圧差を持つ電位が画素出力線４０に表れるようになっている。
【００２２】
端子４４は、各行の転送信号配線４２、４３に転送パルスを供給するパルス端子であり、行選択用ＡＮＤ素子４５、４６の一方の入力端に接続され、行選択用ＡＮＤ素子４５、４６のもう一方の入力端は垂直選択手段１５からの出力に接続されている。また、行選択用ＡＮＤ素子４５、４６の出力端は転送信号配線４２、４３に接続されている。
端子47は、各行のリセット信号配線４１にリセットパルスを供給するためのパルス端子であり、行選択用ＡＮＤ素子４８の一方の入力端に接続され、行選択用ＡＮＤ素子４８の出力端はリセット信号配線４１に接続される。また、行選択用ＡＮＤ素子４８のもう一方の入力端には、ＯＲ回路４９の出力が接続されている。
【００２３】
ＯＲ回路４９の入力には、上下２つの画素が存在する２行の垂直選択信号線１５Ａ、１５Ｂがそれぞれ接続されており、２行分の信号を重ね合わせた波形が出力される。
すなわち、垂直選択手段１５によって選択された行のみ、各信号パルスが入力される構造になっている。リセットトランジスタ３７のゲートには、光電変換素子３３、３４の行の画素からの読み出しの際にパルス端子４７からの信号が加えられる。なお、上記の信号配線に加え、全面選択信号配線３９も駆動することにより、読み出し動作を行う。
【００２４】
図３は本例の画素構造において画素から信号の読み出しを行う際の各駆動信号の様子を示すタイミングチャートである。
図３に示す信号は、それぞれ読み出しを行う行に加える信号であり、全面選択信号は図２の全面選択信号配線３９に、リセット信号はリセット信号配線４１に、転送信号は転送信号配線４２、４３に加えられる信号である。
まず、図３（ａ）を例に、読み出し動作について述べる。
初期状態ではリセット信号、転送信号が共にＬｏｗ（ノンアクティブ）、全面選択信号はＨｉｇｈ（アクティブ）にセットされている。
【００２５】
次に、リセット信号がＨｉｇｈに遷移すると各画素の増幅トランジスタ３８のゲート部の電位が全面選択信号のＨｉｇｈにリセットされる。ここで、リセット信号をＬｏｗに遷移させた後、リセットレベルに応じた電位が画素出力線に読み出され、その電圧値をＣＤＳ回路に蓄積する。
次に、転送信号をＨｉｇｈに遷移させ、各光電変換素子内に蓄積された電荷を増幅トランジスタ３８のゲート部に転送する。そして、転送終了後、転送信号をＬｏｗに遷移させ、各光電変換素子に蓄積された電荷数に応じた電位を画素出力線経由でＣＤＳ回路へと読み出し、ＣＤＳ回路でリセットレベルと信号レベルの差を取る。
次に、一連の読み出し動作終了後、全面選択信号をＬｏｗに、リセット信号をＨｉｇｈに遷移させて、増幅トランジスタ３８の入力部をリセットする。
【００２６】
なお、リセットトランジスタにディプレッション型のトランジスタを用いると、増幅トランジスタの入力部のリセットを、全面選択信号をＬｏｗにするだけで行えるため、図３（ｂ）に示す様な波形で駆動できる。
また、図３（ｃ）（ｄ）は、図３（ａ）（ｂ）を変更したもので、全面選択信号を、読み出し動作時にのみＨｉｇｈにセットするものである。
【００２７】
以上のような構成により、画素構造を従来に比べて簡素化することが可能である。
すなわち、図１０に示した従来例の構成では、１画素あたりのトランジスタ数が３つであったのに対し、この画素構成では２つであり、信号配線数も２本から１．５本に減少している（すなわち、前面選択信号配線は遮光膜と兼用している）。
また、図１１に示した従来例の構成と比べると、寄生容量以外の容量が無くなり、１画素あたりの信号配線数も２本から１．５本に減少して、更なる画素縮小化が望める。
【００２８】
（第２実施例）
上述した図１１に示した従来例や第１実施例（図１）の構成例のように、２つの光電変換素子で増幅、リセットトランジスタ等を共有させる手法は、１画素あたりのトランジスタ数、信号配線数を減らせることができ、画素サイズの縮小化の面で有益である。しかし、従来技術の課題で説明したように、上下の各光電変換素子、転送ゲートを全く同じ形状、特性にすることは非常に困難である。そのため、単位セルを２次元アレイ状に並べて、ベイヤ方式の色フィルタを施した際に、２つのＧフィルタが斜めに位置するために、ＲＧ行のＧとＧＢ行のＧとで画素特性が異なることになる。
【００２９】
そこで、本実施例では、図１に示した単位セルを図４に示すように、列毎に上下に１画素分ずつずらして配置する。なお、図４において、単位セルの配置が変化し、各制御配線の接続先が各行毎に異なる点以外は図２に示す構成と共通であるので、共通の構成要素については同一符号を付して個々の説明は省略する。
このような配置にすることにより、１画素あたりの信号配線数は１．５本から２本に増えることになる。しかし、その代わりに、Ｒ行のＧとＢ行のＧに同じ形状の画素を使用するため、第１実施例のようなケースで予想される行間のＧ画素特性差を防止することができる。
なお、図４に示す例では、２つの画素でトランジスタを共有し、列毎に単位セルを上下に１画素分ずらした場合を示しているが、画素数や単位セルのずれ量を変えても同様に適用が可能である。
【００３０】
（第３実施例）
図５は本発明の第３実施例による画素構造を示す回路図であり、斜めに隣接する２つの光電変換素子で、リセットトランジスタ、増幅トランジスタ、リセット信号配線、全面選択信号配線を共有した例を示している。なお、図５の構成は、図１に示すものと共通の構成要素を有し、配置だけを変化させたものであるので、共通の構成要素については同一符号を付して個々の説明は省略する。
このような単位セルを配列した受光部にベイヤ方式の色フィルタを用いると、その信号は図６（ｂ）に示すような順番で出力される。
ここで、通常の画素構成では図６（ａ）の様に出力されるため、通常の信号処理、出力形式に合わせるには、図６（ｂ）の信号を奇数、あるいは偶数行で、１画素分ずつ、ずらすような処理が必要になる。
【００３１】
また、従来例で説明したように、通常は、各画素からの信号は、行単位でＣＤＳ回路に読み出され、その後、列選択手段により選択された列の信号が水平信号線を通り、後段のＡＧＣ等で処理されて外部へと取り出されていく。
そして、図１２で述べたように、従来は１系統であったこの出力系統を複数に分け、各画素からの出力を並列で外部に読み出すことにより、より高速で画像をサンプリングすることが可能になる。
しかし、出力系を複数に分けると、回路面積の増大と共に、出力系統間のばらつきが問題となってくる。特に、ベイヤ方式でカラーコーディングした際に、ＲＧ行のＧとＧＢ行のＧが、処理系の違いによってゲイン差を持つと横筋となって表れる恐れがある。具体的には、図１３で説明した通りである。
これに対し、本発明の第３実施例では、図５に示すように、斜め２画素でリセット、増幅トランジスタ、リセット信号配線、全面選択信号配線を共有した場合を考えると、図７に示すように、Ｒ同士が同じ画素出力線から出力されるため、Ｇ画素からの出力を同じ出力系統で処理することができ、各行のＧを同じ出力系統で取り出しつつ、従来の１出力系統方式に対し、倍の早さでサンプリングすることが可能になる。
【００３２】
なお、この第３実施例は、２つの画素でトランジスタを共有した場合の一例であるが、共有する画素数、また、各画素が１画素分未満ずれて配置されていた場合等にも適用可能であり、もちろん、図８や図１１に示した画素構造、あるいはその他の画素構造に対しても適用可能な手法である。
【００３３】
以上のような本発明の各実施例によれば、以下のような効果を得ることができる。
（第１実施例）
画素間でトランジスタを共有化し、さらに信号線に全面駆動配線を用いることにより、１画素あたりのトランジスタ数、信号配線数を大幅に減らすことができ、さらなる画素サイズの縮小が望める。
【００３４】
（第２実施例）
さらに、画素間でトランジスタの共有化を行った場合の懸念点、つまり、形状の異なる画素を用いることによって発生する同色でフィルタリングされた画素間での特性差に関して、単位セルの配置の仕方を変えることにより、同色でフィルタリングされた画素に全て同形状の画素を用いることで解決できる。
なお、具体的には、ベイヤ方式でフィルタリングされた撮像面に対し、列方向に並ぶ2 画素でトランジスタを共有するタイプの単位セルを列毎に１画素分ずつ上下にずらしたものについて説明したが、もちろん、単位セルの配置の仕方を工夫することにより、同色でフィルタリングされる画素に同形状のものを用いるという手法自体は他のカラーフィルタリング、画素構造においても適用可能な手法である。また、構造によっては、単位セルの配置の仕方をちょうど１画素分きっちりではなく、１画素未満ずらす方が適当な場合も考えられる。
【００３５】
（第３実施例）
ベイヤ方式でフィルタリングされた撮像面内の各画素から出力系統を２つに分けて読み出す場合、通常の画素構成では、同色でフィルタリングされた画素間（ＲＧ行のＧ画素とＧＢ行のＧ画素）で出力系統が分かれてしまうため、出力系統間のばらつきによる影響を受け、横筋の発生する可能性があり、画素間トランジスタ共有化を上下の２画素で行った場合も同様であるが、本実施例では、画素間トランジスタ共有化を斜めの２画素で行うことにより、Ｇｒ、Ｇｂ画素からの出力を同一の出力系統で読み出すことができる。そのため、出力系統間でプロセス上のばらつきが発生しても、その影響を受けずに、１つの出力系統で読み出す場合に対して、倍の速度でサンプリングすることが可能になる。
【００３６】
【発明の効果】
以上説明したように本発明の固体撮像装置では、画素間トランジスタの共有化、全面選択信号配線の使用により、１画素あたりのトランジスタ数、信号配線数を減らすことができ、画素サイズの縮小化が可能になる。
【図面の簡単な説明】
【図１】本発明の第１実施例による画素構造を示す回路図である。
【図２】図１に示す画素構造を適用した固体撮像装置の構成を示す回路図である。
【図３】図１に示す画素構造において画素から信号の読み出しを行う際の各駆動信号の様子を示すタイミングチャートである。
【図４】本発明の第２実施例による固体撮像装置の構成を示す回路図である。
【図５】本発明の第３実施例による画素構造を示す回路図である。
【図６】図５に示す画素構造で１系統の出力部に信号を読み出す場合の動作例を示す説明図である。
【図７】図５に示す画素構造で２系統の出力部に信号を読み出す場合の動作例を示す説明図である。
【図８】従来の第１の画素構造を有する固体撮像装置の構成を示す回路図である。
【図９】図８に示す画素構造における駆動例を示すタイミングチャートである。
【図１０】従来の第２の画素構造を示す回路図である。
【図１１】従来の第３の画素構造を示す回路図である。
【図１２】従来の２系統出力を有する固体撮像装置の構成を示す回路図である。
【図１３】図１２に示す固体撮像装置における信号読み出し動作を示す説明図である。
【符号の説明】
３０……単位セル、３１、３２……画素、３３、３４……光電変換素子、３５、３６……転送トランジスタ、３７……リセットトランジスタ、３８……増幅トランジスタ、３９……全面選択信号配線、４０……信号線、４１……リセット信号配線、４２……信号線、４３……信号線。
Claims (6)
- 所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、
前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段とを有し、
前記単位セルは前記撮像領域部の各画素列毎に１画素分または１画素未満分ずつ列方向にずらして配置され、
前記増幅手段を駆動する信号配線は全画素共通に配線される全面選択信号配線である、
ことを特徴とする固体撮像装置。 - 所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、
前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、
前記リセット手段はディプレッション型トランジスタであり、
前記増幅手段を駆動する信号配線はディプレッション型トランジスタのドレイン部に全画素共通に接続された全面選択配線であり、前記ディプレッション型トランジスタを介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動する、
ことを特徴とする固体撮像装置。 - 所定数の画素を１組みとして構成される複数の単位セルを２次元アレイ状に配置して構成される撮像領域部を有し、
前記単位セルは、各画素に対応する複数の光電変換素子と、前記各画素によって共有され、各光電変換素子から読み出された信号量を増幅して出力する増幅手段と、各光電変換素子からの信号を選択的に読み出して前記増幅手段に供給する転送手段と、前記増幅手段の入力部をリセットするリセット手段とを有し、
前記増幅手段を駆動する信号配線は前記リセット手段のドレイン部に全画素共通に接続された全面選択配線であり、前記リセット手段を介して各増幅手段の入力部の電位を制御して該各増幅手段を駆動し、
２次元アレイ状に配置された複数の前記単位セルの各画素に原色カラーフィルタが設けられ、Ｇでフィルタリングされた２画素毎の信号読み出しを同一の画素出力線を介して行うようにした、
ことを特徴とする固体撮像装置。 - 前記単位セルを前記撮像領域部の各画素列毎に１画素分または１画素未満分ずつ列方向にずらして配置したことを特徴とする請求項３記載の固体撮像装置。
- 前記リセット手段と増幅手段を駆動する前記全面選択信号配線の全面選択信号が前記画素の読み出し動作期間外にアクティブからノンアクティブに遷移することを特徴とする請求項３記載の固体撮像装置。
- 前記リセット手段がトランジスタよりなり、前記画素の読み出し期間中に前記全面選択信号配線の全面選択信号がアクティブに遷移され、前記リセット手段のゲートに入力されるリセット信号がノンアクティブに遷移され、前記転送手段への駆動信号がアクティブに遷移され、光電変換素子に蓄積された電荷信号の読み出しを行うことを特徴とする請求項３記載の固体撮像装置。
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