JP5038188B2 - 撮像装置及びそれを用いた撮像システム - Google Patents

Description

本発明は、デジタルスチルカメラやビデオカメラ等に用いられる撮像装置及びそれを用いた撮像システムに関するものである。

デジタルスチルカメラは１０００万画素の撮像素子が使用されるようになった。これは銀塩写真画質を追求した結果であって主に静止画専用に用いられている。一方、フルハイビジョン相当の動画像を得るために必要な画素数は２００万画素程度である。

例えば、１０００万画素の撮像素子を動画で使用すると、２００万画素の場合の５倍の読み出し速度が必要となる。この場合、消費電力が非常に増大し、かかる消費電力増大によるノイズの悪化が生じ、更に画像処理用のメモリ増大によるコストアップを招く問題がある。

このような問題を解決するものとして、例えば、特開２０００−３４１６９９号公報に開示された撮像装置がある（特許文献１）。同公報のものでは、複数画素の信号を共通アンプ構成による画素を用いることにより、共通アンプの入力ノードで電荷加算読み出しを行っている。

しかし、特許文献１のものでは、画素の駆動が複雑になること、それに伴い画素の駆動に必要な配線が増加し、開口率が減少する。従って、画素の駆動回路増大によるコストアップを招き、更に、感度低下により良好な画質を得ることができなくなる。

そこで、かかる課題を解決するものとして、例えば、特開２００６−０７３７３３号公報に開示された撮像装置がある（特許文献２）。同公報のものでは、４行１列の共通アンプ構成による画素を用いることで、画素駆動に必要な配線の増加がなく、画素上での加算が可能である。

また、特許文献３には、一本のゲート線を、あるラインの画素の一部と接続するとともに、あるラインと隣接するラインの画素の一部とも接続することで、ラインに相関性のあるノイズを分散させる技術が開示されている。
特開２０００−３４１６９９号公報 特開２００６−０７３７３３号公報 米国特許６７３４４１４号公報

特許文献２のものは、画素上での加算は垂直方向のみであるが、カラーフィルタの配列によっては加算後の各色の画像情報は、空間的に等間隔でなくなり、解像感が劣化するという課題がある。そのため、斜め方向の画素信号を加算することが要求されている。特許文献２の技術では斜め方向の隣接画素の加算を行うためにラインメモリのような信号を保持する回路を追加する必要がある。そして、一般に画素は行または列単位で走査されるので、斜め方向の加算を行うためには回路構成と駆動方法がともに複雑になるという問題が生じる。

また、特許文献３には、斜め方向に隣接する画素からの信号を加算することについての開示はない。

本発明の目的は、斜め方向の加算を容易に行える撮像装置及びそれを用いた撮像システムを提供することにある。

本発明は、光電変換部と、前記光電変換部からの信号電荷を転送する転送トランジスタとを含む複数の画素と、列に沿った方向に配列した前記画素に共通に設けられた前記信号電荷を蓄積する不純物拡散領域、前記不純物拡散領域に蓄積された信号電荷に基づく信号を出力する増幅トランジスタ及び前記不純物拡散領域の電位をリセットするリセットトランジスタと、を有する単位画素群が行列状に配列された画素群を備える光電変換装置であって、行に沿った方向に隣接する複数の前記単位画素群について、隣接する２行の前記光電変換部に対応する転送トランジスタを制御するための制御線は、行に沿った方向に奇数行と偶数行に交互に接続されていることを特徴とする。

本発明によれば、各列における複数行の画素に対して共通アンプ構成とし、転送制御線を行に沿った方向に対して奇数行画素と偶数行画素とに交互に接続している。そのため、画素駆動に必要な配線を増やすことなく、斜め方向に隣接した画素の信号電荷を同時に読み出すことが可能となり、斜め方向に隣接した画素の信号電荷の加算を容易に行うことが可能となる。

次に、添付図面を参照しながら発明を実施するための最良の形態について詳細に説明する。図１は本発明に係る撮像装置の一実施形態を示すブロック図である。この撮像装置は固体撮像装置又はＣＭＯＳイメージセンサとも呼ばれる。図１において、撮像装置１００は、画素アレイ部１１、垂直走査回路１２、ラインメモリ部であるラインメモリ回路１３ａ、１３ｂ、水平走査回路１４ａ、１４ｂ、出力アンプ１５ａ、１５ｂを備えている。ラインメモリ部などは複数有している。

図１から明らかなように、ここで示す撮像装置１００は、ラインメモリ回路１３ａ及び出力アンプ１５ａを介して信号を出力する系統と、ラインメモリ回路１３ｂ及び出力アンプ１５ｂを介して信号を出力する系統の２つの出力系統を有する。

画素アレイ部１１には、複数の単位画素群が行及び列に沿った方向に２次元状、すなわち行列状に配列されている。各単位画素群は、複数の画素を含んで構成され、典型的には１つの画素が１つの行に対応する。更に、画素アレイ部１１は２次元状に配列されたカラーフィルタ（不図示）を備えている。カラーフィルタは各画素に配置されている。

ここでは、２行２列のマトリックスを１単位としてＧフィルタは１単位の半分、即ち、対角線上の２画素に配され、Ｒフィルタ、Ｂフィルタは１単位の残り半分にそれぞれ１画素ずつ配するベイヤー配列となっている。以下、Ｇフィルタ、Ｒフィルタ、Ｂフィルタを配した画素をそれぞれＧ画素、Ｒ画素、Ｂ画素という。

ラインメモリ回路１３ａの構成の一例を図２に示す。画素アレイ部１１からの信号が伝達される垂直信号線３０は、典型的には画素アレイ部の画素列に対応して設けられるもので、スイッチ１３０１及び１３０２のそれぞれを介して保持容量１３０３及び１３０４と接続される。保持容量１３０３及び１３０４には、それぞれ画素アレイ部から読み出された信号が保持される。

スイッチ１３１０を信号φＡＤＤにより導通させると、スイッチ１３１０で接続された２列分の保持容量１３０３同士が電気的に接続され、２つの容量に保持された信号が加算（平均化）される。また、スイッチ１３１１を信号φＡＤＤにより導通させると、スイッチ１３１１で接続された２列分の保持容量１３０４同士が電気的に接続され、２つの容量に保持された信号が加算（平均化）される。

このようにして、隣り合う列の信号を加算する機能をラインメモリ回路１３ａで実現できる。制御線１３０７を介して水平走査回路１４ａから入力される信号によりスイッチ１３０５及び１３０６がオンになると、保持容量１３０３及び１３０４に保持された信号がそれぞれ水平信号線１３０８及び１３０９に出力される。水平信号線１３０８及び１３０９に出力された信号は、不図示の出力部である出力アンプ１５ａに入力される。ラインメモリ回路１３ｂもラインメモリ回路１３ａと同じ構成である。

水平走査回路１４ａはラインメモリ回路１３ａにおいて保存されている信号を順番に選択する。水平走査回路１４ａによって選択された列の信号は、水平出力線１３０８及び１３０９に出力され、出力アンプ１５ａからその差信号を出力する。

以上の構成は、撮像装置の一つの構成例に過ぎず、本発明はこれに限定されるものではない。例えば、ラインメモリ回路１３ａ、出力アンプ１５ａ等を含んで構成される出力系統は、１つ又は３つ以上でもよい。

また、それぞれのラインメモリ回路１３ａ、１３ｂに保持された信号をそれぞれの出力系統から信号を出力する際に、少なくとも一部を並行して出力することで出力に要する時間を短縮することができる。全ての信号を同一の期間で並行して出力させると特に効果的である。

図３は１つの単位画素群が行に沿った方向に３つ配置された構成例を示す回路図である。各単位画素群２０は回路要素として、例えば、複数の光電変換部２１ａ〜２１ｄ、複数の転送トランジスタ２２ａ〜２２ｄを含んでいる。また、１つの不純物拡散領域（Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ；以下、ＦＤと称す）２３、１つの増幅トランジスタ２４及び１つのリセットトランジスタ２５を含んでいる。図３では各単位画素群２０が４個の光電変換部２１ａ〜２１ｄ、及び４個の転送トランジスタ２２ａ〜２２ｄ、即ち、４画素を含む構成を例示する。

各単位画素群２０は、更に前述の信号出力線３０と、転送制御線３１ａ〜３１ｄと、リセット信号線３２とを含んでいる。信号出力線３０は、典型的には同一列内の複数の単位画素群２０によって共用される。リセット信号線３２は、典型的には行に沿った方向に配列された複数の単位画素群２０によって共用される。

本実施形態では、複数の転送トランジスタ２２ａ〜２２ｄのそれぞれのドレインが相互に接続され、１つのＦＤ２３が形成されている。これにより、１画素あたりの光電変換部の面積を大きくし、開口率を高くすることができる。

光電変換部２１ａ〜２１ｄはアノードがグランドに接続され、入射光をその光量に応じた電荷に光電変換して蓄積する。転送トランジスタ２２ａ〜２２ｄは対応する光電変換部で発生した信号電荷をＦＤ２３に転送する。より具体的には、転送トランジスタ２２ａ〜２２ｄはソースが対応する光電変換部２１ａ〜２１ｄのカソードに接続されている。またゲートが対応する転送制御線３１ａ〜３１ｄに接続され、ドレインがＦＤ２３及び増幅トランジスタ２４のゲートに接続されている。

転送トランジスタ２２ａ〜２２ｄは複数の光電変換部２１ａ〜２１ｄと増幅トランジスタ２４のゲート電極との間に配置されている。転送制御線３１ａ〜３１ｄの電位がハイレベルになると、光電変換部２１ａ〜２１ｄ内に蓄積された電荷をＦＤ２３に転送する。ＦＤ２３は、光電変換部２１ａ〜２１ｄからそれぞれに対応する転送トランジスタを介して転送される信号電荷を蓄積する。ここで、複数の光電変換部に蓄積された電荷を同時にＦＤ２３に転送することで、信号電荷の加算を行うことが可能である。

増幅トランジスタ２４はゲートがＦＤ２３に接続され、ドレインが電源線３３に接続され、ソースが信号出力線３０に接続され、ＦＤ２３に蓄積された信号電荷に基づき信号出力線３０に出力する。

リセットトランジスタ２５は、ソースがＦＤ２３及び増幅トランジスタ２４のゲートに接続され、ドレインが電源線３３に接続され、ゲートがリセット信号線３２に接続されている。リセットトランジスタ２５はリセット信号線３２がハイレベルになると、ＦＤ２３の電位、つまり、増幅トランジスタ２４のゲート電位を電源線３３の電位にリセットする。同時に、転送トランジスタを導通させることにより光電変換部もリセットすることが可能である。

転送制御線３１ａはＮ列目の単位画素群では転送トランジスタ２２ａに接続され、Ｎ＋１列目の単位画素群では転送トランジスタ２２ｂに接続されている。更にＮ＋２列目の単位画素群では転送トランジスタ２２ａに接続され、行に沿った方向に対して奇数行と偶数行とに交互に接続されている。

同様に転送制御線３１ｂ〜３１ｄも行に沿った方向に対して奇数行と偶数行に交互に各転送トランジスタと接続されている。つまり、単位画素群における隣接する画素の転送トランジスタを駆動する２つの転送制御線が、画素の行に沿った方向に対して奇数行と偶数行とで交互に接続されている。

次に、本実施形態による撮像装置の画素の読出し方法を、加算しないで読み出す場合（以下、非加算モード時）と、加算して読み出す場合（以下、加算モード時）の動作について図４乃至８を用いて説明する。

図４及び図６〜図７は画素の読出し方法を説明する図である。４０は画素アレイ部である。ここでは、８×４画素の構成例を示す。画素アレイ部４０のＧ、Ｒ、ＢはそれぞれＧ画素、Ｒ画素及びＢ画素を示す。４１及び４２はラインメモリ回路である。３１ａ〜３１ｄは転送制御線を示し、図３の３１ａ〜３１ｄに対応する。

なお、画素アレイ部４０は図１の画素アレイ部１１、ラインメモリ回路４１、４２は図１のラインメモリ回路１３ａ、１３ｂに対応する。また、図４、図６、図７におけるＮ列目のＲ１１、Ｇ２１、Ｒ３１、Ｇ４１の画素は、図３の光電変換部２１ａ、２１ｂ、２１ｃ、２１ｄにそれぞれ対応する。他の列も同様である。更に、図４、図６、図７に示す（Ｒ１１、Ｇ１２、Ｇ２１、Ｂ２２）、（Ｒ３１、Ｇ３２、Ｇ４１、Ｂ４２）等は本実施形態の２行２列のベイヤー配列による画素の配列を示す。

図５及び図８は画素の信号電荷転送と画素からの出力信号のタイミングを示す図である。図５は非加算モード時、図８は加算モード時の動作を示す。ＨＤは後述するタイミング発生部１００８から出力される水平同期信号、ＴＸ１〜ＴＸ４は垂直走査回路１２から図４、図６、図７の転送制御線３１ａ〜３１ｄに印加される転送パルスを示す。ここでは、出力系統を２つ備えた場合を示す。ＯＵＴ１〜ＯＵＴ２は図１のＯＵＴ１〜ＯＵＴ２の信号に対応し、画素からの出力信号である。１Ｈは１水平走査期間を示す。

次に、本実施形態の非加算モード時の画素の読出し方法を図４及び図５を用いて説明する。図５に示すように時刻ｔ１に転送パルスＴＸ１がハイレベルとなると、転送制御線３１ａに接続されている１行分の画素の信号が信号出力線３０に出力される。この時の信号出力はスイッチ（不図示）にてラインメモリ回路４１に読み出される。すなわち、１本の共通の制御線に接続された、行に沿った方向に隣接する単位画素群の、Ｒフィルタを配した画素及びＢフィルタを配した画素からは、各々の増幅トランジスタより同時に信号が出力される。

時刻ｔ２にＴＸ２がハイレベルとなると、転送制御線３１ｂに接続されている１行分の画素の信号が信号出力線３０に出力される。すなわち、１本の共通の前記制御線に接続された単位画素群の斜め方向に隣接するＧフィルタを配した画素からは、各々の単位画素群の増幅トランジスタより同時に信号が出力される。この時の信号出力はスイッチ（不図示）にて別の出力系統に接続されているラインメモリ回路４２に読み出される。

本実施形態では、上述したように画素の転送制御線が行に沿った方向に対して奇数行と偶数行とに交互に各転送トランジスタに接続されている。そのため、時刻ｔ３にラインメモリ回路４１及び４２に読み出されている画素信号は、図４に示すようにＲ１１、Ｂ２２、Ｒ１３、…及びＧ２１、Ｇ１２、Ｇ２３、…となる。時刻ｔ３以降、図１に示す水平走査回路１４により画素信号が出力され、ＯＵＴ１にはＲ１１、Ｂ２２、Ｒ１３、…が、ＯＵＴ２にはＧ２１、Ｇ１２、Ｇ２３、…が順次出力される。

同様に、時刻ｔ４に画素信号がラインメモリ回路４１に、時刻ｔ５に画素信号がラインメモリ回路４２に読み出され、時刻ｔ６以降、ＯＵＴ１にはＲ３１、Ｂ４２、Ｒ３３、…が、ＯＵＴ２にはＧ４１、Ｇ３２、Ｇ４３、…が順次出力される。

このように非加算モード時には、複数の画素の斜め方向に隣接するＧフィルタを配した画素と、もう一方の斜め方向に隣接するＲフィルタを配した画素とＢフィルタを配した画素とが独立して読み出される。

本実施形態では、斜め方向に隣接するＧ画素（Ｇ２１、Ｇ１２、Ｇ２３、…）を同じ出力系統、即ち、ラインメモリ回路４２及びそれに接続された出力系統に読み出すことが可能である。従って、出力系統の違いに起因するＧ画素信号間の出力の大きさの違いが発生しない。Ｇ画素信号で出力が大きく異なると後段の信号処理で偽色と呼ばれるパターンが発生してしまうが、本実施形態ではこの偽色の発生を抑制することが可能である。

以上により、例えば、静止画を撮影する場合には非加算モードにすることにより、高精細な画像を得ることができる。

次に、本実施形態による加算モード時の画素の読出し方法を、図６乃至図８を用いて説明する。図８に示すＨＤ、ＴＸ１〜ＴＸ４、ＯＵＴ１、ＯＵＴ２は図５の説明と同様である。図８に示すように時刻ｔ１で転送パルスＴＸ１及びＴＸ３がハイレベルとなると、転送制御線３１ａ及び３１ｃに接続されている画素の信号が画素のＦＤ上で加算され、ラインメモリ回路に読み出される。

図６は時刻ｔ２にラインメモリ回路４１及び４２に読み出されている画素信号を示す。ここでは、奇数列のＲ画素信号をラインメモリ回路４１に、偶数列のＢ画素信号をラインメモリ回路４２に振り分けて読み出す場合を示す。つまり、１つの単位画素群に含まれるＲフィルタが配された２つの画素、またはＢフィルタが配された２つの画素に対する２本の制御線が同時に制御され、同色のフィルタが配された２つの画素の信号電荷がＦＤ部に同時に転送され、加算される。時刻ｔ２以降、水平走査回路１４により画素信号が出力され、ＯＵＴ１にはＲ１１＋Ｒ３１、Ｒ１３＋Ｒ３３、…が、ＯＵＴ２にはＢ２２＋Ｂ４２、Ｂ２４＋Ｂ４４、…が順次出力される。

次に、図８に示すように時刻ｔ３で転送パルスＴＸ２がハイレベルとなると、転送制御線３１ｂに接続されているＧ画素の信号がラインメモリ回路４１に読み出される。また、時刻ｔ４で転送パルスＴＸ４がハイレベルとなると、転送制御線３１ｄに接続されているＧ画素の信号がラインメモリ回路４２に読み出される。

図７は時刻ｔ５にラインメモリ回路４１及び４２に読み出されている画素信号を示す。本実施形態では、ラインメモリ回路４１及び４２は隣接する２つの画素からの信号を加算する機能を備えている。そのため、時刻ｔ５以降、ＯＵＴ１には斜め方向に隣接する画素同士の加算信号であるＧ２１＋Ｇ１２、Ｇ２３＋Ｇ１４、…が、ＯＵＴ２にはもう一方の斜め方向に隣接する画素同士の加算信号であるＧ４１＋Ｇ３２、Ｇ４３＋Ｇ３４、…が順次出力される。

なお、従来の技術においては、ラインメモリ回路にて隣接する２つの画素からの信号の加算を行うと、異なる色の情報を加算することになり、色情報を維持できない。同一の色の加算を行うためには、隣接同色画素１つ飛ばしの加算が必要となり、回路面積の増加や、配線が交差すること等によるクロストーク等の弊害が発生する。本実施形態によれば、隣接した２つの画素からの信号の加算を行うため、回路レイアウトは単純なものとなり、クロストークの影響を十分に小さくすることができる。

また、本実施形態では、同色のカラーフィルタを配した画素の信号電荷を同時に転送することで、垂直方向の同色２画素加算が可能である。更に、転送制御線を行に沿った方向に対して奇数行と偶数行とに交互に各転送トランジスタと接続することにより、斜め方向に隣接したＧ画素の転送を同時に行うことが可能となる。従って、ラインメモリが増加することなく、ラインメモリ回路内で斜め方向に隣接するＧ画素の信号を加算できる。

以上により、Ｒ画素及びＢ画素においては垂直方向すなわち列に沿った方向の２画素加算、Ｇ画素においては斜め方向の隣接２画素加算ができる。加算モード時に加算したＧ画素の重心は、図９に示すように黒丸印で示す位置に来るので、空間的に等間隔にすることが可能となる。従来の技術において、垂直方向のみの加算では加算後の信号重心が空間的に非等間隔になる（図１０の黒丸印）という課題を解決することができる。

以上により、例えば、動画を撮影する場合には加算モードにすることにより、高画質な動画像を得ることが可能となる。

なお、転送トランジスタ２２ａ〜２２ｄ、増幅トランジスタ２４及びリセットトランジスタ２５は、Ｎ型ＭＯＳトランジスタで構成することが好ましいが、Ｐ型ＭＯＳトランジスタで構成してもよい。

図１１は図３に示す単位画素群の構造の一例を示す平面パターン図（レイアウト図）である。図１１では図３等と同一部分には同一符号を付している。図１１において、ゲート電極５１ａ〜５１ｄは、それぞれ、光電変換部２１ａ〜２１ｄの光電変換領域（活性領域）５２ａ〜５２ｄとＦＤ５３ａ〜５３ｄとの間に配置され、転送トランジスタ２２ａ〜２２ｄのゲート電極を形成している。

ＦＤ５３ａ〜５３ｄは、それぞれ、転送トランジスタ２２ａ〜２２ｄのドレイン領域である。ゲート電極５６、ソース領域５７及びドレイン領域５５ｂは、増幅トランジスタ２４を構成している。ゲート電極５４、ソース領域５３ｅ及びドレイン領域５５ａは、リセットトランジスタ２５を構成している。

ゲート電極５１ａ〜５１ｄ、５４及び５６は、例えば、ポリシリコンで構成されている。Ｎ列目の転送トランジスタ２２ａ〜２２ｄのゲート電極５１ａ〜５１ｄは、それぞれ、コンタクト部６２ａ〜６２ｄを通して導電線である転送制御線３１ａ〜３１ｄに接続されている。リセットトランジスタ２５のゲート電極５４は、コンタクト部６３を介して導電線であるリセット信号線３２に接続されている。

Ｎ列目のＦＤ５３ａ〜５３ｄ、増幅トランジスタ２４のゲート電極５６及びリセットトランジスタ２５のソース領域５３ｅはコンタクト部６０ａ〜６０ｄ、６１ａ、６１ｂ及び６０ｅ及び導電線（不図示）を介して電気的に接続され、ＦＤ２３として利用される。リセットトランジスタ２５のドレイン領域５５ａと増幅トランジスタ２４のドレイン領域５５ｂは、コンタクト部６４ａ、６４ｂを介して導電線（不図示）である電源線３３に接続されている。増幅トランジスタ２４のソース領域５７は、コンタクト部６５を介して導電線（不図示）である信号出力線３０に接続されている。

Ｎ＋１列目の単位画素群において転送トランジスタのゲート電極５１ａ、５１ｂ、５１ｃ、５１ｄは、それぞれ、コンタクト部７２ｂ、７２ａ、７２ｄ、７２ｃを通して導電線である転送制御線３１ａ、３１ｂ、３１ｃ、３１ｄに接続されている。即ち、図１１から分かるようにＮ列目の単位画素群に対して転送制御線と転送トランジスタとの接続が逆となっており、上述のように画素の転送制御線が行に沿った方向に対して奇数行と偶数行とに交互に各転送トランジスタに接続されている。

本実施形態では、１つの光電変換領域５２ａ及びそれに接続されたＦＤ部５３ａの形状は、他の１つの光電変換領域５２ｂ及びそれに接続されたＦＤ部５３ｂの形状とミラー対称である。同様に、光電変換領域５２ｃ及びＦＤ部５３ｃと、光電変換領域５２ｄ及びＦＤ部５３ｄの形状もミラー対称である。

このようなミラー対称の配置にすれば、単位セル内の複数のＦＤを共通に増幅トランジスタのゲートに接続するための導電線の長さを並進対称の配置に比べて短くすることができる。このことによって、各単位セルにおける増幅トランジスタやリセットトランジスタ等の配置の自由度が向上する。

尚、図１１においては、全ての転送制御線を同層の導電線で構成し、コンタクトの位置を変えることにより、奇数行及び偶数行の転送トランジスタのゲート電極との交互接続を実現しているが、これに限るものではない。例えば、２つの転送制御線が異なる層の導電線で構成しても良い。

図１２は本発明の撮像装置を用いた撮像システムの一実施形態を示す図である。撮像システム４００は、上述のような本発明に係る撮像装置１００４を備えている。被写体の光学像は、光学系のレンズ１００２によって撮像装置１００４の撮像面に結像する。レンズ１００２の外側には、レンズ１００２のプロテクト機能とメインスイッチを兼ねるバリア１００１が設けられている。

レンズ１００２には、それから出射される光の光量を調節するための絞り１００３が設けられている。撮像装置１００４から複数チャンネルで出力される撮像信号は、撮像信号処理回路１００５によって各種の補正、クランプ等の処理が施される。撮像信号処理回路１００５から複数チャンネルで出力される撮像信号はＡ／Ｄ変換器１００６でアナログ−ディジタル変換される。

Ａ／Ｄ変換器１００６から出力された画像データは、信号処理部１００７によって各種の補正、データ圧縮等がなされる。撮像装置１００４、撮像信号処理回路１００５、Ａ／Ｄ変換器１００６及び信号処理部１００７は、タイミング発生部１００８が発生するタイミング信号に従って動作する。

ブロック１００５〜１００８は撮像装置１００４と同一チップ上に形成してもよい。撮像システム４００の各ブロックは、全体制御・演算部１００９によって制御される。撮像システム４００は、その他、画像データを一時的に記憶するためのメモリ部１０１０、記録媒体１０１２への画像の記録又は読み出しのための記録媒体制御インターフェース（Ｉ／Ｆ）部１０１１を備えている。記録媒体１０１２は半導体メモリ等を含んで構成され、着脱が可能である。撮像システム４００は外部コンピュータ等と通信するための外部インターフェース（Ｉ／Ｆ）部１０１３を備えてもよい。

次に、図１２示す撮像システム４００の動作について説明する。まず、バリア１００１のオープンに応じてメイン電源、コントロール系の電源、Ａ／Ｄ変換器１００６等の撮像系回路の電源が順にオンする。その後、露光量を制御するために、全体制御・演算部１００９が絞り１００３を開放にする。撮像装置１００４から出力された信号は撮像信号処理回路１００５をスルーしてＡ／Ｄ変換器１００６へ供給される。

Ａ／Ｄ変換器１００６は、その信号をＡ／Ｄ変換して信号処理部１００７に出力する。信号処理部１００７は、そのデータを処理して全体制御・演算部１００９に供給し、全体制御・演算部１００９において露出量を決定する演算を行う。全体制御・演算部１００９は、決定した露出量に基づいて絞り１００３を制御する。

次に、全体制御・演算部１００９は、撮像装置１００４から出力され信号処理部１００７で処理された信号から高周波成分を取り出し、高周波成分に基づいて被写体までの距離を演算する。その後、レンズ１００２を駆動し、合焦か否かを判断する。合焦していないと判断したときは、再びレンズ１００２を駆動し、距離を演算する。

そして、合焦が確認された後に本露光が始まる。露光が終了すると、撮像装置１００４から出力された撮像信号は、撮像信号処理回路１００５において補正等が行われ、Ａ／Ｄ変換器１００６でＡ／Ｄ変換され、信号処理部１００７で処理される。信号処理部１００７で処理された画像データは、全体制御・演算部１００９によりメモリ部１０１０に蓄積される。

その後、メモリ部１０１０に蓄積された画像データは、全体制御・演算部１００９の制御により記録媒体制御Ｉ／Ｆ部１０１１を介して記録媒体１０１２に記録される。また、その画像データは、外部Ｉ／Ｆ部１０１３を通して外部のコンピュータ等に提供されて処理される。

また、先述した駆動モードの切り替えは、例えば不図示の操作部を操作することに応じて、タイミング発生部１００８から各部に供給する信号が切り替わることによって実現することができる。

本発明の撮像システムは、例えば、デジタルスチルカメラ、ビデオカメラ、或いは携帯電話機等の端末装置に搭載されるカメラモジュールとして好適に使用することができる。

本発明に係る撮像装置の一実施形態を示すブロック図である。 ラインメモリ回路の構成例を示す回路図である。 単位画素群の構成例を示す回路図である。 非加算モード時の画素信号読み出し方法を説明する図である。 非加算モード時の画素信号読み出し方法を説明するタイミング図である。 加算モード時の画素の読出し方法を説明する図である。 加算モード時の画素の読出し方法を説明する図である。 加算モード時の画素の読出し方法を説明するタイミング図である。 加算モード時のＧ画素による画像情報の空間的配置を示す図である。 従来技術による画像情報の空間的配置を示す図である。 単位画素群の構造の一例を示す平面パターン図である。 本発明の撮像装置を用いた撮像システムの一実施形態を示す図である。

符号の説明

１００ 撮像装置
１１、４０ 画素アレイ部
１２ 垂直走査回路
１３ａ、１３ｂ、４１、４２ ラインメモリ回路
１４ 水平走査回路
１５ 出力アンプ
２０ 単位画素群
２１ａ〜２２ｄ 光電変換部
２２ａ〜２２ｄ 転送トランジスタ
２３ ＦＤ（フローティングディフュージョン部）
２４ 増幅トランジスタ
２５ リセットトランジスタ
３０ 信号出力線
３１ａ〜３１ｄ 転送制御信号線
３２ リセット信号線
３３ 電源線
５１ａ〜５１ｄ、５４、５６ ゲート電極
５２ａ〜５２ｄ、５３ａ〜５３ｄ、５３ｅ、５５ａ、５５ｂ 活性領域
６０ａ〜６０ｄ、６０ｅ、６１ａ、６１ｂ、６２ａ〜６２ｄ、６３、６４、６４ａ、６４ｂ、６５、７２ａ〜７２ｄ コンタクト部
１００１ バリア
１００２ レンズ
１００３ しぼり
１００４ 固体撮像装置
１００５ 撮像信号処理回路
１００６ Ａ／Ｄ変換器
１００７ 信号処理部
１００８ タイミング発生部
１００９ 全体制御・演算部
１０１０ メモリ部
１０１１ 記録媒体制御Ｉ／Ｆ部
１０１２ 記録媒体
１０１３ 外部Ｉ／Ｆ部

Claims (8)

1. 光電変換部と、前記光電変換部からの信号電荷を転送する転送トランジスタとを含む複数の画素と、
   列に沿った方向に配列した前記画素に共通に設けられた前記信号電荷を蓄積する不純物拡散領域、前記不純物拡散領域に蓄積された信号電荷に基づく信号を出力する増幅トランジスタ及び前記不純物拡散領域の電位をリセットするリセットトランジスタと、
   を有する単位画素群が行列状に配列された画素群を備える光電変換装置であって、
   行に沿った方向に隣接する複数の前記単位画素群について、隣接する２行の前記光電変換部に対応する転送トランジスタを制御するための制御線は、行に沿った方向に奇数行と偶数行に交互に接続されていることを特徴とする撮像装置。
2. 前記複数の画素に対してＲ、Ｇ、Ｂフィルタからなるベイヤー配列のカラーフィルタが設けられ、行に沿った方向に隣接し、１本の共通の前記制御線に接続された前記単位画素群の斜め方向に隣接する前記Ｇフィルタを配した画素からは、各々の前記単位画素群の増幅トランジスタより同時に前記信号が出力され、さらに、別の１本の共通の前記制御線に接続された、行に沿った方向に隣接する前記単位画素群の、前記Ｒフィルタを配した画素及びＢフィルタを配した画素からは、各々の増幅トランジスタより同時に前記信号が出力されることを特徴とする請求項１に記載の撮像装置。
3. 前記撮像装置は、少なくとも２つの前記単位画素群の増幅トランジスタから出力された信号を加算する加算手段を備えることを特徴とする請求項１または２に記載の撮像装置。
4. 前記複数の画素に対してＲ、Ｇ、Ｂフィルタからなるベイヤー配列のカラーフィルタが設けられ、１つの前記単位画素群に含まれる前記Ｒフィルタが配された２つの画素、または前記Ｂフィルタが配された２つの画素に対する２本の前記制御線が同時に制御され、前記Ｒフィルタが配された２つの画素または前記Ｂフィルタが配された２つの画素の信号電荷が前記不純物拡散領域に同時に転送されることを特徴とする請求項１乃至３のいずれか１項に記載の撮像装置。
5. 行に沿った方向に隣接する前記単位画素群の、斜め方向に隣接する前記Ｇフィルタを配された画素からの信号は、前記加算手段で加算されることを特徴とする請求項３に記載の撮像装置。
6. １行の前記画素に対応して、前記増幅トランジスタから出力された信号を保持する保持容量を備えるラインメモリ部を複数有し、一つの前記ラインメモリ部には前記Ｇフィルタが配された画素からの信号のみが保持され、別の一つの前記ラインメモリ部には前記Ｒフィルタが配された画素及び前記Ｂフィルタが配された画素からの信号のみが保持され、さらに、前記一つのラインメモリ部に保持された信号と、前記別の一つのラインメモリ部に保持された信号とは、互いに異なる出力部に入力されることを特徴とする請求項２乃至５のいずれか１項に記載の撮像装置。
7. 前記一つのラインメモリ部に保持された信号と、前記別の一つのラインメモリ部に保持された信号とは、少なくとも一部が並行して出力されることを特徴とする請求項６に記載の撮像装置。
8. 請求項１乃至７のいずれか１項に記載の撮像装置と、
   該撮像装置に入射光を結像する光学系と、
   前記撮像装置からの信号を処理する信号処理回路とを有することを特徴とする撮像システム。

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