JP3947041B2 - 半導体装置及びその製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関する。特に、チャネル領域に不純物を注入されたトランジスタを有する微細な半導体装置に関する。
【０００２】
【従来の技術】
近年、データを電気的に書き込み、消去できる不揮発性半導体メモリとして、EEPROM(Electrically Erasable and Programmable Read Only Memory)が知られている。EEPROMの中には、電気的に一括消去が可能なフラッシュメモリがある。特に、高集積化が容易なNAND型フラッシュメモリは、広く使用されている。
【０００３】
従来のNAND型フラッシュメモリの製造方法は、例えば、S.Aritome 他らによる、IEDM(1994) pp61-64 ”A 0.67μm2 SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs” 或いは、Y.Takeuchi 他らによる、1998 Symposium on VLSI Technology Digest of Technical Papers, pp102-103 “A Self-Aligned STI Process Integration for Low Cost and Highly Reliable 1Gbit Flash Memories” 等に提案されている。本提案によれば、メモリセル間の素子分離領域が、STI(Shallow Trench Isolation)技術により形成されている。そして、この素子分離領域に対して自己整合的な構造(SA-STI)を有するように、浮遊ゲートが形成されている。これにより、微細なメモリセルが高密度に配置されたメモリセルアレイが実現されている。この製造方法において、素子分離領域は、ゲート酸化膜及び浮遊ゲート電極材の一部或いは全部を形成した後に形成される。更に、メモリセル及び周辺制御系に用いられるトランジスタのチャネル領域への不純物の導入は、ゲート酸化膜形成前にイオン注入により行われ、その後にゲート絶縁膜が形成される。また、導入された不純物の熱拡散は、その後の素子分離領域の形成工程における熱処理によって行われ、この熱拡散により不純物は活性化される。
【０００４】
ところで、NAND型フラッシュメモリでは、メモリセルに「１」データを書き込む（浮遊ゲートに電子を注入せず、消去時の閾値を保つ）際、ビット線には初期電位が充電される。また選択ワード線には書き込み電圧が印加され、非選択ワード線には転送電圧が印加される。そして、容量結合によってメモリセルトランジスタのチャネル領域の電位が昇圧されることにより、浮遊ゲートに電子が注入されないようにする。チャネル領域の不純物濃度を下げればチャネル容量が低下するから、チャネル領域の電位は昇圧されやすくなる。その結果、メモリセルへの「１」データの書き込み特性は向上する。
【０００５】
上記書き込み動作に鑑みて、メモリセルトランジスタのチャネル領域の不純物濃度制御に着目した、フラッシュメモリの製造方法が幾つか提案されている。例えば特開2002-009173号公報には、ゲート酸化膜及び素子分離領域を順次形成した後、ゲート酸化膜及び浮遊ゲート越しにイオン注入を行う手法が提案されている。本手法によれば、チャネル領域内の不純物濃度プロファイルは、素子分離領域製造過程での熱工程の影響を受けずに済む。従って、急峻に変化する不純物濃度プロファイルが実現できる。そのため、チャネル長の微細化が進行した場合でも、チャネル領域内の不純物濃度の制御性を確保出来る。
【０００６】
また、特開昭59-74677号公報では、その図４乃至図１１などに示されるように、周辺トランジスタにおける浮遊ゲートと制御ゲート間の絶縁膜に、開口部を設けている。その結果、配線の設計自由度が向上される。
【０００７】
【発明が解決しようとする課題】
更に、特願2001-23973号には、主にNAND型フラッシュメモリについての提案が為されている。すなわち、メモリセルトランジスタ上にマスクを形成した後、隣接するセレクトトランジスタ間の不純物拡散層に、斜め方向からの不純物をイオン注入する方法が開示されている。本方法によれば、メモリセルトランジスタとセレクトトランジスタのチャネル領域の不純物濃度を同一としつつ、セレクトトランジスタの特性制御が容易となる。
【０００８】
また、特願2000-291910号にも、NAND型フラッシュメモリについての提案が為されている。すなわち、周辺制御系トランジスタ、及びセレクトトランジスタのゲート電極において、浮遊ゲートと制御ゲートを分離しているゲート間絶縁膜を除去する方法が開示されている。これにより、浮遊ゲートと制御ゲートとを電気的に接続出来る。
【０００９】
上記のように、フラッシュメモリの製造方法については様々な提案が為されている。しかし、チャネル領域の形成後に素子分離領域を形成する方法であると、チャネル領域内の不純物が拡散し易く、トランジスタのチャネル長の微細化が阻害される場合があった。なぜなら、チャネル領域形成後に、多くの熱工程が存在するためである。この現象は、メモリセルトランジスタのゲート長が0.2μm程度よりも小さい場合に、特に顕著となる。
【００１０】
また、メモリセルトランジスタのチャネル部へのイオン注入を、セレクトトランジスタのチャネル部へのイオン注入と別個の工程で行う方法は、微細化が進むにつれて実施が困難となる。またリソグラフィ工程が増えるために、製造工程の増大を招くことになる。例えば、セレクトトランジスタのチャネル長が0.3μm程度以下、メモリセルトランジスタのチャネル長が0.15μm程度以下のような微細で高密度なメモリセルユニットを形成しようとすると、上記方法は実施困難となる。
【００１１】
しかし、メモリセルトランジスタとセレクトトランジスタのチャネル領域の不純物領域を同時に形成すると、セレクトトランジスタのチャネル領域の不純物濃度を上げることが困難となる。その結果、セレクトトランジスタのカットオフ特性が悪化する場合がある。すなわち、セレクトトランジスタのチャネル領域の不純物濃度は、メモリセルトランジスタに必要とされるメモリセル特性を満たすための濃度に設定せざるを得ない。この不純物濃度は、セレクトトランジスタにおいて必要とされる濃度よりも低いのが通常である。換言すれば、セレクトトランジスタにおけるチャネル領域の不純物濃度は、理想とされる濃度よりも低くせざるを得ない。従って、セレクトトランジスタにおいては、閾値電圧が低下しオフリーク電流が増加して、正常な動作が出来なくなることがある。なお、上記メモリセル特性とは、例えばデータ保持特性や書き込み消去特性、更には書き込み消去による特性の劣化度合いのことである。
【００１２】
この発明は、カットオフ特性を向上しつつ微細化が可能な半導体装置及びその製造方法を提供する。
【００１４】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルトランジスタと、前記半導体基板上に設けられたセレクトトランジスタとを具備し、前記メモリセルトランジスタは、前記半導体基板中に形成され、第１導電型の第１不純物を含む第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第２不純物を第１不純物濃度で含む第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第１ゲート間絶縁膜と、前記第１ゲート間絶縁膜上に設けられた制御ゲート電極とを含み、前記セレクトトランジスタは、前記半導体基板中に形成され、第１導電型の第３不純物を含む第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第４不純物を、前記第１不純物濃度より濃度の高い第２不純物濃度で含む第２チャネル領域と、前記第２チャネル領域上に設けられ、少なくとも一部領域に前記第４不純物を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に設けられ、前記第２ゲート絶縁膜において前記第４不純物を含む領域の少なくとも一部領域の直上に位置する前記第１ゲート電極上に設けられた接続部によって前記第１ゲート電極と電気的に接続される第２ゲート電極とを含む。
【００１５】
更にこの発明の一態様に係る半導体装置の製造方法は、半導体基板表面に第１導電型の不純物を第１濃度に注入する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の多結晶シリコン層を形成する工程と、前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成する工程と、前記素子分離領域上及び前記第１の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜表面の少なくとも一部を露出させる開口部を有するマスク材を、前記ゲート間絶縁膜上に形成する工程と、前記マスク材の開口部を介して、前記半導体基板中に第１導電型の不純物を、前記第１濃度よりも高濃度の第２濃度に注入する工程と、前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去する工程と、前記ゲート間絶縁膜上に第２の多結晶シリコン層を、該第２の多結晶シリコン層が前記ゲート間絶縁膜が除去された領域を介して前記第１の多結晶シリコン層と接続されるように形成する工程と、前記第１の多結晶シリコン層、前記ゲート間絶縁膜、及び前記第２の多結晶シリコン層をパターニングすることにより、積層ゲート電極を形成する工程と、前記積層ゲート電極周囲の前記半導体基板中に第２導電型の不純物を注入することにより、ソース・ドレイン領域を形成する工程とを具備する。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、半導体装置の断面図である。
【００２０】
図示するように、半導体基板上1上には、メモリセルトランジスタ2と、セレクトトランジスタ3が設けられている。メモリセルトランジスタ2は、半導体基板1中に設けられたソース・ドレイン領域4、5を有している。更にメモリセルトランジスタ2は、ソース・ドレイン領域4、5間の半導体基板1上にゲート絶縁膜6を介在して設けられたゲート電極7を有している。ゲート電極7は、ゲート絶縁膜6上に直接形成された電荷蓄積層（浮遊ゲート）8、電荷蓄積層8上に形成されたゲート間絶縁膜9、及びゲート間絶縁膜9上に形成された制御ゲート10を有している。また、ソース・ドレイン領域4、5間の半導体基板1表面付近には、チャネル拡散層11が形成されている。
【００２１】
セレクトトランジスタ3は、メモリセルトランジスタ2に隣接して設けられている。セレクトトランジスタ3は、半導体基板1中に設けられたソース・ドレイン領域5、12を有している。このソース・ドレイン領域のうち、メモリセルトランジスタ2に隣接する側のソース・ドレイン領域5は、メモリセルトランジスタ2のソース・ドレイン領域5と共通接続されている。更にセレクトトランジスタ3は、ソース・ドレイン領域5、12間の半導体基板1上にゲート絶縁膜6を介在して設けられたゲート電極13を有している。ゲート電極13は、ゲート絶縁膜6上に直接形成された電荷蓄積層（浮遊ゲート）14、電荷蓄積層14上に形成されたゲート間絶縁膜15、及びゲート間絶縁膜15上に形成された制御ゲート17を有している。ゲート間絶縁膜15中には、開口部16が設けられている。この開口部16中には、制御ゲート電極17と同一材料の導電材料が埋め込まれている。開口部16は、制御ゲート電極17と電荷蓄積層14とを電気的に接続する接続部となっている。ソース・ドレイン領域5、12間の半導体基板1表面付近には、ソース・ドレイン領域5、12に接触するようにして、チャネル拡散層18が形成されている。更に半導体基板1表面付近には、チャネル拡散層18に囲まれて、且つ開口部16の直下の領域を少なくとも含むようにして、チャネル拡散層19が形成されている。チャネル拡散層18は、メモリセルトランジスタ2のチャネル拡散層11と同一の不純物濃度を有する。またチャネル拡散層18は、半導体基板1に垂直な方向（深さ方向）ではチャネル拡散層11と同一な拡散プロファイルを持つように形成されている。チャネル拡散層19は、チャネル拡散層18よりも高い不純物濃度を有しており、且つ、チャネル拡散層18よりも深く形成されている。セレクトトランジスタ3のゲート電極13は、メモリセルトランジスタ2のゲート電極7と略同一の高さを有している。更にゲート間絶縁膜9、15は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO(Oxide-Nitride-Oxide)膜から構成されている。
【００２２】
このように、セレクトトランジスタ3においては、電荷蓄積層14に外部から電位を供給できる構成となっている。すなわち、セレクトトランジスタ3は一般的なMOSFETと同様に機能する。更にその積層ゲート構造は、開口部16がある点以外はメモリセルトランジスタ2と同様である。
【００２３】
なお、本実施形態をフラッシュメモリに適用した場合、メモリセルトランジスタ2のゲート電極7の長さ、及びソース・ドレイン領域4、5で挟まれたチャネル領域の長さは、セレクトトランジスタ3のゲート電極13の長さ及びソース・ドレイン領域5、12で挟まれたチャネル領域の長さよりも通常は短く形成される。勿論、セレクトトランジスタ3のチャネル長は、製品仕様によっては、逆にメモリセルトランジスタ2のチャネル長よりも短く形成される場合もある。すなわち、メモリセルトランジスタ2のゲート電極7の長さがセレクトトランジスタ3のゲート電極13よりも長く形成される場合もある。更には、製品仕様によっては、セレクトトランジスタ3のチャネル長は、メモリセルトランジスタ2のチャネル長と等しく形成される場合もある。
【００２４】
また、開口部16の大きさは、セレクトトランジスタ3のゲート電極13の長さの約半分程度である。例えば、ゲート電極13の長さを約0.3μmとすると、開口部16の長さは約0.15μm程度である。また、メモリセルトランジスタ2のゲート電極7の長さを例えば約0.15μmとすると、そのチャネル長は約0.15μm程度であり、セレクトトランジスタ3のチャネル領域全体の長さは約0.3μm程度である。このように、メモリセルトランジスタ2のチャネル領域11は、セレクトトランジスタ3のチャネル拡散層18及びチャネル拡散層19の長さの和よりも短く形成されている。
【００２５】
なお、セレクトトランジスタ3のチャネル拡散層19の長さは、開口部16の長さを制御することで、変化させることが出来る。更に、開口部16を介してゲート電極13下に注入されるイオンのドーズ量を、メモリセルトランジスタ2とは独立に制御することで、セレクトトランジスタ3のチャネル拡散層の濃度を自由に設定できる。セレクトトランジスタ3のチャネル部の不純物濃度は、例えば約1017/cm3程度である。
【００２６】
図２は、図１に示すセレクトトランジスタ3のチャネル領域における、p型不純物濃度プロファイルである。本プロファイルは、横方向、すなわち、ソース領域からドレイン領域に沿った方向における不純物濃度分布を示している。図示するように、不純物濃度は、開口部16直下の領域、すなわちチャネル領域中央部を含む領域で最大値を取るように分布している。
【００２７】
上記のように、本実施形態に係る半導体装置によれば、ゲート長が0.15μm程度以下のメモリセルトランジスタを実現できる。更に、ゲート長が0.3μm程度以下のセレクトトランジスタを実現できる。その結果、従来よりも更に微細な半導体記憶装置を提供出来る。また、上記微細化を図ると同時に、セレクトトランジスタのカットオフ特性を向上させることが出来る。そして、閾値電圧のチャネル長依存性が互いに異なるセレクトトランジスタとメモリセルトランジスタを実現できる。なお、図１において、各トランジスタ2、3の各不純物領域4、5、11、12、18、19は、半導体基板1の表面付近に設けられたウェル領域中に形成されても良い。
【００２８】
図３は、図１に示す半導体装置を用いたNAND型フラッシュメモリのメモリセルアレイの回路図である。図３における不揮発性のメモリセルMCは、図１におけるメモリセルトランジスタ2と同一の構造を有している。また、図３におけるセレクトトランジスタST1、ST2は、図１におけるセレクトトランジスタ3と同一の構造を有している。
【００２９】
図示するように、メモリセルアレイは複数のメモリブロックMB（NANDセル）を有している。メモリブロックMBは、n個（nは自然数）のメモリセルMC、MC、…、ドレイン側セレクトトランジスタST1、及びソース側セレクトトランジスタST2を含んでいる。メモリセルMC、MC、…は、隣接するもの同士でソース、ドレインを共有し、その電流経路が直列接続されるようにして配置されている。セレクトトランジスタST1は、直列接続されたメモリセルMCの電流経路の一端（ドレイン側）に接続され、セレクトトランジスタST2は、他端（ソース側）に接続されている。
【００３０】
各メモリセルMCのゲートには、制御ゲート線CG1〜CGn（ワード線WL1〜WLn）がそれぞれ接続されている。ドレイン側セレクトトランジスタST1のゲートには、セレクトゲート線SGDが接続され、ソース側セレクトトランジスタST2のゲートには、セレクトゲート線SGSが接続されている。
【００３１】
各メモリブロックMB内のセレクトトランジスタST1のソースは、データ線であるビット線BL1〜BLm（mは自然数）にそれぞれ接続されている。ソース側セレクトトランジスタST2のソースは、共通ソース線SLに接続されている。
【００３２】
このメモリブロックMBは、図示はしないが、ビット線BL1〜BLmに沿った方向に複数個設けられ、各々のビット線BL1〜BLmには複数のメモリブロックMBが接続されている。また、制御ゲート線CG1〜CGnに沿った方向にも、ビット線BL1〜BLm毎に同様のメモリブロックMBが設けられている。
【００３３】
なお、セレクトトランジスタST1、ST2は必ずしも両方必要ではない。メモリセルブロックMBを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【００３４】
次に上記メモリセルアレイの平面構造について、図４を用いて説明する。図４は、図３に示すメモリセルアレイの平面図である。
【００３５】
図示するように、複数の活性領域21、21、…がストライプ状に平行に設けられている。活性領域21内には、ソース・ドレイン領域が形成される。また、各活性領域21間には、素子分離領域22が設けられている。そして、ストライプ状の活性領域21に直交するようにして、メモリセルMC、MC、…のゲート電極7、7、…が、ストライプ状に平行に設けられている。更に、ゲート電極7を挟むようにして、1対のセレクトトランジスタST1、ST2のゲート電極13、13が、メモリセルMCのゲート電極7に平行に設けられている。
【００３６】
また図４において、半導体基板中の領域20には不純物が注入されている。この領域20の一部は、メモリセルトランジスタのチャネル領域として機能する。更に、セレクトトランジスタST1、ST2のゲート電極13と、活性領域21との交点付近には、図１において説明した開口部16が設けられている。そして、この開口部16からシリコン基板中へ不純物が注入されている。この不純物の注入された領域は、セレクトトランジスタST1、ST2のチャネル領域として機能するものである。そして、メモリセルトランジスタのチャネル領域と異なる不純物濃度を有する。
【００３７】
各メモリセルMC、MC、…のソースとドレインは、隣接するもの同士で共通に接続されている。このように複数のメモリセルMC、MC、…が、その電流経路を直列接続されるようにして、１つのメモリブロック（NANDセル）が形成されている。
【００３８】
次に上記メモリセルアレイの断面構造について説明する。図１は、図４におけるX1-X2線に沿った断面図に相当する。従って、X1-X2線に沿った方向の断面構造については、説明を省略する。図５は、図４におけるX3-X4線に沿った断面図であり、特にセレクトトランジスタST1の断面構造を示している。
【００３９】
図示するように、複数の素子分離領域22が半導体基板1中に設けられており、その上部は半導体基板1表面から突出している。素子分離領域22間の半導体基板1の表面には、チャネル拡散層19が形成されている。チャネル拡散層19上には、ゲート絶縁膜6が形成されている。ゲート絶縁膜6の材料は、例えば酸化シリコン膜とオキシナイトライド膜とのいずれかである。ゲート絶縁膜6上には電荷蓄積層14が設けられており、その上面は素子分離領域22の上面よりも上方にあるように形成されている。電荷蓄積層14及び素子分離領域22の上面上には、ゲート間絶縁膜15が形成されている。ゲート間絶縁膜15上には、制御ゲート電極17が形成されている。セレクトトランジスタST1、ST2の制御ゲート電極17及び電荷蓄積層14は電気的に接続されており、セレクトゲート線SGD、SGSとして機能する。
【００４０】
図６は、本実施形態に係るセレクトトランジスタST1(ST2)及びメモリセルトランジスタMCの閾値電圧の、チャネル長依存性を示すグラフである。前述のように、セレクトトランジスタST1、ST2と、メモリセルトランジスタMCのチャネル領域の不純物濃度は互いに異なっている。その結果、図６に示すように、同一チャネル長における各閾値電圧は、メモリセルトランジスタMCが、セレクトトランジスタST1、ST2よりも低くなっている。
【００４１】
また、チャネル長がある程度小さくなると、各トランジスタの閾値電圧は急激に低下する。図６において、セレクトトランジスタST1、ST2についてはA1点、メモリセルトランジスタについてはA2点(A2＞A1)で、閾値電圧が急激に小さくなっている。このようなA1点、A2点よりもチャネル長が小さい領域では、トランジスタの特性が不安定である。従って、製品として出荷される際には、セレクトトランジスタST1、ST2、及びメモリセルトランジスタMCの各チャネル長は、それぞれA1点、A2点よりも大きくなるよう設計される。なお、チャネル長A1、A2の間には、A1＜A2という関係がある。
【００４２】
ところでメモリセルアレイ内において、メモリセルトランジスタの数はその他のトランジスタに比べて莫大である。従って、メモリセルトランジスタのチャネル長を小さくすることが、半導体記憶装置の微細化には欠かせない。セレクトトランジスタのチャネル長は、メモリセルトランジスタのチャネル長よりも大きくなるよう設計される。これは、セレクトトランジスタの閾値電圧をメモリセルトランジスタよりも高く設定することにより、セレクトトランジスタにおいて、必要なカットオフ特性を得るためである。
【００４３】
上記のように、本実施形態によれば、セレクトトランジスタの微細化が実現できる。なぜなら、セレクトトランジスタの電荷蓄積層14と制御ゲート17との間に開口部16を設けているからである。この開口部16を用いることにより、セレクトトランジスタのチャネル部へのイオン注入を、自己整合的に行うことが出来る。従来、メモリセルトランジスタとセレクトトランジスタのチャネル部へのイオン注入を別個の工程で行うには、リソグラフィ時の寸法制御や合わせずれ精度など、微細加工精度上の制約があった。しかし、本実施形態によれば、イオン注入を自己整合的に行うことで、これらの制約を排除できる。従って、セレクトトランジスタの微細化が可能となる。
【００４４】
また、セレクトトランジスタは、メモリセルトランジスタのチャネル長と異なるチャネル長を有している。これにより、セレクトトランジスタとメモリセルトランジスタの閾値電圧が異なる値となるように設計している。同時に、上記開口部16を利用したイオン注入により、セレクトトランジスタのチャネル領域の不純物濃度を、メモリセルトランジスタから独立して制御している。従って、セレクトトランジスタのカットオフ特性を向上できる。更に、チャネル長の微細化に伴うセレクトトランジスタのスイッチング特性の劣化を補うことが出来る。従って、セレクトトランジスタにおけるショートチャネル効果を抑制できる。その結果、メモリセルアレイの一層の微細化及び高密度化を図ることが出来る。
【００４５】
更に、セレクトトランジスタのチャネル長をメモリセルトランジスタのチャネル長よりも大きくしつつ、且つ、セレクトトランジスタのチャネル領域の不純物濃度をメモリセルトランジスタのチャネル領域の不純物濃度よりも高く出来る。従って、セレクトトランジスタの閾値電圧を、メモリセルトランジスタの閾値電圧よりも高く出来る。その結果、必要なカットオフ特性（電流遮断特性）を持ったセレクトトランジスタを備える半導体記憶装置が実現できる。
【００４６】
また、浮遊ゲート14と制御ゲート17との間に開口部16を設けることで、セレクトトランジスタとメモリセルトランジスタのチャネル領域の不純物濃度を変えている。従って、必要な高不純物濃度のチャネル領域を有するセレクトトランジスタと、微細化に適した低不純物濃度のチャネル領域を有するメモリセルトランジスタとを備えた、微細な半導体記憶装置が実現できる。そして、メモリセルトランジスタの特性、例えばデータ書き込み特性、データ保持特性、及び読み出しストレスに対する耐性などを向上出来る。
【００４７】
次に、上記構成の半導体装置の製造方法について、図７（ａ）、（ｂ）乃至図図１８（ａ）、（ｂ）を用いて説明する。図７（ａ）、（ｂ）乃至図図１８（ａ）、（ｂ）は、NAND型フラッシュメモリの製造工程を順次示す断面図であり、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面構造を示している。
【００４８】
まず図７（ａ）、（ｂ）に示すように、半導体基板1、例えばp型シリコン基板上に、犠牲シリコン酸化膜30を形成する。犠牲シリコン酸化膜30は、半導体基板1の表面を、イオン注入によるダメージから守るためのものである。次に、場合によっては、半導体基板1中に不純物をイオン注入によって導入する。そして、導入した不純物を活性化して、p型ウェル、或いはn型ウェル及びp型ウェルを含む二重ウェル等を形成する。
【００４９】
次に、半導体基板1の表面、或いはウェルが形成された場合にはそのウェル表面に、チャネルイオン注入を行うことにより、イオン注入層31を形成する。注入される不純物は、メモリセルトランジスタ及びセレクトトランジスタの導電型に依存する。例えばトランジスタの導電性がn型の場合には、ボロン(Boron)等のp型不純物が導入される。このイオン注入は、トランジスタのチャネル制御のために行われるものであり、メモリセルトランジスタ及びセレクトトランジスタの形成予定領域の全域に対して同時に行われる。
【００５０】
次に図８（ａ）、（ｂ）に示すように、犠牲シリコン酸化膜30を剥離した後、半導体基板1上にゲート絶縁膜6を形成する。引き続き、ゲート絶縁膜6上に、浮遊ゲートの電極材としての例えば多結晶シリコンを堆積して、浮遊ゲート電極層32を形成する。なお、浮遊ゲート電極層32は導電性である必要があるため、例えばリン(Phosphorus)等が予めドープされた多結晶シリコンを用いる。勿論、アンドープ(undoped)の多結晶シリコンの堆積後にリンをイオン注入しても良い。次に、浮遊ゲート電極層32上に、例えばシリコン窒化膜(Si3N4)等のマスク材33を形成する。このマスク材33は、素子分離領域を形成するために使用される。
【００５１】
次に、マスク材33上にレジスト（図示せず）を塗布し、フォトリソグラフィ技術により、レジストを素子分離領域のパターンにパターニングする。そして、パターニングされたレジストをマスクに用いてマスク材33をパターニングする。更に、パターニングされたマスク材33をマスクに用いて、浮遊ゲート電極層32、ゲート絶縁膜6及び半導体基板1をエッチングする。エッチングは、RIE(Reactive Ion Etching)を用いて行われるのが通常である。これにより、マスク材33表面から半導体基板1に達する素子分離領域用の溝（図示せず）が形成される。溝の深さは、例えば0.25μm程度である。更に、溝の側面及び底面を高温で酸化して、シリコン熱酸化膜を形成する。この熱酸化膜は、エッチング時において受けるダメージを回復させたり、各層の界面を保護したり、またはその他の目的のために形成される。次に、溝内に素子分離用のシリコン酸化膜34を、例えばCVD(Chemical Vapor Deposition)法により堆積する。この際、例えばHDP-CVD(High Density Plasma-CVD)法等が使用される。次に、堆積されたシリコン酸化膜34を平坦化して、マスク材33の上表面とシリコン酸化膜34の上表面とを一致させる。この平坦化工程は、通常はCMP(Chemical Mechanical Polishing)法を用いるが、エッチバック法を用いて行っても良い。なお、CMP法で平坦化するときに、マスク材33であるシリコン窒化膜が、CMPのストッパー膜として用いられる。次に、シリコン酸化膜34をアニールすることで高密度化する。これにより、シリコン酸化膜34の結晶性をシリコン熱酸化膜に近づけて、良質なシリコン酸化膜にする。その結果、図９（ａ）、（ｂ）に示す構造が得られる。
【００５２】
次に図１０（ａ）、（ｂ）に示すように、マスク材33を除去する。そして、シリコン酸化膜34の上面を、RIE法やウェットエッチングを用いて後退させる。これにより、素子分離領域22が完成する。
【００５３】
次に図１１（ａ）、（ｂ）に示すように、露出している素子分離領域22及び浮遊ゲート電極層32の表面上に、ゲート間絶縁膜35を堆積する。ゲート間絶縁膜35には、例えばONO膜が使用される。
【００５４】
次に図１２（ａ）、（ｂ）に示すように、ゲート間絶縁膜35上にマスク材36を堆積する。マスク材36の材料には、例えば多結晶シリコンやシリコン酸化膜が使用できる。
【００５５】
次に図１３（ａ）、（ｂ）に示すように、マスク材36上にレジスト37を塗布する。次に、フォトリソグラフィ技術によりレジスト37をパターニングして、セレクトトランジスタのチャネル領域となるべき領域の少なくとも一部領域に対応する部分のレジスト37を除去する。その結果、図示するような開口部38が形成される。
【００５６】
次に図１４（ａ）、（ｂ）に示すように、レジスト37をマスクに用いたエッチングにより、開口部38直下に位置するマスク材36を除去する。このマスク材36のエッチング工程に際しては、例えばDeep UV(Ultraviolet)リソグラフィ法が採用される。本方法によれば、短波長の光源を使用しているため、非常に高精度なパターニングが可能である。そのため、マスク材36と開口部38との合わせずれは最小限に抑制される。本工程の結果、開口部38底部にはゲート間絶縁膜35が露出する。
【００５７】
次に図１５（ａ）、（ｂ）に示すように、セレクトトランジスタのチャネル領域となるべき領域の半導体基板1中に、不純物をイオン注入することにより、チャネル拡散層19を形成する。本イオン注入工程において不純物は、ゲート間絶縁膜35、浮遊ゲート電極層32、及びゲート絶縁膜6を介して半導体基板1中に導入される。不純物の種類はセレクトトランジスタの導電型に依存するが、nチャネルの場合にはボロンが、pチャネルであればリンが使用可能である。なお、レジスト37を残したままイオン注入を行うのは、レジスト37がイオン注入の緩衝材として利用できるためである。
【００５８】
本工程において、メモリセルトランジスタが形成されるべき領域にはマスク材36が存在する。そしてその膜厚は、イオン注入されたイオン種がマスク材36中で減衰してしまう程度に設定されている。同時に、セレクトトランジスタが形成されるべき領域においては、イオンが浮遊ゲート電極層32を貫通して半導体基板1に達する程度に、イオン注入の加速エネルギーは調整されている。
【００５９】
次に図１６（ａ）、（ｂ）に示すように、開口部38直下に位置するゲート間絶縁膜35を、エッチングにより除去する。なお、図１５（ａ）、（ｂ）で説明したチャネル拡散層19を形成するためのイオン注入は、本工程においてゲート間絶縁膜35をエッチングした後に行っても良い。但し、ゲート間絶縁膜35を残したままイオン注入を行うと、浮遊ゲート電極層32の表面が汚染されることを防止出来る。これは、ゲート間絶縁膜35が浮遊ゲート電極層32の保護膜として機能するためである。
【００６０】
次に図１７（ａ）、（ｂ）に示すように、マスク材36を除去する。そして、ゲート間絶縁膜35上に制御ゲート電極材39を形成する。制御ゲート電極材39は、例えば多結晶シリコン膜と、WSi(Tungsten Silicide)等のメタルシリサイド膜とを含む。勿論、メタルシリサイド膜を使用せずに多結晶シリコン膜のみであっても良い。また、メモリセルトランジスタ形成予定領域については多結晶シリコン膜とメタルシリサイド膜とを含む多層構造とし、セレクトトランジスタ形成予定領域については多結晶シリコン膜のみを含む構造としても良い。
【００６１】
次に、フォトリソグラフィ技術とRIE法等の異方性エッチングとを用いて、制御ゲート電極材39、ゲート間絶縁膜35、及び浮遊ゲート電極層32をパターニングする。その結果、図１８（ａ）、（ｂ）に示すように、電荷蓄積層8、ゲート間絶縁膜9、及び制御ゲート10を含む、メモリセルトランジスタMCのゲート電極7が形成される。また、電荷蓄積層14、ゲート間絶縁膜15、及び制御ゲート17を含む、セレクトトランジスタST1、ST2のゲート電極13が完成する。なお、図１７（ａ）、（ｂ）に示す工程において、制御ゲート電極材39を多結晶シリコン膜として形成した場合には、本工程でパターニングを行った後、サリサイド(Salicide：Self-Aligned Silicide)を用いて、シリサイド膜を形成しても良い。
【００６２】
その後は、積層ゲート構造を有するゲート電極7、13をマスクに用いて、半導体基板1中に不純物をイオン注入する。その結果、半導体基板1中にソース・ドレイン領域4、5、12が形成され、図１及び図５に示す構造が完成する。
【００６３】
上記のように、本実施形態に係る半導体装置の製造方法であると、電荷蓄積層14と制御ゲート17とを電気的に分離するゲート間絶縁膜15の一部を除去している。このプロセスは、周辺制御系のトランジスタのゲート電極や、メモリセルアレイ内のセレクトトランジスタのゲート電極に適用される。そして、電荷蓄積層14と制御ゲート17とを電気的に接続するためのものである。しかし、次の条件を満たす場合には、上記プロセスの過程で、半導体基板内に不純物を浮遊ゲート越しにイオン注入することが出来る。
【００６４】
すなわち、当該不純物が、メモリセルトランジスタにおいてはマスク材中で減衰して電荷蓄積層に届かず、且つ、セレクトトランジスタにおいては電荷蓄積層及びゲート絶縁膜を貫通して半導体基板に達するような場合である。
【００６５】
すると、メモリセルトランジスタとセレクトトランジスタとの間で異なる不純物濃度のチャネル領域を形成し、且つ、そのチャネル領域を、それぞれのトランジスタに必要とされる特性を満たすように形成することが出来る。また、新たなリソグラフィ工程等の追加を伴わずに、各トランジスタの特性向上を実現できる。そして、そのプロセスは、自己整合的に行うことが出来る。
【００６６】
このように、メモリセルトランジスタのチャネル領域の不純物濃度と異なる濃度領域を含むチャネル領域を備えたセレクトトランジスタを、自己整合的なプロセスにより形成できる。従来技術で説明したように、従来の方法であると、メモリセルトランジスタとセレクトトランジスタのそれぞれのチャネル領域へのイオン注入を別々に行うことは困難となる。この場合には、両者のチャネル領域の不純物濃度プロファイルは、横方向及び縦方向でほぼ同一となる。しかし本実施形態に係る方法によれば、開口部16を介したイオン注入工程を、セレクトゲートトランジスタに対して行っている。従って、両者のチャネル領域は、横方向及び縦方向で互いに異なる不純物濃度プロファイルを有するようになる。
【００６７】
なお、セレクトトランジスタにおいては、チャネルイオン注入を行った際のイオンの一部が、ゲート絶縁膜6内に残留している。その領域は、開口部16直下の領域を含んだ領域である。
【００６８】
なお、本実施形態は、ｎチャネルトランジスタだけでなく、ｐチャネルトランジスタであっても良い。またメモリセルトランジスタ及びセレクトトランジスタのチャネル制御のためにイオン注入する不純物は、ボロンだけに限られるものではなく、例えばリンでも良い。また、ゲート間絶縁膜15中に開口部16を形成した後にイオン注入を行うことで、リソグラフィ工程の増加を防止している。
【００６９】
上記のように、本実施形態に係る半導体装置及びその製造方法によれば、セレクトトランジスタのチャネル領域に対応した開口部を利用して、チャネル領域へのイオン注入を行っている。従って、チャネルイオン注入の際の合わせずれの発生を効果的に抑制できる。
【００７０】
また、メモリセルトランジスタがマスク材で被覆された状態で、セレクトトランジスタのチャネル領域へのイオン注入は行われる。従って、メモリセルトランジスタのチャネル領域の濃度は、セレクトトランジスタのチャネル濃度とは独立に設定出来る。
【００７１】
なお、本実施形態では、半導体基板1中にチャネル領域などを形成している。しかし、予め、半導体基板1の素子領域に不純物を低濃度に注入することにより、ウェルを形成してもよい。そして、ウェル中にチャネル領域などを形成することも可能である。また、NANDセルは、例えば８つのトランジスタが2つの選択ゲートに挟まれて形成されている。しかし、NANDセルのトランジスタの個数は８つに限らず、その数は特に限られない。例えば８から３２までの任意の数で形成することができる。また、隣接するメモリセルトランジスタのゲート間距離が、約0.2μm以下の場合に、本実施形態の効果が顕著である。更に上記実施形態では、半導体基板1がp型、ソース・ドレイン領域がn型の場合について説明したが、勿論、半導体基板1をn型、ソース・ドレイン領域をp型としても良い。そして、本実施形態に係るセレクトトランジスタの構成は、周辺回路に含まれるMOSトランジスタにおいても適用することが出来る。
【００７２】
上記のように、本実施形態によれば、メモリセルトランジスタのゲート絶縁膜を通してチャネル注入することが無い。従って、特に浮遊ゲートを持つ構造の不揮発性メモリの特性劣化を引き起こすことがない。すなわち、従来であると、イオン注入によりゲート絶縁膜が劣化した場合、その劣化の程度が周辺制御系トランジスタでは問題にならない程度であっても、メモリセルトランジスタにおいては、データ書き込み消去特性や、データ保持特性が劣化する場合があった。しかし、本実施形態であれば、そのようにメモリセルトランジスタの特性が劣化する恐れを一掃出来る。
【００７３】
更に本実施形態に係る製造方法は、チャネル領域の形成のために、超微細なパターンを形成するリソグラフィ工程を必要とするものではない。従来から、セレクトトランジスタにおける浮遊ゲートと制御ゲートとの間の接続を図る際に必須な技術として使用されるリソグラフィ技術を使用するだけである。従って、製造コストの増大や工程数の増大を招くことが無い。メモリセルトランジスタと独立してチャネル領域が形成されたセレクトトランジスタを含み、微細なメモリセルトランジスタが高密度に配置されたメモリセルアレイを備えた半導体装置が、イオン注入工程を追加するのみで実現できる。
【００７４】
なお、本実施形態は、NAND型フラッシュメモリのようにセレクトトランジスタとメモリセルトランジスタが規則的に配置された場合のみ有効であるものではなく、任意のセル構造に対して実施できる。例えば、隣接するゲート電極間距離とゲート電極の積層構造との関係が、イオン注入するための特定の幾何学的条件を満たさなければならない等の制約は全く無く、大きな自由度を持って実施できる。
【００７５】
図１９及び図２０は、上記第１の実施形態の第１変形例に係る半導体装置の製造工程を順次示す断面図である。そして、NAND型フラッシュメモリの、特に制御ゲート線CGの方向に沿った断面構造を示している。
【００７６】
まず、上記第１の実施形態で説明した工程により、図１０（ａ）、（ｂ）の構造を形成し、素子分離領域22を完成する。その後、図１９に示すように、例えばリンをドープした多結晶シリコン層40を、浮遊ゲート電極層32及び素子分離領域22上に積み増す。その後、多結晶シリコン層40を、CMP法により平坦化する。
【００７７】
次に図２０に示すように、フォトリソグラフィ技術とエッチングとにより、多結晶シリコン層40をパターニングする。その結果、図示するように、多結晶シリコン層40は制御ゲート線CGに沿った方向において、素子分離領域22上で互いに分離され、且つその端部が素子分離領域22上に残存される。このようにして、浮遊ゲート電極層32と多結晶シリコン層40との多層構造を有する電荷蓄積層が完成する。次に、多結晶シリコン層40及び素子分離領域22上に、例えばONO膜等からなるゲート間絶縁膜35を堆積する。
【００７８】
その後は、上記第１の実施形態において、図１２（ａ）、（ｂ）以降の図面を用いて説明した工程を行う。
【００７９】
本変形例に係る製造方法であると、マスク材33を除去した後、多結晶シリコン層40を追加で堆積している。これにより、電荷蓄積層の膜厚を第１の実施形態の場合よりも厚くなり、電荷蓄積層の上面と素子分離領域の上面との距離は増大される。すると、第１の実施形態に比べて、ゲート間絶縁膜に接する電荷蓄積層の表面積が増大する。より詳細には、電荷蓄積層の上面と素子分離領域の上面との距離に対応した面積だけ増大する。そのため、メモリセル部における蓄積容量が増大する。従って、電荷蓄積層の厚さを制御すること、すなわち多結晶シリコン層40の膜厚を制御することによって、メモリセル部のメモリ容量を調整することが可能となる。
【００８０】
図２１及び図２２は、上記第１の実施形態の第２変形例に係る半導体装置の製造工程を順次示す断面図である。そして、NAND型フラッシュメモリの、特にビット線BLに沿った断面構造を示している。
【００８１】
まず、上記第１の実施形態で説明した工程により、図１２（ａ）、（ｂ）に示す構造を形成する。次に、図１３（ａ）、（ｂ）を用いて説明した工程により、レジスト37及びマスク材36をパターニングして、開口部38を形成する。上記第１の実施形態では、開口部38は、１つのセレクトトランジスタあたり唯１つであった。しかし、本変形例では、図２１に示すように、１つのセレクトトランジスタあたり、複数個の開口部38が形成されるように、本工程を行っている。その後、不純物のイオン注入を行って、不純物を、開口部38を介して半導体基板1中に導入する。その結果、複数のチャネル拡散層19が半導体基板1中に形成される。
【００８２】
その後は、図１６（ａ）、（ｂ）及び図１７（ａ）、（ｂ）に示す工程を経ることにより、図２２に示すセレクトトランジスタのゲート電極13が完成する。図示するように、ゲート電極13は、３つの接続部16、16、16を有している。
【００８３】
このように、接続部16は複数個あっても良い。また図２２ではチャネル拡散層19が複数存在する。しかし、多くの熱工程を経ることで、これらは一体化することが通常である。その結果、チャネル領域の不純物濃度プロファイルは、やはり図２に示すような分布となる。
【００８４】
図２３は、第１の実施形態の第３変形例に係る半導体装置の断面図であり、NAND型フラッシュメモリの、特に制御ゲート線CGに沿った方向の断面構造を示している。
【００８５】
上記第１の実施形態においては、図１３（ａ）、（ｂ）に示す工程において、開口部38を、ゲート電極13よりも小さくなるよう形成している。しかし、本変形例においては、図２３に示すように、開口部38を、セレクトトランジスタのゲート電極と同じ大きさになるように形成している。従って、ゲート間絶縁膜35の全てが除去されたゲート電極46を有するセレクトトランジスタ47が形成される。また、ゲート電極46の長さと一致する長さのチャネル領域45が形成される。
【００８６】
次にこの発明の第２の実施形態に係る半導体装置について、図２４を用いて説明する。図２４は、AND型フラッシュメモリのメモリセルアレイの回路図である。本実施形態は、上記第１の実施形態に係る半導体装置を、上記第１の実施形態におけるNAND型フラッシュメモリに代えて、AND型フラッシュメモリに適用したものである。
【００８７】
図示するように、メモリセルアレイは複数のメモリブロックMB（ANDセル）を有している。メモリブロックMBは、並列接続されたn個（nは自然数であるが、図面ではn=4の場合を示す）のメモリセルトランジスタMC、ドレイン側セレクトトランジスタST1、及びソース側セレクトトランジスタST2を含んでいる。メモリセルトランジスタMC、MC、…は、制御ゲート線CG1〜CG4(WL1〜WL4)にそれぞれ接続されたゲート、ローカルドレイン線LDに共通に接続されたドレイン、及びローカルソース線LSに共通に接続されたソースを有している。ドレイン側セレクトトランジスタST1は、セレクトゲート線SGDに接続されたゲート、ビット線BL1、BL2、…に接続されたドレイン、及びローカルドレイン線LDに接続されたソースを有している。またソース側セレクトトランジスタST2は、セレクトゲート線SGSに接続されたゲート、ローカルソース線LSに接続されたドレイン、及び共通ソース線SLに接続されたソースを有している。そして、ドレイン側、及びソース側セレクトトランジスタST1、ST2が、上記第１の実施形態で説明したセレクトトランジスタと同様の構成を有している。
【００８８】
上記のようなAND型フラッシュメモリのメモリセルトランジスタMC及びセレクトトランジスタST1、ST2に対しても、上記第１の実施形態で説明した図１、図２３に示す構造がそのまま適用できる。また、図７（ａ）、（ｂ）乃至図１８（ａ）、（ｂ）に示す製造方法がそのまま適用できる。従って、本実施形態に係るフラッシュメモリであっても、上記第１の実施形態と同様に、セレクトトランジスタのカットオフ特性を向上させつつ、フラッシュメモリの微細化が可能となる。
【００８９】
なお、上記第１、第２の実施形態は、セレクトトランジスタを含む不揮発性半導体記憶装置全般に適用が可能である。また、半導体記憶装置だけでなく、周辺回路を構成するMOSトランジスタに対しても適用できる。更に、半導体記憶装置を備えたメモリ混載型の半導体装置に広く適用できる。
【００９０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００９１】
【発明の効果】
以上説明したように、この発明によれば、カットオフ特性を向上しつつ微細化が可能な半導体装置及びその製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るフラッシュメモリの断面図。
【図２】図１に示すセレクトトランジスタのチャネル領域における、ソース領域からドレイン領域に沿った方向の不純物濃度プロファイルを示す図。
【図３】この発明の第１の実施形態に係るNAND型フラッシュメモリの回路図。
【図４】この発明の第１の実施形態に係るNAND型フラッシュメモリの平面図。
【図５】図４におけるX3-X4線に沿った断面図。
【図６】図１及び図５に示すセレクトトランジスタ及びメモリセルトランジスタの、チャネル長に対する閾値電圧の変化を示す図。
【図７】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図８】この発明の第１の実施形態に係るNAND型フラッシュメモリの第２の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図９】この発明の第１の実施形態に係るNAND型フラッシュメモリの第３の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１０】この発明の第１の実施形態に係るNAND型フラッシュメモリの第４の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１１】この発明の第１の実施形態に係るNAND型フラッシュメモリの第５の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１２】この発明の第１の実施形態に係るNAND型フラッシュメモリの第６の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１３】この発明の第１の実施形態に係るNAND型フラッシュメモリの第７の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１４】この発明の第１の実施形態に係るNAND型フラッシュメモリの第８の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１５】この発明の第１の実施形態に係るNAND型フラッシュメモリの第９の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１６】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１０の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１７】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１１の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１８】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１２の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１９】この発明の第１の実施形態の第１変形例に係るNAND型フラッシュメモリの第１の製造工程を示しており、図４におけるX3-X4線に沿った断面図。
【図２０】この発明の第１の実施形態の第１変形例に係るNAND型フラッシュメモリの第２の製造工程を示しており、図４におけるX3-X4線に沿った断面図。
【図２１】この発明の第１の実施形態の第２変形例に係るNAND型フラッシュメモリの第１の製造工程を示しており、図４におけるX1-X2線に沿った断面図。
【図２２】この発明の第１の実施形態の第２変形例に係るNAND型フラッシュメモリの第２の製造工程を示しており、図４におけるX1-X2線に沿った断面図。
【図２３】この発明の第１の実施形態の第３変形例に係るNAND型フラッシュメモリの、図４におけるX1-X2線に沿った方向の断面図。
【図２４】この発明の第２の実施形態に係るNAND型フラッシュメモリの回路図。
【符号の説明】
1、20…半導体基板
2…メモリセルトランジスタ
3、47…セレクトトランジスタ
4、5、12…ソース領域、ドレイン領域
6…ゲート絶縁膜
7、13、46…ゲート電極
8、14…電荷蓄積層
9、15、35…ゲート間絶縁膜
10、17…制御ゲート
11、18、19…チャネル拡散層
16、38…開口部、接続部
21…活性領域
22…素子分離領域
30…犠牲シリコン酸化膜
31…イオン注入層
32…浮遊ゲート電極層
33、36…マスク材
34…シリコン酸化膜
37…レジスト
39…制御ゲート電極材
40…多結晶シリコン層
47…チャネル領域
【発明の属する技術分野】
この発明は、半導体装置及びその製造方法に関する。特に、チャネル領域に不純物を注入されたトランジスタを有する微細な半導体装置に関する。
【０００２】
【従来の技術】
近年、データを電気的に書き込み、消去できる不揮発性半導体メモリとして、EEPROM(Electrically Erasable and Programmable Read Only Memory)が知られている。EEPROMの中には、電気的に一括消去が可能なフラッシュメモリがある。特に、高集積化が容易なNAND型フラッシュメモリは、広く使用されている。
【０００３】
従来のNAND型フラッシュメモリの製造方法は、例えば、S.Aritome 他らによる、IEDM(1994) pp61-64 ”A 0.67μm2 SELF-ALIGNED SHALLOW TRENCH ISOLATION CELL(SA-STI CELL) FOR 3V-only 256Mbit NAND EEPROMs” 或いは、Y.Takeuchi 他らによる、1998 Symposium on VLSI Technology Digest of Technical Papers, pp102-103 “A Self-Aligned STI Process Integration for Low Cost and Highly Reliable 1Gbit Flash Memories” 等に提案されている。本提案によれば、メモリセル間の素子分離領域が、STI(Shallow Trench Isolation)技術により形成されている。そして、この素子分離領域に対して自己整合的な構造(SA-STI)を有するように、浮遊ゲートが形成されている。これにより、微細なメモリセルが高密度に配置されたメモリセルアレイが実現されている。この製造方法において、素子分離領域は、ゲート酸化膜及び浮遊ゲート電極材の一部或いは全部を形成した後に形成される。更に、メモリセル及び周辺制御系に用いられるトランジスタのチャネル領域への不純物の導入は、ゲート酸化膜形成前にイオン注入により行われ、その後にゲート絶縁膜が形成される。また、導入された不純物の熱拡散は、その後の素子分離領域の形成工程における熱処理によって行われ、この熱拡散により不純物は活性化される。
【０００４】
ところで、NAND型フラッシュメモリでは、メモリセルに「１」データを書き込む（浮遊ゲートに電子を注入せず、消去時の閾値を保つ）際、ビット線には初期電位が充電される。また選択ワード線には書き込み電圧が印加され、非選択ワード線には転送電圧が印加される。そして、容量結合によってメモリセルトランジスタのチャネル領域の電位が昇圧されることにより、浮遊ゲートに電子が注入されないようにする。チャネル領域の不純物濃度を下げればチャネル容量が低下するから、チャネル領域の電位は昇圧されやすくなる。その結果、メモリセルへの「１」データの書き込み特性は向上する。
【０００５】
上記書き込み動作に鑑みて、メモリセルトランジスタのチャネル領域の不純物濃度制御に着目した、フラッシュメモリの製造方法が幾つか提案されている。例えば特開2002-009173号公報には、ゲート酸化膜及び素子分離領域を順次形成した後、ゲート酸化膜及び浮遊ゲート越しにイオン注入を行う手法が提案されている。本手法によれば、チャネル領域内の不純物濃度プロファイルは、素子分離領域製造過程での熱工程の影響を受けずに済む。従って、急峻に変化する不純物濃度プロファイルが実現できる。そのため、チャネル長の微細化が進行した場合でも、チャネル領域内の不純物濃度の制御性を確保出来る。
【０００６】
また、特開昭59-74677号公報では、その図４乃至図１１などに示されるように、周辺トランジスタにおける浮遊ゲートと制御ゲート間の絶縁膜に、開口部を設けている。その結果、配線の設計自由度が向上される。
【０００７】
【発明が解決しようとする課題】
更に、特願2001-23973号には、主にNAND型フラッシュメモリについての提案が為されている。すなわち、メモリセルトランジスタ上にマスクを形成した後、隣接するセレクトトランジスタ間の不純物拡散層に、斜め方向からの不純物をイオン注入する方法が開示されている。本方法によれば、メモリセルトランジスタとセレクトトランジスタのチャネル領域の不純物濃度を同一としつつ、セレクトトランジスタの特性制御が容易となる。
【０００８】
また、特願2000-291910号にも、NAND型フラッシュメモリについての提案が為されている。すなわち、周辺制御系トランジスタ、及びセレクトトランジスタのゲート電極において、浮遊ゲートと制御ゲートを分離しているゲート間絶縁膜を除去する方法が開示されている。これにより、浮遊ゲートと制御ゲートとを電気的に接続出来る。
【０００９】
上記のように、フラッシュメモリの製造方法については様々な提案が為されている。しかし、チャネル領域の形成後に素子分離領域を形成する方法であると、チャネル領域内の不純物が拡散し易く、トランジスタのチャネル長の微細化が阻害される場合があった。なぜなら、チャネル領域形成後に、多くの熱工程が存在するためである。この現象は、メモリセルトランジスタのゲート長が0.2μm程度よりも小さい場合に、特に顕著となる。
【００１０】
また、メモリセルトランジスタのチャネル部へのイオン注入を、セレクトトランジスタのチャネル部へのイオン注入と別個の工程で行う方法は、微細化が進むにつれて実施が困難となる。またリソグラフィ工程が増えるために、製造工程の増大を招くことになる。例えば、セレクトトランジスタのチャネル長が0.3μm程度以下、メモリセルトランジスタのチャネル長が0.15μm程度以下のような微細で高密度なメモリセルユニットを形成しようとすると、上記方法は実施困難となる。
【００１１】
しかし、メモリセルトランジスタとセレクトトランジスタのチャネル領域の不純物領域を同時に形成すると、セレクトトランジスタのチャネル領域の不純物濃度を上げることが困難となる。その結果、セレクトトランジスタのカットオフ特性が悪化する場合がある。すなわち、セレクトトランジスタのチャネル領域の不純物濃度は、メモリセルトランジスタに必要とされるメモリセル特性を満たすための濃度に設定せざるを得ない。この不純物濃度は、セレクトトランジスタにおいて必要とされる濃度よりも低いのが通常である。換言すれば、セレクトトランジスタにおけるチャネル領域の不純物濃度は、理想とされる濃度よりも低くせざるを得ない。従って、セレクトトランジスタにおいては、閾値電圧が低下しオフリーク電流が増加して、正常な動作が出来なくなることがある。なお、上記メモリセル特性とは、例えばデータ保持特性や書き込み消去特性、更には書き込み消去による特性の劣化度合いのことである。
【００１２】
この発明は、カットオフ特性を向上しつつ微細化が可能な半導体装置及びその製造方法を提供する。
【００１４】
【課題を解決するための手段】
この発明の一態様に係る半導体装置は、半導体基板と、前記半導体基板上に設けられたメモリセルトランジスタと、前記半導体基板上に設けられたセレクトトランジスタとを具備し、前記メモリセルトランジスタは、前記半導体基板中に形成され、第１導電型の第１不純物を含む第１ソース・ドレイン領域と、前記第１ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第２不純物を第１不純物濃度で含む第１チャネル領域と、前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた電荷蓄積層と、前記電荷蓄積層上に設けられた第１ゲート間絶縁膜と、前記第１ゲート間絶縁膜上に設けられた制御ゲート電極とを含み、前記セレクトトランジスタは、前記半導体基板中に形成され、第１導電型の第３不純物を含む第２ソース・ドレイン領域と、前記第２ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第４不純物を、前記第１不純物濃度より濃度の高い第２不純物濃度で含む第２チャネル領域と、前記第２チャネル領域上に設けられ、少なくとも一部領域に前記第４不純物を含む第２ゲート絶縁膜と、前記第２ゲート絶縁膜上に形成された第１ゲート電極と、前記第１ゲート電極上に設けられ、前記第２ゲート絶縁膜において前記第４不純物を含む領域の少なくとも一部領域の直上に位置する前記第１ゲート電極上に設けられた接続部によって前記第１ゲート電極と電気的に接続される第２ゲート電極とを含む。
【００１５】
更にこの発明の一態様に係る半導体装置の製造方法は、半導体基板表面に第１導電型の不純物を第１濃度に注入する工程と、前記半導体基板表面にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に第１の多結晶シリコン層を形成する工程と、前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成する工程と、前記素子分離領域上及び前記第１の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、前記ゲート間絶縁膜表面の少なくとも一部を露出させる開口部を有するマスク材を、前記ゲート間絶縁膜上に形成する工程と、前記マスク材の開口部を介して、前記半導体基板中に第１導電型の不純物を、前記第１濃度よりも高濃度の第２濃度に注入する工程と、前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去する工程と、前記ゲート間絶縁膜上に第２の多結晶シリコン層を、該第２の多結晶シリコン層が前記ゲート間絶縁膜が除去された領域を介して前記第１の多結晶シリコン層と接続されるように形成する工程と、前記第１の多結晶シリコン層、前記ゲート間絶縁膜、及び前記第２の多結晶シリコン層をパターニングすることにより、積層ゲート電極を形成する工程と、前記積層ゲート電極周囲の前記半導体基板中に第２導電型の不純物を注入することにより、ソース・ドレイン領域を形成する工程とを具備する。
【００１８】
【発明の実施の形態】
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１９】
この発明の第１の実施形態に係る半導体装置について、図１を用いて説明する。図１は、半導体装置の断面図である。
【００２０】
図示するように、半導体基板上1上には、メモリセルトランジスタ2と、セレクトトランジスタ3が設けられている。メモリセルトランジスタ2は、半導体基板1中に設けられたソース・ドレイン領域4、5を有している。更にメモリセルトランジスタ2は、ソース・ドレイン領域4、5間の半導体基板1上にゲート絶縁膜6を介在して設けられたゲート電極7を有している。ゲート電極7は、ゲート絶縁膜6上に直接形成された電荷蓄積層（浮遊ゲート）8、電荷蓄積層8上に形成されたゲート間絶縁膜9、及びゲート間絶縁膜9上に形成された制御ゲート10を有している。また、ソース・ドレイン領域4、5間の半導体基板1表面付近には、チャネル拡散層11が形成されている。
【００２１】
セレクトトランジスタ3は、メモリセルトランジスタ2に隣接して設けられている。セレクトトランジスタ3は、半導体基板1中に設けられたソース・ドレイン領域5、12を有している。このソース・ドレイン領域のうち、メモリセルトランジスタ2に隣接する側のソース・ドレイン領域5は、メモリセルトランジスタ2のソース・ドレイン領域5と共通接続されている。更にセレクトトランジスタ3は、ソース・ドレイン領域5、12間の半導体基板1上にゲート絶縁膜6を介在して設けられたゲート電極13を有している。ゲート電極13は、ゲート絶縁膜6上に直接形成された電荷蓄積層（浮遊ゲート）14、電荷蓄積層14上に形成されたゲート間絶縁膜15、及びゲート間絶縁膜15上に形成された制御ゲート17を有している。ゲート間絶縁膜15中には、開口部16が設けられている。この開口部16中には、制御ゲート電極17と同一材料の導電材料が埋め込まれている。開口部16は、制御ゲート電極17と電荷蓄積層14とを電気的に接続する接続部となっている。ソース・ドレイン領域5、12間の半導体基板1表面付近には、ソース・ドレイン領域5、12に接触するようにして、チャネル拡散層18が形成されている。更に半導体基板1表面付近には、チャネル拡散層18に囲まれて、且つ開口部16の直下の領域を少なくとも含むようにして、チャネル拡散層19が形成されている。チャネル拡散層18は、メモリセルトランジスタ2のチャネル拡散層11と同一の不純物濃度を有する。またチャネル拡散層18は、半導体基板1に垂直な方向（深さ方向）ではチャネル拡散層11と同一な拡散プロファイルを持つように形成されている。チャネル拡散層19は、チャネル拡散層18よりも高い不純物濃度を有しており、且つ、チャネル拡散層18よりも深く形成されている。セレクトトランジスタ3のゲート電極13は、メモリセルトランジスタ2のゲート電極7と略同一の高さを有している。更にゲート間絶縁膜9、15は、例えばシリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の積層膜であるONO(Oxide-Nitride-Oxide)膜から構成されている。
【００２２】
このように、セレクトトランジスタ3においては、電荷蓄積層14に外部から電位を供給できる構成となっている。すなわち、セレクトトランジスタ3は一般的なMOSFETと同様に機能する。更にその積層ゲート構造は、開口部16がある点以外はメモリセルトランジスタ2と同様である。
【００２３】
なお、本実施形態をフラッシュメモリに適用した場合、メモリセルトランジスタ2のゲート電極7の長さ、及びソース・ドレイン領域4、5で挟まれたチャネル領域の長さは、セレクトトランジスタ3のゲート電極13の長さ及びソース・ドレイン領域5、12で挟まれたチャネル領域の長さよりも通常は短く形成される。勿論、セレクトトランジスタ3のチャネル長は、製品仕様によっては、逆にメモリセルトランジスタ2のチャネル長よりも短く形成される場合もある。すなわち、メモリセルトランジスタ2のゲート電極7の長さがセレクトトランジスタ3のゲート電極13よりも長く形成される場合もある。更には、製品仕様によっては、セレクトトランジスタ3のチャネル長は、メモリセルトランジスタ2のチャネル長と等しく形成される場合もある。
【００２４】
また、開口部16の大きさは、セレクトトランジスタ3のゲート電極13の長さの約半分程度である。例えば、ゲート電極13の長さを約0.3μmとすると、開口部16の長さは約0.15μm程度である。また、メモリセルトランジスタ2のゲート電極7の長さを例えば約0.15μmとすると、そのチャネル長は約0.15μm程度であり、セレクトトランジスタ3のチャネル領域全体の長さは約0.3μm程度である。このように、メモリセルトランジスタ2のチャネル領域11は、セレクトトランジスタ3のチャネル拡散層18及びチャネル拡散層19の長さの和よりも短く形成されている。
【００２５】
なお、セレクトトランジスタ3のチャネル拡散層19の長さは、開口部16の長さを制御することで、変化させることが出来る。更に、開口部16を介してゲート電極13下に注入されるイオンのドーズ量を、メモリセルトランジスタ2とは独立に制御することで、セレクトトランジスタ3のチャネル拡散層の濃度を自由に設定できる。セレクトトランジスタ3のチャネル部の不純物濃度は、例えば約1017/cm3程度である。
【００２６】
図２は、図１に示すセレクトトランジスタ3のチャネル領域における、p型不純物濃度プロファイルである。本プロファイルは、横方向、すなわち、ソース領域からドレイン領域に沿った方向における不純物濃度分布を示している。図示するように、不純物濃度は、開口部16直下の領域、すなわちチャネル領域中央部を含む領域で最大値を取るように分布している。
【００２７】
上記のように、本実施形態に係る半導体装置によれば、ゲート長が0.15μm程度以下のメモリセルトランジスタを実現できる。更に、ゲート長が0.3μm程度以下のセレクトトランジスタを実現できる。その結果、従来よりも更に微細な半導体記憶装置を提供出来る。また、上記微細化を図ると同時に、セレクトトランジスタのカットオフ特性を向上させることが出来る。そして、閾値電圧のチャネル長依存性が互いに異なるセレクトトランジスタとメモリセルトランジスタを実現できる。なお、図１において、各トランジスタ2、3の各不純物領域4、5、11、12、18、19は、半導体基板1の表面付近に設けられたウェル領域中に形成されても良い。
【００２８】
図３は、図１に示す半導体装置を用いたNAND型フラッシュメモリのメモリセルアレイの回路図である。図３における不揮発性のメモリセルMCは、図１におけるメモリセルトランジスタ2と同一の構造を有している。また、図３におけるセレクトトランジスタST1、ST2は、図１におけるセレクトトランジスタ3と同一の構造を有している。
【００２９】
図示するように、メモリセルアレイは複数のメモリブロックMB（NANDセル）を有している。メモリブロックMBは、n個（nは自然数）のメモリセルMC、MC、…、ドレイン側セレクトトランジスタST1、及びソース側セレクトトランジスタST2を含んでいる。メモリセルMC、MC、…は、隣接するもの同士でソース、ドレインを共有し、その電流経路が直列接続されるようにして配置されている。セレクトトランジスタST1は、直列接続されたメモリセルMCの電流経路の一端（ドレイン側）に接続され、セレクトトランジスタST2は、他端（ソース側）に接続されている。
【００３０】
各メモリセルMCのゲートには、制御ゲート線CG1〜CGn（ワード線WL1〜WLn）がそれぞれ接続されている。ドレイン側セレクトトランジスタST1のゲートには、セレクトゲート線SGDが接続され、ソース側セレクトトランジスタST2のゲートには、セレクトゲート線SGSが接続されている。
【００３１】
各メモリブロックMB内のセレクトトランジスタST1のソースは、データ線であるビット線BL1〜BLm（mは自然数）にそれぞれ接続されている。ソース側セレクトトランジスタST2のソースは、共通ソース線SLに接続されている。
【００３２】
このメモリブロックMBは、図示はしないが、ビット線BL1〜BLmに沿った方向に複数個設けられ、各々のビット線BL1〜BLmには複数のメモリブロックMBが接続されている。また、制御ゲート線CG1〜CGnに沿った方向にも、ビット線BL1〜BLm毎に同様のメモリブロックMBが設けられている。
【００３３】
なお、セレクトトランジスタST1、ST2は必ずしも両方必要ではない。メモリセルブロックMBを選択出来るのであれば、いずれか一方のみが設けられていても良い。
【００３４】
次に上記メモリセルアレイの平面構造について、図４を用いて説明する。図４は、図３に示すメモリセルアレイの平面図である。
【００３５】
図示するように、複数の活性領域21、21、…がストライプ状に平行に設けられている。活性領域21内には、ソース・ドレイン領域が形成される。また、各活性領域21間には、素子分離領域22が設けられている。そして、ストライプ状の活性領域21に直交するようにして、メモリセルMC、MC、…のゲート電極7、7、…が、ストライプ状に平行に設けられている。更に、ゲート電極7を挟むようにして、1対のセレクトトランジスタST1、ST2のゲート電極13、13が、メモリセルMCのゲート電極7に平行に設けられている。
【００３６】
また図４において、半導体基板中の領域20には不純物が注入されている。この領域20の一部は、メモリセルトランジスタのチャネル領域として機能する。更に、セレクトトランジスタST1、ST2のゲート電極13と、活性領域21との交点付近には、図１において説明した開口部16が設けられている。そして、この開口部16からシリコン基板中へ不純物が注入されている。この不純物の注入された領域は、セレクトトランジスタST1、ST2のチャネル領域として機能するものである。そして、メモリセルトランジスタのチャネル領域と異なる不純物濃度を有する。
【００３７】
各メモリセルMC、MC、…のソースとドレインは、隣接するもの同士で共通に接続されている。このように複数のメモリセルMC、MC、…が、その電流経路を直列接続されるようにして、１つのメモリブロック（NANDセル）が形成されている。
【００３８】
次に上記メモリセルアレイの断面構造について説明する。図１は、図４におけるX1-X2線に沿った断面図に相当する。従って、X1-X2線に沿った方向の断面構造については、説明を省略する。図５は、図４におけるX3-X4線に沿った断面図であり、特にセレクトトランジスタST1の断面構造を示している。
【００３９】
図示するように、複数の素子分離領域22が半導体基板1中に設けられており、その上部は半導体基板1表面から突出している。素子分離領域22間の半導体基板1の表面には、チャネル拡散層19が形成されている。チャネル拡散層19上には、ゲート絶縁膜6が形成されている。ゲート絶縁膜6の材料は、例えば酸化シリコン膜とオキシナイトライド膜とのいずれかである。ゲート絶縁膜6上には電荷蓄積層14が設けられており、その上面は素子分離領域22の上面よりも上方にあるように形成されている。電荷蓄積層14及び素子分離領域22の上面上には、ゲート間絶縁膜15が形成されている。ゲート間絶縁膜15上には、制御ゲート電極17が形成されている。セレクトトランジスタST1、ST2の制御ゲート電極17及び電荷蓄積層14は電気的に接続されており、セレクトゲート線SGD、SGSとして機能する。
【００４０】
図６は、本実施形態に係るセレクトトランジスタST1(ST2)及びメモリセルトランジスタMCの閾値電圧の、チャネル長依存性を示すグラフである。前述のように、セレクトトランジスタST1、ST2と、メモリセルトランジスタMCのチャネル領域の不純物濃度は互いに異なっている。その結果、図６に示すように、同一チャネル長における各閾値電圧は、メモリセルトランジスタMCが、セレクトトランジスタST1、ST2よりも低くなっている。
【００４１】
また、チャネル長がある程度小さくなると、各トランジスタの閾値電圧は急激に低下する。図６において、セレクトトランジスタST1、ST2についてはA1点、メモリセルトランジスタについてはA2点(A2＞A1)で、閾値電圧が急激に小さくなっている。このようなA1点、A2点よりもチャネル長が小さい領域では、トランジスタの特性が不安定である。従って、製品として出荷される際には、セレクトトランジスタST1、ST2、及びメモリセルトランジスタMCの各チャネル長は、それぞれA1点、A2点よりも大きくなるよう設計される。なお、チャネル長A1、A2の間には、A1＜A2という関係がある。
【００４２】
ところでメモリセルアレイ内において、メモリセルトランジスタの数はその他のトランジスタに比べて莫大である。従って、メモリセルトランジスタのチャネル長を小さくすることが、半導体記憶装置の微細化には欠かせない。セレクトトランジスタのチャネル長は、メモリセルトランジスタのチャネル長よりも大きくなるよう設計される。これは、セレクトトランジスタの閾値電圧をメモリセルトランジスタよりも高く設定することにより、セレクトトランジスタにおいて、必要なカットオフ特性を得るためである。
【００４３】
上記のように、本実施形態によれば、セレクトトランジスタの微細化が実現できる。なぜなら、セレクトトランジスタの電荷蓄積層14と制御ゲート17との間に開口部16を設けているからである。この開口部16を用いることにより、セレクトトランジスタのチャネル部へのイオン注入を、自己整合的に行うことが出来る。従来、メモリセルトランジスタとセレクトトランジスタのチャネル部へのイオン注入を別個の工程で行うには、リソグラフィ時の寸法制御や合わせずれ精度など、微細加工精度上の制約があった。しかし、本実施形態によれば、イオン注入を自己整合的に行うことで、これらの制約を排除できる。従って、セレクトトランジスタの微細化が可能となる。
【００４４】
また、セレクトトランジスタは、メモリセルトランジスタのチャネル長と異なるチャネル長を有している。これにより、セレクトトランジスタとメモリセルトランジスタの閾値電圧が異なる値となるように設計している。同時に、上記開口部16を利用したイオン注入により、セレクトトランジスタのチャネル領域の不純物濃度を、メモリセルトランジスタから独立して制御している。従って、セレクトトランジスタのカットオフ特性を向上できる。更に、チャネル長の微細化に伴うセレクトトランジスタのスイッチング特性の劣化を補うことが出来る。従って、セレクトトランジスタにおけるショートチャネル効果を抑制できる。その結果、メモリセルアレイの一層の微細化及び高密度化を図ることが出来る。
【００４５】
更に、セレクトトランジスタのチャネル長をメモリセルトランジスタのチャネル長よりも大きくしつつ、且つ、セレクトトランジスタのチャネル領域の不純物濃度をメモリセルトランジスタのチャネル領域の不純物濃度よりも高く出来る。従って、セレクトトランジスタの閾値電圧を、メモリセルトランジスタの閾値電圧よりも高く出来る。その結果、必要なカットオフ特性（電流遮断特性）を持ったセレクトトランジスタを備える半導体記憶装置が実現できる。
【００４６】
また、浮遊ゲート14と制御ゲート17との間に開口部16を設けることで、セレクトトランジスタとメモリセルトランジスタのチャネル領域の不純物濃度を変えている。従って、必要な高不純物濃度のチャネル領域を有するセレクトトランジスタと、微細化に適した低不純物濃度のチャネル領域を有するメモリセルトランジスタとを備えた、微細な半導体記憶装置が実現できる。そして、メモリセルトランジスタの特性、例えばデータ書き込み特性、データ保持特性、及び読み出しストレスに対する耐性などを向上出来る。
【００４７】
次に、上記構成の半導体装置の製造方法について、図７（ａ）、（ｂ）乃至図図１８（ａ）、（ｂ）を用いて説明する。図７（ａ）、（ｂ）乃至図図１８（ａ）、（ｂ）は、NAND型フラッシュメモリの製造工程を順次示す断面図であり、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面構造を示している。
【００４８】
まず図７（ａ）、（ｂ）に示すように、半導体基板1、例えばp型シリコン基板上に、犠牲シリコン酸化膜30を形成する。犠牲シリコン酸化膜30は、半導体基板1の表面を、イオン注入によるダメージから守るためのものである。次に、場合によっては、半導体基板1中に不純物をイオン注入によって導入する。そして、導入した不純物を活性化して、p型ウェル、或いはn型ウェル及びp型ウェルを含む二重ウェル等を形成する。
【００４９】
次に、半導体基板1の表面、或いはウェルが形成された場合にはそのウェル表面に、チャネルイオン注入を行うことにより、イオン注入層31を形成する。注入される不純物は、メモリセルトランジスタ及びセレクトトランジスタの導電型に依存する。例えばトランジスタの導電性がn型の場合には、ボロン(Boron)等のp型不純物が導入される。このイオン注入は、トランジスタのチャネル制御のために行われるものであり、メモリセルトランジスタ及びセレクトトランジスタの形成予定領域の全域に対して同時に行われる。
【００５０】
次に図８（ａ）、（ｂ）に示すように、犠牲シリコン酸化膜30を剥離した後、半導体基板1上にゲート絶縁膜6を形成する。引き続き、ゲート絶縁膜6上に、浮遊ゲートの電極材としての例えば多結晶シリコンを堆積して、浮遊ゲート電極層32を形成する。なお、浮遊ゲート電極層32は導電性である必要があるため、例えばリン(Phosphorus)等が予めドープされた多結晶シリコンを用いる。勿論、アンドープ(undoped)の多結晶シリコンの堆積後にリンをイオン注入しても良い。次に、浮遊ゲート電極層32上に、例えばシリコン窒化膜(Si3N4)等のマスク材33を形成する。このマスク材33は、素子分離領域を形成するために使用される。
【００５１】
次に、マスク材33上にレジスト（図示せず）を塗布し、フォトリソグラフィ技術により、レジストを素子分離領域のパターンにパターニングする。そして、パターニングされたレジストをマスクに用いてマスク材33をパターニングする。更に、パターニングされたマスク材33をマスクに用いて、浮遊ゲート電極層32、ゲート絶縁膜6及び半導体基板1をエッチングする。エッチングは、RIE(Reactive Ion Etching)を用いて行われるのが通常である。これにより、マスク材33表面から半導体基板1に達する素子分離領域用の溝（図示せず）が形成される。溝の深さは、例えば0.25μm程度である。更に、溝の側面及び底面を高温で酸化して、シリコン熱酸化膜を形成する。この熱酸化膜は、エッチング時において受けるダメージを回復させたり、各層の界面を保護したり、またはその他の目的のために形成される。次に、溝内に素子分離用のシリコン酸化膜34を、例えばCVD(Chemical Vapor Deposition)法により堆積する。この際、例えばHDP-CVD(High Density Plasma-CVD)法等が使用される。次に、堆積されたシリコン酸化膜34を平坦化して、マスク材33の上表面とシリコン酸化膜34の上表面とを一致させる。この平坦化工程は、通常はCMP(Chemical Mechanical Polishing)法を用いるが、エッチバック法を用いて行っても良い。なお、CMP法で平坦化するときに、マスク材33であるシリコン窒化膜が、CMPのストッパー膜として用いられる。次に、シリコン酸化膜34をアニールすることで高密度化する。これにより、シリコン酸化膜34の結晶性をシリコン熱酸化膜に近づけて、良質なシリコン酸化膜にする。その結果、図９（ａ）、（ｂ）に示す構造が得られる。
【００５２】
次に図１０（ａ）、（ｂ）に示すように、マスク材33を除去する。そして、シリコン酸化膜34の上面を、RIE法やウェットエッチングを用いて後退させる。これにより、素子分離領域22が完成する。
【００５３】
次に図１１（ａ）、（ｂ）に示すように、露出している素子分離領域22及び浮遊ゲート電極層32の表面上に、ゲート間絶縁膜35を堆積する。ゲート間絶縁膜35には、例えばONO膜が使用される。
【００５４】
次に図１２（ａ）、（ｂ）に示すように、ゲート間絶縁膜35上にマスク材36を堆積する。マスク材36の材料には、例えば多結晶シリコンやシリコン酸化膜が使用できる。
【００５５】
次に図１３（ａ）、（ｂ）に示すように、マスク材36上にレジスト37を塗布する。次に、フォトリソグラフィ技術によりレジスト37をパターニングして、セレクトトランジスタのチャネル領域となるべき領域の少なくとも一部領域に対応する部分のレジスト37を除去する。その結果、図示するような開口部38が形成される。
【００５６】
次に図１４（ａ）、（ｂ）に示すように、レジスト37をマスクに用いたエッチングにより、開口部38直下に位置するマスク材36を除去する。このマスク材36のエッチング工程に際しては、例えばDeep UV(Ultraviolet)リソグラフィ法が採用される。本方法によれば、短波長の光源を使用しているため、非常に高精度なパターニングが可能である。そのため、マスク材36と開口部38との合わせずれは最小限に抑制される。本工程の結果、開口部38底部にはゲート間絶縁膜35が露出する。
【００５７】
次に図１５（ａ）、（ｂ）に示すように、セレクトトランジスタのチャネル領域となるべき領域の半導体基板1中に、不純物をイオン注入することにより、チャネル拡散層19を形成する。本イオン注入工程において不純物は、ゲート間絶縁膜35、浮遊ゲート電極層32、及びゲート絶縁膜6を介して半導体基板1中に導入される。不純物の種類はセレクトトランジスタの導電型に依存するが、nチャネルの場合にはボロンが、pチャネルであればリンが使用可能である。なお、レジスト37を残したままイオン注入を行うのは、レジスト37がイオン注入の緩衝材として利用できるためである。
【００５８】
本工程において、メモリセルトランジスタが形成されるべき領域にはマスク材36が存在する。そしてその膜厚は、イオン注入されたイオン種がマスク材36中で減衰してしまう程度に設定されている。同時に、セレクトトランジスタが形成されるべき領域においては、イオンが浮遊ゲート電極層32を貫通して半導体基板1に達する程度に、イオン注入の加速エネルギーは調整されている。
【００５９】
次に図１６（ａ）、（ｂ）に示すように、開口部38直下に位置するゲート間絶縁膜35を、エッチングにより除去する。なお、図１５（ａ）、（ｂ）で説明したチャネル拡散層19を形成するためのイオン注入は、本工程においてゲート間絶縁膜35をエッチングした後に行っても良い。但し、ゲート間絶縁膜35を残したままイオン注入を行うと、浮遊ゲート電極層32の表面が汚染されることを防止出来る。これは、ゲート間絶縁膜35が浮遊ゲート電極層32の保護膜として機能するためである。
【００６０】
次に図１７（ａ）、（ｂ）に示すように、マスク材36を除去する。そして、ゲート間絶縁膜35上に制御ゲート電極材39を形成する。制御ゲート電極材39は、例えば多結晶シリコン膜と、WSi(Tungsten Silicide)等のメタルシリサイド膜とを含む。勿論、メタルシリサイド膜を使用せずに多結晶シリコン膜のみであっても良い。また、メモリセルトランジスタ形成予定領域については多結晶シリコン膜とメタルシリサイド膜とを含む多層構造とし、セレクトトランジスタ形成予定領域については多結晶シリコン膜のみを含む構造としても良い。
【００６１】
次に、フォトリソグラフィ技術とRIE法等の異方性エッチングとを用いて、制御ゲート電極材39、ゲート間絶縁膜35、及び浮遊ゲート電極層32をパターニングする。その結果、図１８（ａ）、（ｂ）に示すように、電荷蓄積層8、ゲート間絶縁膜9、及び制御ゲート10を含む、メモリセルトランジスタMCのゲート電極7が形成される。また、電荷蓄積層14、ゲート間絶縁膜15、及び制御ゲート17を含む、セレクトトランジスタST1、ST2のゲート電極13が完成する。なお、図１７（ａ）、（ｂ）に示す工程において、制御ゲート電極材39を多結晶シリコン膜として形成した場合には、本工程でパターニングを行った後、サリサイド(Salicide：Self-Aligned Silicide)を用いて、シリサイド膜を形成しても良い。
【００６２】
その後は、積層ゲート構造を有するゲート電極7、13をマスクに用いて、半導体基板1中に不純物をイオン注入する。その結果、半導体基板1中にソース・ドレイン領域4、5、12が形成され、図１及び図５に示す構造が完成する。
【００６３】
上記のように、本実施形態に係る半導体装置の製造方法であると、電荷蓄積層14と制御ゲート17とを電気的に分離するゲート間絶縁膜15の一部を除去している。このプロセスは、周辺制御系のトランジスタのゲート電極や、メモリセルアレイ内のセレクトトランジスタのゲート電極に適用される。そして、電荷蓄積層14と制御ゲート17とを電気的に接続するためのものである。しかし、次の条件を満たす場合には、上記プロセスの過程で、半導体基板内に不純物を浮遊ゲート越しにイオン注入することが出来る。
【００６４】
すなわち、当該不純物が、メモリセルトランジスタにおいてはマスク材中で減衰して電荷蓄積層に届かず、且つ、セレクトトランジスタにおいては電荷蓄積層及びゲート絶縁膜を貫通して半導体基板に達するような場合である。
【００６５】
すると、メモリセルトランジスタとセレクトトランジスタとの間で異なる不純物濃度のチャネル領域を形成し、且つ、そのチャネル領域を、それぞれのトランジスタに必要とされる特性を満たすように形成することが出来る。また、新たなリソグラフィ工程等の追加を伴わずに、各トランジスタの特性向上を実現できる。そして、そのプロセスは、自己整合的に行うことが出来る。
【００６６】
このように、メモリセルトランジスタのチャネル領域の不純物濃度と異なる濃度領域を含むチャネル領域を備えたセレクトトランジスタを、自己整合的なプロセスにより形成できる。従来技術で説明したように、従来の方法であると、メモリセルトランジスタとセレクトトランジスタのそれぞれのチャネル領域へのイオン注入を別々に行うことは困難となる。この場合には、両者のチャネル領域の不純物濃度プロファイルは、横方向及び縦方向でほぼ同一となる。しかし本実施形態に係る方法によれば、開口部16を介したイオン注入工程を、セレクトゲートトランジスタに対して行っている。従って、両者のチャネル領域は、横方向及び縦方向で互いに異なる不純物濃度プロファイルを有するようになる。
【００６７】
なお、セレクトトランジスタにおいては、チャネルイオン注入を行った際のイオンの一部が、ゲート絶縁膜6内に残留している。その領域は、開口部16直下の領域を含んだ領域である。
【００６８】
なお、本実施形態は、ｎチャネルトランジスタだけでなく、ｐチャネルトランジスタであっても良い。またメモリセルトランジスタ及びセレクトトランジスタのチャネル制御のためにイオン注入する不純物は、ボロンだけに限られるものではなく、例えばリンでも良い。また、ゲート間絶縁膜15中に開口部16を形成した後にイオン注入を行うことで、リソグラフィ工程の増加を防止している。
【００６９】
上記のように、本実施形態に係る半導体装置及びその製造方法によれば、セレクトトランジスタのチャネル領域に対応した開口部を利用して、チャネル領域へのイオン注入を行っている。従って、チャネルイオン注入の際の合わせずれの発生を効果的に抑制できる。
【００７０】
また、メモリセルトランジスタがマスク材で被覆された状態で、セレクトトランジスタのチャネル領域へのイオン注入は行われる。従って、メモリセルトランジスタのチャネル領域の濃度は、セレクトトランジスタのチャネル濃度とは独立に設定出来る。
【００７１】
なお、本実施形態では、半導体基板1中にチャネル領域などを形成している。しかし、予め、半導体基板1の素子領域に不純物を低濃度に注入することにより、ウェルを形成してもよい。そして、ウェル中にチャネル領域などを形成することも可能である。また、NANDセルは、例えば８つのトランジスタが2つの選択ゲートに挟まれて形成されている。しかし、NANDセルのトランジスタの個数は８つに限らず、その数は特に限られない。例えば８から３２までの任意の数で形成することができる。また、隣接するメモリセルトランジスタのゲート間距離が、約0.2μm以下の場合に、本実施形態の効果が顕著である。更に上記実施形態では、半導体基板1がp型、ソース・ドレイン領域がn型の場合について説明したが、勿論、半導体基板1をn型、ソース・ドレイン領域をp型としても良い。そして、本実施形態に係るセレクトトランジスタの構成は、周辺回路に含まれるMOSトランジスタにおいても適用することが出来る。
【００７２】
上記のように、本実施形態によれば、メモリセルトランジスタのゲート絶縁膜を通してチャネル注入することが無い。従って、特に浮遊ゲートを持つ構造の不揮発性メモリの特性劣化を引き起こすことがない。すなわち、従来であると、イオン注入によりゲート絶縁膜が劣化した場合、その劣化の程度が周辺制御系トランジスタでは問題にならない程度であっても、メモリセルトランジスタにおいては、データ書き込み消去特性や、データ保持特性が劣化する場合があった。しかし、本実施形態であれば、そのようにメモリセルトランジスタの特性が劣化する恐れを一掃出来る。
【００７３】
更に本実施形態に係る製造方法は、チャネル領域の形成のために、超微細なパターンを形成するリソグラフィ工程を必要とするものではない。従来から、セレクトトランジスタにおける浮遊ゲートと制御ゲートとの間の接続を図る際に必須な技術として使用されるリソグラフィ技術を使用するだけである。従って、製造コストの増大や工程数の増大を招くことが無い。メモリセルトランジスタと独立してチャネル領域が形成されたセレクトトランジスタを含み、微細なメモリセルトランジスタが高密度に配置されたメモリセルアレイを備えた半導体装置が、イオン注入工程を追加するのみで実現できる。
【００７４】
なお、本実施形態は、NAND型フラッシュメモリのようにセレクトトランジスタとメモリセルトランジスタが規則的に配置された場合のみ有効であるものではなく、任意のセル構造に対して実施できる。例えば、隣接するゲート電極間距離とゲート電極の積層構造との関係が、イオン注入するための特定の幾何学的条件を満たさなければならない等の制約は全く無く、大きな自由度を持って実施できる。
【００７５】
図１９及び図２０は、上記第１の実施形態の第１変形例に係る半導体装置の製造工程を順次示す断面図である。そして、NAND型フラッシュメモリの、特に制御ゲート線CGの方向に沿った断面構造を示している。
【００７６】
まず、上記第１の実施形態で説明した工程により、図１０（ａ）、（ｂ）の構造を形成し、素子分離領域22を完成する。その後、図１９に示すように、例えばリンをドープした多結晶シリコン層40を、浮遊ゲート電極層32及び素子分離領域22上に積み増す。その後、多結晶シリコン層40を、CMP法により平坦化する。
【００７７】
次に図２０に示すように、フォトリソグラフィ技術とエッチングとにより、多結晶シリコン層40をパターニングする。その結果、図示するように、多結晶シリコン層40は制御ゲート線CGに沿った方向において、素子分離領域22上で互いに分離され、且つその端部が素子分離領域22上に残存される。このようにして、浮遊ゲート電極層32と多結晶シリコン層40との多層構造を有する電荷蓄積層が完成する。次に、多結晶シリコン層40及び素子分離領域22上に、例えばONO膜等からなるゲート間絶縁膜35を堆積する。
【００７８】
その後は、上記第１の実施形態において、図１２（ａ）、（ｂ）以降の図面を用いて説明した工程を行う。
【００７９】
本変形例に係る製造方法であると、マスク材33を除去した後、多結晶シリコン層40を追加で堆積している。これにより、電荷蓄積層の膜厚を第１の実施形態の場合よりも厚くなり、電荷蓄積層の上面と素子分離領域の上面との距離は増大される。すると、第１の実施形態に比べて、ゲート間絶縁膜に接する電荷蓄積層の表面積が増大する。より詳細には、電荷蓄積層の上面と素子分離領域の上面との距離に対応した面積だけ増大する。そのため、メモリセル部における蓄積容量が増大する。従って、電荷蓄積層の厚さを制御すること、すなわち多結晶シリコン層40の膜厚を制御することによって、メモリセル部のメモリ容量を調整することが可能となる。
【００８０】
図２１及び図２２は、上記第１の実施形態の第２変形例に係る半導体装置の製造工程を順次示す断面図である。そして、NAND型フラッシュメモリの、特にビット線BLに沿った断面構造を示している。
【００８１】
まず、上記第１の実施形態で説明した工程により、図１２（ａ）、（ｂ）に示す構造を形成する。次に、図１３（ａ）、（ｂ）を用いて説明した工程により、レジスト37及びマスク材36をパターニングして、開口部38を形成する。上記第１の実施形態では、開口部38は、１つのセレクトトランジスタあたり唯１つであった。しかし、本変形例では、図２１に示すように、１つのセレクトトランジスタあたり、複数個の開口部38が形成されるように、本工程を行っている。その後、不純物のイオン注入を行って、不純物を、開口部38を介して半導体基板1中に導入する。その結果、複数のチャネル拡散層19が半導体基板1中に形成される。
【００８２】
その後は、図１６（ａ）、（ｂ）及び図１７（ａ）、（ｂ）に示す工程を経ることにより、図２２に示すセレクトトランジスタのゲート電極13が完成する。図示するように、ゲート電極13は、３つの接続部16、16、16を有している。
【００８３】
このように、接続部16は複数個あっても良い。また図２２ではチャネル拡散層19が複数存在する。しかし、多くの熱工程を経ることで、これらは一体化することが通常である。その結果、チャネル領域の不純物濃度プロファイルは、やはり図２に示すような分布となる。
【００８４】
図２３は、第１の実施形態の第３変形例に係る半導体装置の断面図であり、NAND型フラッシュメモリの、特に制御ゲート線CGに沿った方向の断面構造を示している。
【００８５】
上記第１の実施形態においては、図１３（ａ）、（ｂ）に示す工程において、開口部38を、ゲート電極13よりも小さくなるよう形成している。しかし、本変形例においては、図２３に示すように、開口部38を、セレクトトランジスタのゲート電極と同じ大きさになるように形成している。従って、ゲート間絶縁膜35の全てが除去されたゲート電極46を有するセレクトトランジスタ47が形成される。また、ゲート電極46の長さと一致する長さのチャネル領域45が形成される。
【００８６】
次にこの発明の第２の実施形態に係る半導体装置について、図２４を用いて説明する。図２４は、AND型フラッシュメモリのメモリセルアレイの回路図である。本実施形態は、上記第１の実施形態に係る半導体装置を、上記第１の実施形態におけるNAND型フラッシュメモリに代えて、AND型フラッシュメモリに適用したものである。
【００８７】
図示するように、メモリセルアレイは複数のメモリブロックMB（ANDセル）を有している。メモリブロックMBは、並列接続されたn個（nは自然数であるが、図面ではn=4の場合を示す）のメモリセルトランジスタMC、ドレイン側セレクトトランジスタST1、及びソース側セレクトトランジスタST2を含んでいる。メモリセルトランジスタMC、MC、…は、制御ゲート線CG1〜CG4(WL1〜WL4)にそれぞれ接続されたゲート、ローカルドレイン線LDに共通に接続されたドレイン、及びローカルソース線LSに共通に接続されたソースを有している。ドレイン側セレクトトランジスタST1は、セレクトゲート線SGDに接続されたゲート、ビット線BL1、BL2、…に接続されたドレイン、及びローカルドレイン線LDに接続されたソースを有している。またソース側セレクトトランジスタST2は、セレクトゲート線SGSに接続されたゲート、ローカルソース線LSに接続されたドレイン、及び共通ソース線SLに接続されたソースを有している。そして、ドレイン側、及びソース側セレクトトランジスタST1、ST2が、上記第１の実施形態で説明したセレクトトランジスタと同様の構成を有している。
【００８８】
上記のようなAND型フラッシュメモリのメモリセルトランジスタMC及びセレクトトランジスタST1、ST2に対しても、上記第１の実施形態で説明した図１、図２３に示す構造がそのまま適用できる。また、図７（ａ）、（ｂ）乃至図１８（ａ）、（ｂ）に示す製造方法がそのまま適用できる。従って、本実施形態に係るフラッシュメモリであっても、上記第１の実施形態と同様に、セレクトトランジスタのカットオフ特性を向上させつつ、フラッシュメモリの微細化が可能となる。
【００８９】
なお、上記第１、第２の実施形態は、セレクトトランジスタを含む不揮発性半導体記憶装置全般に適用が可能である。また、半導体記憶装置だけでなく、周辺回路を構成するMOSトランジスタに対しても適用できる。更に、半導体記憶装置を備えたメモリ混載型の半導体装置に広く適用できる。
【００９０】
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
【００９１】
【発明の効果】
以上説明したように、この発明によれば、カットオフ特性を向上しつつ微細化が可能な半導体装置及びその製造方法を提供出来る。
【図面の簡単な説明】
【図１】この発明の第１の実施形態に係るフラッシュメモリの断面図。
【図２】図１に示すセレクトトランジスタのチャネル領域における、ソース領域からドレイン領域に沿った方向の不純物濃度プロファイルを示す図。
【図３】この発明の第１の実施形態に係るNAND型フラッシュメモリの回路図。
【図４】この発明の第１の実施形態に係るNAND型フラッシュメモリの平面図。
【図５】図４におけるX3-X4線に沿った断面図。
【図６】図１及び図５に示すセレクトトランジスタ及びメモリセルトランジスタの、チャネル長に対する閾値電圧の変化を示す図。
【図７】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図８】この発明の第１の実施形態に係るNAND型フラッシュメモリの第２の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図９】この発明の第１の実施形態に係るNAND型フラッシュメモリの第３の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１０】この発明の第１の実施形態に係るNAND型フラッシュメモリの第４の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１１】この発明の第１の実施形態に係るNAND型フラッシュメモリの第５の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１２】この発明の第１の実施形態に係るNAND型フラッシュメモリの第６の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１３】この発明の第１の実施形態に係るNAND型フラッシュメモリの第７の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１４】この発明の第１の実施形態に係るNAND型フラッシュメモリの第８の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１５】この発明の第１の実施形態に係るNAND型フラッシュメモリの第９の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１６】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１０の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１７】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１１の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１８】この発明の第１の実施形態に係るNAND型フラッシュメモリの第１２の製造工程を示しており、（ａ）図は図４におけるX1-X2線、（ｂ）図はX3-X4線に沿った断面図。
【図１９】この発明の第１の実施形態の第１変形例に係るNAND型フラッシュメモリの第１の製造工程を示しており、図４におけるX3-X4線に沿った断面図。
【図２０】この発明の第１の実施形態の第１変形例に係るNAND型フラッシュメモリの第２の製造工程を示しており、図４におけるX3-X4線に沿った断面図。
【図２１】この発明の第１の実施形態の第２変形例に係るNAND型フラッシュメモリの第１の製造工程を示しており、図４におけるX1-X2線に沿った断面図。
【図２２】この発明の第１の実施形態の第２変形例に係るNAND型フラッシュメモリの第２の製造工程を示しており、図４におけるX1-X2線に沿った断面図。
【図２３】この発明の第１の実施形態の第３変形例に係るNAND型フラッシュメモリの、図４におけるX1-X2線に沿った方向の断面図。
【図２４】この発明の第２の実施形態に係るNAND型フラッシュメモリの回路図。
【符号の説明】
1、20…半導体基板
2…メモリセルトランジスタ
3、47…セレクトトランジスタ
4、5、12…ソース領域、ドレイン領域
6…ゲート絶縁膜
7、13、46…ゲート電極
8、14…電荷蓄積層
9、15、35…ゲート間絶縁膜
10、17…制御ゲート
11、18、19…チャネル拡散層
16、38…開口部、接続部
21…活性領域
22…素子分離領域
30…犠牲シリコン酸化膜
31…イオン注入層
32…浮遊ゲート電極層
33、36…マスク材
34…シリコン酸化膜
37…レジスト
39…制御ゲート電極材
40…多結晶シリコン層
47…チャネル領域
Claims (11)
- 半導体基板と、
前記半導体基板上に設けられたメモリセルトランジスタと、
前記半導体基板上に設けられたセレクトトランジスタと
を具備し、前記メモリセルトランジスタは、
前記半導体基板中に形成され、第１導電型の第１不純物を含む第１ソース・ドレイン領域と、
前記第１ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第２不純物を第１不純物濃度で含む第１チャネル領域と、
前記第１チャネル領域上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられた電荷蓄積層と、
前記電荷蓄積層上に設けられた第１ゲート間絶縁膜と、
前記第１ゲート間絶縁膜上に設けられた制御ゲート電極と
を含み、前記セレクトトランジスタは、
前記半導体基板中に形成され、第１導電型の第３不純物を含む第２ソース・ドレイン領域と、
前記第２ソース・ドレイン領域間の前記半導体基板中に形成され、第２導電型の第４不純物を、前記第１不純物濃度より濃度の高い第２不純物濃度で含む第２チャネル領域と、
前記第２チャネル領域上に設けられ、少なくとも一部領域に前記第４不純物を含む第２ゲート絶縁膜と、
前記第２ゲート絶縁膜上に形成された第１ゲート電極と、
前記第１ゲート電極上に設けられ、前記第２ゲート絶縁膜において前記第４不純物を含む領域の少なくとも一部領域の直上に位置する前記第１ゲート電極上に設けられた接続部によって前記第１ゲート電極と電気的に接続される第２ゲート電極と
を含むことを特徴とする半導体装置。 - 前記第２チャネル領域は、高濃度チャネル領域と、
前記高濃度チャネル領域の周囲に設けられ、前記高濃度チャネル領域よりも不純物濃度の低い低濃度チャネル領域と
を含むことを特徴とする請求項１記載の半導体装置。 - 前記第１ゲート絶縁膜と第２ゲート絶縁膜、前記電荷蓄積層と前記第１ゲート電極、及び前記制御ゲート電極と前記第２ゲート電極は、それぞれ互いに実質的に等しい膜厚を有することを特徴とする請求項１または２記載の半導体装置。
- 前記第２チャネル領域のチャネル長は、前記第１チャネル領域のチャネル長よりも大きいことを特徴とする請求項１乃至３いずれか１項記載の半導体装置。
- 前記第１ゲート電極上に設けられ、前記接続部が設けられた領域を除く領域で、前記第１ゲート電極及び前記第２ゲート電極と接する第２ゲート間絶縁膜を更に備えることを特徴とする請求項１乃至４いずれか１項記載の半導体装置。
- 前記第２チャネル領域内において、前記第２ソース領域、第２チャネル領域、及び第２ドレイン領域に沿った方向の不純物濃度プロファイルは、前記接続部直下の領域にて不純物濃度の最大値を取ることを特徴とする請求項１乃至５いずれか１項記載の半導体装置。
- 前記高濃度チャネル領域は、前記第２ゲート絶縁膜において前記第４不純物が注入された領域の直下を少なくとも含む領域の前記半導体基板内に設けられることを特徴とする請求項２記載の半導体装置。
- 半導体基板表面に第１導電型の不純物を第１濃度に注入する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の多結晶シリコン層を形成する工程と、
前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成する工程と、
前記素子分離領域上及び前記第１の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、
前記ゲート間絶縁膜表面の少なくとも一部を露出させる開口部を有するマスク材を、前記ゲート間絶縁膜上に形成する工程と、
前記マスク材の開口部を介して、前記半導体基板中に第１導電型の不純物を、前記第１濃度よりも高濃度の第２濃度に注入する工程と、
前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去する工程と、
前記ゲート間絶縁膜上に第２の多結晶シリコン層を、該第２の多結晶シリコン層が前記ゲート間絶縁膜が除去された領域を介して前記第１の多結晶シリコン層と接続されるように形成する工程と、
前記第１の多結晶シリコン層、前記ゲート間絶縁膜、及び前記第２の多結晶シリコン層をパターニングすることにより、積層ゲート電極を形成する工程と、
前記積層ゲート電極周囲の前記半導体基板中に第２導電型の不純物を注入することにより、ソース・ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 半導体基板表面に第１導電型の不純物を第１濃度に注入する工程と、
前記半導体基板表面にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に第１の多結晶シリコン層を形成する工程と、
前記半導体基板中及び前記ゲート絶縁膜中に素子分離領域を形成する工程と、
前記素子分離領域上及び前記第１の多結晶シリコン層上にゲート間絶縁膜を形成する工程と、
第１、第２トランジスタ形成予定領域における前記ゲート間絶縁膜上に、前記第１トランジスタ形成予定領域における前記ゲート間絶縁膜表面の少なくとも一部を露出させる開口部を有するマスク材を形成する工程と、
前記マスク材の開口部を介して、前記半導体基板中に第１導電型の不純物を、前記第１濃度よりも高濃度の第２濃度に注入する工程と、
前記マスク材の開口部に露出する前記ゲート間絶縁膜を除去する工程と、
前記ゲート間絶縁膜上に第２の多結晶シリコン層を、前記第１トランジスタ形成予定領域における第２の多結晶シリコン層が、前記ゲート間絶縁膜が除去された領域を介して前記第１の多結晶シリコン層と接続されるように形成する工程と、
前記第１の多結晶シリコン層、前記ゲート間絶縁膜、及び前記第２の多結晶シリコン層をパターニングすることにより、前記第１、第２トランジスタの積層ゲート電極を形成する工程と、
前記積層ゲート電極周囲の前記半導体基板中に第２導電型の不純物を注入することにより、前記第１、第２トランジスタのソース・ドレイン領域を形成する工程と
を具備することを特徴とする半導体装置の製造方法。 - 前記マスク材を前記ゲート間絶縁膜上に形成する工程は、
前記ゲート間絶縁膜上に前記マスク材を形成する工程と、
前記マスク材の上にレジストを塗布し、パターニングする工程と、
前記パターニングされたレジストをマスクに、前記マスク材中に、前記開口部を形成する工程と
を含むことを特徴とする請求項８または９記載の半導体装置の製造方法。 - 前記マスク材は、多結晶シリコンまたはシリコン酸化膜のいずれかからなる
ことを特徴とする請求項１０記載の半導体装置の製造方法。
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