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JP2005268621A - 半導体集積回路装置 - Google Patents

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JP2005268621A JP2004080811A JP2004080811A JP2005268621A JP 2005268621 A JP2005268621 A JP 2005268621A JP 2004080811 A JP2004080811 A JP 2004080811A JP 2004080811 A JP2004080811 A JP 2004080811A JP 2005268621 A JP2005268621 A JP 2005268621A
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武裕 長谷川
Akira Umezawa
明 梅沢
Yasushi Sakui
康司 作井
Fumitaka Arai
史隆 荒井
Satoru Mitani
了 三谷
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Toshiba Corp
Original Assignee
Toshiba Corp
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Abstract

【課題】製造コストを抑えつつ、複数の半導体メモリを搭載出来る半導体集積回路装置を提供すること。
【解決手段】 第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に直列接続された複数の第１メモリセルトランジスタとを含む第１不揮発性半導体メモリと、直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含む第２不揮発性半導体メモリとを備える。第１、第２メモリセルトランジスタがそれぞれ備える第１、第２ゲート絶縁膜６０３は同一の膜厚を有し、前記第１、第２フローティングゲート６０４は同一の膜厚を有し、前記第１、第２ゲート間絶縁膜６０５は同一の膜厚を有し、前記第１、第２コントロールゲート６０６は同一の膜厚を有する。
【選択図】 図１４

Description

この発明は、半導体集積回路装置に関する。例えば、不揮発性半導体記憶装置とロジック回路とが同一の半導体基板上に形成された半導体集積回路装置に関する。
従来、デジタルカメラなどに用いられるデータストレージ用のメモリとして、ＮＡＮＤ型フラッシュメモリが知られている（例えば非特許文献１参照）。ＮＡＮＤ型フラッシュメモリは、データの書き込み及び消去に、ＦＮ（Fowler-Nordheim）トンネリングを用いている。
また、同じくＦＮトンネリングを用いてデータの書き込み及び消去を行うＮＯＲ型フラッシュメモリが知られている（例えば非特許文献２参照）。これは、ホットエレクトロンにより電子の授受を行うタイプと異なり、メモリセルが１つのメモリセルトランジスタと２つの選択トランジスタを有している。以下ではこのようなフラッシュメモリを３Ｔｒ−ＮＡＮＤ型フラッシュメモリと呼ぶ。
更に近年では、ＮＯＲ型フラッシュメモリとＮＡＮＤ型フラッシュメモリの両者の長所を兼ね備えたフラッシュメモリが提案されている（例えば非特許文献３参照）。このフラッシュメモリは、１つのメモリセルトランジスタと１つの選択トランジスタとを含んでメモリセルが構成されている。以下ではこのようなフラッシュメモリを２Ｔｒフラッシュメモリと呼ぶ。
上記のように、種々のタイプのフラッシュメモリが提案されてきている。しかしながら、それぞれのフラッシュメモリは動作電圧が互いに異なるため、複数のタイプのフラッシュメモリを同一のＬＳＩに搭載しようとすると、ＬＳＩの構成が複雑化し、コストが非常に高くなるという問題があった。
Imamiya K. et al.著、"A 125-mm/sup 2/ 1-Gb NAND Flash Memory With 10-Mbyte/s Program Speed"、IEEE Journal of Solod-State Circuits、Vol.37、No.11、p.1493-1501 2002年11月 Ditewig T. et al.著、"An Embedded 1.2V-Read Flash Memory Module in a 0.18μm Logic Process"、Solid-State Circuits Conference, 2001 Digest of Tchnical Papers ISSCC. 2001 IEEE International 5-7 p.34-35,425、2001年2月 Wei-Hua Liu 著、"A 2-Transistor Source-select(2TS) Flash EEPROM for 1.8V-Only Application"、Non-Volatile Semiconductor Memory Workshop 4.1、1997年
この発明は、上記事情に鑑みてなされたもので、その目的は、製造コストを抑えつつ、複数の半導体メモリを搭載出来る半導体集積回路装置を提供することにある。
この発明の第１の態様に係る半導体集積回路装置は、第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１不揮発性半導体メモリと、電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２不揮発性半導体メモリとを具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、
前記第１、第２ゲート絶縁膜は同一の膜厚を有し、前記第１、第２フローティングゲートは同一の膜厚を有し、前記第１、第２ゲート間絶縁膜は同一の膜厚を有し、前記第１、第２コントロールゲートは同一の膜厚を有する。
また、この発明の第２の態様に係る半導体集積回路装置は、第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１メモリセルアレイと、第１ＭＯＳトランジスタを含んで形成され、前記第１メモリセルアレイにデータを書き込む際に前記第１メモリセルトランジスタのゲートに正電圧を印加し、データを消去する際に前記第１メモリセルトランジスタのゲートに０Ｖを印加する第１ロウデコーダと、電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２メモリセルアレイと、第２ＭＯＳトランジスタを含んで形成され、前記第２メモリセルアレイにデータを書き込む際に前記第２メモリセルトランジスタのゲートに正電圧を印加し、且つ前記第３選択トランジスタのゲートに負電圧を印加し、データを消去する際に前記第２メモリセルトランジスタのゲートに負電圧を印加する第２ロウデコーダとを具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、前記第１、第２ＭＯＳトランジスタは、同一膜厚のゲート絶縁膜を有する。
更にこの発明の第３の態様に係る半導体集積回路装置は、データを保持するＮＡＮＤ型フラッシュメモリと、前記ＮＡＮＤ型フラッシュメモリの動作を制御する制御回路とを具備し、前記ＮＡＮＤ型フラッシュメモリは、該ＮＡＮＤ型フラッシュメモリにおいて、消去動作時に同時に消去されるブロックサイズのデータを保持することを特徴としている。
本発明によれば、製造コストを抑えつつ、複数の半導体メモリを搭載出来る半導体集積回路装置を提供出来る。
以下、この発明の実施形態を図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
この発明の第１の実施形態に係る半導体集積回路装置について図１を用いて説明する。図１は、本実施形態に係るシステムＬＳＩのブロック図である。
図示するように、システムＬＳＩ１は、同一半導体基板上に形成されたＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、２Ｔｒフラッシュメモリ３００、ＭＣＵ４００、及びＩ／Ｏ回路５００を備えている。
ＮＡＮＤ型フラッシュメモリ１００は、画像データや映像データを保存するストレージ用のメモリとして用いられる。
３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００は、ＬＳＩ１へアクセスするためのＩＤコードやセキュリティコードを保持する。
２Ｔｒフラッシュメモリ３００は、ＭＣＵ４００が動作するためのプログラムデータを保持する。
ＭＣＵ４００は、外部から入力される各種のコマンドに応答して、２Ｔｒフラッシュメモリ３００から読み出したプログラムに基づいた処理を行う。この際、ＭＣＵ４００は、ＳＲＡＭ（Static Random Access Memory）などを介することなく、直接２Ｔｒフラッシュメモリ３００にアクセスする。ＭＣＵ４００の行う処理の例としては、ＮＡＮＤ型フラッシュメモリ１００に対して入力されるデータの圧縮や解凍、または外部装置の制御などがある。更に、ＭＣＵ４００は、ＮＡＮＤ型フラッシュメモリに保持されるデータに外部からアクセスされた場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００から所定のデータを読み出す。そしてＭＣＵ４００は、読み出したデータと、外部から入力されるＩＤコードやセキュリティコードと照合し、一致した場合にＮＡＮＤ型フラッシュメモリ１００へのアクセスを許可する。ＮＡＮＤ型フラッシュメモリ１００へのアクセスが許可されると、外部（ホスト）からＮＡＮＤ型フラッシュメモリ１００内のデータへのアクセスが行われる。すなわち、ＭＣＵ４００は、外部から受け取ったコマンドに応答してＮＡＮＤ型フラッシュメモリ１００へトリガをかけ、データの読み出し（書き込み）を行う。
Ｉ／Ｏ回路５００は、ＬＳＩ１と外部との信号の授受を制御する。
次に、上記ＬＳＩ１に含まれる３つの半導体メモリ１００、２００、３００の構成について、以下詳細に説明する。
＜ＮＡＮＤ型フラッシュメモリ＞
まず、ＮＡＮＤ型フラッシュメモリ１００の構成について図２を用いて説明する。図２はＮＡＮＤ型フラッシュメモリのブロック図である。
図示するように、ＮＡＮＤ型フラッシュメモリ１００は、メモリセルアレイ１１０、カラムデコーダ１２０、ロウデコーダ１３０、センスアンプ１４０、書き込み回路１５０、及びソース線ドライバ１６０を備えている。
メモリセルアレイ１１０は、マトリクス状に配置された複数個のＮＡＮＤセルを有している。ＮＡＮＤセルの各々は、８個のメモリセルトランジスタＭＴと、選択トランジスタＳＴ１、ＳＴ２とを含んでいる。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。なお、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個であってもよく、その数は限定されるものではない。メモリセルトランジスタＭＴは、隣接するもの同士でソース、ドレインを共有している。そして、選択トランジスタＳＴ１、ＳＴ２間に、その電流経路が直列接続されるようにして配置されている。そして、直列接続されたメモリセルトランジスタＭＴの一端側のドレイン領域が選択トランジスタＳＴ１のソース領域に接続され、他端側のソース領域が選択トランジスタＳＴ２のドレイン領域に接続されている。
同一行にあるメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１、ＳＴ２のゲートは、それぞれセレクトゲート線ＳＧＤ、ＳＧＳに接続されている。また、同一列にある選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、選択トランジスタＳＴ２のソースはソース線ＳＬに共通接続され、ソース線ドライバ１５に接続されている。なお、選択トランジスタＳＴ１、ＳＴ２は必ずしも両方必要ではない。ＮＡＮＤセルを選択出来るのであれば、いずれか一方のみが設けられていても良い。
カラムデコーダ１２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
ロウデコーダ１３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ１３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
センスアンプ１４０は、ロウデコーダ１３０及びカラムデコーダ１２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
書き込み回路１５０は、書き込みデータをラッチする。
ソース線ドライバ１６０は、ソース線ＳＬに電圧を供給する。
図３はＮＡＮＤ型フラッシュメモリ１００の備えるメモリセルアレイ１１０の一部領域の平面図である。
図示するように、半導体基板６００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍが形成されている。更に、８本のワード線を挟むようにして、第２方向に沿ったストライプ形状のセレクトゲート線ＳＧＤ、ＳＧＳが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ、ＳＧＳと素子領域ＡＡとが交差する領域には、それぞれ選択トランジスタＳＴ１、ＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴ１、ＳＴ２のフローティングゲートと制御ゲートとが接続されている。
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ１を介して、選択トランジスタＳＴ２のソース領域と接続されている。そして、ソース線ＳＬはソース線ドライバ１６０に接続されている。
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ２を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
図４は図３におけるＹ１−Ｙ１’線方向に沿った断面図である。
図示するように、ｐ型半導体（シリコン）基板６００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域６０１が形成されている。またｎ型ウェル領域６０１の表面領域内には、ｐ型ウェル領域６０２が形成されている。そして、ｐ型ウェル領域６０２上には、ゲート絶縁膜６０３が形成され、ゲート絶縁膜６０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜６０３上に形成された多結晶シリコン層６０４、多結晶シリコン層６０４上に形成されたゲート間絶縁膜６０５、ゲート間絶縁膜６０５上に形成された多結晶シリコン層６０６、及び多結晶シリコン層６０６上に形成されたシリサイド層６０７を有している。ゲート間絶縁膜６０５は、例えばシリコン酸化膜、またはシリコン酸化膜とシリコン窒化膜との積層構造であるＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層６０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層６０６及びシリサイド層６０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜６０５の一部が除去されており、多結晶シリコン層６０４、６０６は電気的に接続されている。そして、多結晶シリコン層６０４、６０６及びシリサイド層６０７が、セレクトゲート線ＳＧＤ、ＳＧＳとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層６０４及び多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。
そして隣接するゲート電極間に位置する半導体基板６００表面内には、ソース・ドレイン領域として機能する不純物拡散層６０８が形成されている。不純物拡散層６０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層６０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層６０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層６０８は、２つのメモリセルトランジスタＭＴのソース・ドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層６０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。他方、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層６０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域６０８表面内、及び選択トランジスタＳＴ２のソース領域３５表面内には、シリサイド層６０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域６０８、選択トランジスタＳＴ１のソース領域６０８、及び選択トランジスタＳＴ２のドレイン領域６０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極（積層ゲート）の側面には、側壁絶縁膜６１０が形成されている。側壁絶縁膜６１０は、積層ゲートのソース領域に面する側及びドレイン領域に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２の積層ゲート間の領域は、側壁絶縁膜６１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜６１０によって被覆されている。
そして、半導体基板６００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜６１１が形成されている。層間絶縁膜６１１中には、選択トランジスタＳＴ２のソース領域６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ１が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ１に接続される金属配線層６１２が形成されている。金属配線層６１２は、ソース線ＳＬとして機能する。また、層間絶縁膜６１１中には、選択トランジスタＳＴ１のドレイン領域６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ３が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ３に接続される金属配線層６１３が形成されている。
層間絶縁膜６１１上には、金属配線層６１２、６１３を被覆するようにして、層間絶縁膜６１４が形成されている。そして、層間絶縁膜６１４中には、金属配線層６１３に達するコンタクトプラグＣＰ４が形成されている。そして、層間絶縁膜６１４上には、複数のコンタクトプラグＣＰ４に共通に接続された金属配線層６１５が形成されている。金属配線層６１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ３、ＣＰ４、及び金属配線層６１３が、図３におけるコンタクトプラグＣＰ２に相当する。
層間絶縁膜６１４上には、金属配線層６１５を被覆するようにして、層間絶縁膜６１６が形成されている。そして、層間絶縁膜６１６上には金属配線層６１７が形成されている。金属配線層６１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層６０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜６１６上には、金属配線層６１７を被覆するようにして、層間絶縁膜６１８が形成されている。
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリ＞
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の構成について、図５を用いて説明する。図５は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のブロック図である。
図示するように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００は、メモリセルアレイ２１０、カラムデコーダ２２０、ロウデコーダ２３０、センスアンプ２４０、書き込み回路２５０、及びソース線ドライバ２６０を備えている。
メモリセルアレイ２１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴ１、ＳＴ２とを有している。そして、メモリセルトランジスタＭＴの電流経路は、選択トランジスタＳＴ１、ＳＴ２の電流経路間に接続されている。すなわち、ＮＡＮＤ型フラッシュメモリ１００に含まれるＮＡＮＤセルにおいて、メモリセルトランジスタＭＴを１個にしたものに等しい。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、選択トランジスタＳＴ１のソース領域がメモリセルトランジスタＭＴのドレイン領域に接続され、メモリセルトランジスタＭＴのソース領域が、選択トランジスタＳＴ２のドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴ１のドレイン領域、または選択トランジスタＳＴ２のソース領域を共有している。
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴ１のゲートは、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかに接続され、選択トランジスタＳＴ２のゲートは、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣの選択トランジスタＳＴ１のドレイン領域は、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴ２のソース領域はソース線ＳＬに共通接続され、ソース線ドライバ２６０に接続されている。
カラムデコーダ２２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
ロウデコーダ２３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ２３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
センスアンプ２４０は、ロウデコーダ２３０及びカラムデコーダ２２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
書き込み回路２５０は、書き込みデータをラッチする。
ソース線ドライバ２６０は、ソース線ＳＬに電圧を供給する。
図６は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の備えるメモリセルアレイ２１０の一部領域の平面図である。
図示するように、半導体基板６００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧＤ０〜ＳＧＤｍ、ＳＧＳ０〜ＳＧＳｍが形成されている。すなわち、１本のワード線ＷＬ０〜ＷＬｍのいずれかが、セレクトゲート線ＳＧＤ０〜ＳＧＤｍのいずれかと、セレクトゲート線ＳＧＳ０〜ＳＧＳｍのいずれかとの間に挟まれている。ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧＤ０〜ＳＧＤｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ１が形成され、セレクトゲート線ＳＧＳ０〜ＳＧＳｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴ２が形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴ１、ＳＴ２も、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかしメモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴのフローティングゲートと制御ゲートとが接続されている。
選択トランジスタＳＴ２のソース領域上には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ５を介して、選択トランジスタＳＴ２のソース領域と接続されている。なお、各ソース線ＳＬは、図示せぬ領域にて共通接続されて、更にソース線ドライバ２６０に接続されている。
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ６を介して選択トランジスタＳＴ１のドレイン領域と接続されている。
図７は図６におけるＹ２−Ｙ２’線方向に沿った断面図である。
図示するように、ｐ型半導体（シリコン）基板６００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域６０１が形成されている。またｎ型ウェル領域６０１の表面領域内には、ｐ型ウェル領域６０２が形成されている。そして、ｐ型ウェル領域６０２上には、ゲート絶縁膜６０３が形成され、ゲート絶縁膜６０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のゲート電極は、ゲート絶縁膜６０３上に形成された多結晶シリコン層６０４、多結晶シリコン層６０４上に形成されたゲート間絶縁膜６０５、ゲート間絶縁膜６０５上に形成された多結晶シリコン層６０６、及び多結晶シリコン層６０６上に形成されたシリサイド層６０７を有している。ゲート間絶縁膜６０５は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層６０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層６０６及びシリサイド層６０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴ１、ＳＴ２においては、図示せぬシャント領域でゲート間絶縁膜６０５の一部が除去されており、多結晶シリコン層６０４、６０６は電気的に接続されている。そして、多結晶シリコン層６０４、６０６及びシリサイド層６０７が、セレクトゲート線ＳＧＳ、ＳＧＤとして機能する。選択トランジスタＳＴ１、ＳＴ２においては、多結晶シリコン層６０４及び多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
そして隣接するゲート電極間に位置する半導体基板６００表面内には、ソース・ドレイン領域として機能する不純物拡散層６０８が形成されている。不純物拡散層６０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ１間の不純物拡散層６０８は、２つの選択トランジスタＳＴ１のドレイン領域として機能する。また隣接する２つの選択トランジスタＳＴ２間の不純物拡散層６０８は、２つの選択トランジスタＳＴ２のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ１との間の不純物拡散層６０８は、メモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴ１のソース領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴ２との間の不純物拡散層６０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴ２のドレイン領域として機能する。そして、選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域３５の表面内には、シリサイド層６０９が形成されている。なお、メモリセルトランジスタＭＴのソース・ドレイン領域６０８、選択トランジスタＳＴ１のソース領域６０８、及び選択トランジスタＳＴ２のドレイン領域６０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタのゲート電極（積層ゲート）の側面には、側壁絶縁膜６１０が形成されている。側壁絶縁膜６１０は、積層ゲートのソース領域６０８に面する側及びドレイン領域６０８に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜６１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース・ドレイン領域、選択トランジスタＳＴ１のソース領域、及び選択トランジスタＳＴ２のドレイン領域の上面は、側壁絶縁膜６１０によって被覆されている。
そして、半導体基板６００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１、ＳＴ２を被覆するようにして、層間絶縁膜６１１が形成されている。層間絶縁膜６１１中には、選択トランジスタＳＴ２のソース領域６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ５が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ５に接続される金属配線層６１２が形成されている。金属配線層６１２は、ソース線ＳＬとして機能する。また、層間絶縁膜６１１中には、選択トランジスタＳＴ１のドレイン領域６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ７が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ７に接続される金属配線層６１３が形成されている。
層間絶縁膜６１１上には、金属配線層６１２、６１３を被覆するようにして、層間絶縁膜６１４が形成されている。そして、層間絶縁膜６１４中には、金属配線層６１３に達するコンタクトプラグＣＰ８が形成されている。そして、層間絶縁膜６１４上には、複数のコンタクトプラグＣＰ８に共通に接続された金属配線層６１５が形成されている。金属配線層６１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ７、ＣＰ８、及び金属配線層６１３が、図６におけるコンタクトプラグＣＰ６に相当する。
層間絶縁膜６１４上には、金属配線層６１５を被覆するようにして、層間絶縁膜６１６が形成されている。そして、層間絶縁膜６１６上には金属配線層６１７が形成されている。金属配線層６１７は、図示せぬ領域において、選択トランジスタＳＴ１、ＳＴ２のシリサイド層６０７に接続されており、選択ゲート線ＳＧＤ、ＳＧＳのシャント配線として機能する。そして、層間絶縁膜６１６上には、金属配線層６１７を被覆するようにして、層間絶縁膜６１８が形成されている。
＜２Ｔｒフラッシュメモリ＞
次に、２Ｔｒフラッシュメモリ３００の構成について、図８を用いて説明する。図８は、２Ｔｒフラッシュメモリ３００のブロック図である。
図示するように、２Ｔｒフラッシュメモリ３００は、メモリセルアレイ３１０、カラムデコーダ３２０、ロウデコーダ３３０、センスアンプ３４０、書き込み回路３５０、及びソース線ドライバ３７０を備えている。
メモリセルアレイ３１０は、マトリクス状に配置された複数個（（ｍ＋１）×（ｎ＋１）個、但しｍ、ｎは自然数）のメモリセルＭＣを有している。メモリセルＭＣの各々は、互いに電流経路が直列接続されたメモリセルトランジスタＭＴと選択トランジスタＳＴとを有している。メモリセルトランジスタＭＴは、半導体基板上にゲート絶縁膜を介在して形成されたフローティングゲートと、フローティングゲート上にゲート間絶縁膜を介在して形成されたコントロールゲートとを有する積層ゲート構造を備えている。そして、メモリセルトランジスタＭＴのソース領域が選択トランジスタＳＴのドレイン領域に接続されている。また、列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。
同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線ＷＬ０〜ＷＬｍのいずれかに共通接続され、同一行にあるメモリセルの選択トランジスタＳＴのゲートは、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかに接続されている。また、同一列にあるメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ビット線ＢＬ０〜ＢＬｎのいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースはソース線ＳＬに共通接続され、ソース線ドライバ３６０に接続されている。
カラムデコーダ３２０は、カラムアドレス信号をデコードして、カラムアドレスデコード信号を得る。そして、カラムアドレスデコード信号に基づいて、ビット線ＢＬ０〜ＢＬｎのいずれかを選択する。
ロウデコーダ３３０は、ロウアドレス信号をデコードして、ロウアドレスデコード信号を得る。そして、ロウデコーダ３３０は、ワード線ＷＬ０〜ＷＬｍ、及びセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。
センスアンプ３４０は、ロウデコーダ３３０及びカラムデコーダ３２０によって選択されたメモリセルＭＣから読み出したデータを増幅する。
書き込み回路３５０は、書き込みデータをラッチする。
ソース線ドライバ３６０は、ソース線ＳＬに電圧を供給する。
図９は、２Ｔｒフラッシュメモリ３００の備えるメモリセルアレイ３１０の一部領域の平面図である。
図示するように、半導体基板６００中に、第１方向に沿ったストライプ形状の素子領域ＡＡが、第２方向に沿って複数形成されている。そして、複数の素子領域ＡＡを跨ぐようにして、第２方向に沿ったストライプ形状のワード線ＷＬ０〜ＷＬｍ及びセレクトゲート線ＳＧ０〜ＳＧｍが形成されている。そして、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴが形成され、セレクトゲート線ＳＧ０〜ＳＧｍと素子領域ＡＡとが交差する領域には、選択トランジスタＳＴが形成されている。また、ワード線ＷＬ０〜ＷＬｍと素子領域ＡＡとが交差する領域には、メモリセルトランジスタＭＴ毎に分離されたフローティングゲート（図示せず）が形成されている。選択トランジスタＳＴは、メモリセルトランジスタＭＴ同様に、制御ゲート及びフローティングゲートを有している。しかし、メモリセルトランジスタＭＴと異なり、フローティングゲートは、第２方向に沿って隣接する選択トランジスタＳＴ同士で共通接続されている。そして、図示せぬシャント領域において、選択トランジスタＳＴのフローティングゲートは制御ゲートと接続されている。
隣接するセレクトゲート線ＳＧ間（ＳＧ０〜ＳＧ１間、ＳＧ２〜ＳＧ３間、…）には、それぞれ第２方向に沿ったストライプ形状のソース線ＳＬが形成されている。ソース線ＳＬは、コンタクトプラグＣＰ９を介して、選択トランジスタＳＴのソース領域と接続されている。なお、各ソース線ＳＬは、図示せぬ領域にて共通接続されて、更にソース線ドライバ３６０に接続されている。
素子領域ＡＡ上には、第１方向に沿ったストライプ形状のビット線ＢＬ０〜ＢＬｎが形成されている。ビット線ＢＬ０〜ＢＬｎは、コンタクトプラグＣＰ１０を介してメモリセルトランジスタＭＴのドレイン領域と接続されている。
図１０は図９におけるＹ３−Ｙ３’線方向に沿った断面図である。
図示するように、ｐ型半導体（シリコン）基板６００の素子領域ＡＡの表面領域内に、ｎ型ウェル領域６０１が形成されている。またｎ型ウェル領域６０１の表面領域内には、ｐ型ウェル領域６０２が形成されている。そして、ｐ型ウェル領域６０２上には、ゲート絶縁膜６０３が形成され、ゲート絶縁膜６０３上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極が形成されている。メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極は、ゲート絶縁膜６０３上に形成された多結晶シリコン層６０４、多結晶シリコン層６０４上に形成されたゲート間絶縁膜６０５、ゲート間絶縁膜６０５上に形成された多結晶シリコン層６０６、及び多結晶シリコン層６０６上に形成されたシリサイド層６０７を有している。ゲート間絶縁膜６０５は、例えばＯＮ膜、ＮＯ膜、またはＯＮＯ膜で形成される。メモリセルトランジスタＭＴにおいては、多結晶シリコン層６０４はワード線方向で隣接する素子領域ＡＡ間で互いに分離されており、フローティングゲート（ＦＧ）として機能する。また、多結晶シリコン層６０６及びシリサイド層６０７はコントロールゲート（ワード線ＷＬ）として機能する。そして、多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で共通接続されている。選択トランジスタＳＴにおいては、図示せぬシャント領域でゲート間絶縁膜６０５の一部が除去されており、多結晶シリコン層６０４、６０６は電気的に接続されている。そして、多結晶シリコン層６０４、６０６、及びシリサイド層６０７が、セレクトゲート線ＳＧとして機能する。選択トランジスタＳＴにおいては、多結晶シリコン層６０４及び多結晶シリコン層６０６は、ワード線方向で隣接する素子領域ＡＡ間で分離されておらず、共通接続されている。すなわち、メモリセルトランジスタＭＴの様に、フローティングゲートがセルごとに分離されているのではなく全て繋がっている。
メモリセルトランジスタＭＴと選択トランジスタＳＴとを含むメモリセルＭＣは、次のような関係を有して形成されている。すなわち、隣接するメモリセルＭＣ、ＭＣは、互いに選択トランジスタＳＴ同士、またはメモリセルトランジスタＭＴ同士が隣り合っている。そして、隣り合ったもの同士は不純物拡散層６０８を共有している。従って、隣接する２つのメモリセルＭＣ、ＭＣは、選択トランジスタＳＴ同士が隣り合う場合には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層６０８を中心にして、対称に配置されている。逆に、メモリセルトランジスタＭＴ同士が隣り合う場合には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層６０８を中心にして、対称に配置されている。
そして隣接するゲート電極間に位置する半導体基板６００表面内には、ソース・ドレイン領域として機能する不純物拡散層６０８が形成されている。不純物拡散層６０８は、隣接するトランジスタ同士で共用されている。すなわち、隣接する２つの選択トランジスタＳＴ間の不純物拡散層６０８は、２つの選択トランジスタＳＴのソース領域として機能する。また隣接する２つのメモリセルトランジスタＭＴ間の不純物拡散層６０８は、２つのメモリセルトランジスタＭＴのドレイン領域として機能する。更に、隣接するメモリセルトランジスタＭＴと選択トランジスタＳＴとの間の不純物拡散層６０８は、メモリセルトランジスタＭＴのソース領域及び選択トランジスタのドレイン領域として機能する。そして、メモリセルトランジスタＭＴのドレイン領域６０８表面内、及び選択トランジスタＳＴのソース領域６０８表面内には、シリサイド層６０９が形成されている。なお、メモリセルトランジスタＭＴのソース領域６０８、及び選択トランジスタＳＴのドレイン領域６０８内には、シリサイド層は形成されない。また、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート電極（積層ゲート）の側面には、側壁絶縁膜６１０が形成されている。側壁絶縁膜６１０は、積層ゲートのソース領域６０８に面する側及びドレイン領域６０８に面する側の両方に形成されている。そして、メモリセルトランジスタＭＴと選択トランジスタＳＴの積層ゲート間の領域は、側壁絶縁膜６１０によって埋め込まれている。従って、メモリセルトランジスタＭＴのソース領域及び選択トランジスタＳＴのドレイン領域の上面は、側壁絶縁膜６１０によって被覆されている。
そして、半導体基板６００上には、上記メモリセルトランジスタＭＴ、及び選択トランジスタＳＴを被覆するようにして、層間絶縁膜６１１が形成されている。層間絶縁膜６１１中には、２つの選択トランジスタＳＴ、ＳＴが共有する不純物拡散層（ソース領域）６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ９が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ９に接続される金属配線層６１２が形成されている。金属配線層６１２は、ソース線ＳＬとして機能する。また、層間絶縁膜６１１中には、２つのメモリセルトランジスタＭＴ、ＭＴが共有する不純物拡散層（ドレイン領域）６０８内に形成されたシリサイド層６０９に達するコンタクトプラグＣＰ１１が形成されている。そして層間絶縁膜６１１上には、コンタクトプラグＣＰ１１に接続される金属配線層６１３が形成されている。
層間絶縁膜６１１上には、金属配線層６１２、６１３を被覆するようにして、層間絶縁膜６１４が形成されている。そして、層間絶縁膜６１４中には、金属配線層６１３に達するコンタクトプラグＣＰ１２が形成されている。そして、層間絶縁膜６１４上には、複数のコンタクトプラグＣＰ１２に共通に接続された金属配線層６１５が形成されている。金属配線層６１５は、ビット線ＢＬとして機能する。上記コンタクトプラグＣＰ１１、ＣＰ１２、及び金属配線層６１３が、図９におけるコンタクトプラグＣＰ１０に相当する。
層間絶縁膜６１４上には、金属配線層６１５を被覆するようにして、層間絶縁膜６１６が形成されている。そして、層間絶縁膜６１６上には金属配線層６１７が形成されている。金属配線層６１７は、図示せぬ領域において、選択トランジスタＳＴのシリサイド層６０７に接続されており、選択ゲート線ＳＧのシャント配線として機能する。そして、層間絶縁膜６１６上には、金属配線層６１７を被覆するようにして、層間絶縁膜６１８が形成されている。
次に、上記構成のＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００のディメンジョンについて説明する。図１１はＮＡＮＤセルの平面図、図１２は３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の備えるメモリセルの平面図、図１３は２Ｔｒフラッシュメモリの備えるメモリセルの平面図である。
まず図１１に示すように、ＮＡＮＤセル１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（ＮＡＮＤセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１３０ｎｍである。また、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのゲート長は例えば２２５ｎｍ、ワード線ＷＬ０〜ＷＬｍのゲート長は１２５ｎｍ、隣接するワード線間隔も１２５ｎｍである。
次に図１２に示すように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１３０ｎｍである。また、ワード線ＷＬ０〜ＷＬｍ、セレクトゲート線ＳＧＳ０〜ＳＧＳｍ、ＳＧＤ０〜ＳＧＤｍのゲート長は例えば２５０ｎｍであり、ワード線ＷＬとセレクトゲート線ＳＧＳ、ＳＧＤとの間隔も２５０ｎｍである。
次に図１３に示すように、２Ｔｒフラッシュメモリ３００の備えるメモリセルＭＣ１つあたりのカラム方向に沿った幅は、例えば２６０ｎｍであり、素子領域ＡＡの幅（メモリセルに含まれる各ＭＯＳトランジスタのチャネル幅）は約１５０ｎｍである。また、セレクトゲート線ＳＧ０〜ＳＧｍのゲート長は例えば２５０ｎｍであり、ワード線ＷＬ０〜ＷＬｍのゲート長、及びワード線ＷＬとセレクトゲート線ＳＧとの間隔は２５０ｎｍである。
すなわち、３つのフラッシュメモリ１００、２００、３００にそれぞれ含まれるセルのカラム方向の幅は同一である。しかし、２Ｔｒフラッシュメモリ３００に含まれるメモリセルのチャネル幅は、その他のフラッシュメモリ１００、２００に含まれるメモリセルのチャネル幅よりも大きくなるよう形成されている。また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、２Ｔｒフラッシュメモリ３００のワード線幅は、ＮＡＮＤ型フラッシュメモリ１００のワード線幅より大きくされている。
図１４はＮＡＮＤセル、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の備えるメモリセル、及び２Ｔｒフラッシュメモリの備えるメモリセルの断面図である。
図示するように、それぞれのフラッシュメモリ１００、２００、３００のゲート絶縁膜６０３の膜厚ｄox１、ｄox２、ｄox３は互いに等しく、例えば８ｎｍの膜厚に形成されている。また多結晶シリコン膜６０４の膜厚ｄFG１、ｄFG２、ｄFG３の膜厚も互いに等しく、例えば６０ｎｍの膜厚に形成されている。更にゲート間絶縁膜６０５の膜厚ｄint-ox１、ｄint-ox２、ｄint-ox３の膜厚も互いに等しく、例えば１５．５ｎｍの膜厚に形成されている。更に、多結晶シリコン膜６０６及びシリサイド膜６０７の膜厚ｄCG１、ｄCG２、ｄCG３の膜厚も互いに等しく、例えば２００ｎｍの膜厚に形成されている。
次に、上記ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの動作について、以下説明する。
＜ＮＡＮＤ型フラッシュメモリの動作＞
まず、ＮＡＮＤ型フラッシュメモリ１００の動作について、以下説明する。なお以下では、フローティングゲートに電子が注入されておらず閾値電圧が負である状態を“１”データが書き込まれている状態、フローティングゲートに電子が注入され、閾値電圧が正である状態を“０”データが書き込まれている状態と定義する。
＜＜書き込み動作＞＞
書き込み動作について、図２及び図１５を用いて説明する。図１５は、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０の回路図であり、簡単化のため、ＮＡＮＤセル数が（２×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、Fowler-Nordheim（ＦＮ） tunnelingによって行われる。また、図１５においては、ワード線ＷＬ６に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
まず、図２において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路１５０が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、書き込み回路１５０は、ビット線にＶcc１（例えば３．３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図１５に示されるように、書き込み回路１５０は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶcc１を印加し、ビット線ＢＬ１に０Ｖを印加する。
そして、ロウデコーダ１３０が、データを書き込むべきメモリセルトランジスタが含まれるブロックを選択する。なお、“ブロック”とは、セレクトゲート線ＳＧＤ、ＳＧＳ共通とする複数のＮＡＮＤセルの集合と定義する。そしてロウデコーダ１３０は、選択ブロックに接続されるセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶcc１を印加し、非選択ブロックに接続されるセレクトゲート線ＳＧＤ、及び全てのセレクトゲート線ＳＧＳは全て非選択とし、非選択セレクトゲート線ＳＧＤ、ＳＧＳに０Ｖを印加する。すなわち、図１５に示されるように、ワード線ＷＬ０〜ＷＬ７に接続されるブロックが選択され、選択セレクトゲート線ＳＧＤ０にＶcc１が印加され、非選択セレクトゲート線ＳＧＳ０、ＳＧＤ１、ＳＧＳ１に０Ｖが印加される。
その結果、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうちで、Ｖcc１が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。
更にロウデコーダ１３０は、選択ブロック内において、いずれかのワード線ＷＬを選択し、選択ワード線ＷＬにＶpp１（例えば１８Ｖ）を印加し、その他の非選択ワード線ＷＬにＶpass（例えば１０Ｖ）を印加する。更に、非選択ブロック内の全てのワード線ＷＬに０Ｖを印加する。これにより、選択ブロック内に含まれる全てのメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶcc１が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、書き込み禁止電圧まで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。
すなわち、図１５に示されるように、ロウデコーダ１３０は、ワード線ＷＬ６を選択し、選択ワード線ＷＬ６にＶpp１を印加すると共に、ワード線ＷＬ６を含むＮＡＮＤセルに接続される非選択ワード線ＷＬ０〜ＷＬ５、ＷＬ７にＶpassを印加する。従って、ワード線ＷＬ０〜ＷＬ７に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶcc１が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０〜ＷＬ７とのカップリングにより、書き込み禁止電圧（８〜１０Ｖ）に上昇する。またロウデコーダ１３０は、その他の非選択ワード線ＷＬ８〜ＷＬ１５に０Ｖを与える。
またロウデコーダ１３０は、ＮＡＮＤセルが形成されている基板（ｐ型チャネル領域６０２）に０Ｖを与える。
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むＮＡＮＤセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、Ｖcc１が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図１５の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０〜ＷＬ７とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ６とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。
他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むＮＡＮＤセル内において、非選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわちデータは書き込まれない。他方、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図１５の例であると、ワード線ＷＬ６にＶpp１が印加される結果、ビット線ＢＬ１とワード線ＷＬ６とに接続されたメモリセルトランジスタＭＴのチャネル電位Ｖchとゲートとの電位差は１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ６とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
＜＜消去動作＞＞
次に、消去動作について、図２及び図１６を用いて説明する。図１６は、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０の回路図であり、簡単化のため、ＮＡＮＤセル数が（２×４）個の場合について示している。データの消去は、ブロック一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図１６は、セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続されたブロックについて、データの消去を行う場合を示している。
消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ１３０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ１３０は、いずれかのブロックを選択し、選択ブロックに含まれる全てのワード線ＷＬに０Ｖを与えると共に、非選択ブロックに含まれる全てのワード線ＷＬをフローティングにする。更にロウデコーダ１３０は、ＮＡＮＤセルが形成されている半導体基板（ｐ型ウェル領域６０２）にＶpp１（１８Ｖ）を印加する。すなわち図１６に示すように、選択ブロックに接続される全てのワード線ＷＬ０〜ＷＬ７には０Ｖが印加され、非選択ブロックに接続される全てのワード線ＷＬ８〜ＷＬ１５はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。
すると、選択ブロック内においては、全てのメモリセルトランジスタＭＴと半導体基板との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ブロック内の全てのメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図１６に示すように、ワード線ＷＬ０〜ＷＬ７に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
非選択ブロック内においては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図１６に示すように、ワード線ＷＬ８〜ＷＬ１５の電位はカップリングによって上昇する。その結果、ワード線ＷＬ８〜ＷＬ１５に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。
また、セレクトゲート線ＳＧＳ０、ＳＧＤ０、ＳＧＳ１、ＳＧＤ１も、カップリングによって１８Ｖ程度に電位が上昇し、選択トランジスタＳＴのゲート酸化膜にストレスがかからない。
以上のようにして、選択ブロックから一括してデータが消去される。
＜＜読み出し動作＞＞
次に読み出し動作について図２及び図１７を用いて説明する。図１７は、ＮＡＮＤ型フラッシュメモリ１００のメモリセルアレイ１１０の回路図であり、簡単化のため、ＮＡＮＤセル数が（２×４）個の場合について示している。図１７では、ビット線ＢＬ１とワード線ＷＬ６に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
まずロウデコーダ１３０は、データを読み出すべきメモリセルトランジスタが含まれるブロックを選択する。そしてロウデコーダ１３０は、選択ブロックに接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳに例えば４．５Ｖを印加する。また非選択ブロックに接続されるセレクトゲート線ＳＧＤ、ＳＧＳを非選択とし、非選択セレクトゲート線ＳＧＤ、ＳＧＳに０Ｖを印加する。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ１３０は、選択ブロック内においていずれかのワード線ＷＬを選択する。そして、選択ワード線ＷＬに０Ｖを印加し、選択ブロック内における非選択ワード線にＶread（例えば４．５Ｖ）を印加する。非選択ブロック内における全てのワード線ＷＬには０Ｖが印加される。すなわち、図１７に示すように、選択ブロックに接続される選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に４．５Ｖが印加され、その他の非選択セレクトゲート線ＳＧＤ１、ＳＧＳ１に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また選択ワード線ＷＬ６には０Ｖが印加され、選択ブロック内の非選択ワード線ＷＬ０〜ＷＬ５、ＷＬ７にはＶreadが印加され、非選択ブロック内の全てのワード線ＷＬ８〜ＷＬ１５には０Ｖが印加される。
すると、選択ブロック内の非選択ワード線に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“０”であれ“１”であれ、全てオン状態とされる。他方、選択ワード線に接続されたメモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
この状態で、選択ビット線ＢＬに例えば２．０Ｖが印加される。すると、選択ワード線ＷＬ及び選択ビット線ＢＬに接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図１７の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、選択ワード線ＷＬ７と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ１４０が増幅することによって、データの読み出しが行われる。なお図１７の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。
＜３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作＞
次に、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の動作について、以下説明する。３Ｔｒ−ＮＡＮＤ型フラッシュメモリの動作は、基本的にはＮＡＮＤ型フラッシュメモリ１００とほぼ同じである。以下詳細に説明する。
＜＜書き込み動作＞＞
まず書き込み動作について、図５及び図１８を用いて説明する。図１８は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のメモリセルアレイ２１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルトランジスタに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで、“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図１８において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
まず、図５において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路２５０が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、書き込み回路２５０は、ビット線にＶcc１（例えば３．３Ｖ）を与え、逆に“０”データが入力されると、ビット線に０Ｖを与える。すなわち、図１８に示されるように、書き込み回路２５０は、ビット線ＢＬ０、ＢＬ２、ＢＬ３にＶcc１を印加し、ビット線ＢＬ１に０Ｖを印加する。
そして、ロウデコーダ２３０が、いずれかのセレクトゲート線ＳＧＤを選択し、選択セレクトゲート線ＳＧＤにＶcc１を印加し、非選択セレクトゲート線ＳＧＤ及び全てのセレクトゲート線ＳＧＳに０Ｖを印加する。すなわち、図１８に示されるように、ロウデコーダ２３０はセレクトゲート線ＳＧＤ０を選択し、選択セレクトゲート線ＳＧＤ０にＶcc１を印加する。またその他のセレクトゲート線ＳＧＤ１、ＳＧＳ０、ＳＧＳ１に０Ｖを印加する。
すると、選択セレクトゲート線ＳＧＤに接続される選択トランジスタＳＴ１のうち、Ｖcc１が印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はカットオフ状態となる。他方、０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１はオン状態となる。
更にロウデコーダ２３０はいずれかのワード線ＷＬを選択し、選択ワード線ＷＬにＶpp１を印加する。また非選択ワード線ＷＬの全てに０Ｖを印加する。なお、ここで選択されるワード線ＷＬは、選択セレクトゲート線ＳＧＤを含むメモリセルＭＣに接続されるものである。これにより、選択ワード線ＷＬに接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、選択セレクトゲート線ＳＧＤ及びＶcc１が印加されているビット線に接続されている選択トランジスタＳＴ１はカットオフ状態にあるから、当該選択トランジスタＳＴ１に接続されたメモリセルトランジスタＭＴのチャネル電位はフローティングとなる。そして、ワード線ＷＬとのカップリングにより、書き込み禁止電圧まで上昇する。他方、選択セレクトゲート線ＳＧＤ及び０Ｖが印加されているビット線に接続されている選択トランジスタＳＴ２はオン状態にあるから、当該選択トランジスタＳＴ１に接続されるメモリセルトランジスタＭＴのチャネル電位は０Ｖとなる。
すなわち、図１８に示されるように、ロウデコーダ２３０は、ワード線ＷＬ０を選択し、選択ワード線ＷＬ０にＶpp１を印加すると共に、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加する。従って、ワード線ＷＬ０に接続されるメモリセルトランジスタＭＴにチャネル領域が形成される。すると、ビット線ＢＬ１には０Ｖが印加されているので、ビット線ＢＬ１に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは０Ｖとなる。他方、ビット線ＢＬ０、ＢＬ２、ＢＬ３にはＶcc１が印加されているので、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続される選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴのチャネル電位Ｖchは、ワード線ＷＬ０とのカップリングにより、書き込み禁止電圧（８〜１０Ｖ）に上昇する。またロウデコーダ２３０は、その他の非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを与える。
またロウデコーダ２３０は、メモリセルが形成されている基板（ｐ型チャネル領域６０２）に０Ｖを与える。
上記の結果、カットオフとされた選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が十分ではないため、フローティングゲートに電子は注入されない。すなわち、Ｖcc１が印加されているビット線及び選択ワード線ＷＬに接続されているメモリセル（“１”データを書き込むべきメモリセル）の閾値は負の値を維持する。図１８の例であると、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子は注入されない。換言すれば、ビット線ＢＬ０、ＢＬ２、ＢＬ３と、選択ワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴには“１”データが書き込まれる。
他方、選択セレクトゲート線ＳＧＤに接続され、且つ０Ｖが印加されているビット線ＢＬに接続されている選択トランジスタＳＴ１を含むメモリセル内のメモリセルトランジスタＭＴにおいては、ゲート・チャネル間の電位差が１８Ｖであるので、ＦＮ tunnelingによってフローティングゲートに電子が注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する、すなわち“０”データが書き込まれる。図１８の例であると、ワード線ＷＬ０にＶpp１が印加される結果、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのチャネル電位Ｖchは１８Ｖとなる。よって、ビット線ＢＬ１とワード線ＷＬ０とに接続されたメモリセルトランジスタＭＴのフローティングゲートには電子が注入される。電子が注入されたメモリセルトランジスタＭＴの閾値は正の変化し、“０”データが書き込まれたことになる。
以上のようにして、１ページのメモリセルトランジスタに一括してデータが書き込まれる。
＜＜消去動作＞＞
次に、消去動作について、図５及び図１９を用いて説明する。図１９は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のメモリセルアレイ２１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、書き込み同様、ページ一括消去である。消去動作は、ＦＮ tunnelingによってフローティングゲートから電子を引き抜くことによって行われる。図１９は、ワード線ＷＬ０に接続されたメモリセルトランジスタからデータの消去を行う場合を示している。
消去にあたって、全てのビット線ＢＬはフローティングとされる。またロウデコーダ２３０は、全てのセレクトゲート線ＳＧＤ、ＳＧＳをフローティングとする。そしてロウデコーダ２３０は、いずれかのワード線を選択し、選択ワード線ＷＬに０Ｖを与えると共に、非選択ワード線ＷＬをフローティングにする。更にロウデコーダ２３０は、メモリセルが形成されている半導体基板（ｐ型ウェル領域６０２）にＶpp１（１８Ｖ）を印加する。すなわち図１９に示すように、選択ワード線ＷＬ０には０Ｖが印加され、非選択ワード線ＷＬ１〜ＷＬ３はフローティングとされる。更に、全てのセレクトゲート線ＳＧＤ０、ＳＧＳ０、ＳＧＤ１、ＳＧＳ１はフローティングとされる。
すると、選択ワード線ＷＬに接続されているメモリセルトランジスタＭＴと半導体基板との間の電位差が１８Ｖとなり、フローティングゲート内の電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、選択ワード線に接続されているメモリセルトランジスタＭＴからデータが消去され、メモリセルトランジスタＭＴの閾値は負となる。すなわち、図１９に示すように、ワード線ＷＬ０に接続された全てのメモリセルトランジスタＭＴのフローティングゲートから電子が半導体基板に引き抜かれ、データが消去される。
非選択ワード線に接続されているメモリセルトランジスタＭＴにおいては、半導体基板とのカップリングによってワード線ＷＬの電位が１８Ｖ程度に上昇する。従って、フローティングゲートから電子は引き抜かれず、データは消去されない。すなわち図１９に示すように、ワード線ＷＬ１〜ＷＬ３の電位はカップリングによって上昇する。その結果、ワード線ＷＬ１〜ＷＬ３に接続された全てのメモリセルトランジスタＭＴからは、データは消去されない。また、セレクトゲート線も同様に、カップリングによって１８Ｖ程度まで電位が上昇する。従って、選択トランジスタＳＴのゲート絶縁膜には電圧ストレスがかからない。
以上のようにして、選択されたページから一括してデータが消去される。なお、図１９の例では、１本のワード線に接続されたメモリセルトランジスタ（１ページ）からデータが消去される例について示しているが、複数のワード線に接続されたメモリセルトランジスタから一括してデータが消去されても良い。この場合には、ロウデコーダ２３０が複数のワード線に０Ｖを印加すれば良い。
＜＜読み出し動作＞＞
次に読み出し動作について図５及び図２０を用いて説明する。図２０は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のメモリセルアレイ２１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図２０では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
まずロウデコーダ２３０は、データを読み出すべきメモリセルが接続されるセレクトゲート線ＳＧＤ、ＳＧＳを選択し、選択セレクトゲート線ＳＧＤ、ＳＧＳに例えば４．５Ｖを印加する。その他のセレクトゲート線ＳＧＤ、ＳＧＳが非選択とされ、非選択セレクトゲート線ＳＧＤ、ＳＧＳには０Ｖを印加される。これにより、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続される選択トランジスタＳＴ１、ＳＴ２はオン状態とされる。引き続き、ロウデコーダ２３０は、全てのワード線ＷＬに０Ｖを印加する。すなわち、図２０に示すように、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に４．５Ｖが印加され、非選択セレクトゲート線ＳＧＤ１〜ＳＧＤ３、ＳＧＳ１〜ＳＧＳ３に０Ｖが印加される。これにより、選択セレクトゲート線ＳＧＤ０、ＳＧＳ０に接続される選択トランジスタＳＴ１、ＳＴ２がオン状態とされる。また全てのワード線ＷＬ０〜ＷＬ３には０Ｖが印加される。
すると、メモリセルトランジスタＭＴは、書き込まれているデータが“１”であれば、閾値が負なのでオン状態、書き込まれているデータが“０”であれば、閾値が正なのでオフ状態となる。
この状態で、選択ビット線ＢＬに例えば２．０Ｖが印加される。すると、選択セレクトゲート線ＳＧＤ、ＳＧＳに接続されている選択トランジスタＳＴ１、ＳＴ２に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線からソース線に電流が流れる。他方、書き込まれているデータが“０”であれば、電流は流れない。図２０の例であると、選択ビット線ＢＬ１に２．０Ｖが印加される。すると、ワード線ＷＬ０と選択ビット線ＢＬ１に接続されているメモリセルトランジスタＭＴに書き込まれているデータが“１”であれば、ビット線ＢＬ１からソース線ＳＬに電流が流れ、書き込まれているデータが“０”であれば、電流は流れない。
以上のように、ビット線からソース線に向かって流れる電流によって変化するビット線電位を、センスアンプ２４０が増幅することによって、データの読み出しが行われる。なお図２０の例では、１本のビット線からデータを読み出す場合について示しているが、勿論、複数のビット線に電位を印加して、複数のメモリセルトランジスタからデータを同時に読み出しても良い。
＜２Ｔｒフラッシュメモリの動作＞
次に、２Ｔｒフラッシュメモリ３００の動作について、以下説明する。２Ｔｒフラッシュメモリでは、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリと異なり、正電圧だけでなく負電圧をも使用する。
＜＜書き込み動作＞＞
まず書き込み動作について、図８及び図２１を用いて説明する。図２１は、２Ｔｒフラッシュメモリ３００のメモリセルアレイ３１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの書き込みは、いずれかのワード線に接続された全てのメモリセルに対して一括して行われる。そして、メモリセルトランジスタＭＴのフローティングゲートに電子を注入するか否かで“０”データ、“１”データを書き分ける。電子のフローティングゲートへの注入は、ＦＮ tunnelingによって行われる。また、図２１において、ワード線ＷＬ０に接続されたメモリセルトランジスタＭＴにデータを書き込むものとし、そのうち、ビット線ＢＬ１に接続されたメモリセルトランジスタＭＴに“０”データを書き込み、ビット線ＢＬ０、ＢＬ２、ＢＬ３に接続されたメモリセルトランジスタＭＴに“１”データを書き込むものとする。
まず、図８において、図示せぬＩ／Ｏ端子から書き込みデータ（“１”、“０”）が入力される。そして、書き込み回路３５０が、該書き込みデータをビット線毎にラッチする。そして、“１”データが入力された場合、書き込み回路３５０は、ビット線に０Ｖを与
え、逆に“０”データが入力されると、ビット線にＶBB（例えば−６Ｖ）を与える。図２１の例では、ビット線ＢＬ１にＶBBが印加され、ビット線ＢＬ０、ＢＬ２、ＢＬ３に０Ｖが与えられる。
そして、ロウデコーダ３３０が、ワード線ＷＬ０〜ＷＬｍのいいずれかを選択する。そして、選択ワード線にＶpp２（例えば１０Ｖ）を与える。また、ロウデコーダ３３０は、セレクトゲート線ＳＧ０〜ＳＧｍにＶBBを印加する。またメモリセルの基板（ｐ型ウェル領域６０２）にＶBBを与える。従って、全ての選択トランジスタＳＴはオフ状態となる。従って、選択トランジスタＳＴとソース線ＳＬとは電気的に分離される。図２１の例であると、ロウデコーダ３３０は、選択ワード線ＷＬ０にＶpp２を印加し、非選択ワード線ＷＬ１〜ＷＬ３に０Ｖを印加し、全セレクトゲート線ＳＧ０〜ＳＧ３にＶBBを印加する。
上記の結果、“１”データまたは“０”データに対応する電位が、ビット線ＢＬ０〜ＢＬｎを介してメモリセルトランジスタＭＴのドレイン領域に与えられる。すると、選択ワード線ＷＬにはＶpp２が印加され、“１”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域には０Ｖが印加され、“０”データを書き込むべきメモリセルトランジスタＭＴのドレイン領域にはＶBBが印加される。従って、“１”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１０Ｖ）が十分ではないので、フローティングゲートに電子は注入されず、メモリセルトランジスタＭＴは負の閾値を保持する。他方、“０”データを書き込むべきメモリセルトランジスタＭＴでは、ゲート・ドレイン間の電位差（１６Ｖ）が大きいため、フローティングゲートに電子がＦＮ tunnelingによって注入される。その結果、メモリセルトランジスタＭＴの閾値は正に変化する。以上のようにして、１ページのメモリセルＭＣに一括してデータが書き込まれる。図２１の例であると、ワード線ＷＬ０とビット線ＢＬ１とに接続されたメモリセルトランジスタＭＴに“０”データが書き込まれ（フローティングゲートに電子が注入される）、ワード線ＷＬ０とビット線ＢＬ０、ＢＬ２、ＢＬ３とに接続されたメモリセルトランジスタＭＴに“１”データが書き込まれる（フローティングゲートに電子が注入されない）。上記図面ではソース線ＳＬの電位を０Ｖに固定しているが、代わりにフローティングにしても構わない。例えば選択トランジスタＳＴのカットオフが十分でない場合には、ソース線はフローティングにしておくことが望ましい。
＜＜消去動作＞＞
次に、消去動作について図８及び図２２を用いて説明する。図２２は、２Ｔｒフラッシュメモリ３００のメモリセルアレイ３１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。データの消去は、ウェル領域を共用する全てのメモリセルについて一括して行われる。
図８において、ビット線ＢＬ０〜ＢＬｎはフローティングとされる。またロウデコーダ３３０は、全てのワード線ＷＬ０〜ＷＬｍの電位をＶBBとし、半導体基板（ｐ型ウェル領域６０２）の電位ＶＰＷをＶpp（１０Ｖ）とする。その結果、メモリセルＭＣのメモリセルトランジスタのフローティングゲートから電子がＦＮ tunnelingによって半導体基板に引き抜かれる。その結果、全てのメモリセルＭＣの閾値電圧が負となり、データが消去される。即ち図２２の例であると、ロウデコーダ３３０は、全てのワード線ＷＬ０〜ＷＬ３にＶBBを印加し、全てのセレクトゲート線ＳＧ０〜ＳＧ３にＶpp２を印加し、ｐ型ウェル領域６０２にＶpp２を印加する。これにより、ビット線ＢＬ０〜ＢＬ３と、ワード線ＷＬ０〜ＷＬ３の交点にある全てのメモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれる。
＜＜読み出し動作＞＞
次に読み出し動作について図８及び図２３を用いて説明する。図２３は、２Ｔｒフラッシュメモリ３００のメモリセルアレイ３１０の回路図であり、簡単化のため、メモリセル数が（４×４）個の場合について示している。図２３では、ビット線ＢＬ１とワード線ＷＬ０に接続されたメモリセルトランジスタＭＴからデータを読み出す場合について示している。
まず図８において、ロウデコーダ３３０が、セレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択する。選択セレクトゲート線には、“Ｈ”レベル（Ｖcc１、例えば３．３Ｖ）が与えられる。非選択セレクトゲート線は全て“Ｌ”レベル（例えば０Ｖ）である。従って、選択セレクトゲート線に接続された選択トランジスタＳＴはオン状態となり、非選択セレクトゲート線に接続された選択トランジスタＳＴはオフ状態となる。従って、選択メモリセル内の選択トランジスタＳＴは、ソース線ＳＬと電気的に接続される。またロウデコーダ３３０は、全てのワード線ＷＬ０〜ＷＬｍを“Ｌ”レベル（０Ｖ）とする。また、ソース線ドライバ１６は、ソース線ＳＬの電位を０Ｖとする。図２３の例であると、ロウデコーダ３３０は、セレクトゲート線ＳＧ０にＶcc１を印加し、その他のセレクトゲート線ＳＧ１〜ＳＧ３、及び全ワード線ＷＬ０〜ＷＬ３に０Ｖを印加する。
そして、ビット線ＢＬ０〜ＢＬｎのいずれかに、例えば１．３Ｖ程度の電圧が与えられる。すると、“１”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が負であるから、オン状態となる。従って、選択セレクトゲート線に接続されているメモリセルＭＣでは、ビット線からメモリセルトランジスタＭＴ及び選択トランジスタＳＴの電流経路を介して、ソース線ＳＬに向かって電流が流れる。他方、“０”データが書き込まれているメモリセルＭＣのメモリセルトランジスタＭＴは、閾値電圧が正であるから、オフ状態である。従って、ビット線からソース線に向かって電流は流れない。以上の結果、ビット線ＢＬ０〜ＢＬｎの電位が変化し、その変化量をセンスアンプ３４０が増幅することによって読み出し動作が行われる。以上のようにして、１ページのメモリセルＭＣからデータが読み出される。
図２３の例であると、ビット線ＢＬ１に１．３Ｖが印加される。従って、ビット線ＢＬ１とワード線ＷＬ０とに接続されているメモリセルトランジスタＭＴが“０”データを保持していれば、電流がビット線からソース線に向かって流れる。保持しているデータが“１”であれば、電流は流れない。
なお図２３では１本のビット線ＢＬ１からのみデータを読み出しているが、勿論、複数のビット線から同時にデータを読み出しても構わない。この場合には、複数のビット線に１．３Ｖを印加すれば良い。
次に、上記構成のＬＳＩ１の製造方法について、特にフラッシュメモリ１００、２００、３００のメモリセルアレイに着目して説明する。図２４乃至図３５は、本実施形態に係るシステムＬＳＩ１の備えるフラッシュメモリ１００、２００、３００の製造工程を順次示す断面図である。なお、図２４乃至図３１はワード線方向に沿った断面図を示しており、図３２乃至図３５はビット線方向に沿った断面図を示している。
まず、砒素（Arsenic）、リン（Phosphorous）等のｎ型不純物を、シリコン基板６００の表面領域内にイオン注入する。引き続き、ガリウム（Gallium）、ボロン（Boron）等のｐ型不純物を、シリコン基板６００の表面領域内にイオン注入する。そして、高温の熱処理を行うことにより、導入した不純物を活性化させる。その結果、図２４に示すように、シリコン基板６００の表面領域内にｎ型ウェル領域６０１が形成され、ｎ型ウェル領域６０１の表面領域内にｐ型ウェル領域６０２が形成される。ｎ型ウェル領域６０１及びｐ型ウェル領域６０２は、フラッシュメモリ１００、２００、３００について、同時に形成できる。従って、ｎ型ウェル領域６０１及びｐ型ウェル領域６０２の不純物濃度及び深さは、３つのフラッシュメモリ１００、２００、３００間で同一となる。
次に図２５に示すように、ｐ型ウェル領域６０２中に、ＳＴＩ（Shallow Trench Isolation）技術を用いて素子分離領域６２０を形成する。すなわち、ｐ型ウェル領域６０２内に、ストライプ状の浅いトレンチを形成し、トレンチ内部をシリコン酸化膜などの絶縁膜で埋め込む。素子分離領域６２０は、フラッシュメモリ１００、２００、３００について、同時に形成できる。この結果、周囲を素子分離領域６２０に取り囲まれた、ストライプ状の素子領域ＡＡが形成される。なお、素子領域ＡＡの幅は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００では１３０ｎｍ、２Ｔｒフラッシュメモリ３００では１５０ｎｍに形成される。また素子分離領域６２０の幅は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００では１３０ｎｍ、２Ｔｒフラッシュメモリ３００では１１０ｎｍに形成される。
次に図２６に示すように、ｐ型ウェル領域６０２上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜６０３を形成する。ゲート絶縁膜６０３は、例えば熱酸化法により形成されたシリコン酸化膜であり、その膜厚は例えば８ｎｍである。引き続き、ゲート絶縁膜６０３及び素子分離領域６２０上に、アモルファスシリコン層６０４を例えば６０ｎｍの膜厚に形成する。アモルファスシリコン層６０４は、メモリセルトランジスタＭＴのフローティングゲート、及び選択トランジスタＳＴのセレクトゲートとして機能する。ゲート絶縁膜６０３及びアモルファスシリコン層６０４は、フラッシュメモリ１００、２００、３００について同時に形成できる。従って、ゲート絶縁膜６０３及びアモルファスシリコン層６０４の膜厚は、３つのフラッシュメモリ１００、２００、３００間で同一となる。
次に図２７に示すように、フォトリソグラフィ技術と、ＲＩＥ（Reactive Ion Etching）等の異方性のエッチングとにより、アモルファスシリコン層６０４をパターニングする。図２７は、ワード線が形成される領域の断面図である。すなわち、メモリセルトランジスタＭＴが形成される領域においては、ワード線方向に沿って隣接するメモリセルトランジスタ間でフローティングゲートが分離されるように、アモルファスシリコン層６０４がパターニングされる。但し、選択トランジスタＳＴ１、ＳＴ２、ＳＴが形成される領域では、アモルファスシリコン層６０４はパターニングされない。また、このパターニング工程は、３つのフラッシュメモリ１００、２００、３００について同時に行うことが出来る。
次に図２８に示すように、例えばＣＶＤ（Chemical Vapor Deposition）法により、アモルファスシリコン層６０４上にＯＮＯ膜６０５を例えば１５．５ｎｍの膜厚に形成する。ＯＮＯ膜６０５は、シリコン酸化膜、シリコン窒化膜、及びシリコン酸化膜の多層構造を有しており、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート間絶縁膜として機能する。なお、ＯＮＯ膜は、シリコン酸化膜とシリコン窒化膜の多層膜であるＯＮ膜やＮＯ膜に置き換えられても良い。ゲート間絶縁膜６０５は、フラッシュメモリ１００、２００、３００について同時に形成できる。従って、ゲート間絶縁膜６０５の膜厚は、３つのフラッシュメモリ１００、２００、３００間で同一となる。
次に図２９に示すように、例えばＣＶＤ法により、ゲート間絶縁膜６０５上に多結晶シリコン層６２１を例えば４０ｎｍの膜厚に形成する。多結晶シリコン層６２１は、ワード線の一部、及びセレクトゲート線の一部として機能するものであり、フラッシュメモリ１００、２００、３００について同時に形成できる。従って、多結晶シリコン層６２１の膜厚は、３つのフラッシュメモリ１００、２００、３００間で同一となる。
次に図３０に示すように、フォトリソグラフィ技術とＲＩＥとにより、セレクトゲート線の一部として機能する多結晶シリコン層６２１の一部と、その下部にあるゲート間絶縁膜６０５を除去する。図３０はセレクトゲート線が形成される領域の断面図である。この結果、底部にアモルファスシリコン層６０４が露出されたコンタクトホールＣＨ１０、ＣＨ１１、ＣＨ１２が、それぞれフラッシュメモリ１００、２００、３００内に形成される。勿論、コンタクトホールＣＨ１０〜ＣＨ１２は、同一のパターニング工程で同時に形成できる。
次に図３１に示すように、例えばＣＶＤ法により、多結晶シリコン層６２１上に、多結晶シリコン層６２２を例えば１６０ｎｍの膜厚に形成し、コンタクトホールＣＨ１０〜ＣＨ１２内を埋め込む。これにより、選択トランジスタＳＴ１、ＳＴ２、ＳＴにおいては、多結晶シリコン層６０４と、多結晶シリコン層６２１、６２２とが電気的に接続される。多結晶シリコン層６２２は、ワード線の一部、及びセレクトゲート線の一部として機能するものであり、フラッシュメモリ１００、２００、３００について同時に形成できる。そして、多結晶シリコン層６２１、６２２が、図４、図７、図１０、図１４における多結晶シリコン層６０６に相当する。従って、多結晶シリコン層６０６は、３つのフラッシュメモリ１００、２００、３００間で同一の工程により同時に形成されることになる。
次に図３２に示すように、多結晶シリコン層６０６、ゲート間絶縁膜６０５、多結晶シリコン層６０４、ゲート絶縁膜６０３をパターニングして、各ＭＯＳトランジスタのゲート電極を形成する。このパターニング工程は、３つのフラッシュメモリ１００、２００、３００について、一括して行うことが出来る。この際、リソグラフィは、３つのフラッシュメモリのうちで、ＮＡＮＤ型フラッシュメモリ１００のゲートパターンが最も高密度になるように設定して行われる。これは、ＮＡＮＤ型フラッシュメモリ１００においては、多数の規則的なパターンが連続しているからである。この場合、ゲートパターンがＮＡＮＤ型フラッシュメモリ１００に比べて不規則な３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００及び２Ｔｒフラッシュメモリ３００のゲートパターンは、ＮＡＮＤ型フラッシュメモリ１００よりも余裕を持ってパターニングされることが望ましい。例えば、ＮＡＮＤ型フラッシュメモリ１００におけるワード線幅は１２５ｎｍ、隣接するワード線間の距離は１２５ｎｍ、セレクトゲート線幅は２２５ｎｍである。他方、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のワード線幅、隣接するゲート間隔、及びセレクトゲート線幅は、ＮＡＮＤ型フラッシュメモリ１００の場合よりも大きい２５０ｎｍである。また、２Ｔｒフラッシュメモリ３００のワード線幅は２５０ｎｍ、セレクトゲート線幅は２５０ｎｍ、及び隣接するワード線とセレクトゲート線との間隔は２５０ｎｍである。
次に図３３に示すように、ｐ型ウェル領域６０２の表面領域内に、各ゲート電極をマスクにして、ｎ型不純物をイオン注入する。そして、導入した不純物を熱処理により活性化することによって、メモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２のソースまたはドレインとして機能するｎ＋型不純物拡散層６０８を形成する。なお、３つのフラッシュメモリ１００、２００、３００に含まれるｎ＋型不純物拡散層６０８は、同一のイオン注入工程により形成できる。従って、それぞれのｎ＋型不純物拡散層６０８は、互いに同一の不純物濃度及び深さを有している。
次に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート上、並びに半導体基板６００上に、絶縁膜６１０を形成する。絶縁膜６１０は、例えばシリコン窒化膜等で形成される。絶縁膜６１０は、メモリセルトランジスタＭＴ同士のゲート間、及びメモリセルトランジスタＭＴのゲートと選択トランジスタＳＴのゲートとの間の領域を完全に埋め込む。次に、ＲＩＥ法等により絶縁膜６１０をエッチングする。その結果、図３４に示すような側壁絶縁膜６１０が完成する。
次に、３つのフラッシュメモリにおけるメモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート上、側壁絶縁膜６１０上、及び半導体基板６００上に、Ｃｏ層及びＴｉ／ＴｉＮ層を含む金属層を、例えばスパッタリング法により形成する。そして、例えば窒素雰囲気中における温度４７５℃のアニール処理を行う。その結果、図３４に示すように、金属層と接するシリコン層内にシリサイド層（ＴｉＳｉ２、ＣｏＳｉ２）が形成される。すなわち、ゲートの多結晶シリコン層６０６の表面内にシリサイド層６０７が形成され、ＮＡＮＤ型フラッシュメモリ１００における選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域の表面内、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００における選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域の表面内、並びに２ＴｒフラッシュメモリのメモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴのソース領域の表面内に、シリサイド層６０７が形成される。その後、余分な金属層を、例えばウェットエッチング法により除去する。
以上のようにして、ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリのメモリセルが完成する。
次に図３５に示すように、シリコン基板６００上に、メモリセルＭＣを被覆するようにして、層間絶縁膜６１１を例えばＣＶＤ法により形成する。層間絶縁膜６１１は、例えばＢＰＳＧ（Boron Phosphorous Silicate Glass）膜によって形成される。そして、層間絶縁膜６１１中にコンタクトプラグＣＰ１、ＣＰ３、ＣＰ５、ＣＰ７、ＣＰ９、ＣＰ１１を形成する。コンタクトプラグＣＰ１、ＣＰ３は、ＮＡＮＤ型フラッシュメモリ１００の選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域に達する。コンタクトプラグＣＰ５、ＣＰ７は、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の選択トランジスタＳＴ１のドレイン領域及び選択トランジスタＳＴ２のソース領域に達する。コンタクトプラグＣＰ９、ＣＰ１１は、２Ｔｒフラッシュメモリ３００のメモリセルトランジスタＭＴのドレイン領域及び選択トランジスタＳＴのソース領域に達する。
引き続き、層間絶縁膜６１１上に、銅やアルミニウム等により金属層を、ＣＶＤ法やスパッタリング法等により形成する。そして金属層を所定のパターンにパターニングすることにより、金属配線層６１１、６１２を形成する。
その後は、層間絶縁膜、金属配線層などを形成して、図１乃至図１３に示すシステムＬＳＩ１が完成する。
上記本実施形態に係る半導体集積回路によれば、以下の効果が得られる。
（１）製造コストを抑えつつ、複数種のフラッシュメモリを同一チップ上に搭載できる。
本実施形態に係る構成及び製造方法であると、ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ１００が備えるメモリセルトランジスタＭＴ及び選択トランジスタＳＴ１、ＳＴ２、ＳＴは、同一の工程で形成される。すなわち、同一の酸化工程、成膜工程、不純物注入工程、フォトリソグラフィ・エッチング工程によって、各ＭＯＳトランジスタが形成される。その結果、ゲート絶縁膜６０３、ゲート間絶縁膜６０５、メモリセルトランジスタＭＴのフローティングゲート６０４及びコントロールゲート６０６、並びに選択トランジスタのセレクトゲート６０４、６０６は、３つのフラッシュメモリ１００、２００、３００間で同一となる。このような製造方法であると、１つのフラッシュメモリを形成するのに必要な工程数によって、３つのフラッシュメモリのメモリセルアレイを形成出来る。従って、３種類の半導体メモリを搭載したシステムＬＳＩの製造コストを低減できる。
（２）複数種のフラッシュメモリの加工精度を高精度に維持しつつ、システムＬＳＩのサイズを低減できる。
本実施形態に係る製造方法であると、ゲート電極を形成する際のパターニング工程（フォトリソグラフィ）は、３つのフラッシュメモリ１００、２００、３００間で同時に行われる。この際、各フラッシュメモリ１００、２００、３００間で、メモリセルアレイ中のゲート電極のパターンは異なっている。より詳しくは、ＮＡＮＤセル内に複数のメモリセルトランジスタＭＴが直列接続されているＮＡＮＤ型フラッシュメモリ１００では、ゲート電極は規則的なパターンの繰り返しとなる。他方、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００及び２Ｔｒフラッシュメモリ３００では、ＮＡＮＤ型フラッシュメモリ１００に比べて不規則にゲート電極が並んでいる。すると、最適なフォトリソグラフィ条件は、フラッシュメモリ毎に異なる。例えば、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に関して最適な条件でフォトリソグラフィを行うと、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００以外のフラッシュメモリ１００、３００では、最小加工寸法による加工が困難となる。
そこで本実施形態では、ＮＡＮＤ型フラッシュメモリ１００に関して、最適な条件下でのフォトリソグラフィを行っている。従って、ＮＡＮＤ型フラッシュメモリ１００に関しては、例えばメモリセルトランジスタＭＴのゲート長は最小加工寸法で形成でき、微細化が可能となる。本実施形態のようにＮＡＮＤ型フラッシュメモリ１００をデータストレージ用のメモリとして使用する場合、ＬＳＩ１内においてＮＡＮＤ型フラッシュメモリ１００は大きな面積を占める。従って、ＮＡＮＤ型フラッシュメモリ１００を微細化することで、ＬＳＩ１のチップサイズを効果的に低減できる。
なお、上述のようにＮＡＮＤ型フラッシュメモリにおける微細化を優先すると、他のフラッシュメモリ２００、３００におけるフォトリソグラフィは必ずしも最適な条件下で行うえるものではない。従って、フラッシュメモリ２００、３００については十分な合わせずれを考慮した設計が必要となる。例えば、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００及び２Ｔｒフラッシュメモリ３００のメモリセルトランジスタＭＴのゲート長は、ＮＡＮＤ型フラッシュメモリ１００のメモリセルトランジスタＭＴのゲート長の１．５倍以上程度にすることが望ましい。このような構成とすることで、ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００の加工を高精度に行うことが出来る。また結果として、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００及び２Ｔｒフラッシュメモリの集積度は、ＮＡＮＤ型フラッシュメモリ１００の集積度に比べて劣るが、ＬＳＩ全体に占める面積の割合から、総合的にはＬＳＩのチップサイズの低減が図れる。
（３）各フラッシュメモリの動作信頼性を向上できる。
前述の通り、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００と、２Ｔｒフラッシュメモリ３００とでは、書き込み禁止電圧の与え方が異なる。ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００では、メモリセルトランジスタＭＴのチャネル電位をワード線とのカップリングによって書き込み禁止電圧まで上昇させる。他方、２Ｔｒフラッシュメモリ３００では、ビット線からメモリセルトランジスタＭＴのチャネルに書き込み禁止電圧が印加される。
すると、ＮＡＮＤ型フラッシュメモリ１００の場合、カップリングで上昇したチャネル電位を落とさないために、選択トランジスタにおけるリーク電流を抑える必要がある。このことは３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００でも同様である。但し、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の場合、選択トランジスタＳＴ１、ＳＴ２間に挟まれたメモリセルトランジスタ数が少ないためチャネル容量が小さい。従って、カップリングによって生じた電荷の量が、ＮＡＮＤ型フラッシュメモリ１００の場合に比べて少ない。そのため、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の場合には、ＮＡＮＤ型フラッシュメモリ１００の場合に比べて、リーク電流による影響を受けやすい。
この点、本実施形態に係る構成であると、図１２に示すように、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の選択トランジスタＳＴ１、ＳＴ２のチャネル幅（セレクトゲート線幅）は、ＮＡＮＤ型フラッシュメモリ１００の選択トランジスタＳＴ１、ＳＴ２のチャネル幅よりも大きくされている。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の選択トランジスタＳＴ１、ＳＴ２ではリーク電流が流れ難く、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の動作信頼性を向上できる。
また、２Ｔｒフラッシュメモリ３００の場合、書き込み禁止電圧をビット線から与えるため、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に比べて、リーク電流の影響を受け難い。しかしながら、フォトリソグラフィによる加工時のマージンの観点から、選択トランジスタＳＴのチャネル長は２５０ｎｍ程度であることが望ましい。
また、上記（２）の通り、ワード線のフォトリソグラフィ工程は、ＮＡＮＤ型フラッシュメモリ１００において最適となる条件下で行われる。従って、２Ｔｒフラッシュメモリ３００のメモリセルトランジスタＭＴのチャネル長は、ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタより長くなる。一般的に、チャネル長が長くなるとセル電流が減少し、動作スピードの低下を招く。
しかし本実施形態に係る構成であると、図１３に示すように、２Ｔｒフラッシュメモリ３００のチャネル幅は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００よりも広くされている。その結果、２Ｔｒフラッシュメモリ３００に流れるセル電流を増やすことが可能となる。すなわち、ＮＡＮＤ型フラッシュメモリ１００を微細化するために２Ｔｒフラッシュメモリ３００が被る悪影響を、チャネル幅を大きくすることによって補償している。これにより、２Ｔｒフラッシュメモリの動作速度を向上できる。
（４）システムＬＳＩを高性能化出来る。
本実施形態に係るシステムＬＳＩは、上記説明したＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００を有している。
２Ｔｒフラッシュメモリ３００は、ＮＡＮＤ型フラッシュメモリ１００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００と異なり、書き込み及び消去時に正電圧（１０Ｖ）と負電圧（−６Ｖ）を用いている。そして、コントロールゲートとチャネルとの間に１６Ｖの電位差を与えている。従って、書き込み禁止電圧を１０Ｖと−６Ｖの中間付近の０Ｖに設定することが出来、ビット線から書き込み禁止電圧を印加することが容易となる。また、正電圧と負電圧とを用いることで、ロウデコーダ３３０に用いられるＭＯＳトランジスタのゲート絶縁膜に印加される電位差は、１０Ｖ若しくは−６Ｖである。従って、２Ｔｒフラッシュメモリ３００が有するロウデコーダ３３０に使用されるＭＯＳトランジスタは、ＮＡＮＤ型フラッシュメモリ１００や３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００が有するロウデコーダ１３０、２３０に使用されるＭＯＳトランジスタよりもゲート絶縁膜の薄いものが使用できる。このため、ロウデコーダ３３０を小型化出来ると共に、ロウデコーダ３３０の動作速度をロウデコーダ１３０、２３０に比べて高速化出来る。従って、上記（３）の効果と相まって、２Ｔｒフラッシュメモリの動作速度を向上出来、ランダムアクセスの高速化を図ることができる。
そして本実施形態では、上記２Ｔｒフラッシュメモリ３００に、ＭＣＵ４００が動作するためのプログラムデータを格納している。すると、上記説明したように２Ｔｒフラッシュメモリは高速動作が可能である。従って、ＭＣＵ４００がＲＡＭなどを介さずにデータを２Ｔｒフラッシュメモリ３００から直接読み出すことが出来る。その結果、ＲＡＭなどが不要となり、システムＬＳＩの構成を簡略化出来ると共に、動作速度を向上できる。
また、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００は、ＩＤコードやセキュリティコードを保持する。これらのコードデータは、データ量自体はそれ程大きくないが、頻繁に変更／更新されることが多い。従って、これらのコードデータを保持するメモリには、ある程度の高速動作が求められる。この点、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００は、消去単位がＮＡＮＤ型フラッシュメモリ１００ほど大きくなく、ページ単位でのデータの書き換えが可能である。従って、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００は、上記コードデータを保持するのに最適な半導体メモリであると言うことが出来る。
また、従来、ＮＡＮＤ型フラッシュメモリを有するＬＳＩであると、書き換えが特定のブロックに集中することを防ぐために、次のようなコントローラが必要であった。すなわち、ウェアレベリングや論理で入力されたアドレスを物理アドレスに変換したり、ブロックに不良があった場合に、当該ブロックを不良ブロックとして以後使用しないように制御を行ったりするコントローラである。しかし本実施形態ではこのようなコントローラは不要である。なぜなら、ＮＡＮＤ型フラッシュメモリ１００内のブロックを制御するファームウェアプログラムを２Ｔｒフラッシュメモリ３００に保持させ、ＭＣＵ４００によって上記制御を行わせれば良いからである。ＭＣＵ４００は、本来行う作業（外部装置の制御やＮＡＮＤ型フラッシュメモリ１００に入力されるデータの計算処理など）の間の時間を使って、上記制御を行えば良い。勿論、ＭＣＵ４００の能力と、本来ＭＣＵ４００が処理しなければならない処理量の大小を見極めて、処理量が多い場合には、ハードウェアシーケンサ等を設けてＮＡＮＤ型フラッシュメモリ１００の制御を行っても良い。
次に、この発明の第２の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１の実施形態に係るシステムＬＳＩが保持する２Ｔｒフラッシュメモリ３００のメモリセルアレイにおいて、カラム方向でのセル幅を大きくしたものである。図３６乃至図３８は、それぞれ本実施形態に係るシステムＬＳＩ１が備えるＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００が保持するメモリセルアレイ１１０、２１０、３１０の一部領域の平面図である。
図示するように、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に関しては、上記第１の実施形態で説明したとおりである。すなわち、ＮＡＮＤ型フラッシュメモリ１００においては、素子領域幅（チャネル幅）は例えば１３０ｎｍ、セレクトゲート線ＳＧＳ、ＳＧＤ幅（選択トランジスタＳＴ１、ＳＴ２のチャネル長）は例えば２２５ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は１２５ｎｍ、隣接するワード線ＷＬ間隔は例えば１２５ｎｍに設定されている。そして、１つのＮＡＮＤセルあたりのカラム方向に沿った幅は、例えば２６０ｎｍである。従って、１つのＮＡＮＤセルにおいて、幅６５ｎｍの素子分離領域６２０が、幅１３０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
また３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００も第１の実施形態と同様である。すなわち、素子領域幅（チャネル幅）は例えば１３０ｎｍ、セレクトゲート線ＳＧＳ、ＳＧＤ幅（選択トランジスタＳＴ１、ＳＴ２のチャネル長）は例えば２５０ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は２５０ｎｍ、セレクトゲート線とワード線間隔は例えば２５０ｎｍに設定されている。そして、１つのメモリセルあたりのカラム方向に沿った幅は、例えば２６０ｎｍである。従って、１つのメモリセルにおいて、幅６５ｎｍの素子分離領域６２０が、幅１３０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
２Ｔｒフラッシュメモリ３００に関しては、図３８に示すように、素子領域幅（チャネル幅）は１５０ｎｍ、セレクトゲート線ＳＧ幅（選択トランジスタＳＴのチャネル長）は例えば２５０ｎｍ、ワード線ＷＬ幅（メモリセルトランジスタＭＴのチャネル長）は２５０ｎｍ、セレクトゲート線とワード線間隔は２５０ｎｍに設定されている。そして、１つのメモリセルあたりのカラム方向に沿った幅は、例えば３００ｎｍである。従って、１つのメモリセルにおいて、幅７５ｎｍの素子分離領域６２０が、幅１５０ｎｍの素子領域ＡＡをカラム方向に沿って両側から挟み込んだ格好となっている。
本実施形態に係るＬＳＩであると、上記第１の実施形態で説明した（１）乃至（４）の効果に加えて、下記（５）の効果を得ることが出来る。
（５）システムＬＳＩの動作性能を向上出来る。
上記第１の実施形態及び本実施形態に係る２Ｔｒフラッシュメモリ３００のチャネル幅は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に比べて、広くされている。すると、２Ｔｒフラッシュメモリ３００がＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００と同じセル幅であると、素子分離領域の幅が狭まることになる。そして、チャネル幅を過度に拡げると、素子分離領域における素子領域間の電気的分離が不十分になったり、素子分離領域の形成自体が困難になったりすることが考えられる。
しかし本実施形態に係る２Ｔｒフラッシュメモリ３００のメモリセルは、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に比べて、カラム方向の幅を広くされている。そのため、素子分離領域の幅を大きくすることが出来、プロセスが簡略化されると共に、素子領域間の電気的な分離を確実に行うことが出来る。また、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００とセル幅が同じ場合に比べて、更に素子領域幅（チャネル幅）を拡げることも可能となる。その結果、メモリセルが流す電流を更に増大させることが出来、２Ｔｒフラッシュメモリの動作性能を向上できる。
なお、前述の通り、２Ｔｒフラッシュメモリ３００は、ＭＣＵ４００が動作するためのプログラム等を保持する。従って、データストレージ用として用いられるＮＡＮＤ型フラッシュメモリ１００と比べて、その容量は少なくて良い。例えばＮＡＮＤ型フラッシュメモリ１００の記憶容量が１２８Ｍビットだとすると、２Ｔｒフラッシュメモリ３００の記憶容量は１６Ｍビット程度である。すなわち、ＬＳＩ１内において２Ｔｒフラッシュメモリ３００が占める面積は、ＮＡＮＤ型フラッシュメモリ１００が占める面積に比べて非常に少ない。従って、２Ｔｒフラッシュメモリ３００のメモリセルのチャネル幅を大きくしたとしても、ＬＳＩの面積増加は最小限に抑えることが出来る。
次に、この発明の第３の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１、第２の実施形態で説明した２Ｔｒフラッシュメモリ３００において、ロウデコーダ３３０を、書き込み用と読み出し用とで分割して使用するものである。図３９は、本実施形態に係るシステムＬＳＩ１が備える２Ｔｒフラッシュメモリ３００のブロック図である。
図示するように、本実施形態に係る２Ｔｒフラッシュメモリ３００の構成は、上記第１の実施形態で説明した図８に示す構成において、ロウデコーダ３３０を廃し、書き込み用デコーダ３７０及びセレクトゲートデコーダ３８０を追加したものである。換言すれば、ロウデコーダ３３０が、書き込み用デコーダ３７０とセレクトゲートデコーダ３８０とを含むものである。
書き込み用デコーダ３７０は、書き込み時においてワード線ＷＬ０〜ＷＬｍのいずれかを選択し、選択ワード線に正電位Vpp２を印加する。また消去時において、全ワード線に負電位ＶBBを印加する。更に読み出し時において、全てのセレクトゲート線ＳＧ０〜ＳＧｍに負電位ＶBBを印加する。
セレクトゲートデコーダ３８０は、読み出し時においてセレクトゲート線ＳＧ０〜ＳＧｍのいずれかを選択し、選択セレクトゲート線に正電位を印加する。
次に、上記書き込み用デコーダ３７０及びセレクトゲートデコーダ３８０について、図４０を用いて説明する。図４０は、本実施形態に係る書き込み用デコーダ、セレクトゲートデコーダ、及びメモリセルアレイの一部領域の回路図である。
まず、セレクトゲートデコーダ３８０の構成について説明する。セレクトゲートデコーダ３８０は、ロウアドレスデコード回路７３０、及びスイッチ素子群７２０を備えている。ロウアドレスデコード回路７３０は、電源電圧Ｖcc１（≒３．３Ｖ）で動作し、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。ロウアドレスデコード回路７３０は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられたＮＡＮＤ回路７３１及びインバータ７３２を有している。ＮＡＮＤ回路７３１は、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。そして、インバータ７３２がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群７２０は、ｎチャネルＭＯＳトランジスタ７２１を有している。ｎチャネルＭＯＳトランジスタ７２１は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。そして、インバータ７３２の出力が、ｎチャネルＭＯＳトランジスタ７２１の電流経路を介して、セレクトゲート線ＳＧ０〜ＳＧｍに与えられる。なお、ｎチャネルＭＯＳトランジスタ７２１のゲートには、制御信号ＺＩＳＯＧが入力される。
次に、書き込み用デコーダ３７０の構成について説明する。書き込み用デコーダ３７０は、ロウアドレスデコード回路７００及びスイッチ素子群７１０を備えている。ロウアドレスデコード回路７００は、（ｉ＋１）ビットのロウアドレス信号ＲＡ０〜ＲＡｉをデコードしてロウアドレスデコード信号を得る。このロウアドレスデコード信号が、ワード線ＷＬ０〜ＷＬｍに与えられる。ロウアドレスデコード回路７００は、ワード線ＷＬ０〜ＷＬｍ毎に設けられたＮＡＮＤ回路７０１及びインバータ７０２を有している。ＮＡＮＤ回路７０１及びインバータ７０２は、正電源電圧ノードが電源電圧ノードＶＣＧＮＷに接続され、負電源電圧ノードが電源電圧ノードＶＣＧＰＷに接続されている。そして、ロウアドレス信号ＲＡ０〜ＲＡｉの各ビットのＮＡＮＤ演算を行う。電源電圧ノードＶＣＧＮＷ、ＶＣＧＰＷには、図示せぬ昇圧回路の発生する正電圧Ｖpp２、及び負電圧ＶBBまたは０Ｖが与えられる。そして、インバータ７０２がＮＡＮＤ演算結果を反転して、ロウアドレスデコード信号として出力する。
スイッチ素子群７１０は、インバータ７１１及びｎチャネルＭＯＳトランジスタ７１２を有している。インバータ７１１及びｎチャネルＭＯＳトランジスタ７１２は、セレクトゲート線ＳＧ０〜ＳＧｍ毎に設けられている。インバータ７１１には、制御信号ＰＲＧＨが入力され、インバータ７１１は制御信号ＰＲＧＨを反転させる。なお制御信号ＰＲＧＨは、書き込み時に“Ｈ”レベルとされる信号である。インバータ７１１は、正電源電圧ノードがＶＮＷノードに接続され、負電源電圧ノードが電源電圧ノードＶＳＧＰＷノードに接続されている。ＶＮＷノードには例えば０Ｖが印加され、電源電圧ノードＶＳＧＰＷノードには負電圧ＶBBが与えられる。ｎチャネルＭＯＳトランジスタ１１２の電流経路の一端は、インバータ７１１の出力ノードに接続され、他端はセレクトゲート線ＳＧ０〜ＳＧｍに接続されている。ｎチャネルＭＯＳトランジスタ７１２のゲートには、制御信号ＷＳＧが入力される。
図４１は、図４０に示すメモリセルアレイ３１０、セレクトゲートデコーダ３８０、及び書き込み用デコーダ３７０の、一部領域の断面図を模式的に示す図である。図４１では特に、１個のメモリセルＭＣ、インバータ７０２、７３２、及びＭＯＳトランジスタ７１２、７２１と共に、Ｉ／Ｏ回路５００の一部についても示している。
図示するように、半導体基板６００の表面内には、互いに離隔されたｎ型ウェル領域６０１、７５０、７５１、及びｐ型ウェル領域７７０、７７１が形成されている。ｎ型ウェル領域７５０は、書き込み用デコーダ３７０内のインバータ７０２を形成するためのものである。またｎ型ウェル領域６０１は、書き込み用デコーダ３７０内のｎチャネルＭＯＳトランジスタ７１２、メモリセルアレイ３１０内のメモリセルＭＣ、及びセレクトゲートデコーダ３８０内のｎチャネルＭＯＳトランジスタ７２１を形成するためのものである。更に、ｎ型ウェル領域７５１及びｐ型ウェル領域７７０は、セレクトゲートデコーダ３８０内のインバータ７３２の一部を形成するためのものである。ｐ型ウェル領域７７１は、Ｉ／Ｏ回路５００内のＭＯＳトランジスタを形成するためのものである。
ｎ型ウェル領域７５０の表面内には、更にｐ型ウェル領域７５２が形成されている。そして、ｎ型ウェル領域７５０上及びｐ型ウェル領域７５２上に、それぞれインバータ７０２に含まれるｐチャネルＭＯＳトランジスタ７５３、７５４が形成されている。またｎ型ウェル領域７５０は、ＶＣＧＮＷノードに接続され、ｐ型ウェル領域７５２はＶＣＧＰＷノードに接続されている。
ｎ型ウェル領域６０１の表面内には、更にｐ型ウェル領域６０２、７５５、７５６が形成されている。そして、ｐ型ウェル領域７５５、６０２、７５６上には、それぞれ書き込み用デコーダ３７０内のＭＯＳトランジスタ７１２、メモリセルＭＣ、及びセレクトゲートデコーダ３８０内のＭＯＳトランジスタ７２１が形成されている。なお、メモリセルの選択トランジスタＳＴは、単層ゲートとして図示されているが、メモリセルトランジスタＭＴと同様に積層ゲート構造であっても良い。ｐ型ウェル領域７５５、７５６はＶＳＧＰＷノードに接続されている。
ｎ型ウェル領域７５１上には、インバータ７３２内のｐチャネルＭＯＳトランジスタ７５７が形成され、更にｐ型ウェル領域７７０上には、インバータ７３２内のｎチャネルＭＯＳトランジスタ７５８が形成されている。そして、ｎ型ウェル領域７５１には電圧Ｖcc１が与えられる。また、ｐ型ウェル領域７７１上には、Ｉ／Ｏ回路５００に含まれるＭＯＳトランジスタ７５９が形成されている。
なお、インバータ７０２内のＭＯＳトランジスタ７５３、７５４と、ＭＯＳトランジスタ７１２、７２１とが有するゲート絶縁膜７６０は、その膜厚が例えば４０ｎｍである。またインバータ７３２とＭＯＳトランジスタ７５９とが有するゲート絶縁膜７６１の膜厚は、ゲート絶縁膜７６０より薄い例えば１１ｎｍ（または６〜１２ｎｍ）である。以下では、ゲート絶縁膜厚が４０ｎｍであるＭＯＳトランジスタをＦＨＶトランジスタ、１１ｎｍであるＭＯＳトランジスタをＦＬＶトランジスタと呼ぶことにする。
また図４１では１個のメモリセルＭＣ、インバータ７０２、７３２、及びＭＯＳトランジスタ７１２、７２１と共に、Ｉ／Ｏ回路５００の一部のみ説明している。しかし、ＮＡＮＤ型フラッシュメモリ１００のロウデコーダ１３０、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のロウデコーダ２３０、２Ｔｒフラッシュメモリ３００の書き込み用デコーダ３７０及びＭＯＳトランジスタ７２１は、ＦＨＶトランジスタで形成される。また、２Ｔｒフラッシュメモリ３００のセレクトゲートデコーダ３８０におけるＭＯＳトランジスタ７２１以外の領域、及びＩ／Ｏ回路５００はＦＬＶトランジスタで形成される。
次に、上記構成の２Ｔｒフラッシュメモリの動作について、図４０を用いて、特に書き込み用デコーダ３７０及びセレクトゲートデコーダ３８０に着目しつつ説明する。
＜書き込み動作＞
まず、書き込み動作を始めるにあたって、ＶＣＧＮＷノードにはＶpp２が与えられる。ＶＣＧＰＷノードの電位は、常時０Ｖである。また、ＶＳＧＰＷノードには、負電位ＶBBが与えられる。
そして、外部からアドレス信号が入力される。すると、選択ワード線に対応するＮＡＮＤゲート７０１の出力は“Ｌ”レベルであるから、インバータ７０２の出力はＶＣＧＮＷ＝Ｖpp２となる。他方、非選択ワード線に対応するＮＡＮＤゲート７０１の出力は“Ｈ”レベルであるから、インバータ７０２の出力は０Ｖ（ＶＣＧＰＷノードの電位）となる。その結果、選択ワード線の電位はＶＣＧＮＷ＝Ｖpp２、非選択ワード線の電位はＶＣＧＰＷ＝０Ｖとなる。
また、制御信号ＰＲＧＨが“Ｈ”レベル（Ｖcc１）とされる。よって、インバータ７１１の出力はＶBB（ＶＳＧＰＷノードの電位）となる。そして、制御信号ＷＳＧが“Ｈ”レベル（Ｖcc１）とされるため、ｎチャネルＭＯＳトランジスタ７１２は全てオン状態とされる。その結果、全てのセレクトゲート線ＳＧ０〜ＳＧｍの電位はＶBBとなる。
なお、制御信号ＺＩＳＯＧは、書き込み動作時は“Ｌ”レベル（０Ｖ）とされており、ｎチャネルＭＯＳトランジスタ７２１はオフ状態である。従って、セレクトゲートデコーダ３８０とセレクトゲート線ＳＧ０〜ＳＧｍとは電気的に分離されている。
また、メモリセルアレイ３１０が形成されるｐ型ウェル領域６０２の電位ＶＰＷを負電位ＶBBとする。
以上のようにして、選択ワード線ＷＬにＶpp２が与えられ、非選択ワード線に０Ｖが与えられ、全セレクトゲート線ＳＧ０〜ＳＧｍにＶBBが与えられ、ウェル領域６０２にＶBBが与えられる。その状態で、ビット線ＢＬに０ＶまたはＶBBが印加されることで、選択ワード線ＷＬに接続されたメモリセルＭＣにデータが書き込まれる。
＜消去動作＞
消去動作がスタートすると、書き込み用デコーダ３７０は、ｐ型ウェル領域６０２の電位ＶＰＷをＶpp２にする。また、ＶＣＧＮＷノードにはＶcc２が与えられ、ＶＣＧＰＷノードには負電位ＶBBが与えられる。ＶＳＧＰＷノードの電位は常時０Ｖとされている。
消去時において、全ワード線ＷＬ０〜ＷＬｍに対応するＮＡＮＤゲート７０１の出力は“Ｈ”レベルであるから、インバータ７０２の出力はＶBB（ＶＣＧＰＷノードの電位）となる。その結果、ワード線ＷＬ０〜ＷＬｍの電位はＶBBとなる。また、制御信号ＷＳＧが“Ｌ”レベル（０Ｖ）とされるため、ｎチャネルＭＯＳトランジスタ７１２は全てオフ状態とされる。なお、制御信号ＺＩＳＯＧは、消去動作時も“Ｌ”レベル（０Ｖ）とされており、ｎチャネルＭＯＳトランジスタ７２１はオフ状態である。その結果、全セレクトゲート線ＳＧ０〜ＳＧｍはフローティング状態とされる。
以上のようにして、全ワード線ＷＬ０〜ＷＬｍにＶBBが与えられ、全セレクトゲート線ＳＧ０〜ＳＧｍがフローティングとされ、ウェル領域６０２にＶpp２が与えられる。その結果、メモリセルトランジスタＭＴのフローティングゲートから電子が引き抜かれ、データの消去が行われる。
＜読み出し動作＞
まず、ロウアドレスデコード回路７３０のＮＡＮＤゲート７３１にロウアドレス信号ＲＡが入力される。選択セレクトゲート線に対応するＮＡＮＤゲート７３１の出力は“Ｌ”、非選択セレクトゲート線に対応するＮＡＮＤゲート７３１の出力は“Ｈ”である。そして、ＮＡＮＤゲート７３１の出力がインバータ７３２によって反転されて、Ｖcc１レベルのロウアドレスデコード信号として出力される。
読み出し時において、制御信号ＺＩＳＯＧ、ＷＳＧは、それぞれ“Ｈ”レベル、“Ｌ”レベルとされている。従って、ＭＯＳトランジスタ７１２はオフ状態とされており、セレクトゲート線ＳＧ０〜ＳＧｍは書き込み用デコーダ３７０と電気的に分離されている。またＭＯＳトランジスタ７２１はオン状態とされている。従って、ロウアドレスデコード回路７３０から与えられるＶcc１レベルの信号が、セレクトゲート線に与えられる。すなわち、選択セレクトゲート線にはＶcc１が印加され、非選択セレクトゲート線には０Ｖが印加される。
また全ワード線は０Ｖとされている。
以上のようにして、選択セレクトゲート線に接続された選択トランジスタがオン状態とされ、ビット線に電圧を印加することで、メモリセルＭＣからデータが読み出される。
上記のように、セレクトゲート線ＳＧには、書き込み時に書き込み用デコーダ３７０から負電位ＶBBが印加され、読み出し時にはセレクトゲート線デコーダから正電位Ｖcc１が印加される。従って、書き込み時にセレクトゲート線ＳＧとセレクトゲートデコーダ３８０とを電気的に分離するために、ＭＯＳトランジスタ７２１が設けられ、読み出し時にセレクトゲート線ＳＧと書き込み用デコーダ３７０とを電気的に分離するために、ＭＯＳトランジスタ７１２が設けられている。なお、書き込み動作及び消去動作の詳細については、例えば特願２００３−２０９３１２号明細書記載の方法を用いることが出来る。
次に、上記ＦＨＶトランジスタ及びＦＬＶトランジスタの製造方法を、メモリセルと合わせて説明する。図４２乃至図４９は本実施形態に係るフラッシュメモリの製造工程を順次示す断面図であり、図４１におけるＭＯＳトランジスタ７１２（ＦＨＶトランジスタ）、メモリセルアレイ３１０、ＭＯＳトランジスタ７２１（ＦＨＶトランジスタ）、及びＭＯＳトランジスタ７５８（ＦＬＶトランジスタ）の構造を、より詳細に示している。なお、メモリセルアレイ３１０は、ワード線ＷＬに沿った方向について示している。
まず図４２に示すように、砒素、リン等のｎ型不純物を、シリコン基板６００の表面領域内にイオン注入する。引き続き、ガリウム、ボロン等のｐ型不純物を、シリコン基板６００の表面領域内にイオン注入する。そして、高温の熱処理を行うことにより、導入した不純物を活性化させる。その結果、図４２に示すように、シリコン基板６００の表面領域内にｎ型ウェル領域６０１が形成され、ｎ型ウェル領域６０１の表面領域内にｐ型ウェル領域７５５、６０２、７５６が形成される。引き続き、ＳＴＩ技術を用いて素子分離領域６２０を形成する。素子分離領域６２０の形成方法は、第１の実施形態で説明したとおりである。
次に図４３に示すように、シリコン基板６００上に、メモリセルトランジスタＭＴ及び選択トランジスタＳＴのゲート絶縁膜６０３を形成する。ゲート絶縁膜６０３は、例えば熱酸化法により形成されたシリコン酸化膜であり、その膜厚は例えば８ｎｍである。引き続き、ゲート絶縁膜１６６上に、アモルファスシリコン層６０４を例えば６０ｎｍの膜厚に形成する。アモルファスシリコン層６０４は、メモリセルトランジスタＭＴのフローティングゲート、及び選択トランジスタＳＴのセレクトゲートとして機能する。その後、フォトリソグラフィ技術と、ＲＩＥ等の異方性のエッチングとにより、アモルファスシリコン層６０４をパターニングする。すなわち、メモリセルトランジスタＭＴが形成される領域においては、ワード線方向に沿って隣接するメモリセルトランジスタ間でフローティングゲートが分離されるように、アモルファスシリコン層６０４がパターニングされる。引き続き、例えばＣＶＤ法により、多結晶シリコン層６０４上にゲート間絶縁膜６０５を形成する。その後、フォトリソグラフィ技術とエッチングとにより、メモリセルアレイ３１０が形成される領域以外の領域にある、ゲート絶縁膜６０３、アモルファスシリコン層６０４、及びゲート間絶縁膜６０５を除去して、図４３に示す構造を得る。
次に図４４に示すように、メモリセルアレイ３１０を例えばナイトライド膜等で保護しつつ、シリコン基板６００上に、例えば熱酸化法により、例えば膜厚４０ｎｍのシリコン酸化膜７６０を形成する。シリコン酸化膜７６０は、ＦＨＶトランジスタのゲート絶縁膜として用いられる。次に、メモリセルアレイとＦＨＶトランジスタの形成領域以外にあるゲート絶縁膜７６０を除去して、シリコン基板６００を露出させる。
次に図４５に示すように、メモリセルアレイ３１０及びＦＨＶトランジスタ形成領域を例えばナイトライド膜等で保護しつつ、シリコン基板６００上に、例えば熱酸化法により、例えば膜厚１１ｎｍのシリコン酸化膜７６１を形成する。シリコン酸化膜７６１は、ＦＬＶトランジスタのゲート絶縁膜として用いられる。次に、メモリセルアレイ、ＦＨＶトランジスタ、及びＦＬＶトランジスタの形成領域以外にあるゲート絶縁膜７６１を除去する。そしてナイトライド膜を除去する。
引き続き、図４６に示すように、ゲート間絶縁膜６０５上、及びゲート絶縁膜７６０、７６１上に、ＣＶＤ法等により膜厚４０ｎｍの多結晶シリコン層６２１を形成する。多結晶シリコン層６２１は、メモリセルトランジスタＭＴのコントロールゲート、選択トランジスタＳＴのセレクトゲート、ＦＨＶトランジスタ、及びＦＬＶトランジスタのゲートとして用いられる。
その後、フォトリソグラフィ技術とＲＩＥとにより、セレクトゲート線となる多結晶シリコン層６２１の一部と、その下部にあるゲート間絶縁膜６０５を除去して、コンタクトホールＣＨ１２を形成する。そして、多結晶シリコン層６２１上に、再び多結晶シリコン層６２２を形成して、コンタクトホールＣＨ１２を埋め込む。多結晶シリコン層６２２は、多結晶シリコン層６２１と共に、メモリセルトランジスタＭＴのコントロールゲート、選択トランジスタＳＴのセレクトゲート、ＦＨＶトランジスタ、及びＦＬＶトランジスタのゲートとして用いられる。
次に図４９に示すように、フォトリソグラフィ技術とＲＩＥとにより、多結晶シリコン層６２１、６２２、ゲート間絶縁膜６０５、アモルファスシリコン層６０４、及びゲート絶縁膜６０３、７６０、７６１をパターニングして、各ＭＯＳトランジスタのゲート電極を形成する。
その後は、ｐ型ウェル領域７５５、６０２、７５６、及びシリコン基板６００の表面領域内に、各ゲート電極をマスクにして、ｎ型不純物をイオン注入する。そして、導入した不純物を熱処理により活性化することによって、ソースまたはドレインとして機能するｎ＋型不純物拡散層を形成する。これにより、メモリセルトランジスタ、選択トランジスタ、ＦＨＶトランジスタ、及びＦＬＶトランジスタが完成する。
その後は、層間絶縁膜や多層金属配線層を形成して、ＬＳＩ１を完成する。
本実施形態に係るＬＳＩであると、上記第１の実施形態で説明した（１）乃至（４）の効果及び第２の実施形態で説明した（５）の効果に加えて、下記（６）乃至（８）の効果を得ることが出来る。
（６）プロセスコストを低減出来る。
本実施形態に係る構成であると、２Ｔｒフラッシュメモリ３００のロウデコーダ３３０は、書き込み用デコーダ３７０及びセレクトゲートデコーダ３８０を有している。書き込み用デコーダ３７０は、ワード線に電圧を印加すると共に、書き込み時にセレクトゲート線に負電圧ＶBBを印加する。セレクトゲートデコーダ３８０は、読み出し時にいずれかのセレクトゲート線に正電圧Ｖcc１を印加する。
すなわち、セレクトゲート線に電圧を印加するデコーダ回路が、書き込み／消去用と、読み出し用とで別個に設けられている。書き込み／消去用として用いられる書き込み用デコーダ３７０は、負電圧ＶBBを用いるために、比較的膜厚の大きいゲート絶縁膜を有するＭＯＳトランジスタ（ＦＨＶトランジスタ）で形成する必要がある（本実施形態では４０ｎｍ）。他方、読み出し用に用いられるセレクトゲートデコーダ３８０は、比較的膜厚の小さいゲート絶縁膜を有するＭＯＳトランジスタ（ＦＬＶトランジスタ）で形成できる（本実施形態では１１ｎｍ）。
この点、ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００では、大きな正電圧Ｖpp１（例えば２０Ｖ）を使用している。他方、Ｉ／Ｏ回路５００等のロジック回路は、正電圧Ｖcc１で動作する。そこで本実施形態では、書き込み用デコーダ３７０を、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のロウデコーダ１３０、２３０に用いられるＭＯＳトランジスタ（ＦＨＶトランジスタ）によって形成している。他方、セレクトゲートデコーダ３８０を、Ｉ／Ｏ回路５００等に用いられるＭＯＳトランジスタ（ＦＬＶトランジスタ）によって形成している。
このように、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００と異なる電圧を用いる２Ｔｒフラッシュメモリのロウデコーダ３３０（書き込み用デコーダ及びセレクトゲートデコーダ３８０）を、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００のロウデコーダ１３０、２３０と同一のＭＯＳトランジスタで形成できる。従って、製造プロセスが簡略化され、プロセスコストを低減できる。
また、ＭＯＳトランジスタ７２１を設けることで、セレクトゲートデコーダ３８０は、書き込み時において、セレクトゲート線と切り離される。これにより、負電圧ＶBBがロウアドレスデコード回路７３０に印加されることを防止出来る。なお、セレクトゲート線には、書き込み時に負電位ＶBBが印加されることから、ＭＯＳトランジスタ７２１はＦＨＶトランジスタで形成することが望ましい。
（７）システムＬＳＩの動作性能を向上できる。
２Ｔｒフラッシュメモリ３００は、ＭＣＵ４００が動作するためのプログラムを保持している。すると、２Ｔｒフラッシュメモリ３００について高速動作が求められるのは、ＭＣＵ４００が２Ｔｒフラッシュメモリ３００からプログラムを呼び出す際であり、すなわちデータの読み出し動作時である。他方、書き込み動作時及び消去動作時には、特に高速動作は求められない。なぜなら、２Ｔｒフラッシュメモリ３００に関して書き込み／消去を行うのは、製品出荷時のプログラムの書き込み、またはバージョンアップに伴うプログラムの書き換え時などであるからである。この場面では、ＮＡＮＤ型フラッシュメモリ１００程の高速性すら必要とされない。
この点、本実施形態に係る２Ｔｒフラッシュメモリ３００は、ＦＨＶトランジスタで形成された書き込み用デコーダ３７０と、ＦＬＶトランジスタで形成されたセレクトゲートデコーダ３８０を備えている。従って、２Ｔｒフラッシュメモリの書き込み／消去動作は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００と同程度であるが、読み出し動作は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００よりも圧倒的に速い。
２Ｔｒフラッシュメモリ３００は、正電圧Ｖpp２（＝１０Ｖ）と負電圧ＶBB（−６Ｖ）を用いる。従って、２Ｔｒフラッシュメモリ３００内のＭＯＳトランジスタへの最大印加電圧は１０Ｖ程度である。すると、本来、ゲート絶縁膜厚が１８〜２０ｎｍのＭＯＳトランジスタを使用することが出来る。しかし本実施形態では、２Ｔｒフラッシュメモリ３００のロウデコーダ３３０内のＭＯＳトランジスタに、ＮＡＮＤ型フラッシュメモリ１００で使用されるＦＨＶトランジスタ（ゲート絶縁膜厚＝４０ｎｍ）を流用している。すると、ロウデコーダ３３０を全てＦＨＶトランジスタで形成すると、２Ｔｒフラッシュメモリ３００は書き込み／消去／読み出しの全ての動作が遅くなる。
そこで、本実施形態ではロウデコーダ３３０を書き込み／消去用と、読み出し用とで別個にすることで、読み出し用デコーダをＦＬＶトランジスタで形成することが出来るようにしている。その結果、読み出し動作を高速化出来る。この際、書き込み／消去用のデコーダはゲート絶縁膜厚４０ｎｍのＦＨＶトランジスタで形成されるが、上述の通り、書き込み／消去にはＮＡＮＤ型フラッシュメモリ１００程の高速性すら要求されないので、動作上、問題が発生することはない。また、ＮＡＮＤ型フラッシュメモリ１００及びロジック回路に使用されているＭＯＳトランジスタを流用せずに、ゲート絶縁膜厚１８〜２０ｎｍのＭＯＳトランジスタを用いてロウデコーダ３３０を形成した場合に比べても、読み出し用のデコーダをＦＬＶトランジスタで形成しているので、読み出し動作を高速化出来る。
以上のように高速動作が可能な２Ｔｒフラッシュメモリに、ＭＣＵ４００のプログラムを保持させることで、システムＬＳＩ１の動作速度が向上される。
（８）２Ｔｒフラッシュメモリの占有面積を削減できる。
本実施形態のように、２Ｔｒフラッシュメモリ３００のロウデコーダを書き込み／消去用と読み出し用とで別々にすることで、書き込み用デコーダ３７０にはスピードが要求されない。また、書き込み用デコーダ３７０に含まれるＦＨＶトランジスタに印加される電圧は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００における２０Ｖより低い１０Ｖである。従って、２Ｔｒフラッシュメモリ３００におけるＦＨＶトランジスタのチャネル長を、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００におけるＦＨＶトランジスタより短くすることが出来る。また、ＦＬＶトランジスタは、その扱う電圧が３Ｖ程度であるから、ＦＨＶトランジスタよりもディメンジョンを小さくできることは言うまでもない。
図５０は、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に含まれるＦＨＶトランジスタ、２Ｔｒフラッシュメモリ３００に含まれるＦＨＶトランジスタ、並びに２Ｔｒフラッシュメモリ３００に含まれるＦＬＶトランジスタの断面図である。
図示するように、デザインルール０．１３μｍで加工を行った場合、ＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の例えばロウデコーダ１３０、２３０に用いられるＦＨＶトランジスタのチャネル長は、約１．８μｍ程度となる。他方、２Ｔｒフラッシュメモリ３００の書き込み用デコーダ３７０に用いられるＦＨＶトランジスタのチャネル長は、約０．７μｍ程度となる。そして、ＦＬＶトランジスタのチャネル長は、これらよりも小さくできる。
このように、同じＦＨＶトランジスタであっても、２Ｔｒフラッシュメモリ３００はＮＡＮＤ型フラッシュメモリ１００及び３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００おり低い電圧を取り扱うので、そのチャネル長を小さくできる。更に、読み出し用デコーダ３８０をＦＬＶトランジスタで形成している。従って、２Ｔｒフラッシュメモリ２００のロウデコーダの面積を小さくすることが出来る。
次に、この発明の第４の実施形態に係る半導体集積回路について説明する。本実施形態は、上記第１乃至第３の実施形態において、２Ｔｒフラッシュメモリ３００のメモリセルアレイ３１０に階層ビット線方式を採用したものである。図５１は、本実施形態に係る２Ｔｒフラッシュメモリ３００のメモリセルアレイ３１０の回路図とその周辺回路図である。
図示するように、メモリセルアレイ３１０は、（（ｍ＋１）×（ｎ＋１）、但しｍ、ｎは自然数）個のメモリセルブロックＢＬＫ、並びにメモリセルブロックＢＬＫ毎に設けられた書き込み用セレクタＷＳＥＬ及び読み出し用セレクタＲＳＥＬを有している。なお、図５１では（２×２）個のメモリセルブロックＢＬＫのみを示しているが、この数は特に限定されるものではない。
各々のメモリセルブロックＢＬＫは、複数のメモリセルＭＣを含んでいる。メモリセルＭＣは、第１の実施形態で説明した、２ＴｒフラッシュメモリのメモリセルＭＣである。各々のメモリセルブロックＢＬＫには、メモリセルＭＣが（４×４）個、含まれている。なお、列方向に配置されたメモリセルＭＣの数は、図５１では４個であるが、この数も一例に過ぎず、例えば８個や１６個等でも良く、限定されるものではない。列方向で隣接するメモリセルＭＣ同士は、選択トランジスタＳＴのソース領域、またはメモリセルトランジスタＭＴのドレイン領域を共有している。そして、４列に並ぶメモリセルのメモリセルトランジスタＭＴのドレイン領域は、４本のローカルビット線ＬＢＬ０〜ＬＢＬ３にそれぞれ接続されている。ローカルビット線ＬＢＬ０〜ＬＢＬ３の一端は書き込み用セレクタＷＳＥＬに接続され、他端は読み出し用セレクタＲＳＥＬに接続されている。
また、メモリセルアレイ３１０内において、同一行のメモリセルトランジスタＭＴの制御ゲートが、それぞれワード線ＷＬ０〜ＷＬ（４ｍ−１）のいずれかに共通接続されている。また同一行の選択トランジスタＳＴのゲートは、それぞれセレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）のいずれかに共通接続されている。前述のローカルビット線ＬＢＬ０〜ＬＢＬ３は各々のメモリセルブロックＢＬＫ内においてメモリセルトランジスタを共通接続するのに対して、ワード線ＷＬ及びセレクトゲート線ＳＧは、同一行にあるメモリセルトランジスタ及び選択トランジスタをメモリセルブロック間においても共通接続する。そして、ワード線ＷＬ０〜ＷＬ（４ｍ−１）は書き込み用デコーダ３７０に接続され、セレクトゲート線ＳＧ０〜ＳＧ（４ｍ−１）はセレクトゲートデコーダ３８０に接続されている。また、選択トランジスタＳＴのソース領域は、複数のメモリセルブロックＢＬＫ間で共通接続され、ソース線ドライバ３６０に接続されている。
次に書き込み用セレクタＷＳＥＬの構成について説明する。書き込み用セレクタＷＳＥＬの各々は、４つのＭＯＳトランジスタ８００〜８０３を備えている。ＭＯＳトランジスタ８００〜８０３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の一端にそれぞれ接続されている。そして、ＭＯＳトランジスタ８００と８０１の電流経路の他端が共通接続され、ＭＯＳトランジスタ８０２と８０３の電流経路の他端が共通接続されている。このＭＯＳトランジスタ８００と８０１の共通接続ノードをノードＮ１０、ＭＯＳトランジスタ８０２と８０３の共通接続ノードをＮ１１と以下では呼ぶこととする。ＭＯＳトランジスタ８００〜８０３のゲートは、書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）のいずれかに接続されている。なお、同一行にある書き込み用セレクタＷＳＥＬに含まれるＭＯＳトランジスタ８００、８０２は、同一の書き込み用カラム選択線ＷＣＳＬｉ（ｉ：１、３、５、…）に接続され、同一行にある書き込み用セレクタＷＳＥＬに含まれるＭＯＳトランジスタ８０１、８０３は、同一の書き込み用カラム選択線ＷＣＳＬ（ｉ−１）に接続される。書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）は、書き込み時において、カラムデコーダ３２０によって選択される。
書き込み用セレクタＷＳＥＬ内のノードＮ１０、Ｎ１１は、それぞれ書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに接続されている。書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のそれぞれは、同一列にある書き込み用セレクタＳＥＬのノードＮ１０同士、またはノードＮ１１同士を共通接続する。そして、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）は、書き込み回路３５０に接続されている。
書き込み回路３５０は、書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）毎に設けられたラッチ回路３５１を備えている。そして書き込み時、各書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に対応する書き込みデータをラッチする。
次に読み出し用セレクタＲＳＥＬの構成について説明する。読み出し用セレクタＲＳＥＬの各々は、４つのＭＯＳトランジスタ８１０〜８１３を備えている。ＭＯＳトランジスタ８１０〜８１３の電流経路の一端はローカルビット線ＬＢＬ０〜ＬＢＬ３の他端にそれぞれ接続されている。そして、ＭＯＳトランジスタ８１０〜８１３の電流経路の他端は、互いに共通接続されている。ＭＯＳトランジスタ８１０〜８１３の共通接続ノードをノードＮ２０と以下では呼ぶこととする。ＭＯＳトランジスタ８１０〜８１３のゲートは、それぞれ異なる読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。なお、同一行にある読み出し用セレクタＲＳＥＬに含まれるＭＯＳトランジスタ８１０〜８１３のそれぞれは、同一の読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）に接続されている。読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）は、読み出し時において、カラムデコーダ３２０によって選択される。
読み出し用セレクタＲＳＥＬ内のノードＮ２０は、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに接続されている。読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のそれぞれは、同一列にある読み出し用セレクタＲＳＥＬ内のノードＮ２０同士を共通接続する。そして、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）は、カラムセレクタＣＳを介して、センスアンプ３４０に接続されている。
カラムセレクタＣＳは、読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）毎に設けられたＭＯＳトランジスタ７２０を備えている。ＭＯＳトランジスタ７２０の各々のゲートは、カラムデコーダ３２０によって選択される。
本実施形態に係るメモリセルアレイ３１０の構成は、次のようにも説明できる。すなわち、メモリセルアレイ３１０内には、複数のメモリセルＭＣがマトリクス状に配置されている。同一行にあるメモリセルＭＣのメモリセルトランジスタＭＴの制御ゲートは、ワード線に共通接続され、同一行にあるメモリセルの選択トランジスタのゲートは、セレクトゲート線に接続されている。そして、同一列にある４つのメモリセルＭＣのメモリセルトランジスタＭＴのドレインは、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに共通接続されている。すなわち、メモリセルアレイ３１０内の複数のメモリセルＭＣは、一列に並んだ４つのメモリセルＭＣ毎に、異なるローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれかに接続されている。そして、同一列にあるローカルビット線ＬＢＬ０及び同一列にあるローカルビット線ＬＢＬ１の一端は、それぞれＭＯＳトランジスタ８００、８０１を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。また、同一列にあるローカルビット線ＬＢＬ２及び同一列にあるローカルビット線ＬＢＬ３の一端は、それぞれＭＯＳトランジスタ８０２、８０３を介して、同一の書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）のいずれかに共通接続されている。そして、同一列にあるローカルビット線ＬＢＬ０〜ＬＢＬ３の他端は、ＭＯＳトランジスタ８１０〜８１３を介して、同一の読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）のいずれかに共通接続されている。そして、メモリセルＭＣの選択トランジスタＳＴのソースは共通接続され、ソース線ドライバに接続されている。上記構成のメモリセルアレイにおいて、同一のローカルビット線に接続された４つのメモリセルＭＣが４列集まって、１つのメモリセルブロックＢＬＫが構成されている。同一列のメモリセルブロックは、共通の書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。他方、互いに異なる列にあるメモリセルブロックＢＬＫは、それぞれ異なる書き込み用グローバルビット線及び読み出し用グローバルビット線に接続されている。なお、メモリセルブロック内のメモリセル数、読み出し用グローバルビット線ＲＧＢＬ、及び書き込み用グローバルビット線ＷＧＢＬの本数は、本例に限ったものではない。
なお、上記構成において、書き込み用セレクタＷＳＥＬ内のＭＯＳトランジスタ８００〜８０３、及び読み出し用セレクタＲＳＥＬ内のＭＯＳトランジスタ８１０〜８１３は、ＦＨＶトランジスタによって形成される。他方、カラムセレクタＣＳ内のＭＯＳトランジスタ７２０は、ＦＬＶトランジスタによって形成される。
次に、上記メモリセルアレイ３１０及びカラムセレクタＣＳの断面構造について、図５２を用いて説明する。図５２は、メモリセルアレイ３１０及びカラムセレクタＣＳの一部領域の、ビット線方向に沿った断面を示す概略図である。
図示するように、ｐ型シリコン基板６００の表面領域内には、ｎ型ウェル領域６０１及びｐ型ウェル領域７７２が形成されている。そしてｎ型ウェル領域６０１の表面領域内に、互いに離隔されたｐ型ウェル領域６０２、８２０、８２１が形成されている。ｐ型ウェル領域６０２は、上記第１乃至第３の実施形態で説明したように、メモリセルＭＣを形成するためのものである。他方、ｐ型ウェル領域８２０、８２１は、それぞれ書き込み用セレクタＷＳＥＬ及び読み出し用セレクタＲＳＥＬを形成するためのものである。そして、ｐ型ウェル領域８２０上にＭＯＳトランジスタ８００〜８０３が形成され、ｐ型ウェル領域８２１上にＭＯＳトランジスタ８１０〜８１３が形成されている。ＭＯＳトランジスタ８００〜８０３の電流経路の一端は書き込み用グローバルビット線ＷＧＢＬ０〜ＷＧＢＬ（２ｎ−１）に接続され、他端はローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。またＭＯＳトランジスタ８１０〜８１３の一端は読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続され、他端はローカルビット線ＬＢＬ０〜ＬＢＬ３に接続されている。
またシリコン基板６００上には、ｐ型ウェル領域７７２上にカラムセレクタＣＳ内のＭＯＳトランジスタ７２０が形成されている。ｐ型ウェル領域７７２と、ｐ型ウェル領域６０２、８２０、８２１とは、ｎ型ウェル領域６０１によって電気的に分離されている。そして、ＭＯＳトランジスタ７２０の電流経路の一端が読み出し用グローバルビット線ＲＧＢＬ０〜ＲＧＢＬ（ｎ−１）に接続され、他端がセンスアンプに接続されている。
なお、ＭＯＳトランジスタ８００〜８０３及びＭＯＳトランジスタ８１０〜８１３が有するゲート絶縁膜８３０は、その膜厚が例えば４０ｎｍである。またＭＯＳトランジスタ７２０のゲート絶縁膜８３１は、その膜厚が例えば１１ｎｍである。
次に、上記構成の２Ｔｒフラッシュメモリの動作について説明する。
＜書き込み動作＞
データの書き込みは、同一行にある全てのメモリセルブロックに対して一括して行われる。但し、各メモリセルブロック内において、同時に書き込まれるメモリセルは、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれかに接続されたメモリセルと、ローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかに接続されたメモリセルの２つである。
まず、書き込みデータが書き込み回路３５０内のラッチ回路に格納される。そして、ラッチ回路に格納された書き込みデータに応じた電圧が、書き込み用グローバルビット線ＷＧＢＬの各々に与えられる。また、書き込み用デコーダ３０が、いずれかのワード線を選択して、選択ワード線に正電圧Ｖpp２を印加すると共に、全セレクトゲート線に負電位ＶBBを印加する。
そして、カラムデコーダ３２０は、選択ワード線を含むメモリセルブロックＢＬＫに対応する書き込み用セレクタＷＳＥＬに接続された２本の書き込み用カラム選択線のいずれかを選択する。これにより、書き込み用セレクタＷＳＥＬ内のＭＯＳトランジスタ８００、８０１のいずれか、及び８０２、８０３のいずれかがオン状態とされる。その結果、書き込み用グローバルビット線ＷＧＢＬと、ローカルビット線ＬＢＬ０、ＬＢＬ１のいずれか及びローカルビット線ＬＢＬ２、ＬＢＬ３のいずれかとが電気的に接続される。但し、書き込み用グローバルビット線に接続されないローカルビット線は、図示せぬトランジスタから非書き込み電圧（例えば０Ｖ）が印加される。また、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用セレクタＷＳＥＬに接続された書き込み用カラム選択線は、全て非選択とされる。そのため、選択ワード線を含まないメモリセルブロックＢＬＫに対応する書き込み用セレクタＷＳＥＬ内のＭＯＳトランジスタ８００〜８０３はオフ状態とされる。また、カラムデコーダ３２０は、全ての読み出し用カラム選択線ＲＣＳＬ０〜ＲＣＳＬ（４ｍ−１）を非選択とする。これにより、全ての読み出し用セレクタＲＳＥＬ内のＭＯＳトランジスタ８１０〜８１３はオフ状態とされる。従って、読み出し用グローバルビット線ＲＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
上記の結果、書き込み用セレクタＷＳＥＬ内のＭＯＳトランジスタ８００または８０１を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ０またはＬＢＬ１に、“１”データまたは“０”データに対応する電圧が与えられる。更に、ＭＯＳトランジスタ８０２または８０３を介して、書き込み用グローバルビット線から、選択ワード線を含むメモリセルブロックＢＬＫのローカルビット線ＬＢＬ２またはＬＢＬ３に、“１”データまたは“０”データに対応する電位が与えられる。
その結果、選択ワード線に接続され、且つローカルビット線ＬＢＬ０またはＬＢＬ１、及びローカルビット線ＬＢＬ２またはＬＢＬ３に接続されたメモリセルにデータが書き込まれる。
＜消去動作＞
データの消去は、上記第１の実施形態と同様であるので説明は省略する。
＜読み出し動作＞
本実施形態においてデータは、メモリセルブロックあたり１つのメモリセルから読み出される。但し１つのメモリセルブロックあたり複数本の読み出し用グローバルビット線が存在する場合には、その数だけデータが読み出される。
まず、セレクトゲートデコーダ３８０が、いずれかのセレクトゲート線ＳＧを選択（“Ｈ”レベル）する。また、書き込み用デコーダ３７０は、全てのワード線ＷＬを非選択（“Ｌ”レベル）とする。更に、ソース線ドライバ３６０は、ソース線の電位を０Ｖとする。
そして、カラムデコーダ３２０は、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応する読み出し用セレクタＲＳＥＬに接続された、４本の読み出し用カラム選択線のうちのいずれかを選択する。これにより、選択セレクトゲート線を含むメモリセルブロックＢＬＫに対応する読み出し用セレクタＲＳＥＬ内の４つのＭＯＳトランジスタ８１０〜８１３のうちのいずれか１つがオン状態とされる。その結果、読み出し用グローバルビット線ＲＧＢＬと、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本とが電気的に接続される。但し、選択セレクトゲート線を含まないメモリセルブロックＢＬＫに対応する読み出し用セレクタＲＳＥＬに接続される全ての読み出し用カラム選択線は非選択とされ、これらの読み出し用セレクタＲＳＥＬ内の４つのＭＯＳトランジスタ８１０〜８１３の全てはオフ状態とされる。またカラムデコーダ３２０は、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）を非選択とする。これにより、全ての書き込み用カラム選択線ＷＣＳＬ０〜ＷＣＳＬ（２ｍ−１）内の４つのＭＯＳトランジスタ８００〜８０３の全てがオフ状態とされる。従って、書き込み用グローバルビット線ＷＧＢＬとローカルビット線ＬＢＬ０〜ＬＢＬ３とは、電気的に分離されている。
更にカラムデコーダ３２０は、カラムセレクタＣＳ内のＭＯＳトランジスタ７２０の少なくともいずれかをオン状態とする。
上記の結果、１つのメモリセルブロック当たり、ローカルビット線ＬＢＬ０〜ＬＢＬ３のいずれか１本に接続されたメモリセルが、ＭＯＳトランジスタ８１０〜８１３のいずれか、読み出し用グローバルビット線、及びＭＯＳトランジスタ７２０を介してセンスアンプ３４０に接続される。
そして、読み出し用グローバルビット線ＲＧＢＬの電位変化をセンスアンプ３４０が増幅することによって、データの読み出しが行われる。
本実施形態に係る構成であると、上記第１乃至第３の実施形態で説明した（１）乃至（８）の効果に加えて、下記（９）乃至（１１）の効果が得られる。
（９）２Ｔｒフラッシュメモリの動作速度を向上出来る。
本実施形態に係る構成であると、ビット線がローカルビット線とグローバルビット線（読み出し用グローバルビット線、書き込み用グローバルビット線）とに階層化されている。すなわち、複数のローカルビット線の各々に複数のメモリセルが接続され、複数のグローバルビット線の各々に複数のローカルビット線が接続されている。図５１の例であると、１本の書き込み用グローバルビット線ＷＧＢＬに、書き込み用セレクタＷＳＥＬを介して２（ｍ−１）本のローカルビット線（ＬＢＬ０及びＬＢＬ１、またはＬＢＬ２及びＬＢＬ３）が接続されている。そして（ｍ−１）本のローカルビット線ＬＢＬの各々に、４つのメモリセルが接続されている。また、１本の読み出し用グローバルビット線ＲＧＢＬには読み出し用セレクタＲＳＥＬを介して４（ｍ−１）本のローカルビット線（ＬＢＬ０〜ＬＢＬ３）が接続されている。そして、４（ｍ−１）本のローカルビット線の各々に、４つのメモリセルが接続されている。
書き込み時においては、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、書き込み用グローバルビット線ＷＧＢＬに接続される。選択メモリセルが接続されないローカルビット線ＬＢＬは、書き込み用セレクタＷＳＥＬによって書き込み用グローバルビット線ＷＧＢＬから電気的に分離されている。従って、１本の書き込み用グローバルビット線ＷＧＢＬから見えるのは、選択メモリセルを含む１本のローカルビット線だけ、すなわち４つのメモリセルだけである。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、その全てが書き込み用グローバルビット線ＷＧＢＬからは見えない。例えば、図５１において、メモリセルアレイ３１０が１列あたり８個メモリセルブロックＢＬＫを含んでいたと仮定する。もし、ビット線が階層化されずに、同一列のローカルビット線が全て共通接続されてラッチ回路に接続されていたとすれば、ローカルビット線から見えるメモリセル数は、１つのメモリセルブロック当たり４個であるから、トータルで（４個×８個）＝３２個である。しかし、本実施形態では、グローバルビット線に接続されるのは８個のメモリセルブロックＢＬＫのうちの１個だけである。すなわち、グローバルビット線から見えるメモリセル数は４個だけであり、前述の場合の１／８の個数である。すなわち、これらの４個のメモリセルＭＣだけが、書き込み用グローバルビット線ＷＧＢＬに存在する寄生容量の要因となる。選択メモリセルと同一列にあり、且つ異なるローカルビット線ＬＢＬに接続された非選択メモリセルは、書き込み用グローバルビット線の寄生容量の原因とはならない。従って、書き込み用グローバルビット線の寄生容量を大幅に削減することが出来る。
読み出し時おいても同様である。読み出し時においても、選択メモリセルが接続されたローカルビット線ＬＢＬだけが、読み出し用グローバルビット線ＲＧＢＬに接続され、選択メモリセルが接続されないローカルビット線ＬＢＬは、読み出し用セレクタＲＳＥＬによって読み出し用グローバルビット線ＲＧＢＬから電気的に分離されている。更に、実際に読み出し用グローバルビット線ＲＧＢＬに接続されるのは、１つのメモリセルブロックＢＬＫに存在する４本のローカルビット線ＬＢＬ０〜ＬＢＬ３のうちいずれか１本だけである。従って、１本の読み出し用グローバルビット線ＲＧＢＬから見えるのは、選択メモリセルを含む４つのメモリセルだけである。従って、読み出し用グローバルビット線の寄生容量を大幅に低減することが出来る。
上記のように、書き込み用グローバルビット線及び読み出し用グローバルビット線の寄生容量を削減できる結果、フラッシュメモリの動作速度を向上できる。
（１０）読み出し速度を向上できる。
フラッシュメモリにおいては、書き込み時には、Ｖpp２、ＶBB等、比較的高い電圧を取り扱う必要がある。この要求を満たすには、ゲート絶縁膜の厚い、高耐圧のＭＯＳトランジスタ（ＦＨＶトランジスタ）を使わなくてはならない。他方、読み出しの際に扱われる電圧は、書き込み時に比べて低い。従って、読み出し動作のことだけを考えれば、ゲート絶縁膜の薄い低耐圧のＭＯＳトランジスタ（ＦＬＶトランジスタ）を使用することが望ましく、動作速度の観点からも、低耐圧のＭＯＳトランジスタを用いることが望ましい。
この点、本実施形態に係る構成であると、ローカルビット線が書き込み用グローバルビット線と読み出し用グローバルビット線とに接続されている。そして、メモリセルは、書き込み用グローバルビット線を介して書き込み回路３５０に接続され、読み出し用グローバルビット線を介してセンスアンプ３４０に接続されている。すなわち、書き込み時の信号経路と、読み出し時の信号経路とが異なっている。従って、読み出し時の信号経路においては、読み出し用グローバルビット線とローカルビット線とを接続する読み出し用セレクタＲＳＥＬ以外の回路を、全てＦＬＶトランジスタで形成出来る。その結果、読み出し動作速度を向上できる。
なお、読み出し用セレクタＲＳＥＬが形成されるｐ型ウェル領域８２１は、メモリセルが形成されるｐ型ウェル領域６０２とは分離されていることが望ましい。
（１１）書き込み動作の信頼性を向上できる。
上記（９）で説明したように、ビット線が階層化されている。特に書き込み経路について着目すれば、１本の書き込み用グローバルビット線に複数のローカルビット線が接続されている。そして、書き込み時においては、選択メモリセルを含む１本のローカルビット線だけが書き込み用グローバルビット線に電気的に接続され、その他のローカルビット線は書き込み用グローバルビット線から電気的に分離される。従って、選択メモリセルが接続されないローカルビット線には、書き込み回路３５０からの書き込みデータに応じた電圧は印加されない。従って、これらのローカルビット線に接続されているメモリセルへの誤書き込みの発生を効果的に防止出来、書き込み動作の信頼性を向上できる。
次に、この発明の第５の実施形態に係る半導体集積回路装置について説明する。本実施形態は、上記第１乃至第４の実施形態で説明したシステムＬＳＩにおいて、１度に取り扱うデータ量をコントロールする手法に関するものである。
上記第１の実施形態では、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に格納するデータとして、ＩＤコードやセキュリティコードである場合について説明した。しかし３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００には、ＬＳＩ１外部からアクセスされるデータの入出力に関するパラメータを記憶させておく事も出来る。この様子を示しているのが図５３である。図５３は、ＬＳＩ１への電源投入時の処理の流れを示すフローチャートである。
まず、ＬＳＩ１へ電源が投入される（ステップＳ１）。この際に、ＮＡＮＤ型フラッシュメモリ１００へのアクセス方法に関するパラメータを、ＬＳＩ１に入力することが出来る。このパラメータは、例えば、１回のアドレス入力でアクセスされるデータ量の定義であるセクタの長さ、ＮＡＮＤ型フラッシュメモリ１００の消去の際に同時に消去されるブロック数、コマンド入力から最初のデータが読み出されるまでのレイテンシ、読み出し時において連続して読み出すセクタ数、外部からの入力信号と外部への出力信号のタイミングセットの設定、などである。これらのパラメータは、データをアクセスする前に入力し設定をする。これらのパラメータが入力されると（ステップＳ２）、パラメータは３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に格納される（ステップＳ３）。その後は、入力されたパラメータに従って、ＮＡＮＤ型フラッシュメモリ１００へのアクセスがなされる（ステップＳ４）。
外部からこれらのパラメータが入力されていない場合、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００にこれらのパラメータが保持されていれば（ステップＳ５）、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００からこれらのパラメータを読み出す（ステップＳ６）。そして、読み出したパラメータに従って、ＮＡＮＤ型フラッシュメモリ１００へのアクセスがなされる（ステップＳ７）。
外部からパラメータが入力されず、且つ３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００にパラメータが保持されていない場合、ＬＳＩ１はデフォルトに従って動作する（ステップＳ８）。ＬＳＩ１内部では、上記パラメータについて、デフォルトの設定を持っている。そしてこれらパラメータが３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００に書かれていなければ(すなわち消去状態のままであれば)、デフォルト値を基に動作する。
ＬＳＩ１を同じ設定の外部デバイスにしか繋がない場合、これらのパラメータは一度設定されると、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００の中に保存されるので、電源を落としても保持され、再度電源が投入されても以前の設定を基に動作が行われる様にすることも可能である。また、異なる設定のホスト間で使用する場合は、タイミングセットやレイテンシィなどインターフェースの設定に関しては、電源投入の都度デフォルト値で動作し、電源投入の都度外部が設定を行う様にしても良い。また、１消去ブロックの大きさをパラメータにしても良い。例えば、画像データとか映像データは１つのファイルのサイズが大きいので、アクセス単位を消去ブロック単位にする事も可能である。
本実施形態に係るＬＳＩによれば、上記第１乃至第４の実施形態で説明した（１）乃至（１１）の効果に加えて、下記（１２）の効果を得ることが出来る。
（１２）システムＬＳＩの動作性能を向上できる。
従来、セクタデータを書き込む時には、書き込み時のアクセス単位が消去ブロックより小さいので、同一論理ブロックアドレスに既に書き込まれている別のデータを、別の消去済みブロックに移動してから、当該ブロックにデータを書き込む必要があった。このため外部から書き込むデータ以外に内部でのデータ移動による書き込み時間が発生し、実効的なデータ書き込みスピードが遅くなっていた。しかし、セクタの長さを消去ブロックと同じ、あるいは整数倍にすることで、このような無駄時間の発生を抑えることが出来る。
例えばブロック消去を同時に行うブロック数を１、消去ブロックの大きさを１２８ｋバイトとし、１アドレスでアクセスするデータ(セクタの長さ)は１２８ｋバイトとする事で、内部でのデータの移動を行う必要がなくなる。従って、書き込みスピードが向上する。例えば、デジタルカメラで連写する場合や映像データを記録する場合は画質が向上していくと大量のデータが高速に記録される必要があるので、記録媒体となるＮＡＮＤ型フラッシュメモリ１００の書き込みスピードの向上は必要になる。勿論、１つのファイルが１２８ｋバイト以下の小さいデータを蓄える場合は、１２８ｋバイトのブロックの中に空き領域が多くできるのでデータの蓄積効率は良くない。しかし、画像データや動画データは今後解像度が向上し、１つのファイルのデータサイズがメガバイト単位のデータになると考えられる。すると、１つのファイルが複数のブロックを使う事になり、空き領域が少なくなり効率があがる。従って、用途を画像や映像データなどの１つのファイルサイズが大きいデータに限定した場合などは、この設定は非常に有効になる。また、１つのファイルサイズが更に大きくなれば、消去単位を２ブロックに設定し、セクタの長さも同じ(この例では２５６ｋバイト)にすればよい。このように、消去単位の設定を変更出来る様にしておくことで、ユーザが使う用途に応じて最適な状態に設定する事ができる。
なお、本実施形態で説明した消去ブロックサイズの設定は、ＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００の混載型ＬＳＩに限ったものではない。例えば図５４に示すように、ＮＡＮＤ型フラッシュメモリ１００と、別チップで消去ブロックのサイズ設定を行えるコントローラチップ９００とをセットにして扱う製品でも、同じような効果がある。この場合、設定データを例えばＮＡＮＤ型フラッシュメモリ１００の一部に書き込んで置く。そして、電源投入時にコントローラ９００に読み出す事で、ＮＡＮＤ型フラッシュメモリ１００内部にあるデータの消去単位のブロック数が、コントローラ９００のレジスタ９１０に設定される。そして、ホストが外部よりこのレジスタ９１０の値を読み出す事で、外部のホストは、現在の消去単位のブロック数を認識することが出来る。従って、ホストはそれに応じてデータにアクセスする事が出来る。勿論、コントローラ９００とＮＡＮＤ型フラッシュメモリ１００とを同一チップ上に形成しても良い。この場合には、ＮＡＮＤ型フラッシュメモリ１００とコントローラ９００との間のデータバスを大きくすることが出来、且つその配線容量も減るので高速にかつ低消費電力になるなど利点も多い。
上記のように、この発明の第１乃至第５の実施形態に係る半導体集積回路装置は、ＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリを備えている。そして、これらのメモリセルアレイを同一工程により形成することで、システムＬＳＩの製造コストを低減できる。
また、３つのフラッシュメモリのうちで最も容量の大きいもの（上記実施形態ではＮＡＮＤ型フラッシュメモリ）が最も微細化されるように、フォトリソグラフィ時の条件を設定している。そして、その他のフラッシュメモリについては、リソグラフィ条件が最適とはならないので、この点を考慮しつつマージンを設けている。従って、容量が最大であるフラッシュメモリ以外では、最大限に微細化をすることは困難であるが、これらは容量が大きくないのでチップサイズを大幅に増大させるものではない。むしろ、最も占有面積の大きいフラッシュメモリについて最大限に微細化出来るので、ＬＳＩのサイズを低減できる。
更に、書き込み禁止電圧をビット線から与えるフラッシュメモリについては、リーク電流の影響が少ないため、チャネル幅を大きくすることによって動作速度を向上させることが出来る。
更に上記実施形態に係るＬＳＩでは、ＮＡＮＤ型フラッシュメモリをデータストレージ用に使用している。またＮＡＮＤ型フラッシュメモリよりも消去単位の小さい３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００にコードデータを格納している。更に、ＮＡＮＤ型フラッシュメモリや３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００よりも高速動作可能な２Ｔｒフラッシュメモリにファームウェアを格納している。このようにデータを各フラッシュメモリに振り分けることで、フラッシュメモリ毎の特長を最大限に引き出すことが出来、システムＬＳＩとしての性能を向上できる。また、ＬＳＩとして必要な半導体メモリを全てフラッシュメモリで賄うことが出来、その他の種類の半導体メモリ、例えばＤＲＡＭなど、は不要であり、ＬＳＩの構造を簡略化できると共に、ＬＳＩの製造コストを低減できる。
なお、フラッシュメモリのフローティングゲート及び素子分離領域の形成方法は、図５５乃至図６０に示す方法を用いることも出来る。まず図５５に示すように、シリコン基板６００内にｎ型ウェル領域６０１及びｐ型ウェル領域６０２を形成した後、シリコン基板６００上にゲート絶縁膜６０３を形成する。そして、ゲート絶縁膜６０３上にアモルファスシリコン層９５０を形成し、アモルファスシリコン層９５０上にマスク材９５１を形成する。
次に図５６に示すように、フォトリソグラフィ技術とＲＩＥ法とを用いてマスク材９５１、アモルファスシリコン層９５０、ゲート絶縁膜６０３、及びシリコン基板６００をエッチングして、素子分離領域用のトレンチ９５２を形成する。
次に図５７に示すように、トレンチ９５２内をシリコン酸化膜９５３で埋め込む。この際、ウェットエッチング等により、シリコン酸化膜９５３をトレンチ９５２内部にのみ残す。
次に図５８に示すように、ウェットエッチング等により、マスク材９５１を除去する。この際、シリコン酸化膜９５３の上面角部も一部、エッチングされる。その結果、図示するような素子分離領域６２０が完成する。
次に図５９に示すように、アモルファスシリコン層９５０及び素子分離領域６２０上に、アモルファスシリコン層９５４を形成する。
そして図６０に示すように、アモルファスシリコン層９５４をパターニングする。この結果、アモルファスシリコン層９５０、９５４によって、フローティングゲートが形成される。その後は、第１の実施形態で説明した図２８以降の処理を行えば良い。
また、上記実施形態で説明したＮＡＮＤ型フラッシュメモリ１００、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ２００、及び２Ｔｒフラッシュメモリ３００のチャネル長及びチャネル幅に関しては、示している数値は絶対的な値ではない。それぞれのフラッシュメモリの用途と、そこから要求される性能（書き換え回数、動作速度等）から具体的な数値は決めれば良い。また世代によっても変わってくる。しかし、データストレージとして大容量化を指向するＮＡＮＤ型フラッシュメモリと、高速動作を重要視する２Ｔｒフラッシュメモリの数値上の関係は、上記実施形態で示したものであることが望ましい。
すなわち、この発明の上記実施形態に係る半導体集積回路装置は、
１．第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１不揮発性半導体メモリと、
電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２不揮発性半導体メモリと
を具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、
前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、
前記第１、第２ゲート絶縁膜は同一の膜厚を有し、
前記第１、第２フローティングゲートは同一の膜厚を有し、
前記第１、第２ゲート間絶縁膜は同一の膜厚を有し、
前記第１、第２コントロールゲートは同一の膜厚を有する。
２．上記１において、第４、第５選択トランジスタと、前記第４、第５選択トランジスタ間に接続された第３メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第３不揮発性半導体メモリを更に備え、
前記第３メモリセルトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３フローティングゲートと、前記第３フローティングゲート上に第３ゲート間絶縁膜を介在して形成された第３コントロールゲートとを含む第３積層ゲートを有し、
前記第１乃至第３ゲート絶縁膜は同一の膜厚を有し、
前記第１乃至第３フローティングゲートは同一の膜厚を有し、
前記第１乃至第３ゲート間絶縁膜は同一の膜厚を有し、
前記第１乃至第３コントロールゲートは同一の膜厚を有する。
３．上記１または２において、前記第１積層ゲートのゲート長は、前記第２積層ゲートのゲート長よりも小さい。
４．上記１乃至３いずれかにおいて、前記第１、第２選択トランジスタは、前記第１積層ゲートと同一の構造を有する第４積層ゲートを備え、
前記第３選択トランジスタは、前記第２積層ゲートと同一の構造を有する第５積層ゲートを備える。
５．上記２において、前記第１、第２選択トランジスタは、前記第１積層ゲートと同一の構造を有する第４積層ゲートを備え、
前記第３選択トランジスタは、前記第２積層ゲートと同一の構造を有する第５積層ゲートを備え、
前記第４、第５選択トランジスタは、前記第３積層ゲートと同一の構造を有する第６積層ゲートを備える。
５．上記１乃至４いずれかにおいて、前記第１、第２不揮発性半導体メモリは、前記半導体基板中に形成された同一のウェル構造を有する。
６．上記２において、前記第１乃至第３不揮発性半導体メモリは、前記半導体基板中に形成された同一のウェル構造を有する。
７．第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１メモリセルアレイと、
第１ＭＯＳトランジスタを含んで形成され、前記第１メモリセルアレイにデータを書き込む際に前記第１メモリセルトランジスタのゲートに正電圧を印加し、データを消去する際に前記第１メモリセルトランジスタのゲートに０Ｖを印加する第１ロウデコーダと、
電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２メモリセルアレイと、
第２ＭＯＳトランジスタを含んで形成され、前記第２メモリセルアレイにデータを書き込む際に前記第２メモリセルトランジスタのゲートに正電圧を印加し、且つ前記第３選択トランジスタのゲートに負電圧を印加し、データを消去する際に前記第２メモリセルトランジスタのゲートに負電圧を印加する第２ロウデコーダと
を具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、
前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、
前記第１、第２ＭＯＳトランジスタは、同一膜厚のゲート絶縁膜を有する。
８．上記７において、第４、第５選択トランジスタと、前記第４、第５選択トランジスタ間に接続された第３メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第３メモリセルアレイと、
第３ＭＯＳトランジスタを含んで形成され、前記第３メモリセルアレイにデータを書き込む際に前記第３メモリセルトランジスタのゲートに正電圧を印加し、データを消去する際に前記第３メモリセルトランジスタのゲートに０Ｖを印加する第３ロウデコーダと
を更に備え、
前記第３メモリセルトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３フローティングゲートと、前記第３フローティングゲート上に第３ゲート間絶縁膜を介在して形成された第３コントロールゲートとを含む第３積層ゲートを有し、
前記第１乃至第３ＭＯＳトランジスタは、同一膜厚のゲート絶縁膜を有する。
９．上記７または８において、前記第２ＭＯＳトランジスタのゲート長は、前記第１ＭＯＳトランジスタのゲート長よりも小さい。
１０．上記８において、前記第２ＭＯＳトランジスタのゲート長は、前記第１、第３ＭＯＳトランジスタの少なくとも一方のゲート長よりも小さい。
１１．上記８乃至１０いずれかにおいて、前記第２メモリセルトランジスタのチャネル幅は、前記第１メモリセルトランジスタのチャネル幅よりも大きい。
１２．上記８乃至１１いずれかにおいて、前記第２選択トランジスタのチャネル幅は、前記第１選択トランジスタのチャネル幅よりも大きい。
１３．上記８乃至１２いずれかにおいて、ゲート幅方向で隣接する前記第１メモリセルトランジスタの隣接間隔は、ゲート幅方向で隣接する前記第２メモリセルトランジスタの隣接間隔より小さい。
１４．上記８乃至１３いずれかにおいて、第４ＭＯＳトランジスタを含んで形成され、前記第２メモリセルアレイからデータを読み出す際に、前記第３選択トランジスタのゲートに正電圧を印加する第４ロウデコーダを更に備え、
書き込み時においては、前記第３選択トランジスタのゲートは前記第３ロウデコーダに接続され且つ前記第４ロウデコーダから電気的に分離され、
読み出し時においては、前記第３選択トランジスタのゲートは前記第４ロウデコーダに接続され且つ前記第３ロウデコーダから電気的に分離され、
前記第４ＭＯＳトランジスタは、前記第３ＭＯＳトランジスタよりも薄いゲート絶縁膜を有する。
１５．上記８乃至１３いずれかにおいて、前記半導体基板上に形成され、前記第２メモリセルアレイからデータを直接読み出すマイクロコントローラーユニットを更に備える。
１６．上記１５において、前記第１メモリセルアレイは、画像データ及び映像データの少なくとも一方を保持し、
前記第２メモリセルアレイは、前記マイクロコントローラーユニットの動作命令を含むプログラムを保持する。
１７．データを保持するＮＡＮＤ型フラッシュメモリと、
前記ＮＡＮＤ型フラッシュメモリの動作を制御する制御回路と
を具備し、前記ＮＡＮＤ型フラッシュメモリは、該ＮＡＮＤ型フラッシュメモリにおいて、消去動作時に同時に消去されるブロックサイズのデータを保持する。
１８．上記１７において、前記ＮＡＮＤ型フラッシュメモリ及び前記制御回路へ電源が投入された際、前記ＮＡＮＤ型フラッシュメモリから前記ブロックサイズデータが読み出される。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
この発明の第１の実施形態に係るシステムＬＳＩのブロック図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのブロック図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。 図３におけるＹ１−Ｙ１’線に沿った断面図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのブロック図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。 図６におけるＹ２−Ｙ２’線に沿った断面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのブロック図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図。 図９におけるＹ３−Ｙ３’線に沿った断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリのＮＡＮＤセルの平面図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルの平面図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリのメモリセルの平面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、書き込み動作時の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、消去動作時の様子を示す図。 この発明の第１の実施形態に係る２Ｔｒフラッシュメモリの備えるメモリセルアレイの回路図であり、読み出し動作時の様子を示す図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第１の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第２の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第３の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第４の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第５の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第６の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第７の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第８の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第９の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第１０の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第１１の製造工程の断面図。 この発明の第１の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第１２の製造工程の断面図。 この発明の第２の実施形態に係るＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。 この発明の第２の実施形態に係る３Ｔｒ−ＮＡＮＤ型フラッシュメモリのメモリセルアレイの平面図。 この発明の第２の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの平面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリのブロック図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイ、書き込み用デコーダ、及びセレクトゲートデコーダの回路図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリ及びＩ／Ｏ回路の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第１の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第２の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第３の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第４の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第５の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第６の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第７の製造工程の断面図。 この発明の第３の実施形態に係る２Ｔｒフラッシュメモリの第８の製造工程の断面図。 この発明の第３の実施形態に係るシステムＬＳＩの備えるＭＯＳトランジスタの断面図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリのメモリセルアレイの回路図。 この発明の第４の実施形態に係る２Ｔｒフラッシュメモリの断面図。 この発明の第５の実施形態に係るシステムＬＳＩの、電源投入直後における動作のフローチャート。 この発明の第５の実施形態の変形例に係るＮＡＮＤ型フラッシュメモリを備えた半導体製品のブロック図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第１の製造工程の断面図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第２の製造工程の断面図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第３の製造工程の断面図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第４の製造工程の断面図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第５の製造工程の断面図。 この発明の第１乃至第５の実施形態に係るＮＡＮＤ型フラッシュメモリ、３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、及び２Ｔｒフラッシュメモリの第６の製造工程の断面図。
符号の説明
１…システムＬＳＩ、１００…ＮＡＮＤ型フラッシュメモリ、１１０、２１０、３１０…メモリセルアレイ、１２０、２２０、３２０…カラムデコーダ、１３０、２３０、３３０…ロウデコーダ、１４０、２４０、３４０…センスアンプ、１５０、２５０、３５０…書き込み回路、１６０、２６０、３６０…ソース線ドライバ、２００…３Ｔｒ−ＮＡＮＤ型フラッシュメモリ、３００…２Ｔｒフラッシュメモリ、３７０…書き込み用デコーダ、３８０…セレクトゲートデコーダ、４００…ＭＣＵ、５００…Ｉ／Ｏ回路、６００…シリコン基板、６０１、７５０、７５１…ｎ型ウェル領域、６０２、７５２、７５５、７５６、８２０、８２１…ｐ型ウェル領域、６０３、７６０、７６１、８３０、８３１…ゲート絶縁膜、６０４、９５０、９５４…アモルファスシリコン層（フローティングゲート）、６０５…ゲート間絶縁膜、６０６、６２１、６２２…多結晶シリコン層（コントロールゲート）、６０７、６０９…シリサイド層、６０８…不純物拡散層、６１０…側壁絶縁膜、６１１、６１４、６１６、６１８…層間絶縁膜、６１２、６１３、６１５、６１７…金属配線層、６２０…素子分離領域、７００、７３０…ロウアドレスデコード回路、７０１、７３１…ＮＡＮＤゲート、７０２、７１１、７３２…インバータ、７１０、７２０…スイッチ素子群、７１２、７２０、７２１、７５８、７５９、８００〜８０３、８１０〜８１３…ｎチャネルＭＯＳトランジスタ、７５７…ｐチャネルＭＯＳトランジスタ、９００…コントローラ、９１０…レジスタ、９５１…マスク材、９５２…トレンチ、９５３…シリコン酸化膜

Claims (13)

  1. 第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１不揮発性半導体メモリと、
    電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２不揮発性半導体メモリと
    を具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、
    前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、
    前記第１、第２ゲート絶縁膜は同一の膜厚を有し、
    前記第１、第２フローティングゲートは同一の膜厚を有し、
    前記第１、第２ゲート間絶縁膜は同一の膜厚を有し、
    前記第１、第２コントロールゲートは同一の膜厚を有する
    ことを特徴とする半導体集積回路装置。
  2. 第４、第５選択トランジスタと、前記第４、第５選択トランジスタ間に接続された第３メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第３不揮発性半導体メモリを更に備え、
    前記第３メモリセルトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３フローティングゲートと、前記第３フローティングゲート上に第３ゲート間絶縁膜を介在して形成された第３コントロールゲートとを含む第３積層ゲートを有し、
    前記第１乃至第３ゲート絶縁膜は同一の膜厚を有し、
    前記第１乃至第３フローティングゲートは同一の膜厚を有し、
    前記第１乃至第３ゲート間絶縁膜は同一の膜厚を有し、
    前記第１乃至第３コントロールゲートは同一の膜厚を有する
    ことを特徴とする請求項１記載の半導体集積回路装置。
  3. 前記第１、第２選択トランジスタは、前記第１積層ゲートと同一の構造を有する第４積層ゲートを備え、
    前記第３選択トランジスタは、前記第２積層ゲートと同一の構造を有する第５積層ゲートを備える
    ことを特徴とする請求項１または２記載の半導体集積回路装置。
  4. 前記第１、第２選択トランジスタは、前記第１積層ゲートと同一の構造を有する第４積層ゲートを備え、
    前記第３選択トランジスタは、前記第２積層ゲートと同一の構造を有する第５積層ゲートを備え、
    前記第４、第５選択トランジスタは、前記第３積層ゲートと同一の構造を有する第６積層ゲートを備える
    ことを特徴とする請求項２記載の半導体集積回路装置。
  5. 前記第１、第２不揮発性半導体メモリは、前記半導体基板中に形成された同一のウェル構造を有する
    ことを特徴とする請求項１乃至４いずれか１項記載の半導体集積回路装置。
  6. 前記第１乃至第３不揮発性半導体メモリは、前記半導体基板中に形成された同一のウェル構造を有する
    ことを特徴とする請求項２記載の半導体集積回路装置。
  7. 第１、第２選択トランジスタと、前記第１、第２選択トランジスタ間に電流経路が直列接続された複数の第１メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第１メモリセルアレイと、
    第１ＭＯＳトランジスタを含んで形成され、前記第１メモリセルアレイにデータを書き込む際に前記第１メモリセルトランジスタのゲートに正電圧を印加し、データを消去する際に前記第１メモリセルトランジスタのゲートに０Ｖを印加する第１ロウデコーダと、
    電流経路が直列接続された第３選択トランジスタ及び第２メモリセルトランジスタを含むメモリセルがマトリクス状に配置された第２メモリセルアレイと、
    第２ＭＯＳトランジスタを含んで形成され、前記第２メモリセルアレイにデータを書き込む際に前記第２メモリセルトランジスタのゲートに正電圧を印加し、且つ前記第３選択トランジスタのゲートに負電圧を印加し、データを消去する際に前記第２メモリセルトランジスタのゲートに負電圧を印加する第２ロウデコーダと
    を具備し、前記第１メモリセルトランジスタは、半導体基板上に第１ゲート絶縁膜を介在して形成された第１フローティングゲートと、前記第１フローティングゲート上に第１ゲート間絶縁膜を介在して形成された第１コントロールゲートとを含む第１積層ゲートを有し、
    前記第２メモリセルトランジスタは、前記半導体基板上に第２ゲート絶縁膜を介在して形成された第２フローティングゲートと、前記第２フローティングゲート上に第２ゲート間絶縁膜を介在して形成された第２コントロールゲートとを含む第２積層ゲートを有し、
    前記第１、第２ＭＯＳトランジスタは、同一膜厚のゲート絶縁膜を有する
    ことを特徴とする半導体集積回路装置。
  8. 第４、第５選択トランジスタと、前記第４、第５選択トランジスタ間に接続された第３メモリセルトランジスタとを含むメモリセルがマトリクス状に配置された第３メモリセルアレイと、
    第３ＭＯＳトランジスタを含んで形成され、前記第３メモリセルアレイにデータを書き込む際に前記第３メモリセルトランジスタのゲートに正電圧を印加し、データを消去する際に前記第３メモリセルトランジスタのゲートに０Ｖを印加する第３ロウデコーダと
    を更に備え、
    前記第３メモリセルトランジスタは、前記半導体基板上に第３ゲート絶縁膜を介在して形成された第３フローティングゲートと、前記第３フローティングゲート上に第３ゲート間絶縁膜を介在して形成された第３コントロールゲートとを含む第３積層ゲートを有し、
    前記第１乃至第３ＭＯＳトランジスタは、同一膜厚のゲート絶縁膜を有する
    ことを特徴とする請求項７記載の半導体集積回路装置。
  9. 第４ＭＯＳトランジスタを含んで形成され、前記第２メモリセルアレイからデータを読み出す際に、前記第３選択トランジスタのゲートに正電圧を印加する第４ロウデコーダを更に備え、
    書き込み時においては、前記第３選択トランジスタのゲートは前記第３ロウデコーダに接続され且つ前記第４ロウデコーダから電気的に分離され、
    読み出し時においては、前記第３選択トランジスタのゲートは前記第４ロウデコーダに接続され且つ前記第３ロウデコーダから電気的に分離され、
    前記第４ＭＯＳトランジスタは、前記第３ＭＯＳトランジスタよりも薄いゲート絶縁膜を有する
    ことを特徴とする請求項７または８記載の半導体集積回路装置。
  10. 前記半導体基板上に形成され、前記第２メモリセルアレイからデータを直接読み出すマイクロコントローラーユニットを更に備える
    ことを特徴とする請求項７乃至９いずれか１項記載の半導体集積回路装置。
  11. 前記第１メモリセルアレイは、画像データ及び映像データの少なくとも一方を保持し、
    前記第２メモリセルアレイは、前記マイクロコントローラーユニットの動作命令を含むプログラムを保持する
    ことを特徴とする請求項７乃至９いずれか１項記載の半導体集積回路装置。
  12. データを保持するＮＡＮＤ型フラッシュメモリと、
    前記ＮＡＮＤ型フラッシュメモリの動作を制御する制御回路と
    を具備し、前記ＮＡＮＤ型フラッシュメモリは、該ＮＡＮＤ型フラッシュメモリにおいて、消去動作時に同時に消去されるブロックサイズのデータを保持する
    ことを特徴とする半導体集積回路装置。
  13. 前記ＮＡＮＤ型フラッシュメモリ及び前記制御回路へ電源が投入された際、前記ＮＡＮＤ型フラッシュメモリから前記ブロックサイズデータが読み出される
    ことを特徴とする請求項１２記載の半導体集積回路装置。
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