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KR100958627B1 - 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

플래시 메모리 소자 및 그의 제조 방법 Download PDF

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KR100958627B1
KR100958627B1 KR1020070138319A KR20070138319A KR100958627B1 KR 100958627 B1 KR100958627 B1 KR 100958627B1 KR 1020070138319 A KR1020070138319 A KR 1020070138319A KR 20070138319 A KR20070138319 A KR 20070138319A KR 100958627 B1 KR100958627 B1 KR 100958627B1
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etching
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윤철진
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주식회사 동부하이텍
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Abstract

플래시 메모리 소자 및 그의 제조 방법이 개시된다. 이 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계와, 식각된 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계와, 제1 폴리 실리콘을 전면 식각하여 게이트 산화막의 측변에 스페이서 형태로 플로팅 게이트를 형성하는 단계와, 플로팅 게이트를 포함하여 반도체 기판의 전면에 유전체층을 형성하는 단계와, 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계와, 게이트 산화막과 플로팅 게이트를 노출시키는 제어 게이트 마스크를 식각 마스크로 이용하여 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하는 것을 특징으로 한다. 그러므로, 셀의 커플링 비를 증가시키므로, 플래시 메모리 소자의 고 전압 소자 영역을 마진 있게 사용할 수 있도록 하고, 전압 승압 회로 같은 각종 회로가 차지하는 면적을 줄일 수 있어 전체 설계 면적을 감소시켜 칩 사이즈를 줄일 수 있도록 하고, 플로팅 게이트의 형성을 위한 마스크 공정을 단순화시킬 수 있는 효과를 갖는다.
플래시 메모리 소자, 커플링 비, 플로팅 게이트, 게이트 산화막, 제어 게이트

Description

플래시 메모리 소자 및 그의 제조 방법{Flash memory device and method for manufacturing the device}
본 발명은 반도체 소자에 관한 것으로서, 특히 플래시 메모리(flash memory) 소자 및 그의 제조 방법에 관한 것이다.
플래시 메모리(flash memory) 소자는 프로그래밍과 자외선에 의한 소거 특성을 갖는 이피롬(EPROM)과 전기적으로 프로그래밍 및 소거의 특성을 구비한 이이피롬(EEPROM:Electrically Erasable and Programmable ROM)으로 구분되어 진다. EEPROM은 전기적으로 데이터의 프로그래밍과 소거가 가능하고, 시스템에 실장된 채로 용이하게 데이터의 고쳐 쓰기가 가능하기 때문에 시스템 측면에서 널리 사용되고 있다. EEPROM은 크게 바이트(byte) 소거형과 플래시형이 있으며, 플래시 형은 핫-일렉트론 주입형과 F-N(Fowler-Nordgein) 전류형으로 나뉘어진다.
도 1은 일반적인 플래시 메모리 소자의 셀 어레이의 배치도(layout)로서, 소자 분리막(STI:Shallow Trench Isolation)(14), 활성 영역(16), 플로팅 게이트(floating gate)(18), 제어 게이트(control gate)(20) 및 드레인 콘텍(drain contact)(22)으로 구성된다. 참조부호 10과 12는 각각 워드 라인(10)(WL:Word Line) 방향과 비트 라인(BL:Bit Line) 방향을 나타낸다.
EEPROM은 일반적으로 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현한다. 이와 같은 특성을 갖는 플래시 메모리 소자는 실리콘 기판상에 형성된 박막의 터널 산화막과 제어 게이트(20), 플로팅 게이트(18)와 두 게이트 사이를 격리시키는 절연체 즉, 유전체층으로서 이루어진다.
프로그래밍과 소거에 필요한 전압은 플로팅 게이트(18)에 인가되는 전압인 데, 제어 게이트(20)에 인가되는 전압의 커플링 비만큼 플로팅 게이트(18)에 전압이 인가된다. 따라서, 제어 게이트(20)에 인가되는 초기 전압은 프로그래밍과 소거에 필요한 전압보다 더 높아야 한다. 이때, 제어 게이트(20)에 인가되는 전압에 대해 플로팅 게이트(18)에 인가되는 전압의 비를 커플링 비(coupling ratio)라 하는 바, 커플링 비가 증가될수록 프로그램의 효율이 증가된다. 커플링 비를 높이기 위한 다양한 방법들이 제시되어 있는데, 플로팅 게이트(18)와 제어 게이트(20) 사이의 면적을 넓힐수록 커플링 비가 증가한다고 볼 수 있다.
종래의 단순 적층식 구조의 플래시 메모리 셀은 낮은 커플링 비에 의하여 고전압 프로그램 방식을 사용한다. 이 방식은, 낮은 전압을 프로그램 전압 및 소거 전압으로 승격시키는 고전압 소자를 부가적으로 요구한다. 따라서, 전압 승압 회로가 필수적으로 요구되어 전체 칩 사이즈를 증가시키는 문제점을 갖는다.
한편, 질화막을 하드 마스크로 사용하는 추가적인 패터닝 공정으로 플로팅 게이트를 형성하여 커플링 비를 증가시키는 방법이 있으나, 이 방법은 생산성 향상 측면에서 단점을 가진다.
본 발명이 이루고자 하는 기술적 과제는, 커플링 비를 증가시키고 칩 사이즈를 줄일 수 있는 플래시 메모리 소자 및 그의 제조 방법을 제공하는 데 있다.
상기 과제를 이루기 위한 본 발명에 의한 플래시 메모리 소자의 제조 방법은, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계; 상기 게이트 산화막을 포함한 반도체 기판의 상부 전면에 절연막을 형성하는 단계; 상기 절연막을 선택적으로 식각하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계; 상기 소자 분리막을 포함하는 상기 반도체 기판의 전면에 산화막을 형성하는 단계; 상기 소자분리막 및 산화막을 포함한 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계; 상기 제1 폴리 실리콘을 전면 식각하여 상기 게이트 산화막의 측벽에 스페이서 형태로 플로팅 게이트를 형성하는 단계; 상기 플로팅 게이트를 포함하여 상기 반도체 기판의 전면에 유전체층을 형성하는 단계; 상기 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계; 상기 게이트 산화막과 상기 플로팅 게이트 및 플로팅 게이트 근처의 유전체층의 일부를 덮는 제어 게이트 마스크를 식각 마스크로 이용하여, 노출된 상기 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하며, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 한다.
상기 다른 과제를 이루기 위한 본 발명에 의한 플래시 메모리 소자는, 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 식각하여 요철 모양으로 돌출되어 형성된 게이트 산화막; 상기 게이트 산화막들 사이의 상기 소자 분리 영역에 형성된 소자 분리막; 상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 형성된 산화막; 상기 산화막을 포함한 게이트 산화막의 측벽에 스페이서 모양으로 형성된 플로팅 게이트; 상기 게이트 산화막과 상기 플로팅 게이트의 상부에만 선택적으로 형성된 유전체층; 및 상기 유전체층의 상부에만 선택적으로 형성된 제어 게이트를 구비하며, 상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 한다.
본 발명에 의한 플래시 메모리 소자 및 그의 제조 방법은 플로팅 게이트와 제어 게이트를 단순히 적층하는 구조로 인해 낮은 커플링 비를 가지므로 고 전압 프로그램 방식을 요망하는 종래의 방식에 대비하여, 터널 산화막의 측부에 스페이서 형태로 플로팅 게이트를 형성하여 제어 게이트와 접촉하는 면적을 증가시켜 셀의 커플링 비를 증가시키므로, 저 전압이 제어 게이트에 인가되는 상황에서도 플로팅 게이트에 전자 주입 및 소거를 용이하게 하도록 하여 플래시 메모리 소자의 고 전압 소자 영역을 마진 있게 사용할 수 있도록 하고, 낮은 전압을 제어 게이트에 인가하여도 되므로 높은 전압을 형성하기 위한 전압 승압 회로 같은 각종 회로가 차지하는 면적을 줄일 수 있어 전체 설계 면적을 감소시켜 칩 사이즈를 줄일 수 있도록 하고, 플로팅 게이트를 형성하기 위해 별도의 마스크 공정을 요구하는 종래와 달리 플로팅 게이트를 스페이서의 형태로 형성하므로 플로팅 게이트의 형성을 위한 마스크 공정을 단순화시킬 수 있는 효과를 갖는다.
이하, 본 발명에 의한 플래시 메모리(flash memory) 소자의 제조 방법의 실시예를 첨부한 도면들을 참조하여 다음과 같이 설명한다.
도 2 (a) 내지 도 13 (b)들은 본 발명의 실시예에 의한 플래시 메모리 소자의 공정 단면도들을 나타낸다. 각 도면에서, (a)는 도 1에 도시된 비트 라인(BL)(12)과 평행한 Y축 방향으로 절취한 후 X축에서 바라본 단면도를 나타내고, (b)는 워드 라인(WL)(10)과 평행한 X축 방향으로 절취한 후 Y축에서 바라본 단면도를 나타낸다.
도 2 (a) 및 (b)를 참조하면, 실리콘 반도체 기판(40 및 42)은 활성 영역(40)과 소자 분리 영역(42)으로 정의되어 있다.
도 3 (a) 및 (b)를 참조하면, 반도체 기판(40 및 42)을 사진 및 식각 공정에 의해 식각하여 게이트 산화막(50)을 반도체 기판(40A 및 42A)의 자체에 형성한다. 즉, 도 2 (a) 및 (b)에 도시된 반도체 기판(40 및 42) 상에 게이트 산화막(50)이 형성될 영역을 노출시키는 제1 마스크 패턴(미도시)을 형성하고, 제1 마스크 패턴을 식각 마스크로 이용하여 반도체 기판(40 및 42)을 식각하여 게이트 산화막(50)을 형성한 후, 제1 마스크 패턴을 애슁(ashing)에 의해 제거한다. 게이트 산화막(50)은 플래시 메모리의 터널 산화막에 해당한다.
도 4 (a) 및 (b)를 참조하면, 게이트 산화막(50)을 형성한 후, 식각된 반도체 기판(40A 및 42A)의 상부 전면에 절연막(60)을 증착하여 형성한다. 예를 들어, 절연막(60)은 패드(pad) 산화막(oxide)(64)과 질화막(nitride)(62)으로 이루어질 수 있다. 이 경우, 식각된 반도체 기판(40A 및 42A)의 상부 전면에 패드 산화막(64)을 먼저 형성한 후, 패드 산화막(64)의 상부 전면에 질화막(62)을 형성한다.
도 5 (a) 및 (b)를 참조하면, 절연막(60)과 반도체 기판(40A 및 42B)을 선택적으로 식각하여 소자 분리 영역에 트렌치(trench)(또는, moat)(70)를 형성한다. 즉, 도 4 (a) 및 (b)에 도시된 절연막(60) 상에 트렌치(70)가 형성된 영역을 노출 시키는 제2 마스크 패턴(미도시)을 형성하고, 제2 마스크 패턴을 식각 마스크로 이용하여 절연막(60)과 반도체 기판(40A 및 42A)을 식각하여 트렌치(70)를 형성한 후, 제2 마스크 패턴을 애슁에 의해 제거한다.
도 6 (a) 및 (b)를 참조하면, 트렌치(50)를 포함한 절연막(60)의 상부 전면에 절연 물질(80)을 갭필한다. 여기서, 절연 물질(80)은 HDP-USG(High Density Plasma - Undoped Silicate Glass) 등이 될 수 있다. 이후, 도 7 (a) 및 (b)에 도시된 바와 같이, 화학 기계적 평탄화(CMP:Chemical Mechanical Polarization) 공정에 의해 절연 물질(80)을 질화막(62)의 상부 면이 드러날 때까지 연마하여 소자 분리막(80B)을 형성한다.
이후, 도 8 (a) 및 (b)에 도시된 바와 같이, 소자 분리막(80B)을 형성한 후에, 절연막(60)과, 절연막(60)의 상부에 형성된 절연 물질(80A)을 예를 들면 습식 식각 공정으로 제거한다. 이 경우, 소자 분리막(80B)은 그의 상부 일부 표면이 동시에 식각되어 리세스(recess)(81)를 갖는다. 이후, 반도체 기판(40A 및 42B)의 상부 전면에 이온을 1차적으로 주입하여 웰(92)을 형성한다. 또한, 게이트 산화막(50)에 선택적으로 이온을 2차적으로 주입하여 문턱 전압(Vth)을 위한 이온 주입 영역(90)을 형성한다. 이온 주입 영역(90)은 게이트 산화막(50)의 표면 근처를 따라 형성된다.
이후, 도 9 (a) 및 (b)에 도시된 바와 같이, 소자 분리막(80C)을 포함하는 반도체 기판(40A 및 42B)의 전면에 산화막(100)을 형성한다. 소자 분리막(80C)의 상부에 형성되는 산화막(100)의 두께(d2)는 반도체 기판(40A 및 42B) 상에 형성되 는 산화막(100)의 두께(d1)보다 얇다. 또는, 도 9 (a) 및 (b)에 도시된 바와 달리, 산화막(100)은 소자 분리막(80C)의 상부에는 형성되지 않을 수도 있다.
각 도면에서, (b)도는 플로팅 게이트를 걸치면서 X축 방향으로 절취한 공정 단면도를 나타내는 반면, 도 10 (b)는 플로팅 게이트를 걸치지 않으면서 X축 방향으로 절취한 공정 단면도를 나타낸다. 도 10 (a) 및 (b)를 참조하면, 산화막(100)을 형성한 후에, 플로팅 게이트를 독립적으로 형성하기 위해, 반도체 기판(40A 및 42B)을 비트 라인(BL) 방향으로 식각한다.
이후, 도 11 (a) 및 (b)를 참조하면, 산화막(100)의 전면에 제1 폴리 실리콘(polysilicon)(미도시)을 증착한다. 이후, 제1 폴리 실리콘을 전면 식각(blanket etch)하여 게이트 산화막(50)의 측면에 스페이서 형태로 플로팅 게이트(110)를 형성한다.
도 12 (a) 및 (b)에 도시된 바와 같이, 플로팅 게이트(110)를 포함하여 반도체 기판(40A 및 42B)의 전면에 유전체 층(120)을 형성한다. 산화막-질화막-산화막(ONO:Oxide-Nitride-Oxide)의 형태로 유전체 층(120)을 형성할 수 있다. 후속하여, 논리 소자 공정을 수행할 수 있다.
도 13 (a) 및 (b)를 참조하면, 유전체 층(120)의 상부에 제2 폴리 실리콘(미도시)을 형성한다. 이후, 게이트 산화막(50), 플로팅 게이트(110) 및 플로팅 게이트(110) 근처의 유전체 층(120)의 일부를 덮는 제어 게이트 마스크(미도시)를 제3 마스크 패턴으로 이용하여, 노출된 층들을 식각하여 제어 게이트(130)를 형성한 후, 제3 마스크 패턴을 애슁에 의해 제거한다.
이하, 본 발명에 의한 플래시 메모리 소자의 실시예를 첨부한 도 13 (a) 및 (b)를 참조하여 다음과 같이 설명한다.
도 13 (a) 및 (b)를 참조하면, 플래시 메모리 소자의 게이트 산화막(50)은 소자 분리 영역과 활성 영역으로 정의된 반도체 기판(40 및 42)을 식각하여 요철 모양으로 돌출되어 형성되어 있다.
소자 분리막(80C)은 게이트 산화막들(50) 사이의 소자 분리 영역에 형성되어 있으며, 산화막(100)은 플로팅 게이트(110)와 게이트 산화막(50)의 사이, 플로팅 게이트(110)와 반도체 기판(40A 및 42B)의 사이, 유전체 층(120)와 반도체 기판(40A 및 42B)의 사이 및 유전체 층(120)과 소자 분리막(80C)의 사이에 형성되어 있다.
이때, 플로팅 게이트(110)는 게이트 산화막(50)의 측벽에 스페이서 모양으로 형성되어 있으며, 유전체 층(120)은 산화막(100)을 통해 게이트 산화막(50)과 플로팅 게이트(110)의 상부에 형성되어 있다. 제어 게이트(130)는 유전체 층(120)을 통해 플로팅 게이트(110)의 상부에 형성되어 있다.
도 3 (a) 및 (b)에 도시된 게이트 산화막(50)을 높게 형성할 수록, 게이트 산화막(50)의 측부에 스페이서 형태로 형성되는 플로팅 게이트(110)와 제어 게이트(130)간의 접촉 면적이 증가하여 커플링 비가 더욱 증가될 수 있다. 그러나, 게이트 산화막(50)을 높게 형성할 경우, 추후 소자 분리막(80C)을 형성하기 어려울 수 있다. 따라서, 소자 분리막(80C)을 용이하게 형성할 수 있는 범위 내에서 게이트 산화막(50)을 가능한 최대한 높게 형성하여 커플링 비를 최대로 증가시킬 수 있 다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 명백할 것이다.
도 1은 일반적인 플래시 메모리 소자의 셀 어레이의 배치도(layout)
도 2 (a) 내지 도 13 (b)들은 본 발명의 실시예에 의한 플래시 메모리 소자의 공정 단면도들을 나타낸다.
* 도면의 주요부분에 대한 부호의 설명
40, 42 : 반도체 기판 50 : 게이트 산화막
60 : 절연막 80C : 소자 분리막
90 : 이온 주입 영역 92 : 웰
100 : 산화막 110 : 플로팅 게이트
120 : 유전체 막 130 : 제어 게이트

Claims (9)

  1. 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 사진 및 식각 공정에 의해 식각하여 게이트 산화막을 형성하는 단계;
    상기 게이트 산화막을 포함한 반도체 기판의 상부 전면에 절연막을 형성하는 단계;
    상기 절연막을 선택적으로 식각하여 상기 소자 분리 영역에 소자 분리막을 형성하는 단계;
    상기 소자 분리막을 포함하는 상기 반도체 기판의 전면에 산화막을 형성하는 단계;
    상기 소자분리막 및 산화막을 포함한 반도체 기판의 상부 전면에 제1 폴리 실리콘을 증착하는 단계;
    상기 제1 폴리 실리콘을 전면 식각하여 상기 게이트 산화막의 측벽에 스페이서 형태로 플로팅 게이트를 형성하는 단계;
    상기 플로팅 게이트를 포함하여 상기 반도체 기판의 전면에 유전체층을 형성하는 단계;
    상기 유전체층의 상부에 제2 폴리 실리콘을 형성하는 단계;
    상기 게이트 산화막과 상기 플로팅 게이트 및 플로팅 게이트 근처의 유전체층의 일부를 덮는 제어 게이트 마스크를 식각 마스크로 이용하여, 노출된 상기 제2 폴리 실리콘과 상기 유전체층을 식각하여 제어 게이트를 형성하는 단계를 구비하며,
    상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  2. 삭제
  3. 제1 항에 있어서, 상기 플래시 메모리 제조 방법은
    상기 산화막을 형성한 후에, 상기 플로팅 게이트를 독립적으로 형성하기 위해, 상기 반도체 기판을 비트 라인 방향으로 식각하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  4. 제1 항에 있어서, 상기 절연막을 형성하는 단계는
    상기 식각된 반도체 기판의 상부 전면에 패드 산화막을 형성하는 단계; 및
    상기 패드 산화막의 상부 전면에 질화막을 형성하는 단계를 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  5. 제1 항에 있어서, 상기 플래시 메모리 소자의 제조 방법은
    상기 소자 분리막을 형성한 후에, 상기 절연막을 제거하는 단계;
    상기 반도체 기판의 상부 전면에 이온을 1차적으로 주입하여 웰을 형성하는 단계; 및
    상기 게이트 산화막에 선택적으로 이온을 2차적으로 주입하여 문턱 전압을 위한 이온 주입 영역을 형성하는 단계를 더 구비하는 것을 특징으로 하는 플래시 메모리 소자의 제조 방법.
  6. 소자 분리 영역과 활성 영역으로 정의된 반도체 기판을 식각하여 요철 모양으로 돌출되어 형성된 게이트 산화막;
    상기 게이트 산화막들 사이의 상기 소자 분리 영역에 형성된 소자 분리막;
    상기 게이트 산화막을 포함한 상기 반도체 기판 전면에 형성된 산화막;
    상기 산화막을 포함한 게이트 산화막의 측벽에 스페이서 모양으로 형성된 플로팅 게이트;
    상기 게이트 산화막과 상기 플로팅 게이트의 상부에만 선택적으로 형성된 유전체층; 및
    상기 유전체층의 상부에만 선택적으로 형성된 제어 게이트를 구비하며,
    상기 산화막은 상기 소자 분리막의 상부에 형성된 산화막의 두께가 상기 반도체 기판 상에 형성된 산화막의 두께보다 얇은 것을 특징으로 하는 플래시 메모리 소자.
  7. 삭제
  8. 삭제
  9. 제 6항에 있어서,
    상기 산화막은 상기 소자분리막의 상부 이외 반도체 기판 전면에 형성되는 것을 특징으로 하는 플래시 메모리 소자.
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